CN100536141C - 具有鳍形沟道晶体管的半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制造方法，该半导体器件包括形成在半导体基板中的器件隔离结构以限定有源区，该有源区在其侧壁的下部具有凹陷区。该半导体器件另外具有：鳍形沟道区，其沿着栅极区的纵向突出在该器件隔离结构之上；栅极绝缘膜，其形成在包括该突出的鳍形沟道区的半导体基板之上；以及栅极电极，其形成在该栅极绝缘膜之上以填充该突出的鳍形沟道区。
Description
技术领域
本发明涉及一种存储器件。更具体而言，本发明涉及一种具有鳍形沟道晶体管的半导体器件以及一种用于制造该半导体器件的方法。
背景技术
当单元晶体管的沟道长度缩短时，单元沟道区的离子浓度通常会增高，以便维持该单元晶体管的临界电压。该单元晶体管的源极/漏极区中的电场被增强，从而增加了漏电流。这将导致DRAM结构的刷新特性的劣化。因此，需要其中刷新特性有所改善的半导体器件。
图1是半导体器件的简化布局。该半导体器件包括有源区101以及栅极区103。该有源区由器件隔离结构130来加以限定。
图2a至2c是示出用于制造半导体器件的方法的简化横截面图，其中图2a至2c是沿着图1的线I-I’所截取的横截面图。利用器件隔离掩膜(未显示)蚀刻具有垫绝缘膜(未显示)的半导体基板210，以形成限定鳍式有源区220的沟槽(未显示)。形成用于器件隔离的绝缘膜(未显示)以填充该沟槽。对该用于器件隔离的绝缘膜进行抛光直到该垫绝缘膜露出以形成器件隔离结构230为止。接着，去除该垫绝缘膜，以露出该鳍式有源区220的上表面。
参照图2b，利用凹式栅极掩膜(未显示)蚀刻出该器件隔离结构230的预定厚度，该凹式栅极掩膜限定图1中所示的栅极区103，以使得该鳍式有源区220的上部突出在该器件隔离结构230之上。
参照图2c，栅极绝缘膜260形成在该突出的鳍式有源区220之上。栅极结构295形成在图1中所示的栅极区103的栅极绝缘膜260之上，以填充该突出的鳍式有源区220，其中该栅极结构295包括栅极电极265与栅极硬掩膜层图案290的叠层结构。
图3是示出半导体器件的简化横截面图。如果将高于临界电压的电压施加至栅极，则反转层IL以及耗尽区DR形成在栅极绝缘膜360之下的半导体基板中。
根据上述用于制造半导体器件的常规方法，必须调整诸如栅极电位及单元沟道结构的离子浓度等器件特性，以确保该器件具有所希望的关断特性，这会造成从存储节点至半导体基板的基体的漏电流增加。于是，由于该漏电流增加的缘故，所以难以获得适当的器件刷新特性。
发明内容
本发明的实施例涉及在有源区中具有鳍形沟道晶体管的半导体器件，该有源区在其侧壁的下部具有凹陷区。根据一个实施例，该鳍形沟道晶体管具有突出在器件隔离结构之上的鳍形沟道区以及填充该鳍形沟道区的栅极结构。
在本发明的一个实施例中，一种半导体器件包括形成在半导体基板中的器件隔离结构以限定有源区，该有源区在其侧壁的下部具有凹陷区。该半导体器件还包括沿着栅极区的纵向突出在该器件隔离结构之上的鳍形沟道区；栅极绝缘膜，其形成在包括该突出的鳍形沟道区的半导体基板之上；以及栅极电极，其形成在该栅极绝缘膜之上以填充该突出的鳍形沟道区。
根据本发明的另一个实施例，一种用于制造半导体器件的方法包括：在半导体基板中形成器件隔离结构以形成有源区，该有源区在其侧壁的下部具有凹陷区；利用限定栅极区的凹式栅极掩膜作为蚀刻掩膜来蚀刻该器件隔离结构，以形成突出在该器件隔离结构之上的鳍形沟道区；在包括该突出的鳍形沟道区的露出的半导体基板之上形成栅极绝缘膜；以及形成包括栅极硬掩膜层图案与栅极电极的叠层结构的栅极结构，该栅极结构填充在对应于该栅极区的栅极绝缘膜之上的突出的鳍形沟道区。
附图说明
图1是常规半导体器件的简化布局。
图2a至2c是示出用于制造半导体器件的常规方法的简化横截面图。
图3是常规半导体器件的简化横截面图。
图4是根据本发明的一个实施例的半导体器件的简化布局。
图5与6是根据本发明的一个实施例的半导体器件的简化横截面图。
图7a至7e是示出根据本发明一个实施例的用于制造半导体器件的方法的简化横截面图。
图8a至8d是示出根据本发明另一个实施例的用于制造半导体器件的方法的简化横截面图。
具体实施方式
本发明涉及在有源区中具有鳍形沟道晶体管的半导体器件，该有源区在其侧壁的下部具有凹陷区。该鳍形沟道晶体管具有突出在器件隔离结构之上的鳍形沟道区以及填充该鳍形沟道区的栅极结构。于是，该鳍形沟道晶体管由于避免漏电流从存储节点流向半导体基板的基体而提供显著改善的刷新特性，并且因为在受到限制的耗尽区中的电荷的缘故而提供改善的短沟道效应(“SCE”)。
图4是根据本发明一个实施例的半导体器件的简化布局。该半导体器件包括有源区401以及栅极区403。器件隔离结构430限定该有源区401。
图5是根据本发明一个实施例的由半导体基板510所形成的半导体器件的简化横截面图，其中图5(i)是沿着根据图4的线I-I’的横向所截取的横截面图，图5(ii)是沿着根据图4的线II-II’的纵向所截取的横截面图。器件隔离结构530限定图4中所示的有源区401，该有源区401在其侧壁的下部具有凹陷区。该凹陷区包括图6中所示存储节点接面区域607的一部分以及与该存储节点接面区域607相邻的沟道区609。鳍形沟道区555沿着图4中所示的栅极区403的纵向突出在该器件隔离结构530之上。栅极绝缘膜560形成在图4中所示的包括该突出的鳍形沟道区555的有源区401之上。栅极结构595形成在图4中所示的栅极区403的栅极绝缘膜560之上，以填充该突出的鳍形沟道区555。在此，该栅极结构595包括栅极电极565与栅极硬掩膜层图案590的叠层结构。栅极电极565包括下部栅极电极570与上部栅极电极580的叠层结构。在本发明的一个实施例中，栅极绝缘膜560利用O2、H2O、O3及其组合而形成，栅极绝缘膜560的厚度范围是从大约1nm至大约10nm。此外，下部栅极电极570包括掺杂诸如P或B等杂质的多晶硅。上部栅极电极580包括选自钛(Ti)层、氮化钛(TiN)膜、钨(W)层、铝(Al)层、铜(Cu)层、硅化钨(WSix)层及其组合所构成的群组中之一。在另一实施例中，栅极绝缘膜560选自氮化硅膜、氧化铪膜、氧化铝膜、氧化锆膜、氮化硅膜及其组合所构成的群组中之一，栅极绝缘膜560的厚度范围是从大约1nm至大约20nm。
图6是根据本发明一个实施例的半导体器件的透视横截面图。该图显示包括图4中所示的有源区401的鳍形沟道区，该有源区401在其侧壁的下部具有凹陷区。在此，该凹陷区包括存储节点接面区域607的一部分以及与该存储节点接面区域607相邻的沟道区609。
参照图6，深度D是从该存储节点接面区域607下方的半导体基板610至该鳍形沟道区的底部的深度。该距离D至少为0(即0≤D＜H)，以避免存储节点直接连接到半导体基板610的基体。尽管该距离D小于0(即-1/2T≤D＜0)，仍然可预期避免结电容及结漏电流，这是因为在该存储节点接面区域607之下的半导体基板610是凹陷的缘故。距离X是半导体基板610沿着图4中所示的有源区401的纵向被移除的距离。该距离X包括存储节点接面区域607的一部分以及与该存储节点接面区域607相邻的沟道区609。此外，该距离X可以从存储节点接面区域607延伸到相邻的沟道区609。深度T是存储节点接面区域607的半导体基板610的深度。事实上，该深度T与图5中所示的鳍形沟道区555的深度相同。于是，深度T可以考虑沟道区的尺寸或是操作的电流量来加以调整。深度H是图4中所示的有源区401之下的凹陷的半导体基板610的深度。深度H至少大于深度D。
在本发明的一个实施例中，该存储节点并未直接连接半导体基板610的基体，以避免栅极感应的漏极泄漏(“GIDL”)电流流入该半导体基板610的基体，该GIDL电流由于该存储节点与栅极电压而发生。于是，可以避免减少存储节点中所存储的电荷。此外，栅极沟道形成在图5中所示的鳍形沟道区555处，以获得充分的沟道区。于是，可预期改善该器件的短沟道效应(“SCE”)。
图7a至7e是示出根据本发明一个实施例的用于制造半导体器件的方法的简化横截面图，其中图7a(i)至7e(i)是沿着根据图4的线I-I’的横向所截取的横截面图，而图7a(ii)至7e(ii)是沿着根据图4的线II-II’的纵向所截取的横截面图。垫氧化物膜713以及垫氮化物膜715形成在半导体基板710之上。利用器件隔离掩膜(未显示)作为蚀刻掩膜而蚀刻该垫氮化物膜715、垫氧化物膜713以及半导体基板710，以形成限定图4中所示的有源区401的第一沟槽717。第一绝缘膜(未显示)形成在制品的整个表面上(即，第一沟槽717以及半导体基板710之上)。蚀刻第一绝缘膜以在第一沟槽717的侧壁处形成第一间隙壁733。在本发明的一个实施例中，第一绝缘膜选自氮化硅膜、氧化硅膜、硅膜及其组合所构成的群组，其借助化学气相沉积(“CVD”)方法或是原子层沉积(“ALD”)方法来形成。第一绝缘膜的厚度范围是从大约1nm至100nm。此外，用于第一绝缘膜的蚀刻工序是借助干式蚀刻方法而执行的。尤其是，用于形成第一间隙壁733的蚀刻工序是借助等离子蚀刻方法而执行的，该等离子蚀刻方法利用选自CxFyHz、O2、HCl、Ar、He及其组合所构成的群组中之一。
参照图7b，蚀刻在第一沟槽717之下露出的半导体基板710以形成第二沟槽723，该第二沟槽723包括底切空间740，其中在预定区域之下的半导体基板710被移除。在本发明的一个实施例中，用于形成该第二沟槽723的蚀刻工序是这样执行的：即，在大约500℃至大约1000℃的温度范围内，借助将第一沟槽717之下露出的半导体基板710暴露在HCl及H2的混合气体的氛围下执行的。此外，该预定区域包括图6中所示的存储节点接面区域607的一部分以及与该存储节点接面区域607相邻的沟道区609。在此，该底切空间740在用于半导体基板710的移除工序期间，根据硅晶面的不同蚀刻速率而形成。尤其是，由于半导体基板710沿着图4中所示有源区401的纵向的蚀刻速率相对快于任何晶面的蚀刻速率，因此可以形成其中在预定区域之下的半导体基板710被移除的底切空间740。
参照图7c，移除第一间隙壁733。形成用于器件隔离的绝缘膜(未显示)以填充包括底切空间740的第二沟槽723。接着，对该用于器件隔离的绝缘膜进行抛光，直到该垫氮化物膜715露出以形成器件隔离结构730为止。在本发明的一个实施例中，在没有用于第一间隙壁733的移除工序的条件下，可形成该用于器件隔离的绝缘膜以填充包括底切空间740的第二沟槽723。此外，可进一步在器件隔离结构730以及包括底切空间740的第二沟槽723的界面处形成热氧化物膜(未显示)。在此，半导体基板710暴露在选自H2O、O2、H2、O3及其组合所构成的群组的气体并且在大约200℃至大约1000℃的温度范围内，以形成该热氧化物膜。在另一实施例中，用于器件隔离的绝缘膜是借助高密度等离子(“HDP”)方法或CVD方法而由氧化硅膜所形成的。此外，用于形成器件隔离结构730的抛光工序借助化学机械平坦化(“CMP”)方法而执行。
参照图7d，利用限定图4中所示栅极区403的凹式栅极掩膜(未显示)而蚀刻预定厚度的器件隔离结构730，以形成露出该有源区401上方的侧壁处的凹陷区735。在此，该凹陷区735限定突出在该器件隔离结构730之上的鳍形沟道区755。在本发明的一个实施例中，可以利用限定图4中所示栅极区403的凹式栅极掩膜而蚀刻该垫氮化物膜715、垫氧化物膜713以及预定厚度的器件隔离结构730，以沿着该栅极区403的纵向形成露出该有源区401上方的侧壁处的凹陷区735。此外，用于该器件隔离结构730的蚀刻工序是借助干式蚀刻方法而执行的。
参照图7e，移除图7d中所示的垫氮化物膜715以及垫氧化物膜713以露出包括鳍形沟道区755的半导体基板710。栅极绝缘膜760形成在该露出的半导体基板710之上。形成下部栅极导电层(未显示)以填充包括鳍形沟道区755的凹陷区735。上部栅极导电层(未显示)以及栅极硬掩膜层(未显示)形成在该下部栅极导电层之上。该栅极硬掩膜层、上部栅极导电层、下部栅极导电层以及栅极绝缘膜760利用栅极掩膜(未显示)来形成图案，以形成栅极结构795，该栅极结构795包括栅极电极765与栅极硬掩膜层图案790的叠层结构。在本发明的一个实施例中，在用于形成该栅极绝缘膜760的工序之前，可以进一步执行利用包括HF的溶液来清洗该露出的半导体基板710的表面的工序。此外，用于垫氮化物膜715以及垫氧化物膜713的移除工序是利用H3PO4的湿式蚀刻方法而执行的。栅极绝缘膜760是利用选自O2、H2O、O3及其组合所构成的群组中之一而形成的，其中该栅极绝缘膜760的厚度范围是从大约1nm至大约10nm。在另一实施例中，下部栅极导电层是由掺杂包括P或B的杂质的多晶硅层所形成的。在此，该掺杂的多晶硅层可以借助将杂质离子注入未掺杂的多晶硅层中或是利用硅气体源以及包括P或B的杂质气体源而形成。此外，上部栅极导电层选自钛(Ti)层、氮化钛(TiN)膜、钨(W)层、铝(Al)层、铜(Cu)层、硅化钨(WSix)层及其组合所构成的群组。在其它实施例中，栅极绝缘膜760选自氧化硅膜、氧化铪膜、氧化铝膜、氧化锆膜、氮化硅膜及其组合所构成的群组，其中栅极绝缘膜760的厚度范围是从大约1nm至大约20nm。另一方面，为了增加该器件的有效沟道长度，硅层(未显示)利用在栅极结构795的两侧露出的半导体基板710作为晶种层来加以生长，其中该硅层的厚度范围是从大约
至大约将杂质离子注入该生长的硅层以形成源极/漏极区。因此，在沟道区与源极/漏极区之间存在高度差。
此外，可以执行下述的后续工序：例如，用于形成栅极间隙壁的工序、用于形成连接插塞的工序、用于形成位线触点及位线的工序、用于形成电容器的工序以及用于形成互连电路的工序等。
图8a至8d是示出根据本发明另一个实施例的用于制造半导体器件的方法的简化横截面图。在该方法中，其中在有源区的侧壁的下部的半导体基板将在后续工序中被移除的凹陷区由SiGe层所形成，以便于轻易地移除对应于该凹陷区的半导体基板。在此，图8a(i)至8d(i)是沿着根据图4的线I-I’的横向所截取的横截面图，并且图8a(ii)至8d(ii)是沿着根据图4的线II-II’的纵向所截取的横截面图。
参照图8a，在半导体基板810的表面上执行清洗工序。SiGe层819形成在该半导体基板810之上。该SiGe层819利用覆盖凹陷区的掩膜(未显示)而选择性地加以移除，以露出半导体基板810。硅层821利用该露出的半导体基板810作为晶种层而形成，以填充该SiGe层819。将垫氧化物膜813以及垫氮化物膜815形成在该硅层821之上。在本发明的一个实施例中，用于SiGe层819的移除工序是借助干式蚀刻方法而执行的。此外，该凹陷区包括图6中所示的存储节点接面区域607的一部分以及沿着图4中所示有源区401的纵向与该存储节点接面区域607相邻的沟道区609。
参照图8b与8c，利用器件隔离掩膜(未显示)而蚀刻垫氮化物膜815、垫氧化物膜813、硅层821以及半导体基板810，以形成限定图4中所示的有源区401的沟槽。在此时，SiGe层819在该沟槽817的侧壁处露出。蚀刻在沟槽817的侧壁处露出的SiGe层以形成底切空间840。在本发明的一个实施例中，由于SiGe层819的蚀刻速率较快于半导体基板810的蚀刻速率，因此可以形成该底切空间840。此外，SiGe层819的蚀刻速率相对于半导体基板810的蚀刻速率的比率至少为10。
参照图8d，形成用于器件隔离的绝缘膜(未显示)以填充包括该底切空间840的沟槽817。对该用于器件隔离的绝缘膜进行抛光直到该垫氮化物膜815露出为止，以形成器件隔离结构830。在本发明的一个实施例中，可以进一步在该器件隔离结构830以及包括该底切空间840的沟槽817的界面处形成热氧化物膜(未显示)。在此，在大约200℃至大约1000℃的温度范围中，半导体基板810暴露在选自H2O、O2、H2、O3及其组合所构成的群组的气体中，以形成该热氧化物膜。此外，可以借助在图7d至7e中所示的用于制造半导体器件的方法来执行后续工序。
如上所述，具有有源区以及突出在器件隔离结构之上的鳍形沟道区的半导体器件以及借助上述的方法制成的半导体器件可获得相当大的驱动电流，其中该有源区在其侧壁的下部具有凹陷区。此外，在该存储节点之下的半导体基板被移除，以避免该存储节点直接连接到该半导体基板的基体，由此在结构上降低从存储节点流向基体的漏电流。于是，对于该器件的刷新特性有显著的改良。由于半导体器件具有鳍形沟道区，因此其可以轻易地应用到根据设计规则缩小的半导体器件。于是，该器件的短沟道效应可获得改善。由于漏极电压、基体效应以与栅极通/断特性所造成的临界电压降低也都可以获得改善。根据本发明，尽管半导体器件设计规则缩小，该半导体器件仍然具有能够确保相当大的器件沟道区的可延伸性。
本发明以上实施例是示例性的而非限制性的。各种的替代及等同实施例都是可行的。本发明并不限于在此所述的沉积、蚀刻抛光以及图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储器(DRAM)器件或是非易失性存储器件中。其它的增加、减少或修改在考虑本案的披露内容之下都是明显的并且落入所附权利要求书的范围内。
本申请要求2006年4月28日提交的韩国专利申请号为10-2006-0038826的优先权，该韩国专利申请的全部内容以引用的方式并入本文。
Claims (21)
1.一种半导体器件，包括：
器件隔离结构，其形成在半导体基板中以限定有源区，所述有源区在其侧壁的下部具有凹陷区，所述凹陷区朝向所述有源区的内部凹陷；
鳍形沟道区，其突出在所述器件隔离结构之上；
栅极绝缘膜，其形成在包括所述突出的鳍形沟道区的半导体基板之上；以及
栅极电极，其形成在所述栅极绝缘膜之上以填充所述突出的鳍形沟道区。
2.根据权利要求1所述的半导体器件，其中，
所述凹陷区包括存储节点区的一部分以及沿着所述有源区的纵向与所述存储节点区相邻的沟道区。
3.根据权利要求1所述的半导体器件，还包括：
形成在硅层上的源极/漏极区，所述硅层是利用在所述栅极电极两侧的半导体基板作为晶种层来加以生长的。
4.一种用于制造半导体器件的方法，所述方法包括：
在半导体基板中形成器件隔离结构以形成有源区，所述有源区在其侧壁的下部具有凹陷区；
利用限定栅极区的凹式栅极掩膜作为蚀刻掩膜来蚀刻所述器件隔离结构，以形成突出在所述器件隔离结构之上的鳍形沟道区；
在包括所述突出的鳍形沟道区的露出的半导体基板之上形成栅极绝缘膜；以及
形成包括栅极硬掩膜层图案与栅极电极的叠层结构的栅极结构，所述栅极结构填充在对应于所述栅极区的栅极绝缘膜之上的突出的鳍形沟道区。
5.根据权利要求4所述的方法，其中，
形成所述器件隔离结构的步骤包括：
蚀刻具有垫氧化物膜以及垫氮化物膜的半导体基板的预定区域，以形成限定有源区的沟槽；
在包括所述沟槽的半导体基板之上形成第一绝缘膜；
蚀刻所述第一绝缘膜以在所述沟槽的侧壁处形成第一间隙壁；
利用所述第一间隙壁作为蚀刻掩膜来蚀刻在所述沟槽的底部露出的半导体基板，以形成其中所述半导体基板被移除的底切空间；以及
形成器件隔离结构，所述器件隔离结构填充包括所述底切空间的沟槽。
6.根据权利要求5所述的方法，其中，
所述第一绝缘膜选自氮化硅膜、氧化硅膜、硅膜及其组合所构成的群组，其中所述第一绝缘膜的厚度范围是从1nm至100nm。
7.根据权利要求5所述的方法，其中，
所述第一绝缘膜是借助CVD方法或ALD方法而形成的。
8.根据权利要求5所述的方法，其中，
用于形成所述第一间隙壁的蚀刻工序是借助等离子蚀刻方法而执行的，所述等离子蚀刻方法利用选自CxFyHz、O2、HCl、Ar、He及其组合所构成的群组的气体。
9.根据权利要求5所述的方法，其中，
用于形成所述底切空间的蚀刻工序是利用HCl与H2的混合气体并且在500℃至1000℃的温度范围内执行的。
10.根据权利要求5所述的方法，还包括：
移除所述垫氮化物膜以及所述垫氧化物膜。
11.根据权利要求4所述的方法，其中，
形成所述器件隔离结构的步骤包括：
在所述半导体基板之上形成SiGe层；
移除所述SiGe层的预定区域以露出所述半导体基板；
利用所述露出的半导体基板作为晶种层来生长硅层以填充所述SiGe层；
在所述硅层之上形成垫氧化物膜以及垫氮化物膜；
利用器件隔离掩膜来蚀刻所述垫氮化物膜、垫氧化物膜、硅层、SiGe层以及半导体基板，以形成限定有源区的沟槽，其中所述SiGe层在所述沟槽的侧壁处露出；
移除在所述沟槽的侧壁处露出的SiGe层，以形成在所述有源区之下的底切空间；以及
形成所述器件隔离结构，所述器件隔离结构填充包括所述底切空间的沟槽。
12.根据权利要求11所述的方法，其中，
用于所述SiGe层的移除工序是借助干式蚀刻方法而执行的。
13.根据权利要求11所述的方法，其中，
所述SiGe层的蚀刻速率至少为所述半导体基板的蚀刻速率的十倍。
14.根据权利要求4所述的方法，其中，
所述凹陷区包括存储节点区的一部分以及沿着所述有源区的纵向与所述存储节点区相邻的沟道区。
15.根据权利要求4所述的方法，还包括：
在所述半导体基板与所述器件隔离结构的界面处形成热氧化物膜。
16.根据权利要求15所述的方法，其中，
所述热氧化物膜是利用选自H2O、O2、H2、O3及其组合所构成的群组的气体并且在200℃至1000℃的温度范围内形成的。
17.根据权利要求4所述的方法，其中，
所述栅极绝缘膜是利用选自O2、H2O、O3及其组合所构成的群组的气体而形成的，其中所述栅极绝缘膜的厚度范围是从1nm至10nm。
18.根据权利要求4所述的方法，其中，
所述栅极绝缘膜选自氧化硅膜、氧化铪膜、氧化铝膜、氧化锆膜、氮化硅膜及其组合所构成的群组，其中所述栅极绝缘膜的厚度范围是从1nm至20nm。
19.根据权利要求4所述的方法，其中，
所述栅极电极包括下部栅极电极与上部栅极电极的叠层结构，其中所述下部栅极电极由掺杂包括P或B的杂质离子的多晶硅层所形成，并且所述上部栅极电极包括选自Ti层、TiN层、W层、Al层、Cu层、WSix层及其组合所构成的群组中之一。
20.根据权利要求4所述的方法，还包括：
利用在所述栅极结构两侧的半导体基板作为晶种层来形成硅层；以及
将杂质离子注入到所述硅层中，以形成源极/漏极区。
21.根据权利要求20所述的方法，其中，
所述硅层的厚度范围是从200
至1000
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| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090902 Termination date: 20131123 |