CN110164970B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN110164970B
CN110164970B CN201810441815.1A CN201810441815A CN110164970B CN 110164970 B CN110164970 B CN 110164970B CN 201810441815 A CN201810441815 A CN 201810441815A CN 110164970 B CN110164970 B CN 110164970B
Authority
CN
China
Prior art keywords
trench isolation
shallow trench
semiconductor device
protrusion
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810441815.1A
Other languages
English (en)
Other versions
CN110164970A (zh
Inventor
黄竞加
吕增富
廖伟明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN110164970A publication Critical patent/CN110164970A/zh
Application granted granted Critical
Publication of CN110164970B publication Critical patent/CN110164970B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种半导体装置及其制造方法，半导体装置包括半导体基板、介电层、栅极结构、以及源极半导体特征和漏极半导体特征。半导体基板具有主动区域和围绕主动区域的浅沟槽隔离结构。半导体基板包括突起结构。突起结构位于主动区域中并具有位于主动区域的周边的底切。介电层覆盖半导体基板的突起结构，并填充突起结构的底切的至少一部分。栅极结构跨过突起结构。源极半导体特征和漏极半导体特征位于主动区域中，并位于栅极结构的相对两侧上。本发明的半导体装置的栅极结构具有良好的栅极控制能力，且有助于半导体装置表面的平坦化。

Description

半导体装置及其制造方法
技术领域
本发明实施例是有关一种半导体装置及半导体装置的制造方法。
背景技术
为了增加封装密度并改善动态随机存取存储器(Dynamic Random AccessMemory，DRAM)的整体性能，相关领域不断的努力于缩小动态随机存取存储器单元的晶体管和电容的尺寸。随着单元中的晶体管的尺寸减小，晶体管的通道长度(栅极宽度)也随之减小。然而，较短的通道长度导致了显著的短通道效应和较高的晶体管次临界漏电流，并最终降低了单元的性能。
发明内容
本发明的目的在于提供一种半导体装置，其栅极结构具有良好的栅极控制能力，且有助于半导体装置表面平坦化的。
本发明的一方面是提供一种半导体装置，包括半导体基板、介电层、栅极结构、以及源极半导体特征和漏极半导体特征。半导体基板具有主动区域和围绕主动区域的浅沟槽隔离结构。半导体基板包括突起结构。突起结构位于主动区域中并具有位于主动区域的周边的底切。介电层覆盖半导体基板的突起结构，并填充突起结构的底切的至少一部分。栅极结构跨过突起结构。源极半导体特征和漏极半导体特征位于主动区域中，并位于栅极结构的相对两侧上。
在本发明某些实施方式中，栅极结构沿着第一方向延伸，而底切沿着实质上垂直于第一方向的第二方向延伸。
在本发明某些实施方式中，源极半导体特征和漏极半导体特征具有的顶表面高于突起结构的顶表面。
在本发明某些实施方式中，突起结构具有顶部和底部，其中底部的宽度是顶部的宽度的约70～99％。
在本发明某些实施方式中，底部的宽度为约25nm至35nm。
在本发明某些实施方式中，顶部的宽度为约30nm至38nm。
在本发明某些实施方式中，浅沟槽隔离结构包括第一部分和第二部分，第一部分位于栅极结构之下并与栅极结构对齐，并且第二部分不与栅极结构重叠。
在本发明某些实施方式中，浅沟槽隔离结构的第二部分的顶表面高于第一部分的顶表面。
在本发明某些实施方式中，半导体装置进一步包括阻挡层，且阻挡层覆盖介电层。
在本发明某些实施方式中，栅极结构的高度为145nm至165nm。
在本发明某些实施方式中，突起结构的高度为35nm至45nm。
在本发明某些实施方式中，栅极结构包括多晶硅或金属。
本发明的另一方面是提供一种半导体装置的制造方法，包括下操作：(i)提供具有主动区域、围绕主动区域的浅沟槽隔离结构、以及位于主动区域的掺杂区域的半导体基板；(ii)蚀刻半导体基板以形成第一突起结构、源极半导体特征、漏极半导体特征、以及经蚀刻的浅沟槽隔离结构，其中经蚀刻的浅沟槽隔离结构包括第一部分和第二部分，经蚀刻的浅沟槽隔离结构的第二部分的顶表面高于第一突起结构的顶表面，并且第一突起结构的顶表面高于经蚀刻的浅沟槽隔离结构的第一部分的顶表面；(iii)蚀刻第一突起结构以形成第二突起结构，其中第二突起结构具有位于主动区域的周边的底切；(iv)在第二突起结构之上共形地形成介电层；以及(v)形成跨过第二突起结构的栅极结构，其中栅极结构沿着第一方向延伸，并且底切沿着实质上垂直于第一方向的第二方向延伸。
在本发明某些实施方式中，在操作(v)之前，还包括在介电层之上共形地形成阻挡层的操作。
在本发明某些实施方式中，操作(iii)包括以下子操作：(a)在第一突起结构上形成硬遮罩层；(b)使用硬遮罩层作为蚀刻遮罩来蚀刻第一突起结构以形成第二突起结构；以及(c)去除硬遮罩层。
在本发明某些实施方式中，在子操作(b)中，经蚀刻的浅沟槽隔离结构的第一部分被蚀刻，且第一突起结构的刻蚀速率大于经蚀刻的浅沟槽隔离结构的第一部分的刻蚀速率。
在本发明某些实施方式中，操作(iii)是通过非等向性蚀刻工艺来执行。
与现有技术相比，本发明具有良好的栅极控制能力，且有助于半导体装置表面平坦化。
附图说明
当结合附图阅读时，从以下详细描述中可以更好地理解本发明的各个方面。应注意，依据工业中的标准实务，多个特征并未按比例绘制。实际上，多个特征的尺寸可任意增大或缩小，以便使论述明晰。
图1为根据本发明一些实施例的动态随机存取存储器装置的一部分的俯视示意图；
图2A和图2B为根据本发明一些实施例的分别对应图1的线A-A'和线B-B'截取的剖面示意图；
图3A和图3B为根据本发明其他实施例的分别对应图1的线A-A'和线B-B'截取的剖面示意图；
图4为根据本发明一些实施例的用于形成半导体装置的方法的流程图；
图5A、图6A、图7A、图8A、图9A、以及图10A图为根据本发明的一些实施例的用于形成半导体装置的方法的各个阶段的对应图1的线A-A'截取的剖面示意图；
图5B、图6B、图7B、图8B、图9B、以及图10B为根据本发明的一些实施例的用于形成半导体装置的方法的各个阶段的对应图1的线B-B'截取的剖面示意图；
图11为根据本发明的一些实施例的动态随机存取存储器装置的一部分的剖面示意图。
具体实施方式
现在将详细描述本发明的当前实施例，实例描绘于附图中。在附图和说明书中所使用的相同附图标记用于表示相同或相似的部分。
在更详细地描述优选实施例之前，将对在整个说明书中可能使用的某些术语给出进一步的解释。
请参考图1、图2A、以及图2B。图1为根据本发明一些实施例的半导体装置(例如动态随机存取存储器装置)的一部分的俯视示意图。此外，图2A为对应图1的线A-A'截取的剖面示意图，而图2B为对应图1的线B-B'截取的剖面示意图。请参考此俯视示意图和各剖面示意图以更详细地理解本发明。为了便于理解在此公开的半导体装置(例如本发明提供的动态随机存取存储器装置)，在图2A和图2B中仅描绘了晶体管部分的结构，而省略了电容部分的结构。然而，对于本领域技术人员来说显而易见的是，电容部分可以是耦合到晶体管部分的至少一个导电特征(例如源极特征或漏极特征)的堆叠式电容(stack capacitor)或沟槽式电容(trench capacitor)。
如图1、图2A、以及图2B所示，半导体装置(例如动态随机存取存储器装置)包括半导体基板100、介电层200，在第一方向D1上延伸的栅极结构400、源极半导体特征150、以及漏极半导体特征160。
半导体基板100具有主动区域120和围绕主动区域120的浅沟槽隔离(shallowtrench isolation，STI)结构110。在一实施例中，半导体基板100可以是单晶半导体基板或由硅或碳化硅制成的多晶半导体基板、由硅锗制成的化合物半导体基板或绝缘体上硅(silicon on insulator，SOI)基板等。在一实施例中，浅沟槽隔离结构110包括四乙氧基硅烷(tetraethoxysilane，TEOS)、氧化硅、氮化硅、氮氧化硅或氟掺杂硅酸盐(fluoride-doped silicate，FSG)。浅沟槽隔离结构110包括在栅极结构400下方并与栅极结构400对齐的第一部分111和不与栅极结构400重叠的第二部分112。应理解，浅沟槽隔离结构110的第二部分112的顶表面高于浅沟槽隔离结构110的第一部分111的顶表面。半导体基板100还包括在主动区域120中的突起结构130。具体而言，突起结构130设置于源极半导体特征150与漏极半导体特征160之间。如图2A所示，突起结构130的顶表面130a高于浅沟槽隔离结构110的第一部分111的顶表面。此外，如图2B所示，源极半导体特征150的顶表面和漏极半导体特征160的顶表面高于突起结构130的顶表面130a。另外，突起结构130的顶表面130a的高度位于浅沟槽隔离结构110的第二部分112的顶表面的高度与第一部分111的顶表面的高度之间。在一实施例中，突起结构130的高度H2(相对于浅沟槽隔离结构110的第一部分111的顶部)为35nm至45nm，例如37nm、39nm、41nm或43nm。
此外，如图1和图2A所示，突起结构130包括沿第二方向D2延伸且位于主动区域120周边的至少一个底切131。在一些实施例中，突起结构130包括位于突起结构130的相对侧的一对底切131。这对底切131沿着第二方向D2延伸并位于主动区域120的外围。应注意的是，根据一些实施例，突起结构130的沿着第一方向D1延伸的其他边缘处不存在底切。第一方向D1不同于(例如实质上垂直于)第二方向D2。突起结构130的顶部和底部分别具有第一宽度W1和第二宽度W2，且底部的第二宽度W2约为顶部的第一宽度W1的99～70％。应理解的是，当底部的第二宽度W2小于顶部的第一宽度W1的约70％时，根据一些实施例，突起结构130可能过于脆弱。但当底部的第二宽度W2大于顶部的第一宽度W1的约99％时，可能不会实现某些技术效果，这将在之后进行详细论述。在一实施例中，底部的第二宽度W2为25nm至35nm，例如27nm、29nm、31nm或33nm。在一实施例中，顶部的第一宽度W1为30nm至38nm，例如32nm、34nm或36nm。
介电层200覆盖半导体基板100的突起结构130，并且填充突起结构130的底切131的至少一部分。介电层200共形地覆盖突起结构130。在一实施例中，如图2A所示，介电层200共形地设置于突起结构130和浅沟槽隔离结构110的第一部分111上。具体而言，介电层200具有设置于突起结构130的顶表面130a上的第一部分210、设置于浅沟槽隔离结构110的第一部分111的顶表面111a上的第二部分220、设置于突起结构130的侧壁130b上的第三部分230、以及设置于源极半导体特征150的侧壁150a和漏极半导体特征160的侧壁160a上的第四部分240。亦即，介电层200配置以分离或绝缘栅极结构400与半导体基板100、源极半导体特征150、以及漏极半导体特征160。在一实施例中，介电层200的厚度为1nm至4nm，例如2nm或3nm。在一实施例中，介电层200可以包括诸如氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的介电质和/或上述的组合的介电材料。
栅极结构400跨过突起结构130，并通过介电层200与半导体基板100隔开。如上所述，当突起结构130的底部的第二宽度W2与突起结构130的顶部的第一宽度W1的比值在一定范围内时(例如约70-99％)，可以实现某些技术效果。具体而言，如图2A所示，相较于不具有底切的结构，栅极结构400填充底切131使得栅极结构400的接触面积因此增加。此外，随着第一宽度W1与第二宽度W2之间的差值增加，栅极结构400的接触面积也相应地增加，从而允许栅极结构400可更有效地控制从源极半导体特征150，通过突起结构130而流向漏极半导体特征160的电子。应理解，尽管在图1中仅描绘了一个晶体管，但在其他实施例中，半导体装置可包括多于一个的晶体管。而在这种实施例中，晶体管彼此对齐，且每个晶体管由沿着第一方向D1所延伸的相同的栅极结构所控制。在半导体装置为动态随机存取存储器装置的实施例中，沿着第一方向D1延伸的栅极结构亦被称为字节线(word line)。在一实施例中，栅极结构400具有高度H1(相对于浅沟槽隔离结构110的顶表面111a)为145nm至165nm，例如150nm、155nm或160nm。在一实施例中，栅极结构400可以包括多晶硅、诸如铝(Al)、铜(Cu)或钨(W)的金属、其他导电材料或上述的组合。
源极半导体特征150和漏极半导体特征160位于主动区域120中，并位于栅极结构400的相对侧上。具体而言，源极半导体特征150通过栅极结构400而与漏极半导体特征160隔开。此外，介电层200的第四部分240将栅极结构400与源极半导体特征150和漏极半导体特征160分开。可经由掺杂工艺来形成源极半导体特征150和漏极半导体特征160，并且掺杂深度可由本领域技术人员适当地改变，以便形成源极半导体特征150和漏极半导体特征160的合适深度。在一实施例中，源极半导体特征150和漏极半导体特征160掺杂有诸如磷或砷的N型掺杂剂。
请参考图1、图3A、以及图3B。图3A为根据本发明的其他实施例的对应图1的线A-A'截取的剖面示意图，而图3B为对应图1的线B-B'截取的剖面示意图。与图2A和图2B中相似的元件在图3A和图3B中以相同的符号标记。图3A和图3B绘示与图2A和图2B类似的结构，但图3A和图3B的半导体装置还包括覆盖介电层200的阻挡层300。应理解的是，阻挡层300是用以防止随后将形成的栅极结构400的金属离子扩散或渗入其下各层(例如介电层200或半导体基板100)以避免污染其下各层。因此，阻挡层300共形地设置于介电层200上，并介于介电层200与栅极结构400之间。具体而言，阻挡层300具有设置于介电层200的第一部分210的顶表面210a上的第一部分310、设置于介电层200的第二部分220的顶表面220a上的第二部分320、设置于介电层200的第三部分230的侧壁230a上的第三部分330、以及设置于介电层200的第四部分240的侧壁240a上的第四部分340。亦即，阻挡层300配置以分离栅极结构400与介电层200。在一实施例中，阻挡层300的厚度为1nm至4nm，例如2nm或3nm。在一实施例中，阻挡层300可以包括诸如氮化钛、氮化钽和/或上述之组合的材料。在一实施例中，阻挡层300可以包括堆叠在彼此的顶部上的多个层。
图4为根据本发明一些实施例的用于形成半导体装置的方法的流程图。应注意的是，图4中所绘示的方法仅是一个实例，并不意图限制本揭示内容。因此，在图4中所描绘的方法之前、之间和/或之后可执行额外的操作，并且一些其他操作在此可以仅简要地描述。图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A图、以及图10B为用于形成半导体装置的方法的各个阶段的剖面示意图，其中具有“A”和“A'”标记的图为沿着图1中的线A-A'截取的剖面示意图，而具有“B”和“B'”标记的图为沿着图1中的线B-B'截取的剖面示意图。为了更好地理解本发明，在阅读图4所示方法的操作的详细描述时，请同时参考图1的俯视示意图。
如图4所示，在操作S1中，提供具有主动区域、围绕主动区域的浅沟槽隔离结构、以及位于主动区域的掺杂区域的半导体基板。如图1、图5A、以及图5B所示，所提供的半导体基板100包括有主动区域120、围绕主动区域120的浅沟槽隔离结构110、以及位于主动区域120的掺杂区域150'。在一些实施例中，浅沟槽隔离结构110围绕主动区域120，并且浅沟槽隔离结构110系通过蚀刻半导体基板100以形成凹槽，并进行沉积工艺以将介电材料填充至此凹槽中来形成。举例来说，介电材料可以包括四乙氧基硅烷、氧化硅、氮化硅、氮氧化硅或氟掺杂硅酸盐。此外，掺杂区域150'可以通过使用一种或多种合适的掺杂剂的掺杂工艺(例如离子布植程序)来形成。合适的掺杂剂可为N型掺杂剂，例如磷或砷。
如图1、图6A、以及图6B所示，在图4的操作S2中，半导体基板100被选择性蚀刻以形成第一突起结构130'、源极半导体特征150、漏极半导体特征160、以及经蚀刻的浅沟槽隔离结构110。详细而言，半导体基板100的一部分(随后将形成栅极结构400的位置)被蚀刻以形成沿第一方向D1延伸的沟槽115，而半导体基板100的其他部分则未被蚀刻。举例来说，可先形成具有所需开口的遮罩层(未绘示)，然后执行蚀刻工艺以形成沟槽115。具体地，如图6B所示，沟槽115截断掺杂区域150'以形成源极半导体特征150和漏极半导体特征160。具体来说，位于沟槽115的相对侧的掺杂区域150'的剩余部分形成源极半导体特征150和漏极半导体特征160。由于仅蚀刻了浅沟槽隔离结构110的一部分，经蚀刻的浅沟槽隔离结构110包括蚀刻部分111(以下也称为第一部分111)和未蚀刻部分112(以下也称为第二部分112)。此外，经蚀刻的浅沟槽隔离结构110的第二部分112的顶表面高于第一部分111的顶表面。而蚀刻工艺中所使用的蚀刻剂可经本领域技术人员适当选择，使浅沟槽隔离结构110的蚀刻速率大于半导体基板100的蚀刻速率。如此，从经蚀刻的浅沟槽隔离结构110的第一部分111突出的突起结构130'形成于沟槽115中。从而，突起结构130'的顶表面高于经蚀刻的浅沟槽隔离结构110的第一部分111的顶表面，但低于源极半导体特征150的顶表面、漏极半导体特征160的顶表面、以及经蚀刻的浅沟槽隔离结构110的第二部分112。在一实施例中，形成沟槽115的刻蚀可以包括非等向性刻蚀工艺，例如本领域已知的干式刻蚀工艺。
如图4所示，在操作S3中，刻蚀第一突起结构以形成第二突起结构。具体而言，刻蚀第一突起结构包括(a)形成硬遮罩层于第一突起结构上、(b)将硬遮罩层作为蚀刻遮罩来蚀刻第一突起结构以形成第二突起结构、以及(c)去除硬遮罩层。以下将详细讨论操作(a)至(c)。
首先，如图1、图7A、以及图7B所示，形成硬遮罩层500于第一突起结构130'上。硬遮罩层500设置于第一突起结构130'上，且大致覆盖第一突起结构130'的顶部。在一实施例中，通过合适的沉积方法来形成硬遮罩层500，包括化学气相沉积(chemical vapordeposition，CVD)工艺、原子层沉积(atomic layer deposition，ALD)工艺、热氧化工艺、物理气相沉积(physical vapor deposition，PVD)工艺或上述的组合。在一实施例中，硬遮罩层500是由氧化硅、氮化硅、氮氧化硅、碳化硅、其他合适的材料或上述的组合所制成。
随后，如图1、图8A、以及图8B所示，通过使用硬遮罩层500作为蚀刻遮罩来选择性地蚀刻第一突起结构130'以形成第二突起结构130。由于第一突起结构130'的顶表面130a'被硬遮罩层500所覆盖，且第一突起结构130'的侧壁130b'被暴露出来(如图7A所示)，因此可以在蚀刻工艺之后形成第二突起结构130的一对底切131。这对底切131位于突起结构130的相对两侧，并沿着第二方向D2延伸于主动区域120的外围。具体而言，形成这对底切131的蚀刻可包括合适的蚀刻工艺，例如本领域已知的反应式离子蚀刻工艺。此外，在蚀刻工艺中所使用的蚀刻剂具有蚀刻选择性，使经蚀刻的浅沟槽隔离结构110的第一部分111基本保持不变，而同时形成第二突起结构130的这对底切131。在其他实施例中，在蚀刻工艺中所使用的蚀刻剂可被本领域技术人员适当地选择，使第一突起结构130'的蚀刻速率远大于经蚀刻的浅沟槽隔离结构110的第一部分111的蚀刻速率。从而，在蚀刻工艺之后，被蚀刻的第一部分111仅被轻微地蚀刻。
接下来，去除硬遮罩层500。具体地，通过诸如干式蚀刻工艺或湿式蚀刻工艺的蚀刻工艺来去除硬遮罩层500。
请参考图4，在操作S4中，如图1、图9A、以及图9B所示，在第二突起结构130之上共形地形成介电层200。介电层200覆盖半导体基板100的突起结构130，并填充突起结构130的这对底切131的部分。具体地，介电层200设置于第二突起结构130的顶表面和侧壁上、浅沟槽隔离结构110的第一部分111的顶表面上、以及源极半导体特征150和漏极半导体特征160的侧壁上。介电层200实质上共形地覆盖第二突起结构130。在一实施例中，通过合适的沉积方法来共形地形成介电层200，包括化学气相沉积工艺、原子层沉积工艺、热氧化工艺、物理气相沉积工艺或上述的组合。
在图4的操作S5中，如图1、图2A、以及图2B所示，形成跨过第二突起结构130的栅极结构400。栅极结构400跨过第二突起结构130，并形成于浅沟槽隔离结构110的第一部分111上。具体而言，栅极结构400沿着第一方向D1延伸，且此第一方向D1实质上垂直于第二方向D2。而第二突起结构130的底切131则沿着第二方向D2延伸。在一实施例中，栅极结构400的形成包括诸如化学气相沉积工艺或物理气相沉积工艺等的沉积方法。
在其他实施例中，在操作S5之前，执行共形地形成阻挡层300于介电层200之上的操作，从而，如图1、图10A图、以及图10B所示，形成了阻挡层300。阻挡层300实质上共形地覆盖介电层200。在一实施例中，通过合适的沉积方法来形成阻挡层300，包括化学气相沉积工艺或物理气相沉积工艺等。随后，如图1、图3A、以及图3B所示，形成栅极结构400。具体而言，栅极结构400跨过第二突起结构130并覆盖阻挡层300。在一实施例中，通过合适的沉积方法来形成栅极结构400，包括化学气相沉积工艺或物理气相沉积工艺等。
请参考图11。图11为根据本发明的一些实施例的动态随机存取存储器装置的一部分的剖面示意图。与图1、图2A、以及图2B中相似的元件以相同的符号标记。图11所示的半导体装置还包括连接到电容(未绘示)的电容接触件600和连接到位元线(未绘示)的位元线接触件700。源极半导体特征150通过位元线接触件700电连接到位元线。另外，漏极半导体特征160通过电容接触件600电连接到电容。栅极结构400嵌入半导体基板100中，并通过介电层200与突起结构130分开。电流可以从位元线接触件700，通过源极半导体特征150、突起结构130和突起结构130的相对两侧的半导体基板100的部分、以及漏极半导体特征160，传送到电容接触件600，并最终传送到电容(未绘示)。从而，可以此种方式，实现数据储存(例如数据写入)。在一实施例中，源极半导体特征150和漏极半导体特征160掺杂有诸如磷或砷的N型掺杂剂，而半导体基板100则掺杂有诸如硼的P型掺杂剂。
根据本发明的上述实施例，相较于常规结构，通过形成突起结构130的底切131，栅极结构400的场效应区域因此增加。从而，栅极结构400具有良好的栅极控制能力，且晶体管具有良好的性能。此外，在此揭示的栅极结构400嵌入半导体基板100中，有助于半导体装置表面的平坦化，并增加半导体基板100的表面的可用面积。
上文概述若干实施例的特征，使得本领域的技术人员可更好地理解本发明的各方面。本领域的技术人员应了解，可轻易使用本发明作为设计或修改其他工艺及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。本领域的技术人员亦应认识到，此类等效结构并未脱离本发明的精神及范畴，且可在不脱离本发明的精神及范畴的情况下产生本文的各种变化、替代及更改。

Claims (14)

1.一种半导体装置，其特征在于，包括：
半导体基板，具有主动区域和围绕所述主动区域的浅沟槽隔离结构，其中所述半导体基板包括突起结构，所述突起结构位于所述主动区域中并具有位于所述主动区域的周边的底切，所述浅沟槽隔离结构通过蚀刻半导体基板以形成凹槽，并进行沉积工艺以将介电材料填充至此凹槽中来形成，并且所述浅沟槽隔离结构包括第一部分和第二部分，所述浅沟槽隔离结构的所述第二部分的顶表面高于所述浅沟槽隔离结构的所述第一部分的顶表面；
介电层，覆盖所述半导体基板的所述突起结构，并填充所述突起结构的所述底切的至少一部分；
栅极结构，跨过所述突起结构，其中该栅极结构嵌入该半导体基板中，并通过该介电层与该突起结构分开，并且所述浅沟槽隔离结构的所述第一部分位于所述栅极结构之下并与所述栅极结构对齐，所述浅沟槽隔离结构的所述第二部分不与所述栅极结构重叠；以及
源极半导体特征和漏极半导体特征，位于所述主动区域中，并位于所述栅极结构的相对两侧上；
其中，所述突起结构的顶表面高于浅沟槽隔离结构的所述第一部分的顶表面，低于所述源极半导体特征的顶表面、所述漏极半导体特征的顶表面、以及所述浅沟槽隔离结构的所述第二部分的顶表面。
2.如权利要求1所述的半导体装置，其特征在于，所述栅极结构沿着第一方向延伸，而所述底切沿着实质上垂直于所述第一方向的第二方向延伸。
3.如权利要求1所述的半导体装置，其特征在于，所述突起结构具有顶部和底部，其中所述底部的宽度是所述顶部的宽度的70～99％。
4.如权利要求3所述的半导体装置，其特征在于，所述底部的所述宽度为25nm至35nm。
5.如权利要求3所述的半导体装置，其特征在于，所述顶部的所述宽度为30nm至38nm。
6.如权利要求1所述的半导体装置，其特征在于，进一步包括阻挡层，且所述阻挡层覆盖所述介电层。
7.如权利要求1所述的半导体装置，其特征在于，所述栅极结构的高度为145nm至165nm。
8.如权利要求1所述的半导体装置，其特征在于，所述突起结构的高度为35nm至45nm。
9.如权利要求1所述的半导体装置，其特征在于，所述栅极结构包括多晶硅或金属。
10.一种半导体装置的制造方法，其特征在于，包括以下操作：
(i)提供具有主动区域、围绕所述主动区域的浅沟槽隔离结构、以及位于所述主动区域的掺杂区域的半导体基板；
(ii)蚀刻所述半导体基板以形成第一突起结构、源极半导体特征、漏极半导体特征、以及经蚀刻的浅沟槽隔离结构，其中所述经蚀刻的浅沟槽隔离结构包括第一部分和第二部分，所述经蚀刻的浅沟槽隔离结构的所述第二部分的顶表面高于所述第一突起结构的顶表面，并且所述第一突起结构的所述顶表面高于所述经蚀刻的浅沟槽隔离结构的所述第一部分的顶表面；
(iii)蚀刻所述第一突起结构以形成第二突起结构，其中所述第二突起结构具有位于所述主动区域的周边的底切；
(iv)在所述第二突起结构之上共形地形成介电层；以及
(v)形成跨过所述第二突起结构的栅极结构，其中所述栅极结构沿着第一方向延伸，并且所述底切沿着实质上垂直于所述第一方向的第二方向延伸。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，在所述操作(v)之前，还包括在所述介电层之上共形地形成阻挡层的操作。
12.如权利要求10所述的半导体装置的制造方法，其特征在于，所述操作(iii)包括以下子操作：
(a)在所述第一突起结构上形成硬遮罩层；
(b)使用所述硬遮罩层作为蚀刻遮罩来蚀刻所述第一突起结构以形成所述第二突起结构；以及
(c)去除所述硬遮罩层。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，在所述子操作(b)中，所述经蚀刻的浅沟槽隔离结构的所述第一部分被蚀刻，且所述第一突起结构的刻蚀速率大于所述经蚀刻的浅沟槽隔离结构的所述第一部分的刻蚀速率。
14.如权利要求10所述的半导体装置的制造方法，其特征在于，所述操作(iii)是通过非等向性蚀刻工艺来执行。
CN201810441815.1A 2018-02-13 2018-05-10 半导体装置及其制造方法 Active CN110164970B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/894,954 US10825931B2 (en) 2018-02-13 2018-02-13 Semiconductor device with undercutted-gate and method of fabricating the same
US15/894,954 2018-02-13

Publications (2)

Publication Number Publication Date
CN110164970A CN110164970A (zh) 2019-08-23
CN110164970B true CN110164970B (zh) 2022-05-24

Family

ID=67540943

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810441815.1A Active CN110164970B (zh) 2018-02-13 2018-05-10 半导体装置及其制造方法

Country Status (3)

Country Link
US (2) US10825931B2 (zh)
CN (1) CN110164970B (zh)
TW (1) TWI680564B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI749953B (zh) * 2020-05-04 2021-12-11 南亞科技股份有限公司 半導體結構及半導體佈局結構
CN116133368A (zh) * 2021-08-12 2023-05-16 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US20240074152A1 (en) * 2022-08-24 2024-02-29 Nanya Technology Corporation Semiconductor structure and manufacturing method therof
US20240115968A1 (en) * 2022-10-09 2024-04-11 James Jimmy Christian Hotz Miniature Construction Set

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1992340A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 五沟道鳍式晶体管及其制造方法
CN101641788A (zh) * 2007-02-26 2010-02-03 美光科技公司 包括传送晶体管及垂直读取/写入启用晶体管的无电容器浮体易失性存储器单元及其制造及编程方法
CN104425285A (zh) * 2013-09-04 2015-03-18 格罗方德半导体公司 于鳍式场效晶体管设备上形成接触结构的方法及其设备

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6844238B2 (en) * 2003-03-26 2005-01-18 Taiwan Semiconductor Manufacturing Co., Ltd Multiple-gate transistors with improved gate control
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7547637B2 (en) * 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
KR20070090375A (ko) * 2006-03-02 2007-09-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 형성 방법
US8264021B2 (en) * 2009-10-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets and methods for forming the same
KR101087936B1 (ko) * 2009-11-30 2011-11-28 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
JP6363895B2 (ja) * 2014-07-09 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9799771B2 (en) * 2015-04-20 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET and method for manufacturing the same
US9793404B2 (en) * 2015-11-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon germanium p-channel FinFET stressor structure and method of making same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1992340A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 五沟道鳍式晶体管及其制造方法
CN101641788A (zh) * 2007-02-26 2010-02-03 美光科技公司 包括传送晶体管及垂直读取/写入启用晶体管的无电容器浮体易失性存储器单元及其制造及编程方法
CN104425285A (zh) * 2013-09-04 2015-03-18 格罗方德半导体公司 于鳍式场效晶体管设备上形成接触结构的方法及其设备

Also Published As

Publication number Publication date
US10825931B2 (en) 2020-11-03
US10461191B2 (en) 2019-10-29
US20190252550A1 (en) 2019-08-15
TW201935663A (zh) 2019-09-01
US20190252549A1 (en) 2019-08-15
TWI680564B (zh) 2019-12-21
CN110164970A (zh) 2019-08-23

Similar Documents

Publication Publication Date Title
KR100819562B1 (ko) 레트로그레이드 영역을 갖는 반도체소자 및 그 제조방법
US7701002B2 (en) Semiconductor device having buried gate electrode and method of fabricating the same
CN100593860C (zh) 具有凹陷通道晶体管的半导体器件
US7772649B2 (en) SOI field effect transistor with a back gate for modulating a floating body
CN100536141C (zh) 具有鳍形沟道晶体管的半导体器件及其制造方法
CN107492542B (zh) 半导体组件及其制造方法
US8530962B2 (en) Transistor of semiconductor device and method for manufacturing the same
KR101374335B1 (ko) 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자
CN110164970B (zh) 半导体装置及其制造方法
US8350321B2 (en) Semiconductor device having saddle fin transistor and manufacturing method of the same
JP2008544573A (ja) 半導体処理方法、および半導体構造
US11605718B2 (en) Method for preparing semiconductor structure having buried gate electrode with protruding member
CN113707612B (zh) 存储器件及其形成方法
US6872629B2 (en) Method of forming a memory cell with a single sided buried strap
US20090014802A1 (en) Semiconductor device and method for manufacturing the same
US8658491B2 (en) Manufacturing method of transistor structure having a recessed channel
JP2009009988A (ja) 半導体装置及びその製造方法
TWI769797B (zh) 動態隨機存取記憶體及其製造法方法
TWI722515B (zh) 半導體元件及其製備方法
US7709318B2 (en) Method for fabricating a semiconductor device
US20090148993A1 (en) Method of fabricating semiconductor device having a recess channel structure therein
JP2008311309A (ja) 半導体記憶装置
CN115346982A (zh) 动态随机存取存储器及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant