TW201935663A - 半導體裝置及其製造方法 - Google Patents

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呂增富
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Abstract

一種半導體裝置，包括一半導體基板、一介電層、一閘極結構、以及一源極半導體特徵和一汲極半導體特徵。半導體基板具有一主動區域和圍繞主動區域的一淺溝槽隔離結構。半導體基板包括一突起結構。突起結構位於主動區域中並具有位於主動區域的一周邊的一底切。介電層覆蓋半導體基板的突起結構，並填充突起結構的底切的至少一部分。閘極結構跨過突起結構。源極半導體特徵和汲極半導體特徵位於主動區域中，並位於閘極結構的相對兩側上。

Description

半導體裝置及其製造方法
本發明實施例係有關一種半導體裝置及製造半導體裝置的方法。
為了增加封裝密度並改善動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)的整體性能，相關領域不斷的努力於縮小動態隨機存取記憶體單元的電晶體和電容的尺寸。隨著單元中的電晶體的尺寸減小，電晶體的通道長度(閘極寬度)也隨之減小。然而，較短的通道長度導致了顯著的短通道效應和較高的電晶體次臨界漏電流，並最終降低了單元的性能。
本發明之一態樣係提供一種半導體裝置，包括一半導體基板、一介電層、一閘極結構、以及一源極半導體特徵和一汲極半導體特徵。半導體基板具有一主動區域和圍繞主動區域的一淺溝槽隔離結構。半導體基板包括一突起結構。突起結構位於主動區域中並具有位於主動區域的一周邊 的一底切。介電層覆蓋半導體基板的突起結構，並填充突起結構的底切的至少一部分。閘極結構跨過突起結構。源極半導體特徵和汲極半導體特徵位於主動區域中，並位於閘極結構的相對兩側上。
在本發明某些實施方式中，閘極結構沿著一第一方向延伸，而底切沿著基本上垂直於第一方向的一第二方向延伸。
在本發明某些實施方式中，源極半導體特徵和汲極半導體特徵具有一頂表面高於突起結構的一頂表面。
在本發明某些實施方式中，突起結構具有一頂部和一底部，其中底部的一寬度是頂部的一寬度的約70~99%。
在本發明某些實施方式中，底部的寬度為約25nm至35nm。
在本發明某些實施方式中，頂部的寬度為約30nm至38nm。
在本發明某些實施方式中，淺溝槽隔離結構包括一第一部分和一第二部分，第一部分位於閘極結構之下並與閘極結構對齊，並且第二部分不與閘極結構重疊。
在本發明某些實施方式中，淺溝槽隔離結構的第二部分的一頂表面高於第一部分的一頂表面。
在本發明某些實施方式中，半導體裝置進一步包括一阻擋層，且阻擋層覆蓋介電層。
在本發明某些實施方式中，閘極結構的一高度為145nm至165nm。
在本發明某些實施方式中，突起結構的一高度為35nm至45nm。
在本發明某些實施方式中，閘極結構包括多晶矽或金屬。
本發明之另一態樣係提供一種製造半導體裝置的方法，包括下操作：(i)提供具有一主動區域、圍繞主動區域的一淺溝槽隔離結構、以及位於主動區域的一摻雜區域的一半導體基板；(ii)蝕刻半導體基板以形成一第一突起結構、一源極半導體特徵、一汲極半導體特徵、以及一經蝕刻的淺溝槽隔離結構，其中經蝕刻的淺溝槽隔離結構包括一第一部分和一第二部分，經蝕刻的淺溝槽隔離結構的第二部分的一頂表面高於第一突起結構的一頂表面，並且第一突起結構的頂表面高於經蝕刻的淺溝槽隔離結構的第一部分的一頂表面；(iii)蝕刻第一突起結構以形成一第二突起結構，其中第二突起結構具有位於主動區域的一周邊的一底切；(iv)共形地形成一介電層於第二突起結構之上；以及(v)形成跨過第二突起結構的一閘極結構，其中閘極結構沿著一第一方向延伸，並且底切沿著基本上垂直於第一方向的一第二方向延伸。
在本發明某些實施方式中，在操作(v)之前，還包括共形地形成一阻擋層於介電層之上的一操作。
在本發明某些實施方式中，操作(iii)包括以下子操作：(a)形成一硬遮罩層於第一突起結構上；(b)使用硬遮罩層作為一蝕刻遮罩來蝕刻第一突起結構以形成第二突起結構；以及(c)去除硬遮罩層。
在本發明某些實施方式中，在子操作(b)中，經蝕刻的淺溝槽隔離結構的第一部分被蝕刻，且第一突起結構的一刻蝕速率大於經蝕刻的淺溝槽隔離結構的第一部分的一刻蝕速率。
在本發明某些實施方式中，操作(iii)係通過非等向性蝕刻製程來執行。
100‧‧‧半導體基板
110‧‧‧淺溝槽隔離結構
111‧‧‧第一部分
111a‧‧‧頂表面
112‧‧‧第二部分
115‧‧‧溝槽
120‧‧‧主動區域
130、130'‧‧‧突起結構
130a、130a'‧‧‧頂表面
130b、130b'‧‧‧側壁
131‧‧‧底切
150‧‧‧源極半導體特徵
150'‧‧‧摻雜區域
150a‧‧‧側壁
160‧‧‧汲極半導體特徵
160a‧‧‧側壁
200‧‧‧介電層
210‧‧‧第一部分
210a‧‧‧頂表面
220‧‧‧第二部分
220a‧‧‧頂表面
230‧‧‧第三部分
230a‧‧‧側壁
240‧‧‧第四部分
240a‧‧‧側壁
300‧‧‧阻擋層
310‧‧‧第一部分
320‧‧‧第二部分
330‧‧‧第三部分
340‧‧‧第四部份
400‧‧‧閘極結構
500‧‧‧硬遮罩層
600‧‧‧電容接觸件
700‧‧‧位元線接觸件
W1、W2‧‧‧寬度
H1、H2‧‧‧高度
D1、D2‧‧‧方向
S1~S5‧‧‧操作
當結合附圖閱讀時，從以下詳細描述中可以更好地理解本揭露之各個方面。應注意，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖為根據本發明一些實施例的動態隨機存取記憶體裝置的一部分的俯視示意圖；第2A圖和第2B圖為根據本發明一些實施例的分別對應第1圖的線A-A'和線B-B'截取的剖面示意圖；第3A圖和第3B圖為根據本發明其他實施例的分別對應第1圖的線A-A'和線B-B'截取的剖面示意圖；第4圖為根據本發明一些實施例的用於形成半導體裝置的方法的流程圖； 第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、以及第10A圖為根據本發明的一些實施例的用於形成半導體裝置的方法的各個階段的對應第1圖的線A-A'截取的剖面示意圖；第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、以及第10B圖為根據本發明的一些實施例的用於形成半導體裝置的方法的各個階段的對應第1圖的線B-B'截取的剖面示意圖；第11圖為根據本發明的一些實施例的動態隨機存取記憶體裝置的一部分的剖面示意圖。
現在將詳細描述本發明的當前實施例，實例描繪於附圖中。在附圖和說明書中所使用的相同附圖標記用於表示相同或相似的部分。
在更詳細地描述優選實施例之前，將對在整個說明書中可能使用的某些術語給出進一步的解釋。
請參考第1圖、第2A圖、以及第2B圖。第1圖為根據本發明一些實施例的半導體裝置(例如動態隨機存取記憶體裝置)的一部分的俯視示意圖。此外，第2A圖為對應第1圖的線A-A'截取的剖面示意圖，而第2B圖為對應第1圖的線B-B'截取的剖面示意圖。請參考此俯視示意圖和各剖面示意圖以更詳細地理解本發明。為了便於理解在此揭露的半導體裝置(例如本發明提供的動態隨機存取記憶體裝 置)，在第2A圖和第2B圖中僅描繪了電晶體部分的結構，而省略了電容部分的結構。然而，對於本領域技術人員來說顯而易見的是，電容部分可以是耦合到電晶體部分的至少一個導電特徵(例如源極特徵或汲極特徵)的堆疊式電容(stack capacitor)或溝槽式電容(trench capacitor)。
如第1圖、第2A圖、以及第2B圖所示，半導體裝置(例如動態隨機存取記憶體裝置)包括半導體基板100、介電層200，在第一方向D1上延伸的閘極結構400、源極半導體特徵150、以及汲極半導體特徵160。
半導體基板100具有主動區域120和圍繞主動區域120的淺溝槽隔離(shallow trench isolation，STI)結構110。在一實施例中，半導體基板100可以是單晶半導體基板或由矽或碳化矽製成的多晶半導體基板、由矽鍺製成的化合物半導體基板或絕緣體上矽(silicon on insulator，SOI)基板等。在一實施例中，淺溝槽隔離結構110包括四乙氧基矽烷(tetraethoxysilane，TEOS)、氧化矽、氮化矽、氮氧化矽或氟摻雜矽酸鹽(fluoride-doped silicate，FSG)。淺溝槽隔離結構110包括在閘極結構400下方並與閘極結構400對齊的第一部分111和不與閘極結構400重疊的第二部分112。應理解，淺溝槽隔離結構110的第二部分112的頂表面高於淺溝槽隔離結構110的第一部分111的頂表面。半導體基板100還包括在主動區域120中的突起結構130。具體而言，突起結構130設置於源極半導體特徵150與汲極半導體特徵160之間。如 第2A圖所示，突起結構130的頂表面130a高於淺溝槽隔離結構110的第一部分111的頂表面。此外，如第2B圖所示，源極半導體特徵150的頂表面和汲極半導體特徵160的頂表面高於突起結構130的頂表面130a。另外，突起結構130的頂表面130a的高度位於淺溝槽隔離結構110的第二部分112的頂表面的高度與第一部分111的頂表面的高度之間。在一實施例中，突起結構130的高度H2(相對於淺溝槽隔離結構110的第一部分111的頂部)為35nm至45nm，例如37nm、39nm、41nm或43nm。
此外，如第1圖和第2A圖所示，突起結構130包括沿第二方向D2延伸且位於主動區域120周邊的至少一個底切131。在一些實施例中，突起結構130包括位於突起結構130的相對側的一對底切131。該對底切131沿著第二方向D2延伸並位於主動區域120的外圍。應注意的是，根據一些實施例，突起結構130的沿著第一方向D1延伸的其他邊緣處不存在底切。第一方向D1不同於(例如實質上垂直於)第二方向D2。突起結構130的頂部和底部分別具有第一寬度W1和第二寬度W2，且底部的第二寬度W2約為頂部的第一寬度W1的99~70%。應理解的是，當底部的第二寬度W2小於頂部的第一寬度W1的約70%時，根據一些實施例，突起結構130可能過於脆弱。但當底部的第二寬度W2大於頂部的第一寬度W1的約99%時，可能不會實現某些技術效果，這將在之後進行詳細論述。在一實施例中，底部的第二寬度W2為25nm至35nm，例如27nm、29nm、31nm或 33nm。在一實施例中，頂部的第一寬度W1為30nm至38nm，例如32nm、34nm或36nm。
介電層200覆蓋半導體基板100的突起結構130，並且填充突起結構130的底切131的至少一部分。介電層200共形地覆蓋突起結構130。在一實施例中，如第2A圖所示，介電層200共形地設置於突起結構130和淺溝槽隔離結構110的第一部分111上。具體而言，介電層200具有設置於突起結構130的頂表面130a上的第一部分210、設置於淺溝槽隔離結構110的第一部分111的頂表面111a上的第二部分220、設置於突起結構130的側壁130b上的第三部分230、以及設置於源極半導體特徵150的側壁150a和汲極半導體特徵160的側壁160a上的第四部分240。亦即，介電層200配置以分離或絕緣閘極結構400與半導體基板100、源極半導體特徵150、以及汲極半導體特徵160。在一實施例中，介電層200的厚度為1nm至4nm，例如2nm或3nm。在一實施例中，介電層200可以包括諸如氧化矽、氮化矽、氮氧化矽、具有高介電常數(高k)的介電質和/或上述之組合的介電材料。
閘極結構400跨過突起結構130，並通過介電層200與半導體基板100隔開。如上所述，當突起結構130的底部的第二寬度W2與突起結構130的頂部的第一寬度W1的比值在一定範圍內時(例如約70-99%)，可以實現某些技術效果。具體而言，如第2A圖所示，相較於不具有底切的結構，閘極結構400填充底切131使得閘極結構400的接 觸面積因此增加。此外，隨著第一寬度W1與第二寬度W2之間的差值增加，閘極結構400的接觸面積也相應地增加，從而允許閘極結構400可更有效地控制從源極半導體特徵150，通過突起結構130而流向汲極半導體特徵160的電子。應理解，儘管在第1圖中僅描繪了一個電晶體，但在其他實施例中，半導體裝置可包括多於一個的電晶體。而在這種實施例中，電晶體彼此對齊，且每個電晶體由沿著第一方向D1所延伸的相同的閘極結構所控制。在半導體裝置為動態隨機存取記憶體裝置的實施例中，沿著第一方向D1延伸的閘極結構亦被稱為字元線(word line)。在一實施例中，閘極結構400具有高度H1(相對於淺溝槽隔離結構110的頂表面111a)為145nm至165nm，例如150nm、155nm或160nm。在一實施例中，閘極結構400可以包括多晶矽、諸如鋁(Al)、銅(Cu)或鎢(W)的金屬、其他導電材料或上述之組合。
源極半導體特徵150和汲極半導體特徵160位於主動區域120中，並位於閘極結構400的相對側上。具體而言，源極半導體特徵150通過閘極結構400而與汲極半導體特徵160隔開。此外，介電層200的第四部分240將閘極結構400與源極半導體特徵150和汲極半導體特徵160分開。可經由摻雜製程來形成源極半導體特徵150和汲極半導體特徵160，並且摻雜深度可由本領域技術人員適當地改變，以便形成源極半導體特徵150和汲極半導體特徵160的 合適深度。在一實施例中，源極半導體特徵150和汲極半導體特徵160摻雜有諸如磷或砷的N型摻雜劑。
請參考第1圖、第3A圖、以及第3B圖。第3A圖為根據本發明的其他實施例的對應第1圖的線A-A'截取的剖面示意圖，而第3B圖為對應第1圖的線B-B'截取的剖面示意圖。與第2A圖和第2B圖中相似的元件在第3A圖和第3B圖中以相同的符號標記。第3A圖和第3B圖繪示與第2A圖和第2B圖類似的結構，但第3A圖和第3B圖的半導體裝置還包括覆蓋介電層200的阻擋層300。應理解的是，阻擋層300係用以防止隨後將形成的閘極結構400的金屬離子擴散或滲入其下各層(例如介電層200或半導體基板100)以避免污染其下各層。因此，阻擋層300共形地設置於介電層200上，並介於介電層200與閘極結構400之間。具體而言，阻擋層300具有設置於介電層200的第一部分210的頂表面210a上的第一部分310、設置於介電層200的第二部分220的頂表面220a上的第二部分320、設置於介電層200的第三部分230的側壁230a上的第三部分330、以及設置於介電層200的第四部分240的側壁240a上的第四部分340。亦即，阻擋層300配置以分離閘極結構400與介電層200。在一實施例中，阻擋層300的厚度為1nm至4nm，例如2nm或3nm。在一實施例中，阻擋層300可以包括諸如氮化鈦、氮化鉭和/或上述之組合的材料。在一實施例中，阻擋層300可以包括堆疊在彼此的頂部上的多個層。
第4圖為根據本發明一些實施例的用於形成半導體裝置的方法的流程圖。應注意的是，第4圖中所繪示的方法僅是一個實例，並不意圖限制本揭示內容。因此，在第4圖中所描繪的方法之前、之間和/或之後可執行額外的操作，並且一些其他操作在此可以僅簡要地描述。第5A圖、第5B圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、以及第10B圖為用於形成半導體裝置的方法的各個階段的剖面示意圖，其中具有「A」和「A'」標記的圖為沿著第1圖中的線A-A'截取的剖面示意圖，而具有「B」和「B'」標記的圖為沿著第1圖中的線B-B'截取的剖面示意圖。為了更好地理解本發明，在閱讀第4圖所示方法的操作的詳細描述時，請同時參考第1圖的俯視示意圖。
如第4圖所示，在操作S1中，提供具有主動區域、圍繞主動區域的淺溝槽隔離結構、以及位於主動區域的摻雜區域的半導體基板。如第1圖、第5A圖、以及第5B圖所示，所提供的半導體基板100包括有主動區域120、圍繞主動區域120的淺溝槽隔離結構110、以及位於主動區域120的摻雜區域150'。在一些實施例中，淺溝槽隔離結構110圍繞主動區域120，並且淺溝槽隔離結構110係通過蝕刻半導體基板100以形成凹槽，並進行沉積製程以將介電材料填充至此凹槽中來形成。舉例來說，介電材料可以包括四乙氧基矽烷、氧化矽、氮化矽、氮氧化矽或氟摻雜矽酸鹽。此外，摻雜區域150'可以通過使用一種或多種合適的摻雜劑的摻 雜製程(例如離子佈植程序)來形成。合適的摻雜劑可為N型摻雜劑，例如磷或砷。
如第1圖、第6A圖、以及第6B圖所示，在第4圖的操作S2中，半導體基板100被選擇性蝕刻以形成第一突起結構130'、源極半導體特徵150、汲極半導體特徵160、以及經蝕刻的淺溝槽隔離結構110。詳細而言，半導體基板100的一部分(隨後將形成閘極結構400的位置)被蝕刻以形成沿第一方向D1延伸的溝槽115，而半導體基板100的其他部分則未被蝕刻。舉例來說，可先形成具有所需開口的遮罩層(未繪示)，然後執行蝕刻製程以形成溝槽115。具體地，如第6B圖所示，溝槽115截斷摻雜區域150'以形成源極半導體特徵150和汲極半導體特徵160。具體來說，位於溝槽115的相對側的摻雜區域150'的剩餘部分形成源極半導體特徵150和汲極半導體特徵160。由於僅蝕刻了淺溝槽隔離結構110的一部分，經蝕刻的淺溝槽隔離結構110包括蝕刻部分111(以下也稱為第一部分111)和未蝕刻部分112(以下也稱為第二部分112)。此外，經蝕刻的淺溝槽隔離結構110的第二部分112的頂表面高於第一部分111的頂表面。而蝕刻製程中所使用的蝕刻劑可經本領域技術人員適當選擇，使淺溝槽隔離結構110的蝕刻速率大於半導體基板100的蝕刻速率。如此，從經蝕刻的淺溝槽隔離結構110的第一部分111突出的突起結構130'形成於溝槽115中。從而，突起結構130'的頂表面高於經蝕刻的淺溝槽隔離結構110的第一部分111的頂表面，但低於源極半導體特徵150 的頂表面、汲極半導體特徵160的頂表面、以及經蝕刻的淺溝槽隔離結構110的第二部分112。在一實施例中，形成溝槽115的刻蝕可以包括非等向性刻蝕製程，例如本領域已知的乾式刻蝕製程。
如第4圖所示，在操作S3中，刻蝕第一突起結構以形成第二突起結構。具體而言，刻蝕第一突起結構包括(a)形成硬遮罩層於第一突起結構上、(b)將硬遮罩層作為蝕刻遮罩來蝕刻第一突起結構以形成第二突起結構、以及(c)去除硬遮罩層。以下將詳細討論操作(a)至(c)。
首先，如第1圖、第7A圖、以及第7B圖所示，形成硬遮罩層500於第一突起結構130'上。硬遮罩層500設置於第一突起結構130'上，且大致覆蓋第一突起結構130'的頂部。在一實施例中，通過合適的沉積方法來形成硬遮罩層500，包括化學氣相沉積(chemical vapor deposition，CVD)製程、原子層沉積(atomic layer deposition，ALD)製程、熱氧化製程、物理氣相沉積(physical vapor deposition，PVD)製程或上述之組合。在一實施例中，硬遮罩層500係由氧化矽、氮化矽、氮氧化矽、碳化矽、其他合適的材料或上述之組合所製成。
隨後，如第1圖、第8A圖、以及第8B圖所示，通過使用硬遮罩層500作為蝕刻遮罩來選擇性地蝕刻第一突起結構130'以形成第二突起結構130。由於第一突起結構130'的頂表面130a'被硬遮罩層500所覆蓋，且第一突起結構130'的側壁130b'被暴露出來(如第7A圖所示)，因此可 以在蝕刻製程之後形成第二突起結構130的一對底切131。該對底切131位於突起結構130的相對兩側，並沿著第二方向D2延伸於主動區域120的外圍。具體而言，形成該對底切131的蝕刻可包括合適的蝕刻製程，例如本領域已知的反應式離子蝕刻製程。此外，在蝕刻製程中所使用的蝕刻劑具有蝕刻選擇性，使經蝕刻的淺溝槽隔離結構110的第一部分111基本保持不變，而同時形成第二突起結構130的該對底切131。在其他實施例中，在蝕刻製程中所使用的蝕刻劑可被本領域技術人員適當地選擇，使第一突起結構130'的蝕刻速率遠大於經蝕刻的淺溝槽隔離結構110的第一部分111的蝕刻速率。從而，在蝕刻製程之後，被蝕刻的第一部分111僅被輕微地蝕刻。
接下來，去除硬遮罩層500。具體地，通過諸如乾式蝕刻製程或濕式蝕刻製程的蝕刻製程來去除硬遮罩層500。
請參考第4圖，在操作S4中，如第1圖、第9A圖、以及第9B圖所示，共形地形成介電層200覆蓋第二突起結構130。介電層200覆蓋半導體基板100的突起結構130，並填充突起結構130的該對底切131的部分。具體地，介電層200設置於第二突起結構130的頂表面和側壁上、淺溝槽隔離結構110的第一部分111的頂表面上、以及源極半導體特徵150和汲極半導體特徵160的側壁上。介電層200基本上共形地覆蓋第二突起結構130。在一實施例中，通過合適的沉積方法來共形地形成介電層200，包括化學氣相沉積製 程、原子層沉積製程、熱氧化製程、物理氣相沉積製程或上述之組合。
在第4圖的操作S5中，如第1圖、第2A圖、以及第2B圖所示，形成跨過第二突起結構130的閘極結構400。閘極結構400跨過第二突起結構130，並形成於淺溝槽隔離結構110的第一部分111上。具體而言，閘極結構400沿著第一方向D1延伸，且此第一方向D1實質上垂直於第二方向D2。而第二突起結構130的底切131則沿著第二方向D2延伸。在一實施例中，閘極結構400的形成包括諸如化學氣相沉積製程或物理氣相沉積製程等之沉積方法。
在其他實施例中，在操作S5之前，執行共形地形成阻擋層300於介電層200之上的操作，從而，如第1圖、第10A圖、以及第10B圖所示，形成了阻擋層300。阻擋層300基本上共形地覆蓋介電層200。在一實施例中，通過合適的沉積方法來形成阻擋層300，包括化學氣相沉積製程或物理氣相沉積製程等。隨後，如第1圖、第3A圖、以及第3B圖所示，形成閘極結構400。具體而言，閘極結構400跨過第二突起結構130並覆蓋阻擋層300。在一實施例中，通過合適的沉積方法來形成閘極結構400，包括化學氣相沉積製程或物理氣相沉積製程等。
請參考第11圖。第11圖為根據本發明的一些實施例的動態隨機存取記憶體裝置的一部分的剖面示意圖。與第1圖、第2A圖、以及第2B圖中相似的元件以相同的符號標記。第11圖所示的半導體裝置還包括連接到電容(未繪 示)的電容接觸件600和連接到位元線(未繪示)的位元線接觸件700。源極半導體特徵150通過位元線接觸件700電連接到位元線。另外，汲極半導體特徵160通過電容接觸件600電連接到電容。閘極結構400嵌入半導體基板100中，並通過介電層200與突起結構130分開。電流可以從位元線接觸件700，通過源極半導體特徵150、突起結構130和突起結構130的相對兩側的半導體基板100的部分、以及汲極半導體特徵160，傳送到電容接觸件600，並最終傳送到電容(未繪示)。從而，可以此種方式，實現數據儲存(例如數據寫入)。在一實施例中，源極半導體特徵150和汲極半導體特徵160摻雜有諸如磷或砷的N型摻雜劑，而半導體基板100則摻雜有諸如硼的P型摻雜劑。
根據本發明的上述實施例，相較於常規結構，通過形成突起結構130的底切131，閘極結構400的場效應區域因此增加。從而，閘極結構400具有良好的閘極控制能力，且電晶體具有良好的性能。此外，在此揭示的閘極結構400嵌入半導體基板100中，有助於半導體裝置表面的平坦化，並增加半導體基板100的表面的可用面積。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫 離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (17)

  1. 一種半導體裝置，包括：一半導體基板，具有一主動區域和圍繞該主動區域的一淺溝槽隔離結構，其中該半導體基板包括一突起結構，該突起結構位於該主動區域中並具有位於該主動區域的一周邊的一底切；一介電層，覆蓋該半導體基板的該突起結構，並填充該突起結構的該底切的至少一部分；一閘極結構，跨過該突起結構；以及一源極半導體特徵和一汲極半導體特徵，位於該主動區域中，並位於該閘極結構的相對兩側上。
  2. 如申請專利範圍第1項之半導體裝置，其中該閘極結構沿著一第一方向延伸，而該底切沿著基本上垂直於該第一方向的一第二方向延伸。
  3. 如申請專利範圍第1項之半導體裝置，其中該源極半導體特徵和該汲極半導體特徵具有一頂表面高於該突起結構的一頂表面。
  4. 如申請專利範圍第1項之半導體裝置，其中該突起結構具有一頂部和一底部，其中該底部的一寬度是該頂部的一寬度的約70~99%。
  5. 如申請專利範圍第4項之半導體裝置，其中該底部的該寬度為約25nm至35nm。
  6. 如申請專利範圍第4項之半導體裝置，其中該頂部的該寬度為約30nm至38nm。
  7. 如申請專利範圍第1項之半導體裝置，其中該淺溝槽隔離結構包括一第一部分和一第二部分，該第一部分位於該閘極結構之下並與該閘極結構對齊，並且該第二部分不與該閘極結構重疊。
  8. 如申請專利範圍第7項之半導體裝置，其中該淺溝槽隔離結構的該第二部分的一頂表面高於該第一部分的一頂表面。
  9. 如申請專利範圍第1項之半導體裝置，進一步包括一阻擋層，且該阻擋層覆蓋該介電層。
  10. 如申請專利範圍第1項之半導體裝置，其中該閘極結構的一高度為145nm至165nm。
  11. 如申請專利範圍第1項之半導體裝置，其中該突起結構的一高度為35nm至45nm。
  12. 如申請專利範圍第1項之半導體裝置，其中該閘極結構包括多晶矽或金屬。
  13. 一種製造半導體裝置的方法，包括以下操作：(i)提供具有一主動區域、圍繞該主動區域的一淺溝槽隔離結構、以及位於該主動區域的一摻雜區域的一半導體基板；(ii)蝕刻該半導體基板以形成一第一突起結構、一源極半導體特徵、一汲極半導體特徵、以及一經蝕刻的淺溝槽隔離結構，其中該經蝕刻的淺溝槽隔離結構包括一第一部分和一第二部分，該經蝕刻的淺溝槽隔離結構的該第二部分的一頂表面高於該第一突起結構的一頂表面，並且該第一突起結構的該頂表面高於該經蝕刻的淺溝槽隔離結構的該第一部分的一頂表面；(iii)蝕刻該第一突起結構以形成一第二突起結構，其中該第二突起結構具有位於該主動區域的一周邊的一底切；(iv)共形地形成一介電層於該第二突起結構之上；以及(v)形成跨過該第二突起結構的一閘極結構，其中該閘極結構沿著一第一方向延伸，並且該底切沿著基本上垂直於該第一方向的一第二方向延伸。
  14. 如申請專利範圍第13項之製造半導體裝置的方法，其中在該操作(v)之前，還包括共形地形成一阻擋層於該介電層之上的一操作。
  15. 如申請專利範圍第13項之製造半導體裝置的方法，其中該操作(iii)包括以下子操作：(a)形成一硬遮罩層於該第一突起結構上；(b)使用該硬遮罩層作為一蝕刻遮罩來蝕刻該第一突起結構以形成該第二突起結構；以及(c)去除該硬遮罩層。
  16. 如申請專利範圍第15項之製造半導體裝置的方法，其中在該子操作(b)中，該經蝕刻的淺溝槽隔離結構的該第一部分被蝕刻，且該第一突起結構的一刻蝕速率大於該經蝕刻的淺溝槽隔離結構的該第一部分的一刻蝕速率。
  17. 如申請專利範圍第13項之製造半導體裝置的方法，其中該操作(iii)係通過非等向性蝕刻製程來執行。
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