KR100792384B1 - 5 채널 핀 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 채널 면적을 더 증가시키면서 작은 모양의 핀 구조로도 충분한 핀 효과를 확보할 수 있는 핀 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 핀 트랜지스터 제조 방법은 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역의 일부를 식각하여 볼록형상을 갖는 복수의 핀 활성영역을 형성하는 단계; 상기 소자분리막을 습식식각하여 상기 핀 활성영역의 모든 측벽을 노출시키는 단계; 트림(Trim) 공정을 통해 상기 핀 활성영역의 크기를 줄이는 단계; 상기 핀 활성영역을 포함한 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트 전극용 도전물질을 형성하는 단계; 상기 게이트전극용 도전물질을 평탄화하는 단계; 및 상기 게이트전극용 도전물질을 식각하여 상기 핀활성영역 상부를 덮는 게이트전극을 형성하는 단계를 포함하고, 이에 따라 본 발명은 3채널이 형성된 핀 트랜지스터에 트리밍 공정을 진행하여 핀의 양측면을 깎아, 5채널 핀 트랜지스터를 구현하여 채널 면적을 더 증가시키면서 작은 모양의 핀 구조로도 충분한 핀 효과를 확보할 수 있다.
핀 트랜지스터, 채널 길이, 트림(trim) 공정

Description

5 채널 핀 트랜지스터 및 그 제조 방법{FIVE CHANNEL FIN TRANSISTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 종래 기술에 따른 핀 트랜지스터 구조를 도시한 단면도.
도 2는 종래 기술에 따른 핀 트랜지스터 구조를 도시한 사시도.
도 3은 본 발명의 일실시예에 따른 핀 트랜지스터의 구조를 나타낸 단면도.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 핀 트랜지스터 제조 방법을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 활성 영역 34 : 제1마스크
35 : 핀 활성 영역 36 : 게이트 절연막
37a : 게이트 전극 38 : 제2마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 5채널 핀 트랜지스터 및 그의 제조 방법에 관한 것이다.
DRAM이 고집적화됨에 따라 일반적인 스택 구조의 게이트(이러한 스택 구조의 게이트를 갖는 트랜지스터를 플래너 트랜지스터라고 일컬음)를 갖는 플래너 트랜지스터에서는 수평 채널을 가지므로써 숏 채널 효과(Short Channel Effect)가 발생하고, 활성 영역과 게이트의 접촉 면적도 감소하면서 트랜지스터의 동작 전류 능력이 저하되는 문제가 있었다. 이로 인해 누설 전류가 증가하고, 반도체 소자의 리프레쉬(refresh) 특성 및 신뢰성이 저하되어 결과적으로 반도체 소자의 고집적화를 어렵게 하는 문제점이 발생하였다.
상기한 문제점을 해결하기 위하여, 핀(Fin) 형태로 활성 영역을 돌출시키고 이를 포함하는 반도체 기판 상부에 게이트를 형성함으로써, 게이트 채널 길이를 증가시키고 트랜지스터의 동작 전류 능력을 향상시킬 수 있는 핀(Fin) 구조의 트랜지스터가 제안되었다.
도 1은 종래 기술에 따른 핀 트랜지스터의 구조를 도시한 도면이다.
도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성 영역을 정의한다. 이어서, 소자분리막(12)을 소정 깊이 식각하여 핀 구조를 갖는 핀 활성 영역(13)을 형성하고, 핀 활성 영역(13) 상에 게이트 절연막(14)을 형 성한다.
다음으로, 게이트 절연막(14) 및 소자분리막(12) 상에 핀 활성 영역을 모두 덮는 게이트 전극(15)을 증착한다.
그리고 나서, 게이트 전극(15)의 양측 하부에 소스/드레인 이온 주입을 실시하여 소스/드레인 영역을 형성한다.
도 2는 종래 기술에 따른 핀 트랜지스터 구조를 도시한 사시도이다.
도 2를 참조하면, 반도체 기판(11)에 소자분리막(12)을 형성하여 활성 영역을 정의한다. 이어서, 소자분리막(12)을 소정 깊이 식각하여 핀 구조를 갖는 핀 활성 영역(13)을 형성하고, 핀 활성 영역(13) 상에 게이트 절연막(14)을 형성한다.
다음으로, 핀 활성 영역(13)과 직교하는 방향으로 게이트 전극(15)을 증착한다.
그리고 나서, 게이트 전극(15)의 양측 하부에 소스/드레인 이온 주입을 실시하여 소스/드레인 영역을 형성한다.
이 때, 핀 트랜지스터에서 채널(CH)은 게이트 전극(15) 아래에 정의되는데, 게이트 전극(15)이 핀 활성 영역(13)의 양측면과 상부면을 덮고 있으므로, 핀 트랜지스터에서의 채널은 3채널(3-Channel)이 된다. 즉, 채널은 핀 활성 영역의 양측면(①,③)과 상부면(②)을 따라 형성된다.
그러나, 종래 기술은 3채널을 형성하는 핀 구조의 활성 영역으로는 유효 채널 길이를 증가시키는데 한계가 있고, 또한 핀 구조의 활성 영역(13)을 형성하기 위해 별도의 핀 마스크가 필요한 공정 상의 번거로움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 채널 면적을 더 증가시키면서 작은 모양의 핀 구조로도 충분한 핀 효과를 확보할 수 있는 핀 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 핀 트랜지스터 제조 방법은 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성영역의 일부를 식각하여 볼록형상을 갖는 복수의 핀 활성영역을 형성하는 단계; 상기 소자분리막을 습식식각하여 상기 핀 활성영역의 모든 측벽을 노출시키는 단계; 트림(Trim) 공정을 통해 상기 핀 활성영역의 크기를 줄이는 단계; 상기 핀 활성영역을 포함한 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트 전극용 도전물질을 형성하는 단계; 상기 게이트전극용 도전물질을 평탄화하는 단계; 및 상기 게이트전극용 도전물질을 식각하여 상기 핀활성영역 상부를 덮는 게이트전극을 형성하는 단계를 포함한다.
삭제
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 핀 트랜지스터의 구조를 나타낸 단면도이 다.
도 3을 도시된 바와 같이, 반도체 기판(31)을 선택적으로 식각하여 볼록 형상의 핀 활성 영역(33)이 형성되고, 핀 활성 영역(33)의 양측면에는 소자분리막(32)이 형성되고, 핀 활성 영역(33)의 양측면 및 상부면에는 게이트 절연막(34)이 형성되며, 핀 활성 영역(33)의 모든 표면을 덮는 게이트 전극(35)이 형성된다.
이 때, 핀 활성 영역(33)은 양측면(33a)과 상부면(33c), 양측면(33a)과 상부면(33c)을 잇는 기울임면(33b)으로 이루어진 5면을 갖는 구조이다. 이와 같은 5면을 갖는 핀 활성 영역을 형성함으로써, 5채널 트랜지스터를 형성할 수 있다. 즉, 5 채널 트랜지스터를 구현하여 종래의 3채널 트랜지스터에 비해 채널 길이를 확장시킬 수 있고, 소자의 집적도 측면에서도 유리한 특성을 갖는다.
이하, 상기한 구조를 구현하기 위한 제조 방법을 알아보기로 한다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 핀 트랜지스터의 제조 방법을 도시한 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(31) 소정 영역 상에 STI(Shallow Trench Isolation) 공정을 실시하여 필드 영역에 소자분리막(32)을 형성한다. 이로써 활성 영역(33)이 정의된다. 활성 영역(33)의 소정 영역 상에 제1마스크(34)를 형성한다.
도 4b에 도시된 바와 같이, 제1마스크(34)를 이용한 식각 공정으로 활성 영역(33)을 일정 깊이로 식각하여 볼록 형상의 핀 활성 영역(35)을 형성한다. 즉, 핀 활성 영역(35)은 게이트 전극이 지나가는 부분을 제외한 나머지 지역의 활성 영역 (33)을 식각하므로써 볼록하게 형성된다. 이어서, 제1마스크(34)를 스트립한다.
도 4c에 도시된 바와 같이, 습식 식각을 실시하여 소자분리막(32)을 소정 두께 식각하여 핀 활성 영역(35)의 양측면 및 상부면을 오픈한다.
자세히는, 볼록 형상의 핀 활성 영역(35)을 모든 방향에서 돌출시키기 위해 소자분리막(32)에 대한 습식 식각을 진행한다. 이때, 소자분리막(32)의 습식 식각은 제1마스크(34)에 의한 식각 공정시 제거된 활성 영역(33)의 두께만큼 진행한다. 따라서, 볼록 형상의 핀 활성 영역의 모든 측벽이 돌출되고, 소자분리막(32)은 전영역에 걸쳐 동일한 깊이를 갖고 평탄화된다.
도 4d에 도시된 바와 같이, 트림(Trim) 공정을 진행하여 핀 활성 영역(35)을 전체적으로 작게 만든다. 트림 공정은 실리콘에치백공정(Si Etch Back)으로 진행하는데, 핀 활성 영역(35a)을 이루는 물질이 실리콘이므로 에치백 공정에 의해 핀 활성 영역(35a)이 전체적으로 작아진다. 이하, 핀 활성 영역(35)을 식각된 핀 활성 영역(35a)이라고 나타낸다.
즉, 에치 백 공정 전 형성되는 핀 활성 영역(35)는 육면체 형상을 갖는 볼록 기둥이며, 실리콘에치백공정을 거치게 되면 핀 활성 영역(35a)의 육면체의 각 모서리(특히 핀 활성 영역 상부면의 모서리)가 일정 부분(10Å∼500Å) 식각되어 핀 활성 영역(35a)이 전체적으로 작아지면서 모서리 부분이 라운드(round)해진다.
위와 같이, 제1마스크(34)를 이용한 식각 공정 및 실리콘에치백공정을 통해 형성되는 핀 활성 영역(35a)은 이웃한 핀 활성 영역(35a)과 서로 일정 간격을 갖고 배치되는 볼록 형상의 구조를 갖는다. 이는, 종래 기술의 핀 활성 영역이 이웃한 핀 활성 영역(이는 게이트전극이 지나가는 부분)과 서로 분리되지 않는 일체형의 구조와 다르다.
따라서, 핀 활성 영역(35a)의 양측면을 따라 형성되는 채널(①,②)과 상부면을 따라 형성되는 채널(⑤)과 양측면과 상부면을 잇는 기울임면(③,④)을 따라 채널이 형성된다. 이렇게 5채널을 갖는 핀 트랜지스터를 형성함으로써, 유효 채널 면적을 더 증가시키고, 트림 공정을 실시하여 핀 활성 영역(35a)의 크기를 줄이면서 채널 면적을 확보하기 때문에, 소자의 집적도 측면에서도 탁월한 효과가 있다.
도 4e에 도시된 바와 같이, 핀 활성 영역(35a)을 포함한 전면에 게이트 절연막(36) 및 게이트 전극용 도전물질(37)을 증착한 후, 게이트전극용 도전물질(37) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 제2마스크(38)를 형성한다. 이 때, 제2마스크(38)는 게이트전극용 도전물질(37)을 패터닝하기 위한 것으로, 제1마스크(34)와 동일한 형태를 갖는다.
그리고, 게이트 전극용 도전물질(37)은 핀 활성 영역(35a)보다 100Å 이상 두껍게 증착하고, 바람직하게는 핀 활성 영역(35a)보다 500Å 이상 두껍게 증착한 후 후속 CMP 공정을 진행하여 게이트 전극용 도전물질(37)의 단차를 줄여준다. 핀 활성 영역(35a)으로 인하여 게이트 전극용 도전물질(37)의 단차가 너무 크게 되면 게이트 전극 사이에 보이드(void)나 레시듀(Residue) 문제를 야기할 수 있기 때문이다.
도 3f에 도시된 바와 같이, 제2마스크(38)를 식각마스크로 이용한 식각 공정으로 게이트전극 물질층(37)을 식각하여 게이트 전극(37a)을 형성한다. 이때, 게이 트 전극(37a)은 볼록 형상의 핀 활성 영역을 모두 덮는 형태가 되는데, 이는 볼록 형상의 핀 활성 영역이 트림 공정을 통해 전체적으로 작아진 상태이므로, 제1마스크(34)와 동일한 제2마스크(38)를 통해 형성되는 게이트 전극(37a)은 핀 활성 영역(35a)의 양측면, 기울임면 및 상부면을 모두 덮는 형태가 된다.
상술한 바와 같이, 게이트 전극이 볼록 형상의 핀 활성 영역의 양측면, 기울임면, 상부면을 덮으므로 즉, 핀 활성 영역의 4개의 측면부와 상부면을 채널 영역으로 확보하므로 5채널 형태가 된다.
따라서, 5채널이 되는 본 발명의 핀 트랜지스터는 종래 3채널 트랜지스터에 비해 채널 영역의 확장이 쉽우며, 소자의 집적화로 인해 핀 활성 영역을 작게 형성해도 되는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 3채널이 형성된 핀 트랜지스터에 트리밍 공정을 진행하여 핀의 양측면을 깎아, 5채널 핀 트랜지스터를 구현하여 채널 면적을 더 증가시키면서 작은 모양의 핀 트랜지스터로도 충분한 핀 효과를 확보할 수 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성영역의 일부를 식각하여 볼록형상을 갖는 복수의 핀 활성영역을 형성하는 단계;
    상기 소자분리막을 습식식각하여 상기 핀 활성영역의 모든 측벽을 노출시키는 단계;
    트림(Trim) 공정을 통해 상기 핀 활성영역의 크기를 줄이는 단계;
    상기 핀 활성영역을 포함한 전면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 게이트 전극용 도전물질을 형성하는 단계;
    상기 게이트전극용 도전물질을 평탄화하는 단계; 및
    상기 게이트전극용 도전물질을 식각하여 상기 핀활성영역 상부를 덮는 게이트전극을 형성하는 단계
    를 포함하는 핀 트랜지스터 제조 방법.
  5. 제4항에 있어서,
    상기 핀 활성 영역은,
    마스크를 사용하여 상기 게이트전극이 지나가는 지역을 제외한 나머지 지역의 상기 활성 영역을 일정 깊이 식각하여 형성하는 핀 트랜지스터 제조 방법.
  6. 제4항에 있어서,
    상기 소자분리막의 습식 식각은 상기 핀 활성영역의 높이와 동일한 높이까지 식각하는 핀 트랜지스터 제조 방법.
  7. 제4항에 있어서,
    상기 트림 공정에 의해 상기 핀 활성 영역은,
    양측면, 상부면, 상기 양측면과 상부면을 잇는 2개의 기울임면을 갖는 구조가 되는 핀 트랜지스터 제조 방법.
  8. 제4항에 있어서,
    상기 트림 공정은,
    상기 볼록 형상의 핀 활성 영역에 대해 에치백을 실시하여 상기 핀 활성 영역의 상부면 및 양측면이 식각되는 핀 트랜지스터 제조 방법.
  9. 제8항에 있어서,
    상기 트림 공정시,
    상기 핀 활성 영역의 상부면 및 양측면부는 10∼500Å의 두께를 식각하는 핀트랜지스터 제조 방법.
  10. 제4항에 있어서,
    상기 게이트 전극용 도전물질은,
    상기 핀 활성영역의 높이보다 더 두꺼운 두께로 형성하는 핀 트랜지스터 제조 방법.
  11. 제4항에 있어서,
    상기 게이트 전극용 도전물질은 500Å 두께로 형성하는 핀 트랜지스터 제조 방법.
  12. 삭제
  13. 제4항에 있어서,
    상기 핀활성영역을 형성하는 단계와 상기 게이트전극을 형성하는 단계는,
    동일한 마스크를 사용하는 핀 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 마스크의 선폭은 10∼100㎚ 인 핀 트랜지스터 제조 방법.
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