KR100546332B1 - 바이폴라 접합 트랜지스터 및 그 제조 방법 - Google Patents

바이폴라 접합 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR100546332B1
KR100546332B1 KR1020030038381A KR20030038381A KR100546332B1 KR 100546332 B1 KR100546332 B1 KR 100546332B1 KR 1020030038381 A KR1020030038381 A KR 1020030038381A KR 20030038381 A KR20030038381 A KR 20030038381A KR 100546332 B1 KR100546332 B1 KR 100546332B1
Authority
KR
South Korea
Prior art keywords
pattern
conductive
film
conductive layer
layer pattern
Prior art date
Application number
KR1020030038381A
Other languages
English (en)
Other versions
KR20040107779A (ko
Inventor
양봉길
신헌종
박강욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030038381A priority Critical patent/KR100546332B1/ko
Priority to US10/837,609 priority patent/US20040251515A1/en
Priority to TW93116511A priority patent/TWI241025B/zh
Priority to EP04253545A priority patent/EP1489662A3/en
Priority to CN 200410064035 priority patent/CN1585135A/zh
Publication of KR20040107779A publication Critical patent/KR20040107779A/ko
Application granted granted Critical
Publication of KR100546332B1 publication Critical patent/KR100546332B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors

Abstract

본 발명의 바이폴라 접합 트랜지스터는, 컬렉터 영역을 포함하는 반도체 기판을 포함한다. 이 반도체 기판 위에는 에미터 영역 및 상기 에미터 영역을 둘러싸는 베이스 영역을 포함하는 불순물 영역이 배치된다. 불순물 영역 위에는 에미터 영역과 컨택되는 제1 도전막 패턴이 배치되고, 또한 베이스 영역과 컨택되는 제2 도전막 패턴도 배치된다. 제2 도전막 패턴의 상부면은 제1 도전막 패턴의 상부면과 실질적으로 동일한 수평면상에 배치되거나 상대적으로 더 높은 위치에 배치된다.

Description

바이폴라 접합 트랜지스터 및 그 제조 방법{Bipolar junction transistor and method for fabricating the same}
도 1은 종래의 바이폴라 접합 트랜지스터를 나타내 보인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터를 나타내 보인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 바이폴라 접합 트랜지스터를 나타내 보인 단면도이다.
도 4 내지 도 8은 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9 및 도 10은 본 발명의 다른 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 바이폴라 접합 트랜지스터 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 에미터 전극 저항을 감소시킨 바이폴라 접합 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 모스 전계 효과 트랜지스터 및/또는 바이폴라 접합 트랜지스터로 구성된다. 모스 전계 효과 트랜지스터는, 반도체 소자의 집적도 및 전력 소모를 개선시킬 수 있는 반면에 동작 속도가 느린 단점을 갖는다. 이에 반하여 바이폴라 접합 트랜지스터로 구성된 반도체 소자는, 집적도가 낮고 전력 소모가 큰 반면에 동작 속도가 빠른 장점을 갖는다. 따라서 바이폴라 접합 트랜지스터는 고속 반도체 소자에 널리 사용되고 있다.
도 1은 종래의 바이폴라 접합 트랜지스터를 개략적으로 나타내 보인 단면도이다.
도 1에 도시된 바와 같이, 종래의 바이폴라 접합 트랜지스터(10)는, 소자 분리막(12)에 의해 액티브 영역(11a)이 한정되는 기판(11)을 포함한다. 이 기판(11)은 컬렉터 영역으로 사용된다. 도면에 나타내지는 않았지만, 액티브 영역(11a)에는 베이스 확산 영역과 그 내부의 에미터 확산 영역이 형성된다. 이 베이스 확산 영역 위에는 제1 폴리실리콘막 패턴(13)이 형성되고, 에미터 확산 영역 위에는 제2 폴리실리콘막 패턴(14)이 형성된다. 제1 폴리실리콘막 패턴(13)은 베이스 전극이고, 제2 폴리실리콘막 패턴(14)은 에미터 전극이다. 제1 폴리실리콘막 패턴(13)과 제2 폴리실리콘막 패턴(14)은 제1 절연막(15a)에 의해 전기적으로 상호 분리된다. 제1 폴리실리콘막 패턴(13) 및 제2 폴리실리콘막 패턴(14) 위에는 각각 제1 금속 패턴(16) 및 제2 금속 패턴(17)이 각각 형성된다. 제1 금속 패턴(16) 및 제2 금속 패턴(17)은 제2 절연막(15b)에 의해 전기적으로 상호 분리된다.
이와 같은 종래의 바이폴라 접합 트랜지스터(10) 구조에 따르면, 제1 폴리실 리콘막 패턴(13)의 상부면(13t)보다 제2 폴리실리콘막 패턴(14)의 상부면(14t)이 상대적으로 더 높은 위치에 배치된다. 즉 제1 폴리실리콘막 패턴(13)의 높이는 상대적으로 낮은 반면에, 제2 폴리실리콘막 패턴(14)의 높이는 상대적으로 높은 구조이다. 이는 제1 폴리실리콘막 패턴(13)을 먼저 형성하고, 제2 폴리실리콘막 패턴(14)은 제1 폴리실리콘막 패턴(13)이 만들어진 상태에서 나중에 형성되는 공정상의 원인에 의한 결과이다. 제2 폴리실리콘막 패턴(14)의 높이가 높아지면, 액티브 영역(11a) 내에서 제2 폴리실리콘막 패턴(14)의 하부면과 컨택하는 에미터 확산 영역과, 제2 폴리실리콘막 패턴(14)의 상부면(14t)과 컨택하는 제2 금속 패턴(17) 사이의 에미터 저항이 증가하게 되며, 그 결과 트랜지스터 소자의 전기적인 특성이 열화된다.
또한 제1 금속 패턴(16) 및 제2 금속 패턴(17)을 형성하기 전 단계로서, 제1 폴리실리콘막 패턴(13) 및 제2 폴리실리콘막 패턴(14)을 오픈시키는 컨택 홀을 형성하는 공정을 수행한다. 이 과정에서 제1 폴리실리콘막 패턴(13)을 오픈시키기 위해 제2 절연막(15b) 및 제1 절연막(15a)을 순차적으로 식각하는 공정과, 제2 폴리실리콘막 패턴(14)을 오픈시키기 위해 제2 절연막(15b)을 식각하는 공정이 동시에 이루어진다. 그런데 이와 같은 식각 과정에서, 제2 폴리실리콘막 패턴(14)이 먼저 오픈되고, 제2 폴리실리콘막 패턴(14)이 오픈되어 있는 상태에서 제1 폴리실리콘막 패턴(14)을 오픈시키기 위한 식각 공정이 계속 수행된다. 따라서 제2 폴리실리콘막 패턴(14)이 컨택 데미지를 받게 된다. 특히 제2 폴리실리콘막 패턴(14) 상부에 실리사이드막이 형성되는 경우, 이 컨택 데미지에 의해 실리사이드막이 뚫 리는 경우가 발생할 수 있으며, 이 경우 제2 폴리실리콘막 패턴(14)과 제2 금속 패턴(17) 사이의 컨택 저항이 급격하게 증가되는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 에미터 전극으로서의 폴리실리콘막의 높이를 조절함으로써 에미터 저항을 감소시키는 구조를 갖는 바이폴라 접합 트랜지스터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 구조를 갖도록 바이폴라 접합 트랜지스터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터는, 컬렉터 영역을 포함하는 반도체 기판; 상기 반도체 기판 위에 배치되며 에미터 영역 및 상기 에미터 영역을 둘러싸는 베이스 영역을 포함하는 불순물 영역; 상기 에미터 영역과 컨택되도록 상기 불순물 영역 위에 배치된 제1 도전막 패턴; 및 상기 베이스 영역과 컨택되도록 상기 불순물 영역 위에 배치되며, 상부면이 상기 제1 도전막 패턴의 상부면과 실질적으로 동일한 수평면상에 배치되거나 상대적으로 더 높은 위치에 배치되는 제2 도전막 패턴을 포함하는 것을 특징으로 한다.
상기 불순물 영역은 에피택셜 성장에 의해 형성된 실리콘-저매니움 박막인 것이 바람직하다.
본 실시예에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴 위에 배치된 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되는 제1 금속 패턴 및 제2 금속 패턴을 더 구비하는 것이 바람직하다. 이 경우 상기 제1 도전막 패턴 상부에 형성되어 상기 제1 금속 패턴과 직접 컨택되는 제1 실리사이드막, 및 상기 제2 도전막 패턴 상부에 형성되어 상기 제2 금속 패턴과 직접 컨택되는 제2 실리사이드막을 더 구비할 수도 있다.
본 실시예에 있어서, 상기 제1 도전막 패턴의 측면에 형성되어 상기 제1 도전막 패턴을 상기 제2 도전막 패턴으로부터 전기적으로 분리시키기 위한 절연성 스페이서를 더 구비하는 것이 바람직하다.
상기 제1 도전막 패턴 및 제2 도전막 패턴은, 불순물이 도핑된 폴리실리콘막 패턴인 것이 바람직하다.
상기 제1 도전막 패턴 및 제2 도전막 패턴은, 에피택셜 성장에 의해 형성되는 불순물이 도핑된 단결정 실리콘막일 수도 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 바이폴라 접합 트랜지스터는, 컬렉터 영역을 포함하는 반도체 기판; 상기 반도체 기판 위에서 에미터 영역 및 상기 에미터 영역을 둘러싸는 베이스 영역을 포함하는 불순물 영역; 상기 에미터 영역과 컨택되도록 상기 불순물 영역 위에 배치된 제1 도전막 패턴; 및 상기 베이스 영역과 컨택되도록 상기 불순물 영역 위에 배치되며, 상기 제1 도전막 패턴의 상부면의 일부를 덮도록 일 단부에서 연장되는 연장 부분을 포함하는 제2 도전막 패턴을 포함하는 것을 특징으로 한다.
상기 불순물 영역은 에피택셜 성장에 의해 형성된 실리콘-저매니움 박막인 것이 바람직하다.
본 실시예에 있어서, 상기 제1 도전막 패턴 및 상기 제2 도전막 패턴 위에 배치된 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되는 제1 금속 패턴 및 제2 금속 패턴을 더 구비하는 것이 바람직하다. 이 경우 상기 제1 도전막 패턴 상부에 형성되어 상기 제1 금속 패턴과 직접 컨택되는 제1 실리사이드막, 및 상기 제2 도전막 패턴 상부에 형성되어 상기 제2 금속 패턴과 직접 컨택되는 제2 실리사이드막을 더 구비할 수도 있다.
본 실시예에 있어서, 상기 제1 도전막 패턴의 측면에 형성되어 상기 제1 도전막 패턴을 상기 제2 도전막 패턴으로부터 전기적으로 분리시키기 위한 절연성 스페이서를 더 구비하는 것이 바람직하다.
상기 제1 도전막 패턴 및 제2 도전막 패턴은, 불순물이 도핑된 폴리실리콘막 패턴인 것이 바람직하다.
상기 제1 도전막 패턴 및 제2 도전막 패턴은, 에피택셜 성장에 의해 형성되는 불순물이 도핑된 단결정 실리콘막일 수도 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법은, 반도체 기판의 액티브 영역 위에 불순물 영역을 형성하는 단계; 상기 불순물 영역 위에 제1 보호막 및 제2 보호막을 순차적으로 형성하는 단계; 상기 제1 보호막 및 제2 보호막의 일부를 제거하여 상기 불순물 영역의 제1 영역 표면을 노출시키는 제1 보호막 패턴 및 제2 보호막 패턴을 형성하는 단계; 상기 불순물 영역의 제1 영역 표면 및 상기 제2 보호막 패턴 위에 제1 도전막 및 제3 보호막을 순차적으로 형성하는 단계; 상기 제3 보호막 및 상기 제1 도전막을 패터닝하여 상기 제1 보호막 패턴의 일부를 노출시키는 제1 도전막 패턴 및 제3 보호막 패턴을 형성하는 단계; 상기 제1 도전막 패턴 측면에 절연성 스페이서를 형성하는 단계; 상기 제1 보호막 패턴을 제거하여 상기 불순물 영역의 제2 영역을 노출시키는 단계; 상기 불순물 영역의 제2 영역 및 상기 제3 보호막 패턴을 덮는 제2 도전막을 형성하는 단계; 상기 제2 도전막의 일부를 제거하여 상기 제3 보호막 패턴의 일부 표면을 노출시키는 제2 도전막 패턴을 형성하는 단계; 및 상기 제3 보호막 패턴을 제거하여 상기 제1 도전막 패턴의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 한다.
본 실시예에 있어서, 상기 제1 도전막 패턴의 노출 표면 및 제2 도전막 패턴 위에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되도록 제1 금속 패턴 및 제2 금속 패턴을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 불순물 영역은 실리콘-저매니움 박막인 것이 바람직하다.
상기 제1 도전막 및 제2 도전막은 폴리실리콘막인 것이 바람직하다.
상기 제1 보호막 및 제3 보호막은 산화막인 것이 바람직하다. 이 경우 상기 제3 보호막으로서의 산화막의 두께가 상기 제1 보호막으로서의 산화막의 두께보다 상대적으로 크도록 하는 것이 바람직하다.
상기 제1 보호막 및 제3 보호막은 각각 산화막 및 질화막일 수도 있다.
상기 제2 보호막은 상기 제1 도전막과 동일한 물질로 이루어진 막인 것이 바 람직하다. 이 경우 상기 제2 보호막 패턴은, 상기 제1 도전막 패턴 형성을 위한 식각 공정시 상기 제1 도전막의 일부와 함께 제거되는 것이 바람직하다.
본 실시예에 있어서, 상기 층간 절연막을 형성하기 전에 상기 제1 도전막 패턴의 상부면 및 제2 도전막 패턴의 상부면에 각각 제1 실리사이드막 및 제2 실리사이드막을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법은, 반도체 기판의 액티브 영역 위에 불순물 영역을 형성하는 단계; 상기 불순물 영역 위에 제1 보호막 및 제2 보호막을 순차적으로 형성하는 단계; 상기 제1 보호막 및 제2 보호막의 일부를 제거하여 상기 불순물 영역의 제1 영역 표면을 노출시키는 제1 보호막 패턴 및 제2 보호막 패턴을 형성하는 단계; 상기 불순물 영역의 제1 영역 표면 및 상기 제2 보호막 패턴 위에 제1 도전막 및 제3 보호막을 순차적으로 형성하는 단계; 상기 제3 보호막 및 상기 제1 도전막을 패터닝하여 상기 제1 보호막 패턴의 일부를 노출시키는 제1 도전막 패턴 및 제3 보호막 패턴을 형성하는 단계; 상기 제1 도전막 패턴 측면에 절연성 스페이서를 형성하는 단계; 상기 제1 보호막 패턴을 제거하여 상기 불순물 영역의 제2 영역을 노출시키는 단계; 상기 불순물 영역의 제2 영역 및 상기 제3 보호막 패턴을 덮는 제2 도전막을 형성하는 단계; 및 평탄화 공정을 수행하여 제1 도전막 패턴 및 상기 제2 도전막의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 한다.
본 실시예에 있어서, 상기 제1 도전막 패턴의 노출 표면 및 제2 도전막 패턴 위에 층간 절연막을 형성하는 단계; 및 상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되도록 제1 금속 패턴 및 제2 금속 패턴을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 불순물 영역은 실리콘-저매니움 박막인 것이 바람직하다.
상기 제1 도전막 및 제2 도전막은 폴리실리콘막인 것이 바람직하다.
상기 제1 보호막 및 제3 보호막은 산화막인 것이 바람직하다. 이 경우 상기 제3 보호막으로서의 산화막의 두께가 상기 제1 보호막으로서의 산화막의 두께보다 상대적으로 크도록 하는 것이 바람직하다.
상기 제1 보호막 및 제3 보호막은 각각 산화막 및 질화막일 수도 있다.
상기 제2 보호막은 상기 제1 도전막과 동일한 물질로 이루어진 막인 것이 바람직하다. 이 경우 상기 제2 보호막 패턴은, 상기 제1 도전막 패턴 형성을 위한 식각 공정시 상기 제1 도전막의 일부와 함께 제거되는 것이 바람직하다.
본 실시예에 있어서, 상기 층간 절연막을 형성하기 전에 상기 제1 도전막 패턴의 상부면 및 제2 도전막 패턴의 상부면에 각각 제1 실리사이드막 및 제2 실리사이드막을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명의 일 실시예에 따른 바이폴라 접합 트랜지스터를 나타내 보 인 단면도이다.
도 2를 참조하면, 본 발명에 따른 바이폴라 접합 트랜지스터(100)는, 소자 분리막(120)에 의해 한정되는 액티브 영역(111)을 갖는 반도체 기판(110)을 포함한다. 이 반도체 기판(110)은 컬렉터 영역으로 사용된다. 비록 도면상에 표시되지는 않았지만, 액티브 영역(111) 내에 복수개의 불순물 영역들이 포함될 수도 있다. 반도체 기판(110)의 액티브 영역(111) 위에는 베이스 영역 및 에미터 영역(140)을 포함하는 실리콘-저매니움 박막(130)이 배치된다. 이 실리콘-저매니움 박막(130) 위에는 에미터 전극으로서의 제1 도전막 패턴(150) 및 베이스 전극으로서의 제2 도전막 패턴(160)이 배치된다. 제1 도전막 패턴(150)과 제2 도전막 패턴(160)은 모두 불순물이 도핑된 폴리실리콘막 패턴일 수 있다.
에미터 전극으로서의 제1 도전막 패턴(150)의 상부면과 베이스 전극으로서의 제2 도전막 패턴(160)의 상부면은 실질적으로 동일한 수평면상에 배치된다. 경우에 따라서 제1 도전막 패턴(150)의 상부면은 제2 도전막 패턴(160)의 상부면보다 낮은 위치에 배치될 수도 있다. 이와 같은 구조는 제2 도전막 패턴(160)보다 제1 도전막 패턴(150)이 더 높은 위치에 배치된 종래의 구조에 비하여, 제1 도전막 패턴(150)의 두께 감소로 인한 낮은 에미터 저항을 나타내고, 결과적으로 소자의 전기적인 특성을 향상시킨다.
한편 상기 제1 도전막 패턴(150)은 "T"자의 형상으로 이루어진다. 제1 도전막 패턴(150)의 바닥면은 실리콘-저매니움 박막(130) 내의 에미터 영역(140)과 직접 컨택된다. 제2 도전막 패턴(160)은 실리콘-저매니움 박막(130) 중 에미터 영역(140) 이외의 영역인 베이스 영역과 직접 컨택된다. 제1 도전막 패턴(150) 및 제2 도전막 패턴(160)의 상부 일정 부분에는 각각 실리사이드막(미도시)이 형성될 수도 있다. 제1 도전막(150) 위에는 제1 금속 패턴(180)이 배치되며, 제2 도전막(160) 위에는 제2 금속 패턴(190)이 배치된다. 제1 금속 패턴(180) 및 제2 금속 패턴(190) 사이에는 층간 절연막(170)이 배치되어, 두 금속 패턴들(180, 190)을 전기적으로 상호 분리시킨다.
도 3은 본 발명의 다른 실시예에 따른 바이폴라 접합 트랜지스터를 나타내 보인 단면도이다. 본 실시예에 따른 바이폴라 접합 트랜지스터(200)는, 베이스 전극으로서의 제2 도전막 패턴(291)의 일부가 에미터 전극으로서의 제1 도전막 패턴(261)의 상부 일정 부분까지 연장되는 구조로 갖는다.
도 3을 참조하여 보다 구체적으로 설명하면, 상기 바이폴라 접합 트랜지스터(200)는, 소자 분리막(220)에 의해 한정되는 액티브 영역(211)을 갖는 반도체 기판(210)을 포함한다. 반도체 기판(210)은 컬렉터 영역으로 사용된다. 비록 도면상에 표시되지는 않았지만, 액티브 영역(211) 내에 복수개의 불순물 영역들이 포함될 수도 있다. 반도체 기판(210)의 액티브 영역(211) 위에는 베이스 영역 및 에미터 영역(미도시)을 포함하는 실리콘-저매니움 박막(230)이 배치된다. 이 실리콘-저매니움 박막(230) 위에는 에미터 전극으로서의 제1 도전막 패턴(261) 및 베이스 전극으로서의 제2 도전막 패턴(291)이 배치된다. 제1 도전막 패턴(261) 및 제2 도전막 패턴(291)은 모두 불순물이 도핑된 폴리실리콘막 패턴일 수 있다.
상기 제1 도전막 패턴(261)은 "T"자의 형상으로 이루어진다. 제1 도전막 패 턴(261)의 바닥면은 실리콘-저매니움 박막(230) 내의 에미터 영역(미도시)과 직접 컨택된다. 제2 도전막 패턴(291)의 바닥면은 실리콘-저매니움 박막(230) 중 에미터 영역 이외의 영역인 베이스 영역과 직접 컨택된다. 이와 같이 베이스 영역에 컨택되는 제2 도전막 패턴(291)은 그 일 단부가 제1 도전막 패턴(261)의 상부 일부를 덮도록 연장된 부분을 포함한다. 제1 도전막 패턴(261)의 상부면과 제2 도전막 패턴(291)의 연장 부분 사이에는 산화막 패턴과 같은 절연막 패턴(271)이 배치되어 제1 도전막 패턴(261) 및 제2 도전막 패턴(291) 사이의 전기적인 숏(short)이 발생되지 않도록 한다. 제1 도전막 패턴(261)의 측면과 제2 도전막 패턴(291) 측면 사이에는, 절연성 스페이서(280)가 형성되어 역시 제1 도전막 패턴(261) 및 제2 도전막 패턴(291) 사이의 사이의 전기적인 숏을 억제한다.
제1 도전막 패턴(261) 상부 일정 부분에는 제1 실리사이드막(265)이 형성된다. 마찬가지로 제2 도전막 패턴(291) 상부 일정 부분에는 제2 실리사이드막(295)이 형성된다. 이 제1 실리사이드막(265) 및 제2 실리사이드막(290)은 컨택 저항 감소를 위한 것이며, 따라서 경우에 따라서 포함되지 않을 수도 있다. 제1 실리사이드막(265) 위에는 제1 금속 패턴(310)이 배치되며, 제2 실리사이드막(295) 위에는 제2 금속 패턴(320)이 배치된다. 제1 금속 패턴(310) 및 제2 금속 패턴(320) 사이에는 층간 절연막(330)이 배치되어, 두 금속 패턴들(310, 320)을 전기적으로 상호 분리시킨다.
도 4 내지 도 7은 본 발명의 제1 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 4를 참조하면, 실리콘 기판과 같은 반도체 기판(210) 내에 소자 분리막(220)을 형성하여 액티브 영역(211)을 한정한다. 소자 분리막(220)은 통상의 방법을 사용하여 트랜치 구조 또는 로코스(LOCOS)로 형성할 수 있다. 다음에 반도체 기판(210) 표면 위에 실리콘-저매니움 박막(230)을 형성한다. 실리콘-저매니움 박막(230)은 에피택셜 성장법을 사용하여 형성할 수 있다. 실리콘-저매니움 박막(230)을 성장시키는 과정에서 예컨대 보론(B)이 실리콘-저매니움 박막(230) 내에 도핑되도록 한다.
이어서 실리콘-저매니움 박막(230) 위에 제1 보호막(240) 및 제2 보호막(250)을 순차적으로 형성한다. 예컨대 산화막인 제1 보호막(240)은 후속 공정으로서 수행되는 식각 공정시 식각 정지막으로서 작용되며, 동시에 후속의 습식 공정에 의해 제거되어야 할 막이다. 따라서 이에 필요할 정도의 적절한 두께를 가져야 한다. 제2 보호막(250)은 후속의 식각 공정 등에서 하부의 막들이 보호되도록 하기 위하여 형성하는 막이다. 이 제2 보호막(250)으로는 여러 가지 물질을 사용하여 형성할 수 있지만, 용이한 제거를 위해서 폴리실리콘막으로 형성하는 것이 바람직하다. 제2 보호막(250)은 제1 보호막(240)보다 더 두껍게 형성하는 것이 바람직하지만, 제2 보호막(250)을 제1 보호막(240)과의 높은 식각 선택비를 갖는 절연막으로 형성하는 경우에는 두께의 제한이 없다.
다음에 도 5를 참조하면, 제2 보호막(250) 위에 통상의 포토리소그라피 공정을 수행하여 포토레지스트막 패턴(미도시)을 형성한다. 그리고 이 포토레지스트막 패턴을 식각 마스크로 제2 보호막(250)의 노출 부분을 제거한다. 그러면 제2 보호 막 패턴(251)이 만들어지면서, 이 제2 보호막 패턴(251)에 의해 제1 보호막(240)의 일부 표면이 노출된다. 이 상태에서 포토레지스트막 패턴을 제거하고, 습식 식각 공정을 수행하여 노출된 제1 보호막(240)을 제거한다. 그러면 제1 보호막 패턴(241)이 만들어지면서, 동시에 이 제1 보호막 패턴(241)에 의해 에미터 영역이 만들어질 실리콘-저매니움 박막(230)의 일부 표면이 완전히 노출된다. 실리콘-저매니움 박막(230)의 표면을 노출시키기 위한 식각 공정으로서 습식 식각 공정을 사용하는 이유는, 실리콘-저매니움 박막(230)에 대한 식각 데미지를 최소화하기 위해서이다. 따라서 식각 데미지가 있더라도 큰 영향이 없는 경우에는 습식 식각 공정 대신 건식 식각 공정을 사용하여 제2 보호막(250) 및 제1 보호막(240)을 연속적으로 식각할 수도 있다.
실리콘-저매니움 박막(230)의 일부 표면이 노출되면, 이온 주입 공정을 수행하여 실리콘-저매니움 박막(230) 내에 에미터 영역(미도시)을 형성할 수 있다. 그러나 에미터 영역 형성을 위한 이온 주입 공정은 생략될 수도 있다. 이 이온 주입 공정이 생략되는 경우, 후속의 에미터 전극으로서의 도전막 내의 불순물들을 실리콘-저매니움 박막(230) 내로 확산시킴으로써 에미터 영역을 형성할 수 있다. 다음에 전면에 불순물 이온이 도핑된 제1 도전막(260)을 형성한다. 제1 도전막(260)은 폴리실리콘막을 사용하여 형성할 수 있다. 제1 도전막(260)의 하부면은 실리콘-저매니움 박막(230) 내의 에미터 영역(미도시)에 직접 컨택된다. 에미터 영역 형성을 위한 이온 주입 공정이 생략되는 경우, 상기 제1 도전막(260)의 하부면은 에미터 영역이 형성될 실리콘-저매니움 박막(230)의 일부 영역 표면 위에 형성된다. 다음에 제1 도전막(260) 위에 제3 보호막(270)을 형성한다. 이 제3 보호막(270)은 제1 보호막(240)과 같이 산화막으로 형성할 수 있다. 이 경우 제3 보호막(270)은 실리콘-저매니움 박막(230) 위의 제1 보호막 패턴(241)을 제거하는 동안 마스크로도 사용되는데, 따라서 제1 보호막 패턴(241)이 다 제거도어 실리콘-저매니움 박막(230)의 일부 표면이 노출될 때까지 일부가 남아 있을 정도의 충분한 두께를 가지는 것이 요구된다. 제3 보호막(270)은 실리콘 질화막을 사용하여 형성할 수도 있는데, 이 경우 제1 보호막(240)과 식각 선택비를 가지므로 특별한 두께의 제한은 없다.
한편 제1 도전막(260)을 별도의 데포지션(deposition) 공정으로 형성하는 대신에 에피택셜 성장 공정을 수행할 수도 있다. 즉 실리콘-저매니움 박막(230)의 일부 표면을 노출시킨 후에, 에피택셜 성장 공정을 수행하여 실리콘 또는 실리콘-저매니움의 단결정 박막을 상기 제1 도전막(260) 대신에 형성할 수도 있다. 이 경우 실리콘-저매니움 박막(230)과 상기 단결정 박막이 동일한 단결정 구조를 갖게 되고, 따라서 다결정 구조의 제1 도전막을 사용하는 경우와 비교하여 계면에서 여러 가지 특성들이 향상된다.
다음에 도 6을 참조하면, 제3 보호막(270) 위에 통상의 포토리소그라피 공정을 수행하여 제3 보호막(270)의 일부 표면을 노출시키는 포토레지스트막 패턴(미도시)을 형성한다. 그리고 이 포토레지스트막 패턴을 식각 마스크로 제3 보호막(270)의 노출 부분을 제거한다. 그러면 제3 보호막 패턴(271)이 만들어지면서, 이 제3 보호막 패턴(271)에 의해 제1 도전막(260)의 일부 표면이 노출된다. 이 상태에서 포토레지스트막 패턴을 제거하고, 상기 제3 보호막 패턴(271)을 식각 마스크로 한 식각 공정을 수행한다. 그러면 제1 도전막(260)의 노출 부분이 제거되어 제1 도전막 패턴(261)이 만들어진다. 상기 제1 도전막 패턴(261)은 특정 형상을 가질 필요는 없지만, "T" 형상으로 형성되는 것이 일반적이다. 따라서 제1 도전막 패턴(261)의 상부 가장자리는 실리콘-저매니움 박막(230)에 직접 컨택되지는 않으며, 그 사이에는 제1 보호막 패턴(241) 및 제2 보호막 패턴(251)의 일부가 개재된다.
한편 상기 식각 과정에서 제1 도전막(260)의 노출 부분이 제거되면 제2 보호막 패턴(251)이 노출되는데, 특히 제1 도전막(260)과 제2 보호막 패턴(251)이 모두 폴리실리콘막으로 형성된 경우 식각 공정을 계속 진행하여 제2 보호막 패턴(251)의 노출 부분도 함께 제거되도록 한다. 이 식각 공정이 끝나면, 실리콘-저매니움 박막(230) 상부에는 제1 보호막 패턴(241)만 남게 된다. 이어서 제1 도전막 패턴(261)의 측면에 절연용 스페이서(280)를 형성한다. 이 절연용 스페이서(280)는 질화막을 사용하는 통상의 방법을 이용하여 형성할 수 있다. 즉 제1 보호막 패턴(241)의 상부면, 제1 도전막 패턴(261)의 측면 및 제3 보호막 패턴(271)의 상부면을 덮도록 전면에 질화막을 형성하고, 에치 백 공정을 수행하여 제1 보호막 패턴(241) 및 산화막 패턴(271)의 상부면이 노출되도록 하면, 상기 절연용 스페이서(280)가 만들어진다. 한편 상기 에치 백 공정이 진행하는 동안, 제1 보호막 패턴(241)은 식각 정지막으로서 작용한다.
다음에 도 7을 참조하면, 습식 식각 공정을 수행하여 실리콘-저매니움 박막(230) 상부에 남아있는 제1 보호막 패턴(241)을 제거한다. 이때 모든 제1 보호막 패턴(241)이 제거되는 것이 아니라, 제3 보호막 패턴(271) 및 절연성 스페이서(280)로 덮여 있던 부분은 남게 된다. 따라서 실리콘-저매니움 박막(230)의 일부 표면은 제1 보호막 패턴(241) 및 제1 도전막 패턴(261)으로 덮이고, 나머지 표면은 노출되게 된다. 상기 습식 식각 공정에 의해 실리콘-저매니움 박막(230) 위의 제1 보호막 패턴(241)이 제거되며, 동시에 제1 도전막 패턴(261) 위의 제3 보호막 패턴(271)도 제거된다. 그러나 앞서 설명한 바와 같이, 제3 보호막 패턴(271)은 충분한 두께를 갖도록 형성되므로, 제3 보호막 패턴(271)이 완전히 제거되지는 않고, 일정 두께만큼의 제3 보호막 패턴(271)이 제1 도전막 패턴(261) 위에 남게 된다. 이 상태에서 이온 주입 공정을 수행하여 실리콘-저매니움 박막(230) 내에 베이스 영역(미도시)을 형성한다. 그리고 실리콘-저매니움 박막(230), 절연성 스페이서(280) 및 제3 보호막 패턴(271)이 완전히 덮이도록 전면에 불순물이 도핑된 제2 도전막(290)을 형성한다. 제2 도전막(290)은 폴리실리콘막을 사용하여 형성할 수 있다.
다음에 도 8을 참조하면, 제2 도전막(290) 위에 통상의 포토리소그라피 공정을 수행하여 제2 도전막(290)의 일부 표면을 노출시키는 포토레지스트막 패턴(미도시)을 형성한다. 그리고 이 포토레지스트막 패턴을 식각 마스크로 제2 도전막(290)의 노출 부분을 제거한다. 그러면 제2 도전막 패턴(291)이 만들어지면서, 제2 도전막 패턴(291)에 의해 제3 보호막 패턴(271)의 일부 표면이 노출된다. 다음에 식각 마스크로 사용된 포토레지스트막 패턴을 제거한다. 이와 같이 만들어 진 제2 도전막 패턴(291)은 베이스 전극으로 사용된다. 그리고 제2 도전막 패턴(291)의 상부면과 제1 도전막 패턴(261)의 상부면은 실질적으로 동일한 수평면상에 배치된다. 경우에 따라서 제2 도전막 패턴(291)의 상부면은 제1 도전막 패턴(261)의 상부면보다 더 높은 위치에 배치될 수도 있다.
다음에 도 3에 도시된 바와 같이, 제1 도전막 패턴(261)의 상부 일부 표면이 노출되도록 제3 보호막 패턴(271)의 일부를 제거한다. 그리고 통상의 실리사이드 공정을 수행하여 제1 도전막 패턴(261)의 상부 및 제2 도전막 패턴(291)의 상부에 각각 제1 실리사이드막(265) 및 제2 실리사이드막(295)을 형성한다. 다음에 층간 절연막(330)을 형성하고, 소정의 마스크막 패턴(미도시)을 식각 마스크로 한 식각 공정을 수행하여 층간 절연막(330)의 일부를 제거한다. 이 식각 공정은 제1 실리사이드막(265) 및 제2 실리사이드막(295)의 일부 표면을 각각 노출시키는 컨택 홀을 형성하기 위한 공정이다. 그런데 앞서 설명한 바와 같이, 제1 도전막 패턴(261)의 상부면과 제2 도전막 패턴(291)의 상부면이 실질적으로 동일한 수평면상에 배치되고, 따라서 제1 실리사이드막(265) 및 제2 실리사이드막(295)의 상부면 또한 실질적으로 동일한 수평면상에 배치된다. 그러면 식각되어야 할 층간 절연막(330)의 두께 또한 두 위치에서 실질적으로 동일하게 되어, 거의 동일한 시점에서 제1 실리사이드막(265) 및 제2 실리사이드막(295)이 각각 노출된다. 이와 같이 두 위치에서 식각 공정이 거의 동일하게 진행됨으로써 한쪽 위치에서의 과도 식각 현상이 발생하지 않게 된다. 상기 컨택 홀을 형성한 후에는, 전면에 금속막(미도시)을 형성하고 패터닝을 수행하여 제1 실리사이드막(265)에 컨택되는 제1 금 속 패턴(310)과, 제2 실리사이드막(295)에 컨택되는 제2 금속 패턴(320)을 각각 형성한다.
도 9 및 도 10은 본 발명의 제2 실시예에 따른 바이폴라 접합 트랜지스터의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 실시예에 따른 제조 방법은 도 4 내지 도 7을 참조하면서 설명한 공정까지는 동일하게 진행한다. 즉 실리콘-저매니움 박막(230), 절연성 스페이서(280) 및 제3 보호막 패턴(271)이 완전히 덮이도록 전면에 불순물이 도핑된 제2 도전막(290)을 형성한 후에, 도 9에 도시된 바와 같이, 평탄화 공정을 수행한다. 이 평탄화 공정은 화학적 기계적 평탄화(CMP; Chemical Mechanical Polishing) 방법을 사용하여 수행할 수 있지만 이에 한정되는 것은 아니다. 상기 평탄화는 제1 도전막 패턴(261)의 상부 표면이 노출될 때까지, 즉 도 7 및 도 9에 표시한 "A" 부분까지 제거되도록 수행한다.
다음에 도 10에 도시된 바와 같이, 통상의 실리사이드 공정을 수행하여 제1 도전막 패턴(261)의 상부 및 제2 도전막 패턴(291)의 상부에 각각 제1 실리사이드막(265) 및 제2 실리사이드막(295)을 형성한다. 다음에 층간 절연막(330)을 형성하고, 소정의 마스크막 패턴(미도시)을 식각 마스크로 한 식각 공정을 수행하여 층간 절연막(330)의 일부를 제거한다. 이 식각 공정은 제1 실리사이드막(265) 및 제2 실리사이드막(295)의 일부 표면을 각각 노출시키는 컨택 홀을 형성하기 위한 공정이다. 그런데 앞서 설명한 바와 같이, 제1 도전막 패턴(261)의 상부면과 제2 도전막 패턴(291)의 상부면이 실질적으로 동일한 수평면상에 배치되고, 따라서 제1 실리사이드막(265) 및 제2 실리사이드막(295)의 상부면 또한 실질적으로 동일한 수평면상에 배치된다. 그러면 식각되어야 할 층간 절연막(330)의 두께 또한 두 위치에서 실질적으로 동일하게 되어, 거의 동일한 시점에서 제1 실리사이드막(265) 및 제2 실리사이드막(295)이 각각 노출된다. 이와 같이 두 위치에서 식각 공정이 거의 동일하게 진행됨으로써 한쪽 위치에서의 과도 식각 현상이 발생하지 않게 된다. 상기 컨택 홀을 형성한 후에는, 전면에 금속막(미도시)을 형성하고 패터닝을 수행하여 제1 실리사이드막(265)에 컨택되는 제1 금속 패턴(310)과, 제2 실리사이드막(295)에 컨택되는 제2 금속 패턴(320)을 각각 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 바이폴라 접합 트랜지스터 및 그 제조 방법에 의하면, 먼저 에미터 전극으로서의 제1 도전막 패턴을 먼저 형성하고, 이어서 베이스 전극으로서의 제2 도전막 패턴을 형성함으로써, 제2 도전막 패턴보다 실질적으로 같거나 낮은 상부면 위치를 갖는 제1 도전막 패턴 구조가 만들어진다. 이와 같은 구조는 제1 도전막 패턴의 두께를 감소시키는 효과를 나타내고, 결과적으로 에미터 저항을 감소시켜 소자의 전기적인 특성을 향상시킨다.
이 외에도 제1 도전막 패턴 및 제2 도전막 패턴의 일부 표면을 노출시키는 컨택 홀 형성 공정시, 층간 절연막의 식각 깊이가 제1 도전막 패턴 상부 및 제2 도전막 패턴 상부에서 거의 동일하게 되며, 이에 따라 제1 도전막 패턴 및 제2 도전막 패턴이 거의 동일한 시점에서 노출되게 된다. 따라서 어느 한 쪽이 과도 식각됨에 따라 식각 데미지를 받는 현상이 발생하지 않게 된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다. 예컨대 본 발명에 따른 바이폴라 접합 트랜지스터는 실리콘-저매니움 박막을 포함하는 경우를 예로서 설명하였지만, 실리콘-저매니움 박막을 포함하지 않는 경우, 즉 실리콘 기판 내에 베이스 영역 및 에미터 영역이 만들어지는 구조에서도 동일하게 적용할 수 있다는 것은 당연하다.

Claims (34)

  1. 컬렉터 영역을 포함하는 반도체 기판;
    상기 반도체 기판 위에 배치되며 에미터 영역 및 상기 에미터 영역을 둘러싸는 베이스 영역을 포함하는 불순물 영역;
    상기 에미터 영역과 컨택되도록 상기 불순물 영역 위에 배치된 제1 도전막 패턴; 및
    상기 베이스 영역과 컨택되도록 상기 불순물 영역 위에 배치되며, 상부면이 상기 제1 도전막 패턴의 상부면과 실질적으로 동일한 수평면상에 배치되거나 상대적으로 더 높은 위치에 배치되는 제2 도전막 패턴을 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  2. 제1항에 있어서,
    상기 불순물 영역은 에피택셜 성장에 의해 형성된 실리콘-저매니움 박막인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 도전막 패턴 및 상기 제2 도전막 패턴 위에 배치된 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되는 제1 금속 패턴 및 제2 금속 패턴을 더 구비하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  4. 제3항에 있어서,
    상기 제1 도전막 패턴 상부에 형성되어 상기 제1 금속 패턴과 직접 컨택되는 제1 실리사이드막; 및
    상기 제2 도전막 패턴 상부에 형성되어 상기 제2 금속 패턴과 직접 컨택되는 제2 실리사이드막을 더 구비하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 도전막 패턴의 측면에 형성되어 상기 제1 도전막 패턴을 상기 제2 도전막 패턴으로부터 전기적으로 분리시키기 위한 절연성 스페이서를 더 구비하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  6. 제1항에 있어서,
    상기 제1 도전막 패턴 및 제2 도전막 패턴은, 불순물이 도핑된 폴리실리콘막 패턴인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  7. 제1항에 있어서,
    상기 제1 도전막 패턴 및 제2 도전막 패턴은, 에피택셜 성장에 의해 형성되는 불순물이 도핑된 단결정 실리콘막인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  8. 컬렉터 영역을 포함하는 반도체 기판;
    상기 반도체 기판 위에서 에미터 영역 및 상기 에미터 영역을 둘러싸는 베이스 영역을 포함하는 불순물 영역;
    상기 에미터 영역과 컨택되도록 상기 불순물 영역 위에 배치된 제1 도전막 패턴; 및
    상기 베이스 영역과 컨택되도록 상기 불순물 영역 위에 배치되며, 상기 제1 도전막 패턴의 상부면의 일부를 덮도록 일 단부에서 연장되는 연장 부분을 포함하는 제2 도전막 패턴을 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  9. 제8항에 있어서,
    상기 불순물 영역은 에피택셜 성장에 의해 형성된 실리콘-저매니움 박막인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  10. 제1항에 있어서,
    상기 제1 도전막 패턴 및 상기 제2 도전막 패턴 위에 배치된 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되는 제1 금속 패턴 및 제2 금속 패턴을 더 구비하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  11. 제10항에 있어서,
    상기 제1 도전막 패턴 상부에 형성되어 상기 제1 금속 패턴과 직접 컨택되는 제1 실리사이드막; 및
    상기 제2 도전막 패턴 상부에 형성되어 상기 제2 금속 패턴과 직접 컨택되는 제2 실리사이드막을 더 구비하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  12. 제8항에 있어서,
    상기 제1 도전막 패턴의 측면에 형성되어 상기 제1 도전막 패턴을 상기 제2 도전막 패턴으로부터 전기적으로 분리시키기 위한 절연성 스페이서를 더 구비하는 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  13. 제8항에 있어서,
    상기 제1 도전막 패턴 및 제2 도전막 패턴은, 불순물이 도핑된 폴리실리콘막 패턴인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  14. 제1항에 있어서,
    상기 제1 도전막 패턴 및 제2 도전막 패턴은, 에피택셜 성장에 의해 형성되는 불순물이 도핑된 단결정 실리콘막인 것을 특징으로 하는 바이폴라 접합 트랜지스터.
  15. 반도체 기판의 액티브 영역 위에 불순물 영역을 형성하는 단계;
    상기 불순물 영역 위에 제1 보호막 및 제2 보호막을 순차적으로 형성하는 단계;
    상기 제1 보호막 및 제2 보호막의 일부를 제거하여 상기 불순물 영역의 제1 영역 표면을 노출시키는 제1 보호막 패턴 및 제2 보호막 패턴을 형성하는 단계;
    상기 불순물 영역의 제1 영역 표면 및 상기 제2 보호막 패턴 위에 제1 도전막 및 제3 보호막을 순차적으로 형성하는 단계;
    상기 제3 보호막 및 상기 제1 도전막을 패터닝하여 상기 제1 보호막 패턴의 일부를 노출시키는 제1 도전막 패턴 및 제3 보호막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴 측면에 절연성 스페이서를 형성하는 단계;
    상기 제1 보호막 패턴을 제거하여 상기 불순물 영역의 제2 영역을 노출시키는 단계;
    상기 불순물 영역의 제2 영역 및 상기 제3 보호막 패턴을 덮는 제2 도전막을 형성하는 단계;
    상기 제2 도전막의 일부를 제거하여 상기 제3 보호막 패턴의 일부 표면을 노출시키는 제2 도전막 패턴을 형성하는 단계; 및
    상기 제3 보호막 패턴을 제거하여 상기 제1 도전막 패턴의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 도전막 패턴의 노출 표면 및 제2 도전막 패턴 위에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되도록 제1 금속 패턴 및 제2 금속 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  17. 제15항에 있어서,
    상기 불순물 영역은 실리콘-저매니움 박막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 도전막 및 제2 도전막은 폴리실리콘막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  19. 제15항에 있어서,
    상기 제1 보호막 및 제3 보호막은 산화막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  20. 제19항에 있어서,
    상기 제3 보호막으로서의 산화막의 두께가 상기 제1 보호막으로서의 산화막의 두께보다 상대적으로 크도록 하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  21. 제15항에 있어서,
    상기 제1 보호막 및 제3 보호막은 각각 산화막 및 질화막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  22. 제15항에 있어서,
    상기 제2 보호막은 상기 제1 도전막과 동일한 물질로 이루어진 막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  23. 제22항에 있어서,
    상기 제2 보호막 패턴은, 상기 제1 도전막 패턴 형성을 위한 식각 공정시 상기 제1 도전막의 일부와 함께 제거되는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  24. 제15항에 있어서,
    상기 층간 절연막을 형성하기 전에 상기 제1 도전막 패턴의 상부면 및 제2 도전막 패턴의 상부면에 각각 제1 실리사이드막 및 제2 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  25. 반도체 기판의 액티브 영역 위에 불순물 영역을 형성하는 단계;
    상기 불순물 영역 위에 제1 보호막 및 제2 보호막을 순차적으로 형성하는 단계;
    상기 제1 보호막 및 제2 보호막의 일부를 제거하여 상기 불순물 영역의 제1 영역 표면을 노출시키는 제1 보호막 패턴 및 제2 보호막 패턴을 형성하는 단계;
    상기 불순물 영역의 제1 영역 표면 및 상기 제2 보호막 패턴 위에 제1 도전막 및 제3 보호막을 순차적으로 형성하는 단계;
    상기 제3 보호막 및 상기 제1 도전막을 패터닝하여 상기 제1 보호막 패턴의 일부를 노출시키는 제1 도전막 패턴 및 제3 보호막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴 측면에 절연성 스페이서를 형성하는 단계;
    상기 제1 보호막 패턴을 제거하여 상기 불순물 영역의 제2 영역을 노출시키는 단계;
    상기 불순물 영역의 제2 영역 및 상기 제3 보호막 패턴을 덮는 제2 도전막을 형성하는 단계; 및
    평탄화 공정을 수행하여 제1 도전막 패턴 및 상기 제2 도전막의 상부면을 노출시키는 단계를 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  26. 제25항에 있어서,
    상기 제1 도전막 패턴의 노출 표면 및 제2 도전막 패턴 위에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 제1 도전막 패턴 및 제2 도전막 패턴과 각각 컨택되도록 제1 금속 패턴 및 제2 금속 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  27. 제25항에 있어서,
    상기 불순물 영역은 실리콘-저매니움 박막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  28. 제25항에 있어서,
    상기 제1 도전막 및 제2 도전막은 폴리실리콘막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  29. 제25항에 있어서,
    상기 제1 보호막 및 제3 보호막은 산화막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  30. 제29항에 있어서,
    상기 제3 보호막으로서의 산화막의 두께가 상기 제1 보호막으로서의 산화막의 두께보다 상대적으로 크도록 하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  31. 제25항에 있어서,
    상기 제1 보호막 및 제3 보호막은 각각 산화막 및 질화막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  32. 제25항에 있어서,
    상기 제2 보호막은 상기 제1 도전막과 동일한 물질로 이루어진 막인 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  33. 제32항에 있어서,
    상기 제2 보호막 패턴은, 상기 제1 도전막 패턴 형성을 위한 식각 공정시 상기 제1 도전막의 일부와 함께 제거되는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
  34. 제25항에 있어서,
    상기 층간 절연막을 형성하기 전에 상기 제1 도전막 패턴의 상부면 및 제2 도전막 패턴의 상부면에 각각 제1 실리사이드막 및 제2 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 바이폴라 접합 트랜지스터의 제조 방법.
KR1020030038381A 2003-06-13 2003-06-13 바이폴라 접합 트랜지스터 및 그 제조 방법 KR100546332B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020030038381A KR100546332B1 (ko) 2003-06-13 2003-06-13 바이폴라 접합 트랜지스터 및 그 제조 방법
US10/837,609 US20040251515A1 (en) 2003-06-13 2004-05-04 Bipolar junction transistors and methods of manufacturing the same
TW93116511A TWI241025B (en) 2003-06-13 2004-06-09 Bipolar junction transistors and methods of manufacturing the same
EP04253545A EP1489662A3 (en) 2003-06-13 2004-06-14 Bipolar junction transistor and method of manufacturing the same
CN 200410064035 CN1585135A (zh) 2003-06-13 2004-06-14 双极晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030038381A KR100546332B1 (ko) 2003-06-13 2003-06-13 바이폴라 접합 트랜지스터 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20040107779A KR20040107779A (ko) 2004-12-23
KR100546332B1 true KR100546332B1 (ko) 2006-01-26

Family

ID=33509695

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030038381A KR100546332B1 (ko) 2003-06-13 2003-06-13 바이폴라 접합 트랜지스터 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20040251515A1 (ko)
KR (1) KR100546332B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101118649B1 (ko) * 2005-01-24 2012-03-06 삼성전자주식회사 바이폴라 트랜지스터 및 그 형성 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005359B2 (en) * 2003-11-17 2006-02-28 Intel Corporation Bipolar junction transistor with improved extrinsic base region and method of fabrication
KR100684906B1 (ko) 2006-01-03 2007-02-22 삼성전자주식회사 바이폴라 트랜지스터를 갖는 반도체 소자 및 그 형성 방법
US8823140B2 (en) * 2012-11-13 2014-09-02 Avogy, Inc. GaN vertical bipolar transistor
US10347667B2 (en) * 2017-07-26 2019-07-09 International Business Machines Corporation Thin-film negative differential resistance and neuronal circuit

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296391A (en) * 1982-03-24 1994-03-22 Nec Corporation Method of manufacturing a bipolar transistor having thin base region
US5024971A (en) * 1990-08-20 1991-06-18 Motorola, Inc. Method for patterning submicron openings using an image reversal layer of material
US5324672A (en) * 1991-10-24 1994-06-28 Sony Corporation Manufacturing method for bipolar transistor
US5342794A (en) * 1992-09-10 1994-08-30 Vlsi Technology, Inc. Method for forming laterally graded deposit-type emitter for bipolar transistor
JP2551353B2 (ja) * 1993-10-07 1996-11-06 日本電気株式会社 半導体装置及びその製造方法
JP3307489B2 (ja) * 1993-12-09 2002-07-24 三菱電機株式会社 半導体装置およびその製造方法
US5581115A (en) * 1994-10-07 1996-12-03 National Semiconductor Corporation Bipolar transistors using isolated selective doping to improve performance characteristics
US5516710A (en) * 1994-11-10 1996-05-14 Northern Telecom Limited Method of forming a transistor
FR2800197B1 (fr) * 1999-10-25 2003-02-07 St Microelectronics Sa Procede de definition de deux zones autoalignees a la surface superieure d'un substrat
JP4932981B2 (ja) * 2000-01-11 2012-05-16 ルネサスエレクトロニクス株式会社 バイポーラトランジスタおよびその製造方法
US6346453B1 (en) * 2000-01-27 2002-02-12 Sige Microsystems Inc. Method of producing a SI-GE base heterojunction bipolar device
JP2001332563A (ja) * 2000-05-23 2001-11-30 Matsushita Electric Ind Co Ltd バイポーラトランジスタ及びその製造方法
US6617220B2 (en) * 2001-03-16 2003-09-09 International Business Machines Corporation Method for fabricating an epitaxial base bipolar transistor with raised extrinsic base
US6767797B2 (en) * 2002-02-01 2004-07-27 Agere Systems Inc. Method of fabricating complementary self-aligned bipolar transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101118649B1 (ko) * 2005-01-24 2012-03-06 삼성전자주식회사 바이폴라 트랜지스터 및 그 형성 방법

Also Published As

Publication number Publication date
KR20040107779A (ko) 2004-12-23
US20040251515A1 (en) 2004-12-16

Similar Documents

Publication Publication Date Title
US6917085B2 (en) Semiconductor transistor using L-shaped spacer
JP4551795B2 (ja) 半導体装置の製造方法
KR100676347B1 (ko) 에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를포함하는 반도체 장치
US7629215B2 (en) Semiconductor device and method of manufacturing the same
US5410174A (en) Contact structure for integrated circuits
KR100546332B1 (ko) 바이폴라 접합 트랜지스터 및 그 제조 방법
US5589418A (en) Method of forming a polysilicon buried contact
US6953973B2 (en) Self-aligned trench isolation method and semiconductor device fabricated using the same
JPH09139495A (ja) 半導体装置およびその製造方法
US8198161B2 (en) Vertical transistor and method for forming the same
JP4031677B2 (ja) 半導体装置の製造方法
JP2007287813A (ja) 半導体装置およびその製造方法
KR100373709B1 (ko) 반도체 소자 및 그 제조 방법
KR100625394B1 (ko) 반도체 소자의 제조 방법
US7259070B2 (en) Semiconductor devices and methods for fabricating the same
KR100591121B1 (ko) 반도체 장치 및 그의 제조 방법
JP2005223196A (ja) 半導体装置及びその製造方法
KR100730476B1 (ko) 반도체 소자 및 그 제조 방법
KR100591151B1 (ko) 반도체 소자 및 그의 제조 방법
US20070034962A1 (en) Transistor and method of manufacturing the same
US20040033443A1 (en) Method of manufacturing a semiconductor device
KR100266028B1 (ko) 반도체장치 및 그 제조방법
JP3657247B2 (ja) 半導体装置およびその製造方法
KR100307296B1 (ko) 반도체장치의 콘택 형성방법
KR20060062487A (ko) 바이폴라 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090102

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee