CN1585135A - 双极晶体管及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 230000004888 barrier function Effects 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 29
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 29
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 12
- 238000009413 insulation Methods 0.000 claims description 11
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 description 10
- 239000000203 mixture Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000010953 base metal Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910004541 SiN Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
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- Engineering & Computer Science (AREA)
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Abstract
本发明公开了一种双极晶体管及其制造方法,该双极晶体管包括:具有第一导电型的集电区的衬底,在集电区上水平延伸的第二导电型的基极层,以及至少部分地包含在基极层中的第一导电型的发射区。该双极晶体管也包括面对发射区的上表面的发射极电极,以及面对基极层的上表面的基极电极。基极电极的至少一部分的垂直剖面等于或大于发射极电极的垂直剖面。
Description
技术领域
本发明总体涉及双极晶体管。尤其是,本发明涉及具有改进发射极特性的双极晶体管。本发明还涉及双极晶体管的制造方法。
背景技术
图1是传统垂直双极晶体管的剖面图。在本例子中,示出了NPN型晶体管,因此,N+掩埋集电区2设置在形成于P-衬底1上的N-集电区3内的深度处。典型地,N-集电区3通过在P-衬底1上外延生长而形成。同样,如图所示,形成LOCUS或STI绝缘层4以隔开N-集电区3的表面区域。
通过在N-集电区3上外延生长单晶Si或SiGe来形成P+基极层5,通过在P+基区5内注入杂质到给定深度而形成N+发射区6。P+多晶硅基极电极7和N+多晶硅发射极电极8分别接触基极层5和发射区6的表面。通常通过杂质从多晶硅发射极电极8扩散到基极层5中来形成发射区6。多晶硅发射极电极8通过侧壁垫片9和绝缘层10与多晶硅基极电极7绝缘。此外,为了实现分别与金属互连14和15的低阻值接触,多晶硅基极和发射极电极7、8的每一个用硅化物层11进行覆盖。如图所示,金属互连被包含在形成于绝缘层17中的接触孔中。
过量掺杂的N+区12位于发射区6下面,并在基极层5和N+掩埋集电区2之间延伸。同样,N+集电极槽13从N+掩埋集电区2延伸到N-集电区3的表面,用于通过一个硅化物层11连接到金属集电互连16上。
如现有技术中所知道的,双极晶体管的导电性通过少数载流子从发射区6注入到基极层5中来实现,由此将发射区6电连接到下面的N+集电区12上。此时,建立从发射极电极8经由过量掺杂的集电区12和掩埋集电区2到集电极槽13的电气路径。
双极晶体管的特性效果高度依赖于发射极特性,在现有技术中已经尝试应用各种技术来改进该发射极。例如,已经知道所谓的异质结双极晶体管,其中发射区形成为具有比下面的基极层更高的带隙,由此有助于少数载流子注入到基极层中。一个实例性的异质结器件如下形成:在集电区上堆叠外延生长层SiGe和Si,然后对上部Si层的区进行掺杂以限定出发射极。Si发射极的带隙比SiGe基极的带隙宽,由此提高了注入效率。也知道的是,通过提供SiGe层中Ge的梯级分布以实现不均匀带隙,能进一步提高注入效率。
尽管提出了这些和其它改进,仍然存在对于具有改进的发射极特性以便因此得到更高性能结果的双极晶体管的要求。
在图1的传统双极晶体管的制造中,发射极电极8在基极电极7之后形成。由于这个原因,发射极电极8展示出比基极电极7更高的外形,并且从金属接触部15(或硅化物)到发射区5存在相当大的距离。因此该传统结构的特征在于多晶硅发射极电极8内的长电气路径,这增加了器件的发射极电阻分量,由此降低了性能。
此外,在传统的制造工艺中,当互连14、15和16的接触孔穿过绝缘层17形成时,发射极电极8充分地暴露在等离子体中。即,当完成用于更深互连14、16的接触孔的形成时,发射极电极8的暴露硅化物可部分或完全被蚀刻。这增加了互连15与发射极电极8之间的界面处的接触电阻。结果是,双极晶体管具有不均匀和/或不稳定的性能特性。
发明内容
根据本发明的一方面,提供一种双极晶体管,其包括:具有第一导电型的集电区的衬底,在集电区上水平延伸的第二导电型的基极层,以及至少部分包含在基极层中的第一导电型的发射区。该双极晶体管也包括:面对发射区上表面的发射极电极,以及面对基极层上表面的基极电极,其中基极电极的至少一部分的垂直剖面等于或大于发射极电极的垂直剖面。
根据本发明的另一方面,提供一种双极晶体管,其包括:具有第一导电型的集电区的衬底,在集电区上水平延伸的第二导电型的基极层,以及至少部分包含在基极层中的第一导电型的发射区。该双极晶体管还包括:面对发射区上表面的第一导电型的发射极电极,面对基极层上表面的第二导电型的基极电极,位于发射极电极和基极电极上的绝缘层,垂直延伸通过绝缘层到基极电极上表面的第一金属接触部,以及垂直延伸通过绝缘层至发射极电极上表面的第二金属接触部。第二金属接触部穿过绝缘层的垂直长度等于或大于第一金属接触部穿过绝缘层的垂直长度。
根据本发明的又一方面,提供一种制造双极晶体管的方法,其包括在第二导电型的基极层的第一部分上形成第一导电型的发射极电极,其中基极层位于第一导电型的集电区上。该方法进一步包括形成至少部分在该基极层的第一部分内的第一导电型的发射区,以及在该基极层的第二部分上形成第二导电型的基极电极,其中基极电极在发射极电极形成之后形成。
根据本发明的又一方面,提供了一种制造双极晶体管的方法,其包括在第二导电型的基极层的第一部分上形成第一导电型的发射极电极,其中基极层在第一导电型的集电区上水平延伸。该方法进一步包括形成至少部分在该基极层的第一部分内的第一导电型的发射区,以及在该基极层的第二部分上形成第二导电型的基极电极,其中基极电极的至少一部分的垂直剖面等于或大于发射极电极的垂直剖面。
根据本发明的又一方面,提供了一种形成双极晶体管的方法,其包括形成至少部分在第二导电型的基极层的第一部分内的第一导电型的发射区,其中基极层位于第一导电型的集电区上。该方法进一步包括在第二导电型的基极层的第一部分上形成第一导电型的发射极电极层,在基极层的第二部分上形成第二导电型的基极电极层,以及将发射极电极层和基极电极层平面化(planarizing)以形成具有共面表面的发射极电极和基极电极。
附图说明
下面参考附图进行详细描述,本发明的上述和其他方面及特征将更加清楚,其中:
图1是传统双极晶体管的剖视图;
图2是根据本发明的一个实施例的双极晶体管的示意剖视图;
图3(A)到3(F)是描述制造图2的双极晶体管的方法的示意剖视图;
图4是根据本发明另一实施例的双极晶体管的示意剖视图;
图5(A)到5(F)是描述制造图4的双极晶体管的方法的示意剖面图;
图6是根据本发明一实施例的双极晶体管的示意剖面图;以及
图7(A)和7(B)是描述制造图6的双极晶体管的方法的示意剖面图。
具体实施方式
下面将参考几个优选的但非限定型的实施例来详细描述本发明。
图2示出了根据本发明一个实施例的双极晶体管200。在本实施例中,描述NPN晶体管。N+掩埋集电区(未示出)位于由单结晶结构形成的N-集电区20内的深度处。同样,如图所示,包括LOCUS或STI绝缘层220以隔开N-集电区210的表面区。
单晶P+基极层230位于N-集电区210上,N+单结晶发射区240在P+基极层230内延伸到给定深度。选择地,尽管未示于图2中,可在N-集电区210内形成位于基极层230下面一深度处的P+基极层。仅如实施例,基极层230可以是Si的单层,或SiGe和Si的叠层。即,尽管未详细示出,图2的晶体管可选择地是异质结器件,其通过如下方式形成:堆叠外延生长层SiGe和Si以形成基极层230,然后对上部Si层的区掺杂以限定出发射极240。Si发射极的带隙比SiGe的带隙宽,由此增加了注入效率。通过提供SiGe层中Ge的分级分布以实现非均匀带隙,可以进一步增加注入效率。
基极电极291位于基极层230的上表面上,并接触延伸穿过绝缘(或介电)层330的金属基极接触部320。基极电极291可用硅化物层295进行覆盖以改进与基极接触部320的电气连接。
N+发射极电极261接触发射区240的上表面,并接触延伸穿过绝缘层330的金属发射极接触部310。同样,发射极电极261可用硅化物层265进行覆盖以改进与发射极接触部310的电气连接。
发射极电极261与基极电极291通过侧壁垫片280和绝缘层241、251和271电气绝缘。
尽管未示于图2中,集电极结构可与图1所示的传统器件结构相同。即,过量掺杂的N+区可以位于发射区240下面,附图标记为211,其在基极层230和N+掩埋集电区之间延伸。同样,横向定位的N+集电极槽可以从N+掩埋集电区延伸到该器件的表面,用于连接至金属集电极接触部。
图2的双极晶体管的导电性通过从发射区240注入少数载流子到基极层230中来实现,由此连接发射区240到下面的N+集电区上。
如图2所示,基极电极291的上表面的至少一部分比发射极电极261的上表面更远离N-集电区的表面。换句话说,基极电极291的至少一部分的垂直剖面等于或大于发射极电极261的垂直剖面。同样,发射极金属接触部310穿过绝缘层330的垂直长度优选等于或大于基极金属接触部320穿过绝缘层330的垂直长度。该结构可通过后面描述的本发明实施例的制造方法选择实现。有利地,发射极电极261的剖面高度相当大地减小,由此缩短了发射极电极261内的电气路径。作为结果,该器件的发射极电阻分量减小,由此改进了性能。在图2的器件根据下面将要描述的制造方法进行制造的情况下,实现发射极特性的进一步改进。
图2的双极晶体管的制造方法现在参考图3(A)到3(F)进行描述。
首先参考图3(A),在N-集电区210的表面内形成STI或LOCOS绝缘区220。N-集电区210可通过在P-衬底(未示出)上外延生长而形成。同样,以附图标记211表示的过量掺杂的N+集电区可形成为穿过N-集电区210以接触掩埋N+集电区(未示出)。
仍然参考图3(A),基极层230通过单晶Si或SiGe的外延生长而形成。例如,在异质结器件的情况下,基极层230可以是由Si籽晶层、SiGe间隔层、掺杂SiGe层和Si帽层堆叠组成的SiGe层。然后,第一和第二绝缘层240和250顺序沉积在基极层230上。
接着,如图3(B)所示,形成穿过绝缘层250和240的发射极窗215以露出基极层230的表面部分。此时,通过发射极窗215进行离子注入,可形成先前提及的过量掺杂N+集电区。替代地,为了避免离子注入损坏基极层230,在沉积基极层230之前,可通过采用光致抗蚀剂掩膜图案来形成过量掺杂N+集电区。无论怎样,形成了发射极窗215。
接着,仍然参考图3(B),形成发射极电极层260和绝缘层270。如图所示,发射极电极层260填充发射极窗215从而接触基极层230的露出表面区。
发射极电极层260可形成为Si、SiGe或其混合物的多晶和/或外延层。此外,发射极电极层260原位或通过离子注入进行N+掺杂,优选地具有梯度杂质浓度分布,其中发射极电极层260的上部具有比其下部更高的浓度。
例如,上部的杂质浓度可以在1×1019/cm3到1×1022/cm3的范围内,而下部的杂质浓度可以在1×1018/cm3到1×1020/cm3的范围内。
接着,参考图3(C),通过从发射极电极层260扩散杂质到基极层230的上部,可以形成发射区240。扩散可以在发射极电极层260的外延生长期间进行,或在形成发射极电极层260后的热处理工艺期间进行。替代地,在形成发射极电极层260之前可通过离子注入形成发射区240。在异质结器件的情况下,其中基极层230是SiGe层,发射区240被形成在基极层230的Si帽层中或在基极层230的Si帽层和掺杂SiGe层中。
接着,仍然参考图3(C),发射极电极层260和绝缘层250及270(图3(B))通过蚀刻或化学机械抛光被构图以限定出发射极电极261,该发射极261具有被绝缘层271覆盖的顶面。绝缘层250在构图后留下的部分(图3(B))用图3(C)中的附图标记251表示。然后,在发射极电极261和绝缘层251和271的侧壁上形成绝缘侧壁垫片280。此外,在形成垫片281前或后,通过P型杂质的离子注入在N-集电区210中可选择地形成基区(未示出)。
现在参考图3(D),绝缘层240(图3(C))被蚀刻以限定出绝缘层251和侧壁垫片281下的绝缘层251。然后,在所得的结构上形成基极电极层290从而接触基极层230。基极电极层290可由多晶硅形成。
接下来参考图3(E),基极电极层290(图3(D))通过蚀刻被构图以限定出基极电极291。如图所示,在本实施例中,基极电极291的一部分延伸到发射极电极261上,并通过绝缘层271与发射极电极261隔离。
接着,如图3(F)所示,绝缘层271被蚀刻以露出发射极电极261的上表面部分。绝缘层271的蚀刻可以在用于限定出发射极电极261的相同蚀刻工艺中执行。然后,执行硅化工艺以在基极电极291的上表面的全部或部分上形成硅化物层295,并在发射极电极261的上表面的全部或部分上形成硅化物层265。尽管未示出,硅化物层可同时在器件的未示出集电极的上表面的全部或部分上形成。(不是在各电极的一部分上。精确地说,硅化物层可形成在发射极电极、基极电极和集电极电极的全部或一个上。)然后,绝缘层330沉积在所得结构上,蚀刻接触孔以露出硅化物层295和265。最后,如图所示,金属互连310和320被填充到接触孔中。
如上所述,在形成基极电极291之前形成发射极电极261。这使得发射极电极261的剖面高度减小,这依次缩短了发射极电极261内的电气路径。此外,由于发射极电极261更深地掩埋在绝缘层330内,在发射极电极261的上表面处减少了暴露在接触孔蚀刻期间的等离子体。因此,最小化对于硅化物层265的任何损坏。因此,减小了与互连310的界面处的电阻,并增加了双极晶体管的电流增益和速度。
现在参考图4,其示出了本发明的第二实施例。本实施例与图2的区别在于提供了一个而不是两个基极接触部。同样,为了说明的完整,集电极接触部的形成也示出并进行说明。
在本实施例中,示出了NPN晶体管,并且因此,N+掩埋集电区402位于由单晶结构形成的N-集电区404内的深度处。同样,如图所示,包括了LOCUS或STI绝缘层410以隔离N-集电区404的表面区。
单晶P+基极层422位于N-集电区404上,N+单晶发射区414延伸到P+基极层422内的给定深度上。可选择地,尽管未示于图4中,P+基区可在基极层422下的深度处形成。仅如实施例,基极层422可为Si单晶层,或由SiGe和Si的叠层形成的异质结层。
基极电极436位于基极层422的上表面,并接触延伸穿过绝缘(或介电)层440的金属基极接触部442b。基极电极436可用硅化物层438b覆盖以改进与基极接触部442b的电气连接。
N+发射极电极430接触发射区414的上表面,并接触延伸穿过绝缘层440的金属发射极接触部442a。同样,发射极电极430可用硅化物层438a进行覆盖以改进与发射极接触部442a的电气连接。
发射极电极430通过侧壁垫片434和绝缘层424、425和432与基极电极436电绝缘。
过量掺杂N+区412位于发射区414之下,并在基极层422和N+掩埋集电区402之间延伸。同样,N+集电极槽405从N+掩埋集电区402延伸到器件的表面,用于通过硅化物层438c连接到金属集电极接触部422c上。
最后,附图标记420表示一个或多个绝缘层和/或多晶硅层,其可分别选择包括在双极晶体管中。
如第一实施例,图4器件的特征在于基极电极436的至少一部分的垂直剖面等于或大于发射极电极430的垂直剖面。同样,发射极金属接触部442a穿过绝缘层440的垂直长度优选等于或大于基极金属接触部442b穿过绝缘层442b的垂直长度。该结构可通过后面描述的本发明实施例的制造方法选择性地实现。发射极电极430的剖面高度相当大地减小,由此缩短了发射极电极430内的电气路径。作为结果,器件的发射极电阻分量减小,由此改进了性能。在图4的器件根据接下来描述的制造方法进行制造的情况下,实现发射极特性的进一步改进。
现在参考图5(A)到5(F)描述图4的双极晶体管的制造方法。
首先参考图5(A),在P型半导体衬底401中形成掩埋N+集电区402和N-集电区404。然后,在N-集电区404的表面内形成STI或LOCOS绝缘区410,并形成穿过N-集电区404的N+集电极槽405以接触N+集电区402。
参考图5(B),一个或多个绝缘层和/或多晶硅层420在N-集电区404上选择性被构图。层420的绝缘材料例子包括SiN、SiON和SiO2。然后,通过单晶Si或SiGe的外延生长形成基极层422。例如,在异质结器件的情况中,基极层422可为由Si籽晶、SiGe间隔层、掺杂SiGe层和Si帽层的堆叠组成的SiGe层。然后,第一和第二绝缘层424和425顺序形成在基极层422上。
接着,如图5(C)所示,发射极窗415形成为穿过绝缘层425和424以露出基极层422的表面部分。此时,通过经由发射极窗415的离子注入,可形成过量掺杂的N+集电区412。替代地,为避免离子注入损坏基极层422,在沉积基极层422之前,通过采用光致抗蚀剂掩膜图案能形成过量掺杂N+集电区412。无论哪种情况,形成发射极窗415。
接着,仍然参考图5(C),形成发射极电极层430和绝缘层432。如图所示,发射极电极层430填充发射极窗415从而接触基极层422的暴露表面区。
发射极电极层430可形成为Si、SiGe或其混合物的多晶和/或外延层。此外,发射极电极层430原位或通过离子注入进行N+掺杂,优选为具有梯度杂质浓度分布,其中发射极电极层430的上部具有比其下部更高的浓度。例如,上部的杂质浓度可为1×1019/cm3到1×1022/cm3的范围内,而下部的杂质浓度可为1×1018/cm3到1×1020/cm3的范围内。
接着,仍然参考图5(C),通过从发射极电极层430扩散杂质到基极层422的上部,可形成发射区414。扩散可在发射极电极层430的外延生长期间进行,或在形成发射极电极层430后的热处理工艺期间形成。替代地,在形成发射极电极层430之前,可通过离子注入形成发射区414。在异质结器件的情况中,其中基极层422为SiGe层,发射区422被形成在基极层422的Si帽层中或在基极层422的Si帽层和掺杂SiGe层中。
接着,参考图5(D),发射极电极层430和绝缘层432及425通过蚀刻或化学机械抛光被构图以限定出发射极电极430,该发射极电极430具有由绝缘层432的剩余部分覆盖的上表面。然后,在发射极电极430和绝缘层432和425的侧壁上形成绝缘侧壁垫片434。接着蚀刻绝缘层424,使得绝缘层425和侧壁垫片434下面的部分保留。同样,在形成垫片434前或后,基区(未示出)可通过P型杂质的离子注入选择性地形成在N-集电区中。
然后,参考图5(E),基极电极层436形成在图5(C)的结构上从而接触基极层422。基极电极层436可由多晶硅形成。
接下来参考图5(F),基极电极层通过蚀刻被构图以限定出基极电极436,并露出发射极电极430和N+集电极槽405。如图所示,在本实施例中,基极电极436的一部分延伸到发射极电极430上,并通过蚀刻后留下的绝缘层432与发射极电极430隔离。
然后,仍然参考图5(F),执行硅化工艺以分别在发射极电极430、基极电极436和集电极槽405上形成硅化物层438a、438b和438c。然后在所得结构上沉积绝缘层440,蚀刻接触孔以露出硅化物层438a、438b和438c。最后,如图所示,金属互连442a、442b和442c被填充到接触孔中。
与前一实施例相同,图5(A)到5(F)的方法的特征在于:在形成基极电极436之前形成发射极电极430。这使得发射极电极430的剖面高度减小,其依次缩短了发射极电极430内的电气路径。此外,由于发射极电极430更深地掩埋在绝缘层440内,在发射极电极430的上表面处,减少了暴露于接触孔蚀刻期间的等离子体。因此,减小了对于硅化物层438a的任何损坏。因此,减小了与互连442a的界面上的电阻,并增加了双极晶体管的电流增益和速度。
现在参考图6,其示出了本发明的另一实施例。本实施例与前面实施例的区别在于:基极和发射极电极的上表面是共面的。
图6中,相同的附图标记用于表示与结合图2所示和描述的相同元件。因此,为避免冗长,那些元件的详细说明这里不再重复。然而,如上所述,图6的实施例的特征在于发射极电极261和基极电极291的顶面共面。这种结构造成与前面实施例相同的优点。即,发射极电极261的电气路径较短,由此减小了发射极电阻。在图6的器件根据下面描述的制造方法进行制造的情况下,实现了进一步改进。
现在参考图7(A)和7(B)描述图6的晶体管的制造方法。
首先,得到先前所述图3(D)中示出的结构。然而,图3(D)的绝缘层271可被省略。然后,参考图7(A),将该结构进行平面化,例如通过化学机械抛光(chemical-mechanical polishing,CMP)工艺。平面化工艺连续进行,直到基极电极层291通过侧壁垫片280与发射极电极261电气隔离。结果是,基极电极层291和发射极电极261的表面共面。
然后,参考图7(B),基极电极层291被构图,并执行硅化工艺以分别在基极电极291和发射极电极261上形成硅化物层295和265。绝缘层330然后沉积在所得的结构上,接触孔被蚀刻以露出硅化物层295和265。最后,金属互连320和310被填充到接触孔中,如图所示。
与先前实施例相同,图7(A)到7(B)方法的特征在于:发射极电极261的剖面高度减小,并且在接触孔的蚀刻期间发射极电极261更少损坏性暴露于等离子体。本实施例的其他优点是工艺简化(如,绝缘层270可省略),以及从相邻电极之间的更少绝缘体得到的减小寄生电容。此外,由于CMP工艺,不必在形成基极电极层之前沉积发射电极层。例如,基极电极层可首先被沉积,将发射极窗形成在其中,并且绝缘侧壁垫片形成在发射极窗中。然后可将发射极电极层形成在发射极窗中和基极电极层上。所得的结构然后经历CMP工艺,直到基极电极层通过侧壁垫片与发射极电极层电气绝缘。另一种变形为同时沉积或生长发射极和基极电极材料。此时,用于隔离电极的绝缘材料可在形成电极材料之前或之后进行沉积。
在附图和说明书中,已经揭露了本发明的典型优选实施例,尽管特定例子已经提出,但它们仅用于一般和叙述性意义,并非用于限定的目的。因此可知道本发明的范围是由所附权利要求来解释,并非由示意性实施例解释。
Claims (45)
1.一种双极晶体管,包括:
具有第一导电型的集电区的衬底;
在所述集电区上水平延伸的第二导电型的基极层;
至少部分包含在所述基极层中的第一导电型的发射区;
面对该发射区的上表面的发射极电极;
面对该基极层的上表面的基极电极;
其中所述基极电极的至少一部分的垂直剖面等于或大于所述发射极电极的垂直剖面。
2.权利要求1的双极晶体管,进一步包括在所述基极电极和所述发射极电极的至少一个的顶面上的硅化物层。
3.权利要求1的双极晶体管,其中所述发射极电极包括多晶硅层。
4.权利要求1的双极晶体管,其中所述发射极电极包括外延层。
5.权利要求1的双极晶体管,其中所述基极电极的至少一部分的垂直剖面大于所述发射极电极的垂直剖面。
6.权利要求5的双极晶体管,其中在垂直方向上所述基极电极部分重叠所述发射极电极的上表面。
7.权利要求6的双极晶体管,进一步包括在所述基极电极和所述发射极电极的上表面之间水平插入的至少一个绝缘层。
8.权利要求5的双极晶体管,其中所述基极层为异质结基极层。
9.权利要求8的双极晶体管,其中所述基极层包括Si和SiGe层。
10.权利要求1的双极晶体管,其中在垂直方向上所述基极电极没有重叠所述发射极电极的上表面。
11.权利要求10的双极晶体管,其中所述基极电极的上表面和所述发射极电极的上表面共面。
12.权利要求11的双极晶体管,其中所述基极电极和所述发射极电极的上表面为化学机械抛光表面。
13.权利要求11的双极晶体管,其中所述基极层为异质结基极层。
14.权利要求13的双极晶体管,其中所述基极层包括Si和SiGe层。
15.一种双极晶体管,包括:
具有第一导电型的集电区的衬底;
在所述集电区上水平延伸的第二导电型的基极层;
至少部分包含在该基极层中的第一导电型的发射区;
面对该发射区的上表面的第一导电型的发射极电极;
面对该基极层的上表面的第二导电型的基极电极;
位于所述发射极电极和所述基极电极上的绝缘层;
垂直延伸通过该绝缘层到所述基极电极的上表面的第一金属接触部;以及
垂直延伸通过该绝缘层到所述发射极电极的上表面的第二金属接触部;
其中所述第二金属接触部穿过所述绝缘层的垂直长度等于或大于所述第一金属接触部穿过所述绝缘层的垂直长度。
16.权利要求15的双极晶体管,进一步包括在所述基极电极的上表面和所述第一金属接触部之间插入的第一硅化物层以及在所述发射极电极的上表面和所述第二金属接触部之间插入的第二硅化物层中的至少一个。
17.权利要求15的双极晶体管,其中该发射极电极包括多晶硅层。
18.权利要求15的双极晶体管,其中该发射极电极包括外延层。
19.权利要求15的双极晶体管,其中该基极层为异质结基极层。
20.权利要求19的双极晶体管,其中该基极层包括Si和SiGe层。
21.权利要求15的双极晶体管,其中所述第一金属接触部穿过所述绝缘层的垂直长度比所述第二金属接触部穿过所述绝缘层的垂直长度大。
22.一种制造双极晶体管的方法,包括:
在第二导电型的基极层的第一部分上形成第一导电型的发射极电极,其中该基极层位于所述第一导电型的集电区上;以及
形成至少部分在该基极层的所述第一部分内的第一导电型的发射区;
在该基极层的第二部分上形成第二导电型的基极电极;
其中该基极电极在形成所述发射极电极之后形成。
23.根据权利要求22的方法,其中所述发射区在所述发射极电极形成之前形成。
24.根据权利要求22的方法,其中所述发射区在所述发射极电极形成之后形成。
25.根据权利要求24的方法,其中所述发射区通过从所述发射极电极扩散杂质到所述基极层中而形成。
26.根据权利要求22的方法,其中所述发射极电极的形成包括多晶硅的沉积。
27.根据权利要求22的方法,其中所述发射极电极的形成包括从所述基极层的外延生长。
28.根据权利要求22的方法,其中所述发射极电极的形成包括:
在所述基极层上形成绝缘层;
在所述绝缘层中形成窗口以露出所述基极层的所述第一部分;
在所述绝缘层和所述窗口内的所述基极层的所述第一部分上形成所述第一导电型的导电层;以及
蚀刻该导电层以限定出所述发射极电极。
29.根据权利要求22的方法,其中所述基极电极的形成包括:
在所述基极层的所述第二部分和所述发射极电极上形成所述第二导电型的导电层,该导电层与所述发射极电极电气绝缘;以及
蚀刻所述基极电极位于所述发射极电极上的至少一部分。
30.根据权利要求29的方法,进一步包括在所述基极电极的所述被蚀刻部分内形成与所述基极电极电气绝缘的发射极接触部。
31.根据权利要求22的方法,其中所述发射极电极的形成包括:
在所述基极层上沉积第一绝缘层;
在所述第一绝缘层内形成窗口以露出该基极层的所述第一部分;
在所述第一绝缘层和该窗口内的所述基极层的所述第一部分上形成所述第一导电型的导电层;
在该导电层上形成第二绝缘层;以及
蚀刻该导电层和所述第二绝缘层以限定出所述发射极电极,其中所述发射极电极的上表面用所述第二绝缘层进行覆盖。
32.根据权利要求31的方法,进一步包括在所述发射极电极的侧壁上形成绝缘侧壁垫片。
33.根据权利要求32的方法,其中所述基极电极的形成包括:
在所述基极层的所述第二部分和所述发射极电极上形成所述第二导电型的第二导电层,该导电层通过所述侧壁垫片和所述第二绝缘层与所述发射极电极电气绝缘;
蚀刻所述第二导电层中的第二窗口以露出所述第二绝缘层的上表面,其中所述第二窗口对准在所述发射极电极上。
34.根据权利要求33的方法,进一步包括:
在所述第二导电层上和所述第二窗口内形成第三绝缘层;
蚀刻所述第二和第三绝缘层内的第三窗口以露出所述发射极电极的上表面;以及
在所述第三窗口内形成发射极接触部。
35.根据权利要求34的方法,其中所述第一窗口的宽度大于所述第二窗口的宽度,使得所述基极电极的一部分部分重叠所述发射极电极的上表面。
36.根据权利要求22的方法,进一步包括在所述基极电极上形成第一硅化物层并在所述发射极电极上形成第二硅化物层。
37.根据权利要求36的方法,进一步包括形成延伸通过绝缘层并接触所述第一硅化物层的第一金属接触部,以及形成延伸通过所述绝缘层并接触所述第二金属接触部的第二金属接触部。
38.根据权利要求37的方法,其中所述第二金属接触部穿过所述绝缘层的垂直长度等于或大于所述第一金属接触部穿过所述绝缘层的垂直长度。
39.一种形成双极晶体管的方法,包括:
形成至少部分在第二导电型的基极层的第一部分内的第一导电型的发射区,其中所述基极层位于所述第一导电型的集电区上;以及
在第二导电型的所述基极层的所述第一部分上形成第一导电型的发射极电极层;
在所述基极层的第二部分上形成所述第二导电型的基极电极层;以及
将所述发射极电极层和所述基极电极层进行平面化以形成具有共面表面的发射极电极和基极电极。
40.根据权利要求39的方法,其中该平面化包括使所述发射极电极层和所述基极电极层经历化学机械抛光。
41.根据权利要求39的方法,其中所述发射极电极层在所述基极电极层形成之前形成。
42.根据权利要求39的方法,其中所述发射极电极层在形成所述基极电极层之后形成。
43.根据权利要求39的方法,其中所述发射极电极层与所述基极电极层同时形成。
44.根据权利要求39的方法,进一步包括在所述基极电极上形成第一硅化物层,并在所述发射极电极上形成第二硅化物层。
45.根据权利要求39的方法,进一步包括形成延伸通过绝缘层并接触所述第一硅化物层的第一金属接触部,以及延伸通过所述绝缘层并接触所述第二金属接触部的第二金属接触部。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR38381/2003 | 2003-06-13 | ||
KR1020030038381A KR100546332B1 (ko) | 2003-06-13 | 2003-06-13 | 바이폴라 접합 트랜지스터 및 그 제조 방법 |
US10/837,609 US20040251515A1 (en) | 2003-06-13 | 2004-05-04 | Bipolar junction transistors and methods of manufacturing the same |
US10/837,609 | 2004-05-04 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1585135A true CN1585135A (zh) | 2005-02-23 |
Family
ID=33422296
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 200410064035 Pending CN1585135A (zh) | 2003-06-13 | 2004-06-14 | 双极晶体管及其制造方法 |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP1489662A3 (zh) |
CN (1) | CN1585135A (zh) |
TW (1) | TWI241025B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7005359B2 (en) * | 2003-11-17 | 2006-02-28 | Intel Corporation | Bipolar junction transistor with improved extrinsic base region and method of fabrication |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5296391A (en) * | 1982-03-24 | 1994-03-22 | Nec Corporation | Method of manufacturing a bipolar transistor having thin base region |
US5024971A (en) * | 1990-08-20 | 1991-06-18 | Motorola, Inc. | Method for patterning submicron openings using an image reversal layer of material |
JP2551353B2 (ja) * | 1993-10-07 | 1996-11-06 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5581115A (en) * | 1994-10-07 | 1996-12-03 | National Semiconductor Corporation | Bipolar transistors using isolated selective doping to improve performance characteristics |
US5516710A (en) * | 1994-11-10 | 1996-05-14 | Northern Telecom Limited | Method of forming a transistor |
JPH11330088A (ja) * | 1998-05-15 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
JP2000150533A (ja) * | 1998-11-18 | 2000-05-30 | Nec Corp | 半導体装置及びその製造方法 |
FR2800197B1 (fr) * | 1999-10-25 | 2003-02-07 | St Microelectronics Sa | Procede de definition de deux zones autoalignees a la surface superieure d'un substrat |
JP4932981B2 (ja) * | 2000-01-11 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | バイポーラトランジスタおよびその製造方法 |
US6617220B2 (en) * | 2001-03-16 | 2003-09-09 | International Business Machines Corporation | Method for fabricating an epitaxial base bipolar transistor with raised extrinsic base |
US6936519B2 (en) * | 2002-08-19 | 2005-08-30 | Chartered Semiconductor Manufacturing, Ltd. | Double polysilicon bipolar transistor and method of manufacture therefor |
-
2004
- 2004-06-09 TW TW93116511A patent/TWI241025B/zh not_active IP Right Cessation
- 2004-06-14 EP EP04253545A patent/EP1489662A3/en not_active Withdrawn
- 2004-06-14 CN CN 200410064035 patent/CN1585135A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
EP1489662A2 (en) | 2004-12-22 |
TWI241025B (en) | 2005-10-01 |
TW200501418A (en) | 2005-01-01 |
EP1489662A3 (en) | 2005-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |