JP2000150533A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000150533A JP2000150533A JP10328608A JP32860898A JP2000150533A JP 2000150533 A JP2000150533 A JP 2000150533A JP 10328608 A JP10328608 A JP 10328608A JP 32860898 A JP32860898 A JP 32860898A JP 2000150533 A JP2000150533 A JP 2000150533A
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- polysilicon film
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Abstract
(57)【要約】
【課題】 エミッタ・ベースコンタクトとコレクタコン
タクトが２回のフォトリソグラフィー工程で形成されて
いたため、目ズレによるマージンを考慮する必要があ
り、微細化の障害となっていた。 【解決手段】 エミッタ・ベースコンタクトの直下は高
融点金属サリサイド膜を形成し、コレクタコンタクト
は、埋込層まで達している。ベース引き出しポリシリコ
ン膜上に高融点金属サリサイド膜を形成しているため、
層抵抗が１／１０以下となり、また１回のフォトリソグ
ラフィー工程で全コンタクトホールを形成することがで
き、半導体装置の微細化が可能となる。
タクトが２回のフォトリソグラフィー工程で形成されて
いたため、目ズレによるマージンを考慮する必要があ
り、微細化の障害となっていた。 【解決手段】 エミッタ・ベースコンタクトの直下は高
融点金属サリサイド膜を形成し、コレクタコンタクト
は、埋込層まで達している。ベース引き出しポリシリコ
ン膜上に高融点金属サリサイド膜を形成しているため、
層抵抗が１／１０以下となり、また１回のフォトリソグ
ラフィー工程で全コンタクトホールを形成することがで
き、半導体装置の微細化が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ・トラ
ンジスタを有する集積回路からなる半導体装置及びその
製造方法に関する。
ンジスタを有する集積回路からなる半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタを有する集積
回路からなる半導体装置においては、高速動作を可能と
するため、従来から、各種寄生抵抗を低減する努力が続
けられており、その中でも、コレクタ抵抗を低減するた
めの工夫がなされてきた。例えば、特開平６−２９５９
１７号公報にその技術が紹介されている。
回路からなる半導体装置においては、高速動作を可能と
するため、従来から、各種寄生抵抗を低減する努力が続
けられており、その中でも、コレクタ抵抗を低減するた
めの工夫がなされてきた。例えば、特開平６−２９５９
１７号公報にその技術が紹介されている。
【０００３】この従来技術による半導体装置及び製造方
法を、図面を用いて説明する。
法を、図面を用いて説明する。
【０００４】まず、図６に従来の半導体装置を示す。Ｐ
型シリコン基板１０１上にＮ型埋込層１０２及びエピタ
キシャル層１０３が形成され、第１の酸化膜１０６が埋
設された絶縁分離用の溝１０４及びリーク防止用のチャ
ンネルストッパー１０５が形成されている。
型シリコン基板１０１上にＮ型埋込層１０２及びエピタ
キシャル層１０３が形成され、第１の酸化膜１０６が埋
設された絶縁分離用の溝１０４及びリーク防止用のチャ
ンネルストッパー１０５が形成されている。
【０００５】さらに基板１０１上に第２の酸化膜１１
０、第３の酸化膜１１が形成され、開口部が設けられ、
この開口部に第１のＰ型ポリシリコン膜１１２が形成さ
れ、さらにこの第１のポリシリコン膜に第２の開口部が
設けられ、第４の酸化膜１１３及びサイドウォール１１
５で絶縁分離された第２のＮ型ポリシリコン膜１１６が
形成されている。
０、第３の酸化膜１１が形成され、開口部が設けられ、
この開口部に第１のＰ型ポリシリコン膜１１２が形成さ
れ、さらにこの第１のポリシリコン膜に第２の開口部が
設けられ、第４の酸化膜１１３及びサイドウォール１１
５で絶縁分離された第２のＮ型ポリシリコン膜１１６が
形成されている。
【０００６】また第１のＰ型ポリシリコン膜１１２を拡
散源として外部ベース層（符号省略）が形成されてお
り、第２のＮ型ポリシリコン膜１１６を拡散源として、
エミッタ領域１０８が形成されており、外部ベース層と
エミッタ領域１０８の間にベース領域１０７が形成され
ている。
散源として外部ベース層（符号省略）が形成されてお
り、第２のＮ型ポリシリコン膜１１６を拡散源として、
エミッタ領域１０８が形成されており、外部ベース層と
エミッタ領域１０８の間にベース領域１０７が形成され
ている。
【０００７】さらに、第５の酸化膜１１７が形成されて
おり、配線接続用の第１，２、３のコンタクトホール１
２９、１３２、１３５が形成されており、コレクタ接続
用のコンタクトホールのみ、前記埋込層１０２に到達し
ている。
おり、配線接続用の第１，２、３のコンタクトホール１
２９、１３２、１３５が形成されており、コレクタ接続
用のコンタクトホールのみ、前記埋込層１０２に到達し
ている。
【０００８】前記コンタクトホールは、タングステン１
２８、１３１、１３４が埋設されており、その上にアル
ミニウム電極１３０、１３３、１３６が形成されている
構造を有している。
２８、１３１、１３４が埋設されており、その上にアル
ミニウム電極１３０、１３３、１３６が形成されている
構造を有している。
【０００９】この従来技術による半導体装置は、埋込層
と金属膜が直接に接続されているので、コレクタ抵抗が
低いという特長を有している。
と金属膜が直接に接続されているので、コレクタ抵抗が
低いという特長を有している。
【００１０】図６に示した従来の半導体装置の製造方法
を図７〜図１２にしたがって説明する。
を図７〜図１２にしたがって説明する。
【００１１】図７において、半導体基板１０１上に例え
ばＡｓイオンを１Ｅ１５〜１Ｅ１６／ｃｍ2程度注入
し、高温アニールによりＮ型埋込層１０２を形成し、さ
らにその上にエピタキシャル成長によりＮ型エピタキシ
ャル層１０３を順次形成する。次にエピタキシャル層１
０３層上に第２の酸化膜１１０を形成した後、溝１０４
を形成し、溝部底部にＢイオンを注入し、チャンネルス
トッパー層１０５を形成後、第１の酸化膜１０６を埋設
する。
ばＡｓイオンを１Ｅ１５〜１Ｅ１６／ｃｍ2程度注入
し、高温アニールによりＮ型埋込層１０２を形成し、さ
らにその上にエピタキシャル成長によりＮ型エピタキシ
ャル層１０３を順次形成する。次にエピタキシャル層１
０３層上に第２の酸化膜１１０を形成した後、溝１０４
を形成し、溝部底部にＢイオンを注入し、チャンネルス
トッパー層１０５を形成後、第１の酸化膜１０６を埋設
する。
【００１２】次に第２の酸化膜１１０上に第３の酸化膜
１１１を成長し、所定の開口部を設け、エピタキシャル
層を露出させる。次に、第１のポリシリコン膜１１２を
成長し、所定のパターンにエッチングした後、フォトレ
ジスト１２５をマスクとして、第１のポリシリコン膜１
１２だけにＢイオンを注入し、Ｐ型ポリシリコン膜を形
成する。
１１１を成長し、所定の開口部を設け、エピタキシャル
層を露出させる。次に、第１のポリシリコン膜１１２を
成長し、所定のパターンにエッチングした後、フォトレ
ジスト１２５をマスクとして、第１のポリシリコン膜１
１２だけにＢイオンを注入し、Ｐ型ポリシリコン膜を形
成する。
【００１３】ついで、図８に示すように、図７のフォト
レジスト１２５を除去後、その上に第４の酸化膜１１３
を堆積させる。
レジスト１２５を除去後、その上に第４の酸化膜１１３
を堆積させる。
【００１４】そして図示しないフォトレジストをマスク
として、第１のポリシリコン膜の所定の位置をエピタキ
シャル層１０３が露出させるまで、第４の酸化膜１１３
及び第１のポリシリコン膜１１２をエッチングし開口部
を形成する。次に開口部のエピタキシャル層１０３及び
第１のポリシリコン膜１１２を酸化し酸化膜（番号省
略）を形成した後Ｂイオンを注入することにより、ベー
ス領域１０７を形成する。
として、第１のポリシリコン膜の所定の位置をエピタキ
シャル層１０３が露出させるまで、第４の酸化膜１１３
及び第１のポリシリコン膜１１２をエッチングし開口部
を形成する。次に開口部のエピタキシャル層１０３及び
第１のポリシリコン膜１１２を酸化し酸化膜（番号省
略）を形成した後Ｂイオンを注入することにより、ベー
ス領域１０７を形成する。
【００１５】図８から、図示しない酸化膜を堆積させ、
異方性エッチングにより、前記開口部側壁にサイドウォ
ール１１５を形成し、同時にベース領域１０７を露出さ
せる（図９）。
異方性エッチングにより、前記開口部側壁にサイドウォ
ール１１５を形成し、同時にベース領域１０７を露出さ
せる（図９）。
【００１６】第２のポリシリコン膜１１６形成後Ａｓイ
オンを５Ｅ１５〜２Ｅ１６注入し、Ｎ型ポリシリコン膜
を形成した後、所定のパターンを形成するためマスクと
なるフォトレジスト１２７を形成する（図１０）。
オンを５Ｅ１５〜２Ｅ１６注入し、Ｎ型ポリシリコン膜
を形成した後、所定のパターンを形成するためマスクと
なるフォトレジスト１２７を形成する（図１０）。
【００１７】図１０から、エッチングにより、所定のパ
ターンが形成された後、フォトレジスト１２７を除去
し、第５の酸化膜１１７を堆積する。次にアニールを行
い、それぞれポリシリコン膜を拡散源として、エミッタ
領域１０８及び外部ベース層（番号省略）を形成した
後、研磨による平坦化を行う。次にエミッタ部とベース
部のみ開口されたフォトレジスト１３７を形成し、エッ
チングを行いコンタクトホールを形成する（図１１）。
ターンが形成された後、フォトレジスト１２７を除去
し、第５の酸化膜１１７を堆積する。次にアニールを行
い、それぞれポリシリコン膜を拡散源として、エミッタ
領域１０８及び外部ベース層（番号省略）を形成した
後、研磨による平坦化を行う。次にエミッタ部とベース
部のみ開口されたフォトレジスト１３７を形成し、エッ
チングを行いコンタクトホールを形成する（図１１）。
【００１８】図１１から、フォトレジスト１３７を除去
し、新たにコレクタ部のみ開口されたフォトレジスト１
３８を形成し、エッチングを行い埋込層１０２にまで達
するコンタクトホールを形成する（図１２）。
し、新たにコレクタ部のみ開口されたフォトレジスト１
３８を形成し、エッチングを行い埋込層１０２にまで達
するコンタクトホールを形成する（図１２）。
【００１９】その後、コンタクトホールにタングステン
の埋設を行い、アルミニウム電極を形成すると図６の半
導体装置が形成される。
の埋設を行い、アルミニウム電極を形成すると図６の半
導体装置が形成される。
【００２０】
【発明が解決しようとする課題】上に述べた従来の技術
では、エミッタ・ベースコンタクトとコレクタコンタク
トが２回のフォトリソグラフィー工程で形成されていた
ため、目ズレによるマージンを考慮する必要があり、微
細化の障害となっていた。
では、エミッタ・ベースコンタクトとコレクタコンタク
トが２回のフォトリソグラフィー工程で形成されていた
ため、目ズレによるマージンを考慮する必要があり、微
細化の障害となっていた。
【００２１】本発明は、前述のような従来技術の欠点を
解消することを目的とする。
解消することを目的とする。
【００２２】
【課題を解決するための手段】本発明の半導体装置は、
Ｐ型シリコン基板上に設けられたＮ型埋込層及びエピタ
キシャル層と、第１の絶縁膜が埋設された絶縁分離用領
域と、第２の絶縁膜及び第３の絶縁膜と、これらの膜を
貫通して設けられた開口部に形成された第１のＰ型ポリ
シリコン膜と、第１のポリシリコン膜１２に設けられた
第２の開口部内に形成され、第４の絶縁膜及びサイドウ
ォールで絶縁分離された第２のＮ型ポリシリコン膜と、
第１のＰ型ポリシリコン膜を拡散源として形成された外
部ベース層と、第２のＮ型ポリシリコン膜を拡散源とし
て形成されたエミッタ領域と、外部ベース層とエミッタ
領域の間に形成されたベース領域と、前記第１のＰ型ポ
リシリコン膜の所定部位及び前記第２のＮ型ポリシリコ
ン膜上に形成された高融点金属サリサイド膜と、第４の
絶縁膜上に形成された第５の絶縁膜と、前記第５の絶縁
膜を貫通して形成された配線接続用のコンタクトホール
と、前記第５の絶縁膜を貫通して形成されたエミッタ、
ベース及びコレクタコンタクトホールと、を備え、前記
エミッタ、ベースコンタクトホールは前記高融点金属サ
リサイド膜に接続され、かつ前記コレクタ接続用のコン
タクトホールは、前記埋込層に到達していることを特徴
とする。
Ｐ型シリコン基板上に設けられたＮ型埋込層及びエピタ
キシャル層と、第１の絶縁膜が埋設された絶縁分離用領
域と、第２の絶縁膜及び第３の絶縁膜と、これらの膜を
貫通して設けられた開口部に形成された第１のＰ型ポリ
シリコン膜と、第１のポリシリコン膜１２に設けられた
第２の開口部内に形成され、第４の絶縁膜及びサイドウ
ォールで絶縁分離された第２のＮ型ポリシリコン膜と、
第１のＰ型ポリシリコン膜を拡散源として形成された外
部ベース層と、第２のＮ型ポリシリコン膜を拡散源とし
て形成されたエミッタ領域と、外部ベース層とエミッタ
領域の間に形成されたベース領域と、前記第１のＰ型ポ
リシリコン膜の所定部位及び前記第２のＮ型ポリシリコ
ン膜上に形成された高融点金属サリサイド膜と、第４の
絶縁膜上に形成された第５の絶縁膜と、前記第５の絶縁
膜を貫通して形成された配線接続用のコンタクトホール
と、前記第５の絶縁膜を貫通して形成されたエミッタ、
ベース及びコレクタコンタクトホールと、を備え、前記
エミッタ、ベースコンタクトホールは前記高融点金属サ
リサイド膜に接続され、かつ前記コレクタ接続用のコン
タクトホールは、前記埋込層に到達していることを特徴
とする。
【００２３】さらに本発明は、このような構成の半導体
装置を製造する方法を提供する。本発明の方法は、半導
体基板上にＮ型埋込層を形成し、その上にＮ型エピタキ
シャル層形成する工程と、前記エピタキシャル層上に第
１の絶縁膜を埋設し絶縁領域を形成し第２の絶縁膜を成
長する工程と、前記第２の絶縁膜上に第３の絶縁膜を成
長し、所定の開口部を設けて前記エピタキシャル層を露
出させ、所定のパターンに加工された第１のＰ型ポリシ
リコン膜を形成する工程と、前記第３の絶縁膜上に第４
の絶縁膜を堆積させる工程と、前記第１のポリシリコン
膜の所定の位置に、前記エピタキシャル層が露出される
ように開口部を形成する工程と、前記開口部のエピタキ
シャル層及び第１のポリシリコン膜を酸化して酸化膜を
形成した後、ベース領域を形成する工程と、前記開口部
側壁にサイドウォールを形成し、同時に前記ベース領域
を露出させる工程と、所定のパターンに加工された第２
のＮ型ポリシリコン膜を形成する工程と、新規にフォト
レジストをマスクとして、前記第１のＰ型ポリシリコン
膜に開口部を設ける工程と、前記第１のＰ型ポリシリコ
ン膜上の開口部および前記第２のＮ型ポリシリコン膜上
に高融点金属サリサイド膜を形成する工程と、前記第４
の酸化膜及び前記高融点金属サリサイド膜上に第５の酸
化膜を堆積した後、アニールを行い、それぞれポリシリ
コン膜を拡散源として、エミッタ領域及び外部ベース層
を形成した後、平坦化を行う工程と、エミッタ部、ベー
ス部、コレクタ部が開口されたフォトレジストを形成
し、エッチングを行いコレクタ部のみ埋込層に到達する
コンタクトホールを形成する工程と、を備える。
装置を製造する方法を提供する。本発明の方法は、半導
体基板上にＮ型埋込層を形成し、その上にＮ型エピタキ
シャル層形成する工程と、前記エピタキシャル層上に第
１の絶縁膜を埋設し絶縁領域を形成し第２の絶縁膜を成
長する工程と、前記第２の絶縁膜上に第３の絶縁膜を成
長し、所定の開口部を設けて前記エピタキシャル層を露
出させ、所定のパターンに加工された第１のＰ型ポリシ
リコン膜を形成する工程と、前記第３の絶縁膜上に第４
の絶縁膜を堆積させる工程と、前記第１のポリシリコン
膜の所定の位置に、前記エピタキシャル層が露出される
ように開口部を形成する工程と、前記開口部のエピタキ
シャル層及び第１のポリシリコン膜を酸化して酸化膜を
形成した後、ベース領域を形成する工程と、前記開口部
側壁にサイドウォールを形成し、同時に前記ベース領域
を露出させる工程と、所定のパターンに加工された第２
のＮ型ポリシリコン膜を形成する工程と、新規にフォト
レジストをマスクとして、前記第１のＰ型ポリシリコン
膜に開口部を設ける工程と、前記第１のＰ型ポリシリコ
ン膜上の開口部および前記第２のＮ型ポリシリコン膜上
に高融点金属サリサイド膜を形成する工程と、前記第４
の酸化膜及び前記高融点金属サリサイド膜上に第５の酸
化膜を堆積した後、アニールを行い、それぞれポリシリ
コン膜を拡散源として、エミッタ領域及び外部ベース層
を形成した後、平坦化を行う工程と、エミッタ部、ベー
ス部、コレクタ部が開口されたフォトレジストを形成
し、エッチングを行いコレクタ部のみ埋込層に到達する
コンタクトホールを形成する工程と、を備える。
【００２４】すなわち本発明の特徴は、バイポーラ・ト
ランジスタを有する集積回路からなる半導体装置におい
て、コレクタ抵抗の低減のみならず、ベース寄生抵抗の
低減を図るものである。
ランジスタを有する集積回路からなる半導体装置におい
て、コレクタ抵抗の低減のみならず、ベース寄生抵抗の
低減を図るものである。
【００２５】すなわち本発明の半導体装置は、エミッタ
・ベースコンタクトの直下は高融点メタルサリサイド膜
が形成されており、コレクタコンタクトは、埋込層まで
達している点に特徴がある。
・ベースコンタクトの直下は高融点メタルサリサイド膜
が形成されており、コレクタコンタクトは、埋込層まで
達している点に特徴がある。
【００２６】さらに、ベース引き出しポリシリコン膜上
に高融点金属サリサイド膜を形成しているため、層抵抗
が１／１０以下となり、ベース寄生抵抗を小さくするこ
とができる。また、シリコンと高融点金属サリサイド膜
とのエッチング選択比を大きくとることにより、１回の
フォトリソグラフィー工程で全コンタクトホールを形成
することができ、微細化が可能となる。
に高融点金属サリサイド膜を形成しているため、層抵抗
が１／１０以下となり、ベース寄生抵抗を小さくするこ
とができる。また、シリコンと高融点金属サリサイド膜
とのエッチング選択比を大きくとることにより、１回の
フォトリソグラフィー工程で全コンタクトホールを形成
することができ、微細化が可能となる。
【００２７】
【発明の実施の形態】図１は、本発明の半導体装置の一
例を示す断面図であり、図２〜図５は、図１の半導体装
置を製造する工程を示している。
例を示す断面図であり、図２〜図５は、図１の半導体装
置を製造する工程を示している。
【００２８】図１において、Ｐ型シリコン基板１上に、
Ｎ型埋込層２及びエピタキシャル層３が形成され、第１
の酸化膜６が埋設された絶縁分離用の溝４及びリーク防
止用のチャンネルストッパー５が形成されている。また
基板１上には、第２の酸化膜１０及び第３の酸化膜１１
が形成され、これらの膜を貫通して設けられた開口部
に、第１のＰ型ポリシリコン膜１２が形成されている。
さらに第１のポリシリコン膜１２に第２の開口部が設け
られ、この開口部内に、第４の酸化膜１３及びサイドウ
ォール１５で絶縁分離された第２のＮ型ポリシリコン膜
１６が形成されている。
Ｎ型埋込層２及びエピタキシャル層３が形成され、第１
の酸化膜６が埋設された絶縁分離用の溝４及びリーク防
止用のチャンネルストッパー５が形成されている。また
基板１上には、第２の酸化膜１０及び第３の酸化膜１１
が形成され、これらの膜を貫通して設けられた開口部
に、第１のＰ型ポリシリコン膜１２が形成されている。
さらに第１のポリシリコン膜１２に第２の開口部が設け
られ、この開口部内に、第４の酸化膜１３及びサイドウ
ォール１５で絶縁分離された第２のＮ型ポリシリコン膜
１６が形成されている。
【００２９】さらに、第１のＰ型ポリシリコン膜１２を
拡散源として、外部ベース層（番号省略）が形成されて
おり、第２のＮ型ポリシリコン膜１６を拡散源として、
エミッタ領域８が形成されており、外部ベース層とエミ
ッタ領域８の間にベース領域７が形成されている。前記
第１のＰ型ポリシリコン膜１２の所定部位及び第２のＮ
型ポリシリコン膜１６上には高融点金属サリサイド膜、
例えばチタンサリサイド膜２７が形成されている。
拡散源として、外部ベース層（番号省略）が形成されて
おり、第２のＮ型ポリシリコン膜１６を拡散源として、
エミッタ領域８が形成されており、外部ベース層とエミ
ッタ領域８の間にベース領域７が形成されている。前記
第１のＰ型ポリシリコン膜１２の所定部位及び第２のＮ
型ポリシリコン膜１６上には高融点金属サリサイド膜、
例えばチタンサリサイド膜２７が形成されている。
【００３０】また第４の酸化膜１３上に第５の酸化膜１
７が形成されており、この第５の酸化膜１７を貫通し
て、配線接続用のコンタクトホール２９、３０、３１が
形成されている。
７が形成されており、この第５の酸化膜１７を貫通し
て、配線接続用のコンタクトホール２９、３０、３１が
形成されている。
【００３１】さらに、第５の酸化膜１７を貫通してエミ
ッタ及びコレクタコンタクトホールが形成され、エミッ
タコンタクトホールはチタンサリサイド膜２７に接続し
ており、コレクタ接続用のコンタクトホールは、前記埋
込層２に到達している。そして前記コンタクトホールに
はタングステン２８が埋設されており、その上にアルミ
ニウム電極３２が形成されている。
ッタ及びコレクタコンタクトホールが形成され、エミッ
タコンタクトホールはチタンサリサイド膜２７に接続し
ており、コレクタ接続用のコンタクトホールは、前記埋
込層２に到達している。そして前記コンタクトホールに
はタングステン２８が埋設されており、その上にアルミ
ニウム電極３２が形成されている。
【００３２】つぎに、図１に示した半導体装置を製造す
る方法を説明する。本発明の製造方法において、前述の
従来技術に示した工程のうち、図７から図１０までの工
程は同様に行われるので、その説明を省略し、その後の
工程について図２〜図５を参照して設目視する。
る方法を説明する。本発明の製造方法において、前述の
従来技術に示した工程のうち、図７から図１０までの工
程は同様に行われるので、その説明を省略し、その後の
工程について図２〜図５を参照して設目視する。
【００３３】すなわち、図１０の工程を経た後、図２に
示すように、第２のポリシリコン膜１６を所定のパター
ンにエッチングを行った後、フォトレジストを除去し、
新規にフォトレジスト２０をマスクとして、第１のＰ型
ポリシリコン膜１２に開口部を設ける。
示すように、第２のポリシリコン膜１６を所定のパター
ンにエッチングを行った後、フォトレジストを除去し、
新規にフォトレジスト２０をマスクとして、第１のＰ型
ポリシリコン膜１２に開口部を設ける。
【００３４】つぎに図３に示すように、第１のＰ型ポリ
シリコン膜１２上に開口部を設け、第２のＮ型ポリシリ
コン膜１６上にチタンサリサイド膜２７を形成する。
シリコン膜１２上に開口部を設け、第２のＮ型ポリシリ
コン膜１６上にチタンサリサイド膜２７を形成する。
【００３５】図３の工程に続いて、図４に示すように、
第５の酸化膜１７を堆積し、次にアニールを行い、それ
ぞれポリシリコン膜を拡散源として、エミッタ領域８及
び外部ベース層（番号省略）を形成した後、研磨による
平坦化を行う。次にエミッタ部、ベース部、コレクタ部
が開口されたフォトレジスト（図示せず）を形成し、エ
ッチングを行いコンタクトホールを形成する。
第５の酸化膜１７を堆積し、次にアニールを行い、それ
ぞれポリシリコン膜を拡散源として、エミッタ領域８及
び外部ベース層（番号省略）を形成した後、研磨による
平坦化を行う。次にエミッタ部、ベース部、コレクタ部
が開口されたフォトレジスト（図示せず）を形成し、エ
ッチングを行いコンタクトホールを形成する。
【００３６】この時、シリコンのエッチングレートをチ
タンサリサイドのエッチングレートより大きく設定する
ことにより、コレクタ部のみ、Ｎ型埋込層２に到達す
る。
タンサリサイドのエッチングレートより大きく設定する
ことにより、コレクタ部のみ、Ｎ型埋込層２に到達す
る。
【００３７】つぎに図５に示すように、コンタクト開口
後、タングステンを成長し、エッチバックによりコンタ
クト部のみタングステン３１を埋設する。
後、タングステンを成長し、エッチバックによりコンタ
クト部のみタングステン３１を埋設する。
【００３８】その後、図１に示したようなアルミニウム
電極３２を形成すると、本発明の半導体装置が形成され
る。
電極３２を形成すると、本発明の半導体装置が形成され
る。
【００３９】なお、上記の実施の形態では、チタンサリ
サイド膜を例として挙げたが、コバルトサリサイド、モ
リブデンサリサイド等の高融点金属サリサイド膜であれ
ば、同様の効果を得ることが出来る。
サイド膜を例として挙げたが、コバルトサリサイド、モ
リブデンサリサイド等の高融点金属サリサイド膜であれ
ば、同様の効果を得ることが出来る。
【００４０】
【発明の効果】以上に説明したように本発明の半導体装
置においては、ベース引き出しポリシリコン膜上に高融
点金属サリサイド膜が形成されているので、層抵抗が１
／１０以下となり、コレクタ抵抗の低減のみならず、ベ
ース寄生抵抗も低減される。
置においては、ベース引き出しポリシリコン膜上に高融
点金属サリサイド膜が形成されているので、層抵抗が１
／１０以下となり、コレクタ抵抗の低減のみならず、ベ
ース寄生抵抗も低減される。
【００４１】また、シリコンとチタンサリサイドとのエ
ッチング選択比を大きくとることにより１フォトリソグ
ラフィー工程で、全コンタクトホールを形成することが
できるため、従来技術のように、コレクタコンタクトと
エミッタコンタクトの間に目ズレマージンを取る必要が
なくなる。そのため、そのマージンの分だけ、電極ピッ
チを縮小することができ、トランジスタの電極ピッチを
縮小するいわゆる微細化が容易になる。
ッチング選択比を大きくとることにより１フォトリソグ
ラフィー工程で、全コンタクトホールを形成することが
できるため、従来技術のように、コレクタコンタクトと
エミッタコンタクトの間に目ズレマージンを取る必要が
なくなる。そのため、そのマージンの分だけ、電極ピッ
チを縮小することができ、トランジスタの電極ピッチを
縮小するいわゆる微細化が容易になる。
【図１】本発明の一実施の形態の半導体装置を示す縦断
面図。
面図。
【図２】図１に示した半導体装置を製造する工程を示す
工程断面図。
工程断面図。
【図３】図２に示した工程に続く工程を示す工程断面
図。
図。
【図４】図３に示した工程に続く工程を示す工程断面
図。
図。
【図５】図４に示した工程に続く工程を示す工程断面
図。
図。
【図６】従来の半導体装置を示す縦断面図。
【図７】図６に示した半導体装置を製造する工程を示す
工程断面図。
工程断面図。
【図８】図７に示した工程に続く工程を示す工程断面
図。
図。
【図９】図８に示した工程に続く工程を示す工程断面
図。
図。
【図１０】図９に示した工程に続く工程を示す工程断面
図。
図。
【図１１】図１０に示した工程に続く工程を示す工程断
面図。
面図。
【図１２】図１１に示した工程に続く工程を示す工程断
面図。
面図。
１ Ｐ型シリコン基板 ２ Ｎ型埋込層 ３ エピタキシャル層 ４ 溝 ５ チャンネルストッパー ６ 第１の酸化膜 ７ ベース領域 ８ エミッタ領域 １０ 第２の酸化膜 １１ 第３の酸化膜 １２ 第１のポリシリコン膜 １３ 第４の酸化膜 １５ サイドウォール １６ 第２のポリシリコン膜 １７ 第５の酸化膜 ２７ チタンサリサイド膜 ２８ タングステン膜 ２９ ベースコンタクトホール ３０ エミッタコンタクトホール ３１ コレクタコンタクトホール ３２ アルミニウム膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB18 CC01 DD04 DD05 DD06 GG15 HH16 5F003 BA27 BB01 BB07 BB90 BC08 BE07 BH06 BH07 BH08 BH18 BM01 BP03 BP04 BP06 BP21 BP31 BP41 BP48 BP93 BP96 BS03 BS06 5F033 HH08 JJ19 KK01 KK04 KK26 LL01 MM07 MM09 MM15 NN08 PP09 QQ09 QQ16 QQ35 QQ39 QQ46 QQ59 QQ65 QQ68 QQ80 RR04 TT01 TT07 XX08 XX33
Claims (2)
- 【請求項１】 Ｐ型シリコン基板上に設けられたＮ型埋
込層及びエピタキシャル層と、第１の絶縁膜が埋設され
た絶縁分離用領域と、第２の絶縁膜及び第３の絶縁膜
と、これらの膜を貫通して設けられた開口部に形成され
た第１のＰ型ポリシリコン膜と、第１のポリシリコン膜
１２に設けられた第２の開口部内に形成され、第４の絶
縁膜及びサイドウォールで絶縁分離された第２のＮ型ポ
リシリコン膜と、第１のＰ型ポリシリコン膜を拡散源と
して形成された外部ベース層と、第２のＮ型ポリシリコ
ン膜を拡散源として形成されたエミッタ領域と、外部ベ
ース層とエミッタ領域の間に形成されたベース領域と、
前記第１のＰ型ポリシリコン膜の所定部位及び前記第２
のＮ型ポリシリコン膜上に形成された高融点金属サリサ
イド膜と、第４の絶縁膜上に形成された第５の絶縁膜
と、前記第５の絶縁膜を貫通して形成された配線接続用
のコンタクトホールと、前記第５の絶縁膜を貫通して形
成されたエミッタ、ベース及びコレクタコンタクトホー
ルと、を備え、 前記エミッタ、ベースコンタクトホールは前記高融点金
属サリサイド膜に接続され、かつ前記コレクタ接続用の
コンタクトホールは、前記埋込層に到達していることを
特徴とする半導体装置。 - 【請求項２】半導体基板上にＮ型埋込層を形成し、その
上にＮ型エピタキシャル層形成する工程と、 前記エピタキシャル層上に第１の絶縁膜を埋設し絶縁領
域を形成し第２の絶縁膜を成長する工程と、 前記第２の絶縁膜上に第３の絶縁膜を成長し、所定の開
口部を設けて前記エピタキシャル層を露出させ、所定の
パターンに加工された第１のＰ型ポリシリコン膜を形成
する工程と、 前記第３の絶縁膜上に第４の絶縁膜を堆積させる工程
と、 前記第１のポリシリコン膜の所定の位置に、前記エピタ
キシャル層が露出されるように開口部を形成する工程
と、 前記開口部のエピタキシャル層及び第１のポリシリコン
膜を酸化して酸化膜を形成した後、ベース領域を形成す
る工程と、 前記開口部側壁にサイドウォールを形成し、同時に前記
ベース領域を露出させる工程と、 所定のパターンに加工された第２のＮ型ポリシリコン膜
を形成する工程と、 新規にフォトレジストをマスクとして、前記第１のＰ型
ポリシリコン膜に開口部を設ける工程と、 前記第１のＰ型ポリシリコン膜上の開口部および前記第
２のＮ型ポリシリコン膜上に高融点金属サリサイド膜を
形成する工程と、 前記第４の酸化膜及び前記高融点金属サリサイド膜上に
第５の酸化膜を堆積した後、アニールを行い、それぞれ
ポリシリコン膜を拡散源として、エミッタ領域及び外部
ベース層を形成した後、平坦化を行う工程と、 エミッタ部、ベース部、コレクタ部が開口されたフォト
レジストを形成し、エッチングを行いコレクタ部のみ埋
込層に到達するコンタクトホールを形成する工程と、を
備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328608A JP2000150533A (ja) | 1998-11-18 | 1998-11-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10328608A JP2000150533A (ja) | 1998-11-18 | 1998-11-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000150533A true JP2000150533A (ja) | 2000-05-30 |
Family
ID=18212182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10328608A Pending JP2000150533A (ja) | 1998-11-18 | 1998-11-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000150533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1489662A2 (en) * | 2003-06-13 | 2004-12-22 | Samsung Electronics Co., Ltd. | Bipolar junction transistor and method of manufacturing the same |
-
1998
- 1998-11-18 JP JP10328608A patent/JP2000150533A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1489662A2 (en) * | 2003-06-13 | 2004-12-22 | Samsung Electronics Co., Ltd. | Bipolar junction transistor and method of manufacturing the same |
| EP1489662A3 (en) * | 2003-06-13 | 2005-03-30 | Samsung Electronics Co., Ltd. | Bipolar junction transistor and method of manufacturing the same |
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