KR910006700B1 - Mos형 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래의 제조방법으로 제조된 MOS형 반도체 장치를 도시한 단면도.
제2a도 내지 제2h도는 본 발명의 일실시예에 따른 MOS형 반도체장치의 제조공정을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 게이트전극 2 : 소오스영역
3 : 드레인영역 4, 5, 26, 27 : 접촉구멍
6 : 소자분리영역 7, 8 : 접촉전극
11 : 실리콘기판 12 : 필드산화막
13 : 게이트산화막 13' : 산화막
14 : 다결정실리콘층(금속실리사이드층) 15, 24, 30 : CVD 산화막
15A : 산화막 16, 18 : 실리콘질화막(Si3N4)
17 : 게이트전극부 19, 20 : 불순물영역
21, 22 : 실리콘층 23 : 제1고융점금속층
25, 31 : BPSG 막 28, 29 : 제2고융점금속층
32, 33 : 알루미늄배선
본 발명은 MOS형 반도체장치의 제조방법에 관한 것으로, 특히 접촉전극을 자기정합적으로 형성시키는 자기정합접촉기술(self alignment contact 技術)에 관한 것이다.
최근 소자의 미세화가 추진되는 한편으로 MOS 트랜지스터에서는 정합여유(整合餘裕)가 미세화의 방해요소로 되고 있는바, 이것은 노광장치의 마스크정합정밀도나 가공정밀도를 고려할 필요가 있기 때문에 발생하는 것이다.
제1도는 이와 같은 정합여유를 설명하기 위한 MOS 트랜지스터의 단면구조를 도시한 것으로서, MOS 트랜지스터의 소오스 및 드레인영역(2, 3)에 대해 각각 마련되어 있는 접촉구멍(4, 5)과 게이트전극(1)사이에는 거리(L1)가, 또 접촉구멍(4, 5)과 소자분리영역(6)사이에는 거리(L2)가 각각 정합여유로서 필요하게 된다.
이와 같은 정합여유를 미리 설정하지 않고 접촉구멍(4, 5)을 형성시키면, 마스크의 어긋남에 의해서 접촉구멍(4, 5)에 형성되는 접촉전극(7, 8)과 게이트전극(1)이 단락되어 버리거나, 접촉구멍(4, 5)이 소자분리영역(6)상에 열리게 되어 기판과의 전기적단락이 야기되는 수가 있다.
본 발명은 상기한 실정을 고려하여 발명된 것으로, 게이트전극과 접촉구멍사이 및 접촉구멍과 소자분리영역사이에 정합여유를 설정하지 않아도 원재료에 대한 제품비율이 양호한 접촉전극을 형성시킬 수 있는 MOS형 반도체장치의 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 의하면, 반도체기판상에 산화막을 통해서 형성되어 그 윗면 및 측면이 산화막으로 절연피복되어 있는 게이트전극의 윗면 및 측면에 내산화성막을 형성시키는 공정과, 상기 내산화성막을 마스크로 사용하여 열산화시키는 공정, 상기 내산화성막 및 그 바로아래의 산화막을 제거하여 상기 반도체기판의 표면을 노출시키는 공정, 상기 반도체기판의 노출표면에 불순물을 주입하여 소오스 또는 드레인으로 되는 반도체영역을 형성시키는 공정, 상기 반도체기판의 노출표면에 반도체층을 성장형성시키는 공정, 전표면에 제1고융점금속층을 형성시키는 공정, 이 제1고융점금속층상에 절연막을 형성시키는 공정, 이 절연막을 선택적으로 제거하여 접촉구멍을 형성시키는 공정, 이 접촉구멍내에 제2고융점금속층을 퇴적 형성시키는 공정, 상기 절연막과 상기 제2고융점금속층 바로아래 이외의 상기 제1고융점금속층을 제거시키는 공정 및, 전표면에 층간절연막을 퇴적형성시킨 다음 이 층간절연막표면의 평탄화처리를 한 다음에 엣칭으로 상기 제2고융점금속층의 표면을 노출시키는 공정을 구비하여 이루어진 MOS형 반도체장치의 제조 방법이 제공된다.
이하 제2a도 내지 제2h도를 참조하여 본 발명의 1실시예를 설명한다.
먼저 제2a도에 도시한 바와 같이 실리콘기판(11)에 소자분리영역으로서 필드산화막(12)을 형성시킨 다음 열산화시켜서 막두께가 100∼160Å정도인 게이트산화막(13)을 형성시킨다. 이어 인이 도핑된 다결정실리콘층(14; 또는 금속실리사이드층)을 2500Å정도로 퇴적형성시키고, 그 윗층에 CVD 산화막(15)을 1000∼2000Å정도의 두께로, 내산화성막, 예컨대 실리콘질화막(16; Si3N4)을 1000∼15000Å정도의 두께로 각각 퇴적형성시킨 다음, 계속해서 도시한 바와 같은 게이트전극부(17)를 형성시킨다.
다음에 제2b도에 도시한 바와 같이 열산화를 실시하여 다결정실리콘층(14)의 측벽에서는 막두께가 300Å정도이고, Si 기판상에서는 막두께가 100Å 정도인 산화막(15A)을 형성시켜 게이트전극으로 되는 실리콘층(14)의 주위를 막(15, 15A) 및 막(13)으로 절연피복시킨다. 그리고 3500Å 정도인 실리콘질화막을 전표면에 형성시킨 다음에 RIE 등 이방성엣칭을 실시하여 제2c도에 도시한 바와 같이 게이트전극부(17)의 윗면 및 측벽에 실리콘 질화막(18)을 남긴다. 이어 900∼950℃, H2+O2분위기의 조건에서 실리콘질화막(18)을 마스크로 사용하여 다시 열산화시켜서 실리콘질화막(18) 바로아래의 산화막보다도 다른 부분의 산화막(12, 13')을 두껍게 형성시킨 다음, 실리콘질화막(18) 및 그 바로아래의 산화막을 엣칭제거하여 제2d도에 도시한 바와 같이 실리콘질화막(18) 바로 아랫부분의 실리콘기판(11)표면을 노출시킨다. 이 경우 상기한 바와 같이 실리콘질화막(18) 바로아래의 산화막보다도 다른 부분의 산화막(12, 13')의 막두께가 두껍기 때문에, 다결정실리콘층(14)표면이 노출된다거나 실리콘질화막(18) 바로아래 이외의 부분에서 실리콘기판(11)이 노출되는 일은 없게 된다. 계속해서 산화막(12, 13')을 마스크로하여 실리콘기판(11)표면이 노출된 영역에 불순물을 이온주입시킴으로써 소오스 또는 드레인으로 되는 불순물영역(19, 20)을 형성시킨다.
다음에 제2e도에 도시한 바와 같이 선택에피택셜 성장법을 이용해서 실리콘기판(11)의 노출표면에 실리콘층(21, 22)을 2000Å정도로 성장형성시킨다. 그리고 실리콘층(21, 22)으로 평탄화된 기판표면에 티탄(Ti) 및 질화티탄(TiN)을 스퍼터링(sputtering)법으로 각각 100∼200Å와 500∼1000Å정도로 퇴적시켜 제1고융점 금속층(23)을 형성시킨다.
이어 제2f도에 도시한 바와 같이 CVD 산화막(24) 및 BPSG 막(25)을 각각 2000Å과 8000Å정도로 형성시키고 600∼800℃전도인 저온리플로우공정(低溫 reflow 工程)으로 표면을 평탄화한 다음, CVD 산화막(24) 및 BPSG 막(25)을 선택적으로 엣칭제거시켜 접촉구멍(26, 27)을 형성시킨다. 이 경우, 제1고융점금속층(23)이 엣칭스톱퍼재로서 작용하기 때문에 게이트전극으로 되는 다결정실리콘(14)이나 필드산화막(12)에까지 접촉구멍(26, 27)이 형성되지 않는다.
그 후 제2g도에 도시한 바와 같이 CVD 법에 의해 텅스텐(W)을 접촉구멍(26, 27)내에만 선택적으로 성장 형성시켜 제2고용점금속층(28, 29)을 형성시킨 다음, BPSG 막(25)과 CVD 산화막(24) 및 제1고융점금속층(23)을 RIE에 의해 제거시켜 제2고융점금속(28, 29) 바로아래에만 제1고융점금속층(23)을 남긴다.
다음에 제2h도에 도시한 바와 같이 CVD 산화막(30)과 BPSG 막(31)을 각각 2000Å, 8000Å정도로 형성시키고 600∼800℃의 저온리플로우공정으로 표면을 평탄화 및 엣칭시킴으로써 상기 제2고융점금속층(28, 29)의 표면을 노출시킨 다음, 이 제2고융점금속층(28, 29)상에 알루미늄배선(32, 33)을 형성시킨다.
상기한 본 실시예에서는 불순물영역(19, 20)을 형성시키기 위해 실리콘층(21, 22)을 형성시키기전에 이온주입을 하였지만, 실리콘층(21, 22)을 형성시킨후에 이온주입을 할 수도 있다. 또 LDD 구조로 하기 위해 실리콘층(21, 22)의 형성전에 저농도의 불순물을 주입시켜 놓고 실리콘층(21, 22)의 형성후에 더욱 농도가 높은 불순물을 주입시켜도 된다.
또한 기판(11)상에 형성된 얇은 산화막(13)이 나중의 열산화공정에 의해 제2d도에 도시한 바와 같이 두껍게 형성되므로, 막두께가 두꺼운 필드산화막(12)을 미리 형성시켜 놓지 않고도 소자분리를 할 수 있게 된다.
상기한 바와 같이 본 발명의 제조방법에 의하면, 게이트전극위 및 소자분리영역위에 접촉구멍형성시의 스톱퍼재를 설치함으로써 접촉구멍이 정합에러를 가진채 뚤려져도 게이트전극과 접촉전극의 단락이 초래되지 않는다. 따라서 게이트전극과 접촉구멍사이 및 접촉구멍과 소자분리영역사이에 각각 정합여유를 설정하지 않고도 원재료에 대한 제품의 비율이 양호한 상태에서 접촉전극을 형성시킬 수 있게 되어 미세한 MOS 트랜지스터를 제조할 수 있게 된다. 또, 소오스, 드레인부의 확산층면적이 적으므로 접합용량을 줄일 수 있게 되어 트랜지스터의 고속동작이 가능하게 된다.
Claims (6)
- 반도체기판(11)상에 산화막을 매개하여 형성되어 그 윗면 및 측면이 산화막으로 절연피복되어 있는 게이트전극(14)의 측면에 내산화성막(15A)을 형성시키는 공정과, 이 내산화성막(15A)을 마스크로하여 열산화시키는 공정, 상기 내산화성막(15A) 및 그 바로아래의 산화막을 제거해서 상기 반도체기판(11)의 표면을 노출시키는 공정, 상기 반도체기판(11)의 노출표면에 불순물을 주입시켜 소오스 또는 드레인으로 되는 반도체영역(19, 20)을 형성시키는 공정, 상기 반도체기판(11)의 노출표면상에 반도체층(21, 22)을 성장형성시키는 공정, 전표면에 제1고융점금속층(23)을 형성시키는 공정, 상기 제1고융점금속층(23)상에 절연층(24, 25)을 형성시키는 공정, 상기 절연층(24, 25)을 선택적으로 제거해서 접촉구멍(26, 27)을 형성시키는 공정, 상기 접촉구멍(26, 27)내에 제2고융점금속층(28, 29)을 채워넣는 공정, 제2고융점금속층(28, 29) 바로아래 이외의 상기 제1고융점금속층(23)과 상기 절연층을 제거시키는 공정, 전표면에 층간절연막(30, 31)을 형성시킨 다음 이 층간절연막(30, 31) 표면의 평탄화처리를 하여 제2고융점금속층(28, 29)의 표면을 노출시키는 공정 및 상기 고융점금속층(28, 29)의 노출표면상에 금속배선층(32, 33)을 형성시키는 공정이 구비되어 이루어진 MOS형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 반도체영역(19, 20)을 형성시키는 공정이 상기 반도체층(21, 22)의 형성공정 이전에 실시되는 것을 특징으로 하는 MOS형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 반도체영역(19, 20)을 형성시키는 공정이 상기 반도체층(21, 22)의 형성공정이후에 실시되는 것을 특징으로 하는 MOS형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제1고융점금속층(23)이 티탄층과 질화티탄층의 2층으로 이루어지는 것을 특징으로 하는 MOS형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 제2고융점금속층(28, 29)이 텅스텐층으로 이루어지는 것을 특징으로 하는 MOS형 반도체장치의 제조방법.
- 제1항에 있어서, 상기 반도체층(21, 22)이 실리콘층이고, 이 실리콘층을 선택 에피택셜성장법으로 성장형성시키는 것을 특징으로 하는 MOS형 반도체장치의 제조방법.
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