CN1763909A - 绝缘硅基板上单片集成铅直装置制造方法 - Google Patents

绝缘硅基板上单片集成铅直装置制造方法 Download PDF

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Abstract

一种在一绝缘硅基板上制造一单片集成铅直装置的方法包含了下列步骤：提供一绝缘硅基板，其从底部到顶部依序包含一硅块材(11)、一绝缘层(12)与一单晶硅层(13)；在所述绝缘硅基板中形成一开口(31)，所述开口延伸到所述硅块材(11)中；在所述开口中暴露的硅表面上形成二氧化硅，并接着移除所形成的二氧化硅(51)，从而在所述开口中的所述绝缘硅基板中形成步阶(61)；在所述开口中形成一外延硅区域(62)；以及在所述开口周围的一区域中形成一深沟渠(161)，从而移除所述开口中的所述步阶(61)。

Description

绝缘硅基板上单片集成铅直装置制造方法
技术领域
本发明一般是关于集成电路技术领域，特别是关于一种在绝缘硅(silicon-on-insulator，SOI)基板上制造单片集成铅直装置的方法。
背景技术
CMOS SOI技术，特别是利用薄硅顶层使其在一非常低的偏压下即部分消耗(PD)或完全耗尽(FD)的技术已被认为是一项持续提升电路性能的关键贡献；所述薄硅顶层的厚度低于约200纳米。
今日所有的主要IC制造业者都评估出CMOS SOI制程能够产生低于100纳米的特征尺寸；部分制造业者将其制程着重在利用市售SOI晶片的PD SOI制程，且这些制造业者都认为FD SOI具有低功率数字、混波与射频(RF)应用的潜力。今日的SOI技术主要是应用在高速处理器技术的领域中，目前基于90纳米CMOS PD SOI所制造的处理器速度可达2.5GHz，其相当于约20至25％的速度增益。
如何去修饰改良PD或FD SOI的CMOS装置是一项公知的技术，然而，要采用PD或FD SOI的RF BiCMOS制程则是一项更为复杂的任务，这是因为目前仍未开发出一种简单方式以在薄SOI硅顶层中形成与块材(bulk material)中所形成的铅直NPN晶体管具有的性能相似的双极装置。
已有两种习知的主要方式可以将双极装置集成在一CMOS SOI制程中。
根据第一种主要方式，所述SOI起始材料并未做任何改良修饰，而是将所述装置形成在现存材料上，请见Eklund的美国专利第5,087,580号；然而此构想无法延伸到薄硅顶层，例如目前高性能SOI制程中所需者。Tsaur等人揭示了一种使用非常厚的起始顶部硅层的方式(见IDEM Tech.Dig.，p.812，1984)，而其比MOS装置欲形成者薄。J.Cai等人在研讨会“Proceedings of the 2003 Bipolar/BiCMOSCircuits and Technology Meeting”中发表文献“VerticalSiGe-Base Bipolar Transistors on CMOS-Compatible SOISubstrate，p.215”，其揭示了一种外延基础的晶体管结构以获得在厚度需求上的部分余裕，且起始材料的薄硅顶层整个皆作为双极晶体管的集极之用。
根据第二种主要方式，则是局部移除埋藏式SOI基板的氧化物，而在此区域中形成局部块状区域(bulk region)；Tsaur等人在上述文献中同样说明了此一方式，其利用选择性外延成长(SEG)来产生双极装置所需的岛状物(island)。在美国专利第4,575,925号中，Kanbara等人揭示了一种产生隔离的、相当深的硅“岛状物(island)”，以形成传统的扩散双极晶体管。在美国专利第5,904,535号与第6,232649号中，Lee说明了与Tsaur等人所揭示者相似的结构与方法，然其经修饰改良以适用于目前的基板与制程技术，且其延伸至包含了在块状岛状物的边缘具有氧化物间隙物以提升装置绝缘性。在文献“IEEETransactions on Electronic Devices，p.2052，Sep.1990”与文献“IEEE Transactions on Electronic Devices，p.1379，Aug.1994”中，Terada等人与Burghartz等人分别利用选择性外延成长(SEG)的方式来形成相当复杂的隔离结构，而其它的侧向延伸物则由严密的SEG过度成长与额外的多晶硅沉积而产生，且利用研磨方式而加以平面化。
装置结构必须能够尺寸化为非常薄的硅层厚度，因此在实行上仅考虑第二种主要方式。关于Tsaur等人所揭示的利用非常厚的起始顶部硅层来形成比MOS装置欲形成者更薄的方式需要高品质的硅蚀刻，以使在MOS装置所使用的区域中的硅层更薄；由于硅蚀刻速率在晶片上的精确性与变化性之故，因而此方式并不适于制作非常薄的膜层厚度。
由Tsaur等人所揭示的第二种方式缺乏埋藏集极“岛状物”绝缘性；同样的，在CMOS区域与双极区域间的高度差在光刻步骤中会产生对焦之类的问题，且在金属化前需经大幅地平面化。
Kanbara所揭示的方法则是相当复杂，且其尺度并不适于硅“岛状物”与薄硅SOI的集成。
美国专利第5,904,535号与第6,232649号揭示了结构与方法皆与最佳化制程相去甚远，其装置绝缘所使用的间隙物形成方式相当复杂；此外，所述间隙物会在硅岛状物周围表面产生大量的壁(wall)或步阶(step)，因而需要良好的平面化制程以将双极晶体管与电路剩余部分间的互连平面化。
发明内容
因此，本发明的一项目的在于提供一种在一绝缘硅基板上制造一单片集成铅直装置(特别是双极晶体管)的方法，其可克服习知技术中所存在的上述问题。
本发明的另一目的在于提供一种简单、连续且制程步骤最少的铅直装置制造方法。
本发明的再一目的在于提供一种可得良好装置绝缘性的方法。
本发明的又一目的在于提供一种可以在CMOS SOI装置水平面中制造所述铅直装置的方法。
上述目的可通过本发明权利要求1所述的方法而达成。
根据本发明的第一构想，提供了一种在一绝缘硅基板上制造一单片集成铅直装置的方法，所述方法包含了下列步骤：提供一绝缘硅基板，其从底部到顶部依序包含一硅块材、一绝缘层与一单晶硅层；在所述绝缘硅基板中形成所述铅直装置的一开口，所述开口延伸到所述硅块材中；在所述开口中暴露的硅表面上形成二氧化硅，并接着移除所形成的二氧化硅，从而在所述开口中的所述绝缘硅基板中形成步阶；在所述开口中形成一外延硅区域；在所述开口周围的一区域中形成一深沟渠，从而移除所述开口中的所述绝缘硅基板中的所述步阶。
所述铅直装置则为例如一铅直双极晶体管或一铅直电容器。
较佳为，在所述开口中形成一外延硅区域前，先在所述开口底部的所述硅块材中形成一埋藏掺杂区域。所述埋藏掺杂区域是通过离子注入的方式以及后续当所形成的二氧化硅覆盖所述暴露的硅表面时，至少执行一次热处理的驱入阶段而形成。
若所述铅直装置是一铅直双极晶体管，则所述埋藏掺杂区域即为所述铅直双极晶体管的一埋藏子集极；而若所述铅直装置是一铅直电容器，则所述埋藏掺杂区域构成所述电容器的低电极的至少一部份。
本发明的其它特征与优势阶可见于本发明的较佳实施方式以及伴随的图1至图20，其中所述图是仅为说明而绘制，其并不限制本发明的范畴。
附图说明
图1至图20是根据本发明的一较佳实施例的制程期间所得的半导体结构的部分放大图。
具体实施方式
以下通过图1至图20的辅助，说明根据本发明之在一绝缘硅基板上制造一单片集成铅直装置的方法的一个较佳实施方式；所述方法最好是在BiCMOS制程中执行，但亦可执行于纯粹的一CMOS制程中。
图1显示了一种含有一SOI基板的半导体结构截面图；所述SOI基板从底部到顶部依序包含一硅晶片11、含有氧化硅的一绝缘层12与一掺杂单晶硅层13；另一氧化硅层14与一氮化硅层15则形成在所述SOI基板的顶部。
在一实例中，所述晶片11的SOI硅块材的电阻率约为1000cm以上；所述SOI氧化硅层12厚度为400纳米；所述SOI单晶层13含有厚度为200纳米的<100>硅，其电阻率约为10cm；上层的氧化硅层14是厚约10纳米的一热氧化物，而所述氮化硅层的沉积厚度约为50纳米。较佳为，所述SOI单晶层13厚度小于约200纳米，以于其内制造部份或完全耗尽(PD或FD)的MOS装置。
接着在所述半导体结构上涂布一光致抗蚀剂层21，并将其图案化以形成一开口22，而铅直装置即欲形成于其中；所产生的结构如图2所示。
然后，利用已图案化的光致抗蚀剂层21作为掩膜以蚀刻所述结构，从而在所述氮化硅层15、上层的氧化硅层14、所述单晶硅层13、所述SOI氧化硅层12与所述SOI硅晶片11中形成一开口31；所产生的结构如图3所示。
接着执行离子注入(如图4中的箭号所示)，以形成子集极或埋藏掺杂区域，此时在所述结构上仍存有已图案化的光致抗蚀剂层21以保护所述结构的其它区域不被注入。一般而言，通常利用砷来注入，所使用的能量约为50keV，而其剂量约为5*1015cm-2。
将已图案化的光致抗蚀剂层21移除，并执行一驱入(drive-in)热处理制程；因此可在暴露的硅表面上形成一热氧化硅51，且可将所注入的物种驱入所述SOI硅晶片11中，以于所述开口31的底部形成一子集极或埋藏掺杂区域52。所述的子集极驱入可根据PCT申请案WO02/091463A1中所列出的细节而施行，在此已将该申请案内容列为参考的前案。
接着，通过蚀刻方式移除所述热氧化硅51，因而蚀刻所述SOI氧化硅层12且在所述SOI基板中形成步阶61；最好是以外延成长方式而在所蚀刻的开口中的形成一硅区域62，且较佳为，使硅稍微过度成长。所产生的结构如图6所示。
利用化学-机械研磨方法来移除过度成长的硅区域62以及在氮化物区域上所沉积的任何其它的硅(图中未示)，以使所述硅区域62形成一平坦的上表面71；较佳为，研磨所述硅区域62以使其上表面71与SOI单晶硅层13的上表面同一平面，如图7所示。
移除一开始所形成的氧化硅层14与氮化硅层15，并形成新的氧化物/氮化物双层81、82，以进而形成后续的浅沟渠绝缘；其可根据上述的WO 02/091463A1所定义者而执行；所产生的结构如图8所示。
接着在所述半导体结构上涂布另一光致抗蚀剂层91并将其图案化，以覆盖欲形成所述铅直装置的区域，而除了欲形成的所述铅直装置内的浅沟渠绝缘区域92外；所产生的结构如图9所示。
接着利用已图案化的光致抗蚀剂层91作为掩膜并利用SOI氧化硅层12作为蚀刻终止以蚀刻所述结构；在欲形成铅直结构内的浅绝缘的所述开口92中，蚀刻所述双层81、82与所述硅区域62以形成延伸到所述硅区域62的一开口101；由于在此处并不存在蚀刻终止，因此蚀刻进一步持续而达所述硅区域62中，亦及所述开口101的底部会稍微比所述SOI氧化硅层12的上表面更低，如图10所示。然后移除已图案化的光致抗蚀剂层91。
在移除氧化物/氮化物双层81、82后，即沉积并图案化(即通过化学-机械研磨方式)厚氧化物，所沉积与图案化的厚氧化物形成所述硅区域62中的浅沟渠绝缘111，其中所述铅直结构即被形成，且一浅沟渠绝缘112与所述SOI氧化硅层12同时围绕所述硅区域62，所产生的结构如图11所示。
接着形成深沟渠所需的硬掩膜，所述硬掩膜由底部到顶部依序包含了一薄氧化硅层121、一薄多晶硅层122与一厚氧化硅层123，如图12所示；所述硬掩膜的形成与后续蚀刻可根据PCT申请案WO 99/03151中所列出的细节而施行，在此已将该申请案内容列为参考的前案。
接着在所述半导体结构上涂布另一层光致抗蚀剂层131并将其图案化，以使其具有一开口132，而围绕所述硅区域62的一深沟渠即形成于其中；接着利用已图案化的光致抗蚀剂层131作为掩膜以及利用所述SOI硅块材11作为蚀刻终止，以蚀刻所述硬掩膜与所述浅沟渠绝缘区域112，从而在所述硬掩膜与所述浅沟渠绝缘区域11中形成一开口141，其围绕所述区域62并暴露所述SOI基板中的步阶61。在此，重要的是所述光致抗蚀剂层131是经图案化的，以使所述开口132可以与所述SOI基板中的硅区域62对准。图13至图15分别说明了在已图案化所述光致抗蚀剂层131、已蚀刻所述硬掩膜与所述浅沟渠绝缘区域112、以及已移除图案化的所述光致抗蚀剂层131后的半导体结构。
接着，利用已图案化的硬掩膜作为掩膜以蚀刻出一深沟渠，形成一深沟渠开口161，其延伸到所述SOI硅块材11中并围绕所述硅区域62；接着蚀刻移除所述厚氧化硅层123与所述薄多晶硅层122。图16与图17说明了在蚀刻层122与123前后的结构，所述深沟渠开口(161)最好是蚀刻至至少数微米的深度，且更佳的是蚀刻至5微米的深度，所述深度是从所述外延硅区域62的上表面开始测量。
接着热氧化所述结构，而在所述深沟渠开口161中形成一薄氧化硅层，如图18所示。
在所述半导体结构上沉积一氮化硅层191，并于其上沉积一TEOS层(图中未示)，并在之后在所述深沟渠开口161中填入多晶硅192，并回蚀此结构以加以平面化；执行深沟渠氧化的目的是为了在所述深沟渠开口161中所述多晶硅192的顶部产生一氧化硅层区域193，其所产生的结构如图19所示。
接着移除场区域上的氧化物与氮化物，亦即移除所述多晶硅192顶部的氧化层区域193、以及所述浅沟渠绝缘区域112顶部的氮化硅层191；经过上述制程后所得的半导体结构如图20所示。
经由上述说明，习知该项技艺之人士极可以任何方式而于所述硅区域62中形成所述铅直装置，所述硅区域62最好是与SOI硅层13厚度相同，且与配置在所述硅区域62下方的子集极或埋藏掺杂区域52接触。所述硅区域62与所述埋藏掺杂区域52是通过所述深沟渠161而与芯片的其它区域电性绝缘，所述深沟渠161围绕所述硅区域62与所述埋藏掺杂区域52，并延伸到比所述埋藏掺杂区域52更深的基板。
所述铅直装置可为铅直双极晶体管，且在此例中所述埋藏掺杂区域52即为所述铅直双极晶体管的一埋藏子集极。
此外，所述铅直装置也可以是一铅直电容器，而在此例中所述埋藏掺杂区域52即构成了所述电容器的一下电极。
另外，所述铅直装置亦可为需要连接至所述SOI硅晶片块材11及/或硅深度比所述SOI基板的多晶硅层13的厚度更大的区域的任何形式的装置；在某些例子中，则一点也不需要所述埋藏掺杂区域52及/或所述浅沟渠绝缘区域111。
上述说明是为了使本发明得已被全盘了解而提供，然本发明的范畴并不限于该等特定实例；然而，习知该项技艺之人士可明显了解到本发明可应用于与该等实例不同的其它构想；习知该项技艺之人士以本发明为基础所发展的各项修饰例盖不脱离本发明所附权利要求书的保护范畴。
在其它的例子中，省略了公知方法与技术的详细说明以免于赘述。至于其它的制程细节请参阅上述之PCT申请案WO 02/091463 A1与WO 99/03151，其揭露了在所述硅区域62中制造铅直双极晶体管或电容器的详细方法，然须注意的是，在该等文献中所述深沟渠的侧向位置是经由光致抗蚀剂图案化而定义，因而不是自排列在所述浅沟渠的边缘上，即如先前参考文献中所述者。
组件符号说明
11        晶片
12        绝缘层
13        单晶硅层
14        氧化硅层
15        氮化硅层
21        光致抗蚀剂层
22        开口
31        开口
51        热氧化硅
52        埋藏掺杂区域
61        步阶
62        硅区域
71        上表面
81、82    氧化物/氮化物双层
91        光致抗蚀剂层
92        区域
101       开口
111       浅沟渠绝缘
112       浅沟渠绝缘
121       薄氧化硅层
122       薄多晶硅层
123       厚氧化硅层
131       光致抗蚀剂层
132       开口
141       开口
161       开口
191       氮化硅层
192       多晶硅
193       氧化硅层

Claims (18)

1.一种在一绝缘硅基板上制造一单片集成铅直装置的方法，其特征在于下列步骤：
提供一绝缘硅基板，其从底部到顶部依序包含：一硅块材(11)、一绝缘层(12)与一单晶硅层(13)，
—在所述绝缘硅基板中形成所述铅直装置的一开口(31)，所述开口延伸到所述硅块材(11)中，
—在所述开口中暴露的硅表面上形成二氧化硅，并接着移除所形成的二氧化硅(51)，从而在所述开口中的所述绝缘硅基板中形成步阶(61)，
—在所述开口中形成一外延硅区域(62)，
—在所述开口周围的一区域中形成一深沟渠(161)，从而移除所述开口中的所述绝缘硅基板中的所述步阶(61)。
2.如权利要求1所述的方法，其中在所述开口中形成一外延硅区域(62)前，在所述开口底部的所述硅块材(11)中形成一埋藏掺杂区域(52)。
3.如权利要求1所述的方法，其中所述埋藏掺杂区域(52)是通过离子注入的方式以及后续包含至少一次热处理的驱入阶段而形成。
4.如权利要求2所述的方法，其中，当所形成的二氧化硅(51)覆盖所述暴露的硅表面时，便至少部分执行所述驱入阶段。
5.如权利要求2所述的方法，其中所述铅直装置是一铅直双极晶体管，而所述埋藏掺杂区域(52)是所述铅直双极晶体管的一埋藏子集极。
6.如权利要求2所述的方法，其中所述铅直装置是一铅直电容器，而所述埋藏掺杂区域(52)构成所述铅直双极晶体管的低电极的至少一部份。
7.如权利要求1所述的方法，其中特别是利用化学-机械研磨方式将于所述开口中形成的所述外延硅区域(62)的上表面平面化。
8.如权利要求1所述的方法，其中一浅沟渠绝缘区域(112)环绕所述外延硅区域(62)而形成。
9.如权利要求8所述的方法，其中在形成环绕所述外延硅区域(62)的所述浅沟渠绝缘区域(112)时，同时在所述外延硅区域(62)中形成一浅沟渠绝缘区域(111)。
10.如权利要求9所述的方法，其中所述浅沟渠绝缘区域(111，112)是通过沉积氧化硅与将所沉积的氧化硅平面化而形成，特别是利用化学-机械研磨方式。
11.如权利要求1所述的方法，其中所述形成深沟渠的步骤包含步骤：当确定在所述开口中的所述绝缘硅基板中的所述步阶(61)已暴露时，通过掩蔽与蚀刻的方式移除在所述开口周围区域中的所述单晶硅层(13)与所述绝缘层(12)。
12.如权利要求11所述的方法，其中所述掩蔽与蚀刻包含了形成一硬掩膜层、图形化所述硬掩膜层以及蚀刻所述硬掩膜层、所述单晶硅层(13)与所述绝缘层(12)。
13.如权利要求12所述的方法，其中所述硬掩膜层是一三层结构，其从底部到顶部依序包含氧化硅层(121)、一多晶硅层(122)与氧化硅层(123)。
14.如权利要求12所述的方法，其中所述开口周围区域中的所述深沟渠(161)是通过以所述图案化的硬掩膜层作为掩膜的蚀刻方式而形成。
15.如权利要求1所述的方法，其中所述开口周围区域中的所述深沟渠(161)是通过利用一硬掩膜保护所述开口周围区域外的其它区域的蚀刻方式而形成。
16.如权利要求15所述的方法，其中所述开口周围区域中的所述深沟渠(161)经蚀刻达深度至少为数微米，且较佳为，达深度为5微米，所述深度是从在所述开口中所形成的所述外延硅区域(62)的上表面测量。
17.如权利要求15所述的方法，其中在所述开口周围区域中所蚀刻的所述深沟渠(161)中填入绝缘材料及随意填入硅。
18.如权利要求1所述的方法，其中所述方法是在一BiCMOS制程中执行。
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