CN1300854C - 镶嵌栅极多台面式金氧半场效应晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种带有用于源极/漏极区的掺杂侧壁的多台面式FET结构及其形成方法。在制造过程中，源极和漏极侧壁的暴露使得整个侧壁能够被均匀地掺杂，尤其是当采用与几何形状无关的掺杂方法时，如气相掺杂或等离子体掺杂。得到的器件具有高度独立并且精确控制的阈值电压及电流强度，并且，由于与采用现有技术形成的台面相比台面可以非常高，因此可以具有非常高的硅的单位面积电流。用于形成多台面式FET结构的方法提供为可以采用镶嵌栅极工艺(damascene gate process)，或者采用镶嵌替换栅极工艺(damascene replacement gate process)，而不是传统的减蚀刻方法。

Description

镶嵌栅极多台面式金氧半场效应晶体管及其制造方法
技术领域
本发明涉及半导体器件制造，特别是采用镶嵌栅极工艺制造多台面式金属氧化物半导体场效应晶体管(MOSEFT)器件的方法。本发明还指出了通过所发明的方法形成的多台面式MOSEFT结构。
背景技术
近年来，人们一直在关注如何提高集成电路(IC)的集成度。这种关注来自于对更低功耗、更高性能、提高电路功能性和降低制造成本的IC的需求。减少功耗可以通过使其工作电压降低的方法实现，这就需要成比例地将IC的几何尺寸缩小以实现期望的性能。随着几何尺寸成比例地缩小，导体长度和寄生电容减小，这导致了信号传播时间的减少。而且，降低工艺制造成本具有一定的经济效益，从而导致了将更大数量的电路形成于单个晶片或芯片上。但是，有源器件的尺寸被缩小后，为提供稳定的器件，器件电压也必须成比例地降低。因此，器件的可缩放性能通过比较地考虑器件性能和可靠性而受到制约。
某种情况下，将其它类型的器件的尺寸缩小可能会对其性能带来负面影响，尤其是当器件的工作性能依赖于电容耦合效果时。FET，就是一种典型的通过电容耦合电场而依赖于在半导体内器件通道的传导特性改变的器件，当其横向尺寸缩减到极小时，驱动电压就不能再随之缩小，特别是传导阈值电压(Vt)。实际上，由于伴随更高的掺杂浓度，阈下斜率(sub-thresholdslope)下降，要避免对于给定的截止电流的Vt值的增大有时是相当困难的。由于栅极介电材料最小厚度的限制，因此就需要更高的掺杂浓度以减少短通道效应。此外，减小的尺寸限制了可无损耗地施加于器件的栅极电压(Vg)，而Vt可量测性的匮乏也减少了有效过激励电压(Vg-Vt)以及随之减少的器件的有效导通电流。因此，现有的体材料的互补式金属氧化物半导体(CMOS)技术不能扩展到用于非常低的工作电压(约小于1.5V)的情况下。
为了避免上面提到的现存CMOS技术的局限性，曾有人建议使用极低温工作及硅覆绝缘体(SOI：silicon-on-insulator)结构以试图降低Vt。然而，在CMOS器件中使用低工作温度又强加给该器件一些严重的限制，例如，该器件作为便携器件使用的可能性，以及运行这种CMOS器件费用的增加。而且，使用低工作温度CMOS器件还要求提高封装的可靠性。另一方面，SOI器件还得承受漂浮体效应(floating body effect)和SOI本身结构本身制造成本增高带来的负面影响。
除了上述提议之外，为了改善阈下斜率和高传导电流，还曾经发展了一种极狭窄通道MOSFET结构，例如，参见IBM Technical Bull.(技术通报)Vol.34，No.12，pp.101-102(1992年5月)名为“转角增强场效应晶体管(Corner Enhanced Field-Effect Transistor)”。在此项现有技术的公开中利用了普遍认为是寄生在通道的无法避免的边缘处的转角传导效应，使得转角对通道余留处的传导起支配作用。正如IBM技术通报中描述的那样，这项原理通过重复的保形沉积和对氮化物与多晶硅的交替层的非均匀蚀刻，被扩展为所谓的多台面式结构，其中，氮化物和多晶硅用于填充浅沟槽隔离(STI)区之间的区域并且形成多个从晶体管的源极延伸至漏极的狭窄通道。
采用上述重复沉积和蚀刻的工艺步骤进行多台面式结构的制造极其昂贵，且在某些情况下会危及生产产量。而且，转角支配的传导意味着高水平的台面掺杂以抑制除转角区以外的其它区域的传导。由于栅极区域的明显部分与对器件的传导有重要贡献的区域不一致，现有技术多台面式器件还要承受不成比例的栅极/输入电容。
形成类似的多台面式器件的另一种方法公开在，例如，在IBM技术通报Vol.34，No.10A(1992年3月)，pp.472-473中。在这项公开中，狭缝被蚀刻至SOI或体结构中形成的通道区内，使每个狭缝实际上形成了两个背靠背的FET，并且通道层的厚度确定通道的宽度。在这种现有技术方法中，没有避免上述SOI结构的问题。而且，现有技术结构的狭缝和插进通道的尺寸受制于通过目前的光刻技术可获取的最小特征尺寸；限定了晶体管能够占据的最小覆盖区。
授予Brunner等人的美国专利No.5675164提供了一种带有亚光刻台面宽度和周期的多台面式结构。由Brunner等人公布的该多台面式结构采用减栅极蚀刻工艺(subtractive gate etching processing)形成，该工艺包括步骤：在光致抗蚀剂上曝光线样，所述线样具有小于二分之一微米的间距；蚀刻亚光刻宽度的沟槽，形成包括台面结构的沟槽表面；在所述沟槽表面形成氧化物；以及，在氧化物上施加栅极电极。
正如在Brunner等人的专利上公开的那样，减栅极蚀刻工艺的缺陷之一是栅极导体衍梁(gate conductor stringer)残存于台面之间。而且，现有技术的减栅极蚀刻工艺不允许每个被源极/漏极结边缘隔开的台面中的通道掺杂，因此，现有技术台面结构具有相对较高的漏电场，与此相关的是，该漏电场起到了降低热载流子的可靠性并增加器件壳体充电效果的作用。
除了上述制造多台面式结构的现有技术方法的缺陷之外，现有技术方法还存在下列相关问题：
(i)由于采用离子注入使相同水平的杂质穿透源极或漏极深度的困难，所以台面(沟槽)的纵横比(aspect ratio)受到限制，其中源极或漏极中的每一个是单块的硅并且对任何掺杂方法仅暴露其顶部；(ii)由于源极/漏极的不均匀纵向掺杂剖面，使得电流驱动分布极不均衡；以及，(iii)用于使栅极电极延伸的形成的间隔壁(spacer)的使用堵住了台面，该台面需被选择性地蚀刻，同时又要保护栅极间隔壁。
因此，需要提供一种新的、改进的制造多台面式FET结构的方法，该结构具有改善的电学特性，例如改善的阈下斜率(sub-threshold slope)、可忽略的反向偏压灵敏度、对漏极引入垒层降低(DIBL)的高抗干扰性、以及高电流驱动。
发明内容
本发明的目的之一是提供一种在源极和漏极区中台面的侧壁上具有掺杂的多台面式FET结构。
本发明的另一个目的是提供一种能够提供横跨电流传导全宽的均匀水平的源极和漏极掺杂的多台面式FET结构，并且因此，所发明的结构具有确定良好的阈值电压和与之相关的良好的阈下斜率特性。
本发明的又一个目的是提供一种能够通过采用高台面产生更高水平的每单位硅面积电流密度、对跨越源极和漏极的掺杂的均匀度无限制的多台面式FET结构。
本发明的再一个目的是提供一种使用消除相邻台面间的栅极导体衍梁的工艺步骤制造多台面式FET结构的方法。
本发明的再一个目标是提供一种允许各自独立地掺杂栅极导体和源极/漏极扩散区的制造多台面式FET结构的方法。
本发明的再一个目的是提供一种表现出改进的电学特性，例如未退化的阈下斜率、可忽略的反向偏压灵敏度、对DIBL的高抗干扰性以及较高的电流驱动，的制造多台面式FET结构的方法。
本发明的其它目的还包括：(1)允许使用高k栅极介电材料和金属栅极导体的制造多台面式FET结构的方法，术语“高k介电材料”表示具有约为10或更高的介电常数的介电材料；以及(2)其中每个台面中的通道掺杂都从源极/漏极结边缘隔开，因而能减小漏电场、改善热载流子可靠性并降低体充电效应的制造多台面式FET结构的方法。
这些和其它的目的及优点通过提供采用取代传统减蚀刻方法的镶嵌栅极工艺或者可选择的镶嵌替换栅极工艺的方法在本发明中获得。本发明的这两种方法都可以形成具有形成于每个台面侧壁部分中的源极和漏极区的多台面式FET。在本发明的一些优选实施例中，建立的每个台面区侧壁部分的均匀掺杂是通过气相掺杂或等离子体掺杂实现的。
根据本发明的一个方面，提供一种多台面式FET结构，包括：
多个含硅台面区，每个台面区具有被掺杂的侧壁表面，以形成源极和漏极区；
通道区，在每个所述台面区内，所述通道区电学地接触所述源极和漏极区；
栅极介电部，位于每个所述台面区表面上的所述通道区顶上；以及
栅极导体，在所述栅极介电部顶上。
可构造本发明的台面区以形成嵌套台面区或彼此平行的台面区。
含硅台面区可包括Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC、Si/SiGeC或硅覆绝缘体(SOI)晶片的含硅层。即，台面可由体材料Si，诸如SiGe、SiC和SiGeC的硅合金形成，体材料Si可包括形成于其上的Si或Si合金、或SOI晶片。
本发明的镶嵌栅极实施例包括步骤：
提供一平面结构，该平面结构包括位于含硅层顶上的衬垫叠层；
去除部分的该衬垫叠层以在所述结构中确定至少一个器件开口；
在所述至少一个器件开口中形成包括所述含硅层的一部分的至少一个台面区，所述至少一个台面区带有侧壁部分；
形成带有露出所述至少一个台面区的一部分的开口的介电材料；
在所述开口内形成包括通道区、栅极介电部和栅极导体的第一栅极区，所述通道区形成于所述至少一个台面区内，而所述栅极介电部和栅极导体形成于所述至少一个台面区中；
去除所述第一栅极区周围的所述介电材料并在所述栅极导体露出的垂直侧壁上形成间隔壁；以及
在所述至少一个台面区的所述侧壁部分中形成源极和漏极区。
本发明的第一实施例还可用于在多个器件开口中形成多个台面区。在形成了多个台面区时，本发明第一实施例的方法能在预定数量的台面区上形成预定数量的第一栅极区，每个第一栅极区(即NFET或PFET)都具有相同的极性，以及此后可在其它台面区中形成的第二栅极区，其与第一栅极区(即NFET或PFET)的极性相反。
本发明的第二实施例中，即镶嵌栅极替换实施例中，发明的方法包括步骤：
提供一平面结构，其包括位于含硅层表面顶上的图案化的衬垫叠层，所述图案化的衬垫叠层被延伸到所述含硅层内的浅沟隔离区所环绕；
用氮化层为包括所述图案化的衬垫叠层的所述结构加衬里；
提供与所述位于所述图案化的衬垫叠层的上表面顶上的所述氮化层共平面的氧化层，并去除所述氮化层及所述图案化的衬垫叠层的一部分，以形成至少一个器件开口；
在所述至少一个器件开口中形成至少一个台面区，所述至少一个台面区包括侧壁部分；
在所述至少一个台面区上形成台面填充材料；
在所述至少一个台面区的所述侧壁部分中形成源极和漏极区；
去除该台面填充材料以露出所述至少一个台面区的一部分；
在露出的部分台面区上沉积介电材料，以介电材料为掩模去除剩余的台面填充材料以再次露出台面区；以及
在所述至少一个台面区的所述再次露出部分上形成包括通道区、栅极介电部和栅极导体的第一栅极区，所述通道区形成于所述至少一个台面区内，而所述栅极介电部和栅极导体形成于所述至少一个台面区上。
此处使用的术语“台面填充材料”表示一种可以适当地填充形成于每个台面区之间的间隔的材料。适宜材料的例子包括非晶硅或多晶硅。
本发明的第二实施例还可用于在多个器件开孔中形成多个台面区。当形成了多个台面区时，本发明的第二实施例的方法可在预定数量的台面区上形成预定数量的第一栅极区，每个第一栅极区(即NFET或PFET)都具有相同的极性，并且此后可在其它台面区中形成的与第一栅极区(即NFET或PFET)的极性相反的第二栅极区。
附图说明
图1至23是说明用于本发明第一实施例，即镶嵌栅极实施例，的基本工艺步骤的图片表示；
图24是显示本发明第一实施例的一种可选工艺步骤的图片表示；以及
图25至42是说明用于本发明第二实施例，即镶嵌栅极替换实施例，的基本工艺步骤的图片表示，
其中，图1至42的每个均包括下列视图：
A＝带有划线1-1’、2-2’及3-3’的顶视图；
B＝沿A中划线2-2’剖开的剖面图；
C＝沿A中划线1-1’剖开的剖面图；以及
D＝沿A中划线3-3’剖开的剖面图。
具体实施方式
本发明提供了制备具有形成于每个台面侧壁部分中的源极和漏极区域的多台面式FET结构的各种不同方法，下面通过参照本申请文件的附图对本发明做更为详细的描述。
本发明提供了了两种新颖的用于形成多台面式FET结构的镶嵌栅极工艺的实施例以及由此而得到的结构。在图1至24(包括图A至D)中说明的第一实施例以栅极导体和源极/漏极区可各自独立地掺杂的镶嵌栅极工艺为特征。由于保护用氧化填充物的存在，栅极导体可被高度掺杂而不会导致在源极/漏极区产生高浓度掺杂。
此外，源极/漏极区可以通过气相掺杂(GPD)、等离子体掺杂、成角度的离子注入中的一种或其组合掺杂。应该指出，与几何结构无关的掺杂方法，如气相掺杂和等离子体掺杂方法将产生出性能很高的器件。然而，如果相邻台面之间的间隔的纵横比保持为较低，也就是说，当台面不高且它们之间的间隙较宽时，本发明也可以在不脱离本发明的要旨的条件下，采用传统的成角度注入的掺杂方法实现。应该认识到，同采用与几何结构无关的掺杂方法制作的器件相比，用该方法制作的器件往往性能较差。
在心棒(mandrel)内的栅极区开放后进行通道掺杂。在将于后面详细讨论的本发明的一些实施例中，先于通道掺杂，在开口中形成侧壁间隔。该侧壁间隔用于从源极/漏极扩散区隔开通道掺杂，集中通道掺杂的分布。
图1A至D说明了本发明第一实施例中采用的初始结构。显然，尽管全部图解是针对SOI衬底的，但应了解在传统的体材料衬底上的实施几乎无须改动并且是直截了当。因此，在本发明的附图中，SOI晶片10可以用任何其它类型的带有由含硅材料构成的上层的含硅衬底所替换。该其它类型的含硅衬底的说明例包括：Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC和Si/SiGeC。注意这些衬底的每个都包括上含硅材料层，如体材料硅、硅合金或SOI。
特别要指出，图1A至D所示的初始结构包括硅覆绝缘体(SOI)晶片10，晶片10具有位于其表面上的衬垫叠层(pad stack)16。该SOI晶片包括底部含硅衬底(未具体示出或标出)、位于底部含硅衬底上的埋入绝缘区(buriedinsulating region)12和含硅层14，即，有源器件可形成于其中或其上的SOI层。埋入绝缘区可以是氧化物或氮化物，其从含硅层电学地隔离开含硅衬底。在本申请文件全文中使用的术语“含硅(Si-containing)”表示该材料至少含有硅。此类含硅材料的说明例包括：Si、SiGe、SiC、SiGeC、Si/Si、Si/SiC和Si/SiGeC，但并不限于这些。埋入绝缘区12可以是连续的埋入绝缘区，如图1所示，或者也可以是不连续的，即构图的埋入绝缘区(未示出)。该非连续的埋入绝缘区是由含硅层包围的离散且隔离开的区域或岛。
SOI晶片可使用由本领域技术人员熟知的传统SIMOX(氧气离子注入分离(separation by ion implantation of oxygen))工艺，以及在共同授让的美国专利申请序号09/861593，提交于2001年5月21日；09/861594，提交于2001年5月21日；09/861590，提交于2001年5月21日；09/861596，提交于2001年5月21日；09/884670，提交于2001年6月19日，以及授予Sadana等人的美国专利No.5930634中提到的各种SIMOX工艺形成。其全部内容在此引用，以供参考。或者，该SOI晶片还可以用其它传统工艺制成，例如，热接合及切割工艺。
除上述技术以外，本发明采用的初始SOI晶片还可以通过沉积工艺以及光刻和蚀刻(用于制作图案化衬底时)形成。具体地说，藉由常规沉积或热生长工艺，该初始SOI晶片可以通过在含硅衬底表面上沉积绝缘的氧化物或氮化物薄膜而形成；可选地，通过采用传统的光刻和蚀刻对绝缘薄膜构图；以及，其后使用传统的沉积工艺在绝缘薄膜上形成含硅层，该传统的沉积工艺包括例如化学汽相沉积(CVD)、等离子辅助CVD、溅射、蒸发、化学溶液沉积积或者外延硅生长。
初始SOI晶片各层的厚度可依据用于制造晶片的工艺而变化。然而，含硅层14通常具有从约100至200nm的厚度。而对于埋入绝缘层12，该层的厚度约为100至400nm。含硅衬底的厚度对于本发明是无关紧要的。应注意到以上提供的厚度是示例性的并且不限定本发明的范围。
然后，采用本领域技术人员熟知的工艺在含硅层14的表面上形成衬垫叠层16。如图1A至D所示，衬垫叠层16分别包括衬垫氧化层18和硬掩模20。依据本发明，采用传统的热生长工艺首先在含硅层14的表面上形成了衬垫叠层16的衬垫氧化层。另外，衬垫氧化层18可以选用下列传统的沉积工艺形成：化学汽相沉积(CVD)、等离子辅助CVD、化学溶液沉积、溅射和蒸发，但并不局限于此。衬垫氧化层的厚度可依据用于制做它们的技术而变化。但是，衬垫氧化层18典型的厚度约为从5到15nm。
然后采用传统沉积工艺如：CVD、等离子辅助CVD、溅射、化学溶液沉积和蒸发等，在衬垫氧化层18上形成硬掩模20。该硬掩模由SiN、SiON或其它能被用作硬掩模以及抛光停止层的材料组成。硬掩模20的厚度对本发明并不是至关重要的，但硬掩模20的典型厚度约为从50到100nm。
接下来，如图2A至D，在图1示出的结构中形成沟槽22，沟槽22随后将被用于形成浅沟槽隔离区(shallow trench isolation region)。沟槽22贯通硬掩模20、衬垫氧化层18和含硅层14形成，截止在埋入绝缘区12上，其利用传统的光刻和蚀刻形成。
用于形成沟槽的光刻步骤包括步骤：将光致抗蚀剂(未示出)涂于硬掩模20的上水平面，用照射图样使光致抗蚀剂曝光，以及用传统的光致抗蚀剂显影剂在已曝光的光致抗蚀剂中显影出图样。
蚀刻步骤，可采用单步或多步蚀刻步骤，包括采用诸如反应离子蚀刻(RIE)、等离子体蚀刻或离子束蚀刻等干法蚀刻工艺。蚀刻步骤在结构中形成随后用绝缘材料填充的沟槽22。注意含硅层14、衬垫氧化层18和硬掩模20的垂直侧壁在蚀刻之后是裸露的。通常利用传统的光致抗蚀剂剥离工艺，在图样被转印到硬掩模20中之后，将光致抗蚀剂从结构上移除。
确定了沟槽后，对图2A至D示出的结构进行可选的氧化步骤，其可在沟槽的裸露侧壁和底壁上形成薄衬壁(未分别显示或标出)。接下来，采用传统沉积工艺如CVD或等离子辅助CVD，将沟槽(带有或不带可选衬壁)用诸如TEOS(四乙基正硅酸盐：tetraethylorthosilicate)的绝缘材料填充，随后，采用如机械化学抛光(CMP)或研磨等传统平面加工工艺将该结构平整，截止于硬掩模20的上表面。将沟槽填充后，在平面加工之前，可以实施可选的填实(densification)步骤。结果生成的结构例如在图3A至D中示出，该结构现在包括STI(浅沟槽隔离)区24。
随后，如图4A至D所示，在形成沟槽过程中，硬掩模20的未被去除的存留部分，现在用一种同去除氧化物或绝缘材料相比对去除氮化物或由氧氮化物具有高选择性的湿法蚀刻工艺去除。具体地说，在本发明中此处用于去除硬掩模的湿法蚀刻包括，例如，在湿蚀刻槽或其它任何等效的用具中使用浓磷酸。
如图4A至4D所示，从结构上去除硬掩模20在结构中形成了器件开口26，其停止在衬垫氧化层18的表面部分上或其中。应注意到尽管附图示出的是单个器件开口的形成，而本发明预期在结构中形成多个这种器件开口。由于可形成一个或更多的器件开口，因而本申请文本在下文使用了术语“至少一个器件开口”。至少一个器件开口限定了将形成FET基体的区域。该基体将会升高，因而在此使用了术语台面。另外，本发明的每个台面区将带有侧壁部分，每个台面区与其它台面区通过间隔分开。
在本发明中，通过对两种不同材料重复地使用沉积及反应离子蚀刻，在所述至少一个器件开口内建立了嵌套图样。依据本发明，该两种不同材料的一种是抗化学蚀刻的，和其它可轻易地被蚀刻试剂蚀刻的材料，然而，应注意到，本发明的其它部分对于其它任何在上表面形成台面图样的方法都是兼容的。
此外，在本发明中，介绍了一种在所述至少一个器件开口内转印所述两种材料的图样的方法。但是，本发明的其它部分对于其它任何将所述两种材料的图样转印到含硅材料层上的方法都是兼容的。
在本发明中采用的一种用于形成和转印台面图样的优选方法如下：在确定了至少一个器件开口后，在图4A至D示出的结构上暴露的水平和垂直表面上保形地形成氮化层28以提供图5A至D中示出的结构。具体地说，氮化层28是采用传统沉积工艺，包括如低压CVD，形成的。当本发明采用这种实施方式用于形成台面图样时，氮化层28的厚度就决定了每个相邻台面区之间的间隔。按照下面将图样转印到硅中的确切方法，氮化层还可用来确定每个台面的宽度。氮化层28的典型厚度约为从10到100nm。
氮化层28沉积后，利用对去除氮化物具有高度选择性的反应离子蚀刻(RIE)工艺去除氮化层28的水平表面部分，以提供图6A至D中示出的结构。注意，在附图中，氮化层28的垂直部分仍被留存在STI区24的垂直侧壁上。
随后在图6A至D中示出结构的外露水平及垂直表面上形成非晶硅(a:Si)30的保形层(conformal layer)，以提供图7A至D中示出的结构。该a:Si是采用传统沉积工艺，包括如CVD或等离子辅助CVD，形成的。a:Si层30的厚度决定将在下面形成的台面的宽度。按照下面将图样转印到硅中的确切方法，还可以用此层决定相邻台面区之间的间隔。a:Si层30的典型厚度约为从10到100nm。
台面厚度和台面之间的间隔的选择是依据工艺能力以及所期望的器件结构。一般来说，狭窄台面器件倾向于工作在类似传统SOI器件的性能的充分耗尽的模式(fully depleted regime)下。但是，台面的数量和高度是确定总导通电流的决定因素。
a:Si层30沉积后，利用对去除a:Si具有高度选择性的RIE工艺去除位于结构的水平表面上的a:Si，以提供图8A至D中示出的结构。注意在这些附图中a:Si仍留存在已被蚀刻的氮化层28的垂直侧壁上。
图9A至D说明了在经过重复的氮化物的沉积和蚀刻及a:Si的沉积和蚀刻后形成的结构。在图9A至D中，用附图标记32表示氮化物而用附图标记34表示a:Si。如示，至少一个器件开口由交替的氮化层和a:Si层填充。
图10A至10D示出了进行可选的平面化步骤和可选的a:Si RIE步骤后，本发明第一实施例的一种可选择、但是极其优选的实施体。该可选的平面化步骤包括机械化学抛光(CMP)或研磨。a:Si RIE步骤将a:Si的高度降低到低于结构的顶面的深度。也就是说，a:Si RIE提供了具有凹口a:Si层30和34的结构。
对于图9A至9D和10A至10D示出的两种结构的任一种结构，氮化层28和32的留存部分利用一种与除去氧化物或a:Si相比对除去氮化物具有高度选择性的化学湿法蚀刻工艺去除。具体地说，用于本发明此处的该化学湿法蚀刻工艺可包括，例如，在湿法蚀刻槽或类似的用具中使用浓磷酸作为化学蚀刻剂。注意本发明的此步骤露出了衬垫氧化层18的一部分。在从结构上湿法蚀刻掉氮化层后，形成了贯穿衬垫氧化层18的露出部分、止于含硅层14表面上的开口36。具体地说，该衬垫氧化层18的露出部分利用对去除氧化物具有高度选择性的RIE工艺去除。在选择性地去除氮化物和氧化物之后形成的结果结构如图11A至D所示。
接下来，如图12A至D所示，在本发明工艺此处，利用与去除氧化物相比对去除Si具有高度选择性的RIE工艺除掉a:Si层30和34的留存部分。注意衬垫氧化层18和含硅层14的区域留存在结构中。留存的含硅层的一些区域形成了本发明多台面式FET的基体。例如，图12A至D所示出的台面区14’的存在。
在将a:Si层的留存部分从结构上去除后，形成介电材料38以提供如图13A至D示出的结构。具体地说，利用传统沉积工艺将介电材料38形成在图12A至D所示的结构的所有露出表面上。介电材料38可包括诸如四乙基正硅酸盐(TEOS)的氧化物或诸如硼磷硅酸盐玻璃(BPSG)的硅酸盐玻璃构成，其带有用于防止掺杂物可能扩散进入衬底的、诸如氮化硅的防渗透材料的薄衬。介电材料38的厚度对本发明不是至关重要的，但介电材料38的典型厚度约为从100至300nm。
形成介电材料38后，对其进行平面化以提供如图14A至D所示的结构。用于形成如图14A至D所示的结构的平面化工艺包括CMP或研磨。
随后，通过传统的光刻在介电材料38已平面化的表面上形成图样化的光致抗蚀剂40。图样化的光致抗蚀剂在结构中将要形成MOSFET的预先确定的位置处，即台面区14’，露出了其下的介电材料38的一部分。在光致抗蚀剂图案化之后，形成穿透介电材料38的露出部分以及衬垫氧化层18并止于含硅层的表面部分上的(即在台面区14处的)栅极开口42。栅极开口42的形成中采用了对去除氧化物具有高度选择性的RIE工艺。进行了本发明的这些步骤后形成的结果结构如图15A至D所示。
在形成栅极开口后，利用本领域技术人员熟知的传统剥离工艺从结构上去除掉图样化的光致抗蚀剂。在本发明此处，在含硅台面14’的外露部分中形成通道区44。如果希望，在此处可以使用任何已知的掺杂方法掺杂通道，这些方法包括诸如气相掺杂、等离子体掺杂，甚至离子注入。应该指出离子注入掺杂无法均匀地传送掺杂物，而是在工艺期间依据掺杂物的几何形状而跨越整个通道表面。
在本发明的某些实施例中(未具体示出)，栅极开口42由两步形成，从而有助于沿介电材料38的内壁形成间隔壁(spacer)。这通过在硅台面的顶上或在衬垫氧化层18上停止开口42内介电材料38的蚀刻而完成。然后剥去光致抗蚀剂，并且在介电材料38的内(栅极侧)侧壁上形成间隔壁。然后，可利用另一个光致抗蚀剂层从台面之间和间隔壁之间蚀刻掉介电材料38的残余部分。本领域技术人员将认识到，两种水平的光刻的使用可减少为一种水平的光刻，若使用硬掩模代替光致抗蚀剂40。得到的结构将具有通道与将在后面暴露的源极/漏极区之间的内建的间隔壁。
在形成了通道区后，栅极介电部46形成于包括通道区44的含硅层的暴露表面上。栅极介电部46利用传统的热生长工艺形成。或者，栅极介电部可通过传统的沉积工艺形成，该传统工艺包括例如CVD、等离子辅助CVD或化学溶液沉积。栅极介电部是具有约1至10nm厚度的薄层。栅极介电部可包括传统的氧化物，例如但不限于：SiO2、AL2O3、Ta2O3、TiO2和钙钛矿型氧化物。栅极介电部46形成后得到的结构如图16A至D所示。注意，栅极介电部卷绕在含硅层14的脚柱的周围，见图16D。
在形成了栅极介电部之后，在部分栅极介电部上位于通道区44上的部分上形成栅极导体48，见图17A至D。栅极导体包括导电材料，该导电材料包括例如掺杂的多晶硅、硅酸盐、基本金属或它们的任意组合，通过传统的沉积工艺(如CVD)形成栅极导体。在采用多晶硅时，多晶硅栅极或者在沉积工艺期间原位掺杂(doped in-situ)，或者可选地，多晶硅栅极可在利用传统的离子注入和退火后进行掺杂。在另一实施例中，多晶硅栅极可在形成源极/漏极区的同时掺杂。如果需要的话，可在沉积后或在沉积和掺杂后对栅极进行可选的平面化步骤。注意，栅极导体的注入是利用掩模的离子注入工艺进行的，从而形成至少一个NMOS或PMOS FET区。相对的导电类型的区域将在下面的工艺中形成。注意，通道区44、栅极介电部46和栅极导体48形成本发明的栅极区。
然后，在栅极导体上形成掩模(未示出)，并随后去除介电材料38的露出部分，直至介电材料的表面与STI区24等平面。去除的步骤包括利用与去除栅极导体相比对于去除氧化物具有高度选择性的时控RIE工艺。例如C4H8的化学试剂可用于介电材料38的选择性去除中。进行完这些步骤后所得到的结构如图18A至D所示。注意，栅极导体48的垂直部分现在已暴露出来。
然后，在栅极导体48的暴露的垂直侧壁周围形成间隔壁50，从而提供如图19A至D所示的结构。间隔壁优选包括氮化物或氮氧化物，但是氧化物的间隔壁也可用于提供栅极导体的高度设计为使得某些介电材料残留在栅极导体的根部的情况下。间隔壁通过沉积和蚀刻形成。
然后，利用传统的光致抗蚀剂剥离工艺去除覆盖栅极导体的光致抗蚀剂，而任何保留的介电材料，包括介电材料38和STI区24，都被从结构中去除，从而提供图20A至D所示的结构。
接着，对图20A至D所示的结构进行气相等离子体掺杂工艺、等离子体掺杂工艺和/或成角度的离子注入工艺，从而形成掺杂的源极/漏极扩散区，并且可选地，形成掺杂的源极/漏极延伸部。注意，该些区域是形成于前面形成的每个台面区的侧壁部分中。图21A至D示出了形成了源极/漏极及其延伸部的例子。然而，也可以省略源极/漏极延伸部的形成。
附图中，附图标记52表示轻掺杂区，而附图标记54表示重掺杂区(与区域52相比)。附图标记15此处用于表示含硅层14的掺杂。术语“轻掺杂区”通常表示源极/漏极延伸部，并且表示掺杂浓度小于或约等于5×1019原子/厘米3或更小的区域，而术语“重掺杂区”表示掺杂浓度大于5×1019原子/厘米3的区域。对本领域技术人员而言，应明显了解的是，适当的湿法蚀刻可以为了优化FET性能而用于调整源极/漏极延伸部的位置。
如前所述，本发明中优选使用气相掺杂或等离子体掺杂，因为采用这些方法进行的掺杂，其均匀性不受几何形状的限制，即所有暴露表面可获得同等程度的掺杂。在此两种情况的任意一种下，杂质在气相或等离子体状态下移动，甚至直到台面之间间隔的底部，并且同样数量或相近数量的杂质穿越露出的侧壁表面而输运至硅中。使用离子注入将产生不均匀掺杂剖面，但是在台面很浅的情况下，它可以满足不对阈值电压和阈下电压特性造成太多的负面影响。
掺杂区52和54形成后，采用传统的沉积工艺在结构上形成氧化层56，且该氧化物层被平面化以提供如图22A至D示出的平面结构。用互补的掩模遮蔽其它导电类型的FET区，并且重复图18至22示出的工艺步骤。如此在结构中形成相对导电类型的FET。注意在每种情况下，该FET都形成于含硅台面上。
随后，如图23A至D所示，利用传统的硅化工艺在结构中围绕栅极区(及栅极导体48上)形成了硅化物接触部58。在一个可选实施例中，可以用a:Si填充源极/漏极区并随后利用掩模注入工艺注入，参见图24A至D。区域60表示在a:Si沉积和蚀刻之后形成的掺杂的多晶硅。硅化物接触部58是利用前面提到的传统硅化工艺形成的。注意，对于特定的器件，该硅化物接触部58可由非硅化物接触部替代。
在图23A至D或图24A至D这一段，依照所期望的器件特性的类型，台面之间的间隔可用诸如介电材料、多晶硅、硅化物或金属等任何材料填充。
以上的描述和图1至24说明了采用栅极镶嵌工艺的本发明的第一实施例。下面的叙述和图25至42说明采用镶嵌栅极替换工艺(damascene gatereplacement processing)的本发明的第二实施例。由于除去了与栅极氧化和源极/漏极退火相关联的正常的热积累(thermal budget)，本发明的第二实施例利于使用高k介电材料和金属栅极导体。
首先制成如图25A至D所示的初始结构，其包括SOI晶片10(包括含硅衬底、埋入绝缘层12和含硅层14)及衬垫叠层16(包括衬垫氧化层18和硬掩模20)。注意该初始结构与图1A至D示出的结构是一样的，因而与图1A至D相关的附图标记在这里也是一致的。尽管全部说明都是在SOI基底上，很明显在传统的体材料衬底上实施基本不要求改动并且是直截了当的。
图26A至D和图27A至D分别示出了沟槽22和STI区24的形成。注意这些附图与图2A至D和图3A至D相同，因此与前面图2A至D和图3A至D相关的附图标记也在这里引用。
接下来，如图28A至D所示，STI区24被做成凹口且在结构的全部露出表面上形成氮化层70。被用作蚀刻停止层的氮化层70是通过传统的沉积工艺如CVD而形成的。氮化层70的厚度可变，且对本发明不是至关重要的。仅出于说明的目的，氮化层70的典型厚度约为5至50nm。
在结构上形成氮化层70后，沉积并平面化氧化物层72以提供如图29A至D所示的结构。注意氮化层70的位于硬掩模20水平表面上的部分是露出的。接着，利用与去除氧化物相比对于去除氮化物具有高度选择性的湿法蚀刻工艺从结构上去除掉氮化层72的暴露部分和下面的硬掩模20。该蚀刻步骤止于衬垫氧化层18上。本发明的这些步骤结束后形成的结构如图30A至D所示。注意本发明此处还形成了器件开口26，并且围绕硬掩模20形成的氮化层70的垂直部分在本发明此处也被去除。
图31A至D到图35A至D分别说明了在氮化层28沉积及RIE后、a:Si30沉积及RIE后、氮化层32沉积及RIE后和a:Si层34沉积及RIE后形成的不同结构。注意在这些步骤中所用的工艺方法与在图5至9中提及的方法是相同的，因此参照图5至9所描述的工艺步骤可等效地用于本发明的本实施例。
图36A至D示出了经平面化(CMP或研磨)、氧化物RIE及a:Si RIE后形成的结构。平面化步骤和a:Si RIE是可选择的，而去除氧化层72的氧化物RIE是必需的。该氧化物RIE包括利用对去除氧化物具有高选择性的RIE化学试剂，而可选的a:Si RIE则利用对去除Si有高选择性的RIE化学试剂。注意蚀刻止于氮化层70上。
接下来，利用对去除氮化物具有高度选择性的化学湿法蚀刻工艺从结构中去除留存的氮化物(层28、32和70)。所得到的结构如图37A至D所示。注意衬垫氧化层18的某些部分现在被露出了。特别强调在氮化物去除过程中，部分的衬垫氧化层18被减薄。
利用氧化物RIE工艺形成开口36。该氧化物RIE工艺从结构上去除露出的氧化物，尤其是衬垫氧化层18，使得含硅层14露出。注意台面14’在本发明这一步形成。正如前面的本发明第一实施例中讨论的那样，随着开口36的形成，a:Si层30和34的留存部分被去除，以提供如图38A至D所示的结构。注意一些已图案化的含硅层用作将要随后形成FET器件的台面区。
然后，对图38A至D所示的结构进行氧化工艺，在含硅层14的露出壁部分的周围形成了氧化物薄层。该氧化物薄层在本发明的附图中未单独示出或标出。随后沉积a:Si层74，以提供图39A至D中说明的结构。随后施加NFET和PFET掩模(未示出)，以在a:Si中开放源极/漏极区。在确定对NFETs的源极/漏极掺杂的同时，用a:Si层保护PFET。注意a:Si层74不一定是a:Si，也可以是多晶硅层或任何能够填充台面之间的间隔、能利用光刻构图、并且能选择性地蚀刻为掺杂或不掺杂的二氧化硅的材料。在本发明中，层74作为台面填充材料。
图40A至D示出了在执行下列后续步骤后形成的结构：首先，施加NFET掩模并蚀刻暴露的a:Si层74。该暴露区域对应于NFET的源极/漏极区。接下来，剥离薄氧化物并使用气相等离子体掺杂、等离子体掺杂和/或成角度的离子注入形成源极/漏极区。然后，通过沉积形成如二氧化硅的介电材料38，例如通过在CVD反应器中TEOS的分解。或者，也可随后通过沉积形成薄SiN衬里76并随之沉积介电材料38。介电材料沉积后，对结构进行平面化并随后实施短暂的SiN RIE工艺。注意SiN间隔壁可以在用介电材料38填充前，在a:Si层74的侧壁上额外形成。这样可允许形成无边缘扩散接触。
然后，施加PFET掩模并限定a:Si(在PFET区中)，完成上面提及的与图40A至D相关的工艺步骤。
图41A至D示出了在完成了下列后续工艺步骤后形成的结构。首先，采用传统的蚀刻工艺去除a:Si，然后通过前面讨论的通道掺杂限定通道区44。如在本发明第一实施例中那样，该通道掺杂可包括牺牲间隔壁的使用。接下来，去除衬垫氧化物并在通道区44当前暴露的表面上形成栅极介电部46。在本发明第二实施例中，可以使用传统的介电材料以及诸如五氧化钽、钛酸锶钡和硅酸钇的高k介电材料。术语高k介电材料在此用于表示具有介电常数为10或更高的介电材料。在形成栅极介电部46以后，在栅极介电部上形成栅极导体48。该栅极可被平面化、做成凹口并在做成凹口的栅极导体上可选地形成SiN帽层。在此实施例中，使用金属的栅极导体。
图42A至D示出了在完成了下列工艺步骤后形成的结构：首先，利用一种选择性去除介电材料38的蚀刻工艺开放接触通道至SiN层76，随后利用对去除氮化物具有高度选择性的蚀刻工艺开放SiN层76。如前面讨论的那样，然后形成了硅化物接触部(或非硅化物接触部)58。
在图42A至D这一段，依照所期望的器件特性的类型，台面之间的间隔可用诸如介电材料、多晶硅、硅化物或金属等任何材料填充。
应该注意到本发明提供了一种其中栅极填充了狭窄Si台面对之间的间隔的包覆(warpped)栅极介电材料。因此，与形成包覆结构的前述方法相比，FET的有效宽度增加了许多。
不同于现有技术方法，这里描述的本发明方法有利于直接在台面的侧壁上进行源极和漏极掺杂。而且，优选的掺杂方法不会为了阈值电压控制原因而限制台面高度。
参照实施例详细对本发明进行了具体的展示和描述，本领域技术人员应十分清楚：上述及其它的对形式与细节的变化并不脱离本发明的要旨和范畴。本发明不应局限于所描述和阐明的确切形式和细节，而是归于所附权利要求限定的精神和范围内。

Claims (18)

1.一种多台面式场效应晶体管结构，包括：
多个含硅台面区，每个台面区具有被掺杂的侧壁表面，以形成源极和漏极区；
通道区，在每个所述台面区内，所述通道区电学地接触所述源极和漏极区；
栅极介电部，位于每个所述台面区表面上的所述通道区顶上；以及
栅极导体，在所述栅极介电部顶上。
2.如权利要求1所述的多台面式场效应晶体管结构，其特征在于，所述含硅台面包括硅覆绝缘体晶片的含硅层。
3.如权利要求1所述的多台面式场效应晶体管结构，其特征在于，所述多个含硅台面区构造为嵌套图案。
4.如权利要求1所述的多台面式场效应晶体管结构，其特征在于，所述多个含硅台面区构造为平行图案。
5.如权利要求1所述的多台面式场效应晶体管结构，其特征在于，所述栅极介电部的材料为一种介电常数大于10的介电材料。
6.如权利说明1所述的多台面式场效应晶体管结构，其特征在于，穿透所述侧壁表面均匀地掺杂所述源极和漏极区。
7.一种形成镶嵌栅极场效应晶体管结构的方法，包括步骤：
提供一平面结构，该平面结构包括位于含硅层顶上的衬垫叠层；
去除部分的该衬垫叠层以在所述结构中定义至少一个器件开口；
在所述至少一个器件开口中形成包括所述含硅层的一部分的至少一个台面区，所述至少一个台面区具有侧壁部分；
形成具有露出所述至少一个台面区的一部分的开口的介电材料；
在所述开口内形成包括通道区、栅极介电部和栅极导体的第一栅极区，所述通道区形成于所述至少一个台面区内，而所述栅极介电部和栅极导体形成于所述至少一个台面区上；
去除所述第一栅极区周围的所述介电材料并在所述栅极导体露出的垂直侧壁上形成间隔壁；以及
在所述至少一个台面区的所述侧壁部分中形成源极和漏极区。
8.如权利要求7所述的方法，还包括在栅极形成后的两个阶段中去除所述第一栅极区周围的所述介电材料，所述两个阶段包括步骤：首先去除所述栅极导体侧壁部分上的所述介电材料，至该至少一个台面区的顶部上的高度；在所述栅极导体露出的垂直侧壁上形成间隔壁；以及，去除除间隔壁下的介电材料外的所有介电材料，从而完全露出所述至少一个台面区的侧壁部分。
9.如权利要求7所述的方法，还包括通过在形成一种类型的场效应晶体管后形成另一种类型的场效应晶体管，在其它台面区中形成与多个所述第一栅极区相对的第二栅极区，其中在每一次形成所述第二栅极区的重复操作中，不包括该另一种类型的场效应晶体管的区域被抗蚀剂和耐CMP硬掩模所阻挡，每一次形成所述第二栅极区的重复后将其去除。
10.如权利要求7所述的方法，还包括在包括源极和漏极区的至少一个台面区的顶上形成硅化物或非硅化物接触部。
11.如权利要求7所述的方法，其特征在于，所述源极和漏极区通过气相掺杂工艺、等离子体掺杂工艺、成角度的离子注入或它们的组合形成。
12.如权利要求7所述的方法，其特征在于，所述至少一个器件开口用两种材料的交替层填充，一种为抗蚀刻试剂的抗蚀剂，而另一种易于被所述蚀刻试剂所蚀刻，所述交替层用于限定至少一个台面区。
13.一种形成场效应晶体管的方法，包括步骤：
提供一平面结构，其包括位于含硅层表面顶上的图案化的衬垫叠层，所述图案化的衬垫叠层被延伸到所述含硅层内的浅沟隔离区所环绕；
用氮化层为包括所述图案化的衬垫叠层的所述结构加衬里；
提供与位于所述图案化的衬垫叠层的上表面顶上的所述氮化层的表面共平面的氧化层，并去除所述氮化层及所述图案化的衬垫叠层的一部分，以形成至少一个器件开口；
在所述至少一个器件开口中形成至少一个台面区，所述至少一个台面区包括侧壁部分；
在所述至少一个台面区上形成台面填充材料；
在所述至少一个台面区的所述侧壁部分中形成源极和漏极区；
去除该台面填充材料以露出所述至少一个台面区的一部分；
在露出的部分台面区上沉积介电材料，以介电材料为掩模去除剩余的台面填充材料以再次露出台面区；以及
在所述至少一个台面区的所述再次露出部分上形成包括通道区、栅极介电部和栅极导体的第一栅极区，所述通道区形成于所述至少一个台面区内，而所述栅极介电部和栅极导体形成于所述至少一个台面区上。
14.如权利要求13所述的方法，还包括在其它台面区中形成与多个所述第一栅极区相对的第二栅极区，其中在每一次形成所述第二栅极区的重复操作中，露出一种类型的场效应晶体管的源极和漏极，并掺杂露出的源极和漏极区，并且，通过沉积介电材料和平面化填充材料到露出的源极和漏极上方的体积，使得所述介电材料表面的顶部与所述填充材料的顶部水平。
15.如权利要求13所述的方法，其特征在于，所述栅极介电部是具有介电常数为10或更高的高k介电材料。
16.如权利要求13所述的方法，还包括在源极和漏极区中露出的台面结构上形成硅化物或非硅化物接触部。
17.如权利要求13所述的方法，还包括用绝缘材料或导电材料填充侧壁部分中至少一个台面区之间的间隔。
18.如权利要求13所述的方法，其特征在于，所述源极和漏极区通过气相掺杂工艺、等离子体掺杂工艺、成角度的离子注入或它们的组合形成。
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