KR100518133B1 - 다마신 게이트 멀티 메사 금속 산화물 반도체 전계 효과트랜지스터 - Google Patents

다마신 게이트 멀티 메사 금속 산화물 반도체 전계 효과트랜지스터 Download PDF

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Abstract

소스/드레인 영역을 위한 도핑된 측벽을 갖는 멀티메사 FET 구조 및 그것의 형성 방법이 개시되어 있다. 제조중에 소스 측벽 및 드레인 측벽이 노출되면, 특히 기상 도핑 또는 플라즈마 도핑처럼, 기하학적 형태에 독립적인 도핑 방법이 사용되는 경우에 전체 측벽의 균일한 도핑을 가능하게 한다. 결과적인 소자는 깊이에 독립하여 정밀하게 제어되는 문턱 전압 및 전류 밀도를 가지며, 실리콘 단위 면적 당의 전류가 매우 높을 수 있는데, 그 이유는 메사들이 종래 기술로 형성될 수 있는 메사에 비하여 매우 높을 수 있기 때문이다. 종래의 서브트랙티브 에칭법 대신에 다마신 게이트 공정 또는 다마신 대체 게이트 공정을 채택하는, 멀티메사 FET 구조 형성 방법이 제공된다.

Description

다마신 게이트 멀티 메사 금속 산화물 반도체 전계 효과 트랜지스터{DAMASCENE GATE MULTI-MESA MOSFET}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 구체적으로 말하면, 다마신 게이트 처리 공정을 이용하여 멀티 메사 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 제조하는 방법에 관한 것이다. 본 발명은 또한 본 발명의 방법에 의하여 형성되는 멀티 메사 MOSFET 구조에 관한 것이다.
근년에, 집적 회로의 집적 밀도에 대한 관심이 증대되고 있다. 이러한 관심은 낮은 소비 전력, 보다 높은 성능, 향상된 회로 기능성 및 저렴한 제조 비용 등 IC에 대한 요구 조건에 의하여 촉발되고 있다. 작동 전압을 낮춤으로써 소비 전력을 낮출 수 있는데, 작동 전압을 낮추는 데에는, 원하는 성능을 얻기 위한 IC의 기하학적 구조(geometry)를 스케일 다운(scale down)시키는 것이 필요할 수도 있다. 기하학적 구조가 스케일 다운됨에 따라, 도체 길이 및 기생 용량이 감소하여 신호 전파 시간을 단축시킨다. 또, 처리 비용을 감소시켜 보다 많은 수의 회로를 단일 웨이퍼 또는 칩에 형성할 수 있는 등 어떤 경제적인 장점도 있다.
그러나, 능동 소자가 보다 작은 치수로 스케일 다운되는 경우, 신뢰성 있는 소자를 제공하기 위해서는 이들 소자의 전압도 또한 스케일 다운되어야 한다. 그러므로, 소자의 성능과 신뢰성을 경합적으로 고려함으로써 소자의 스케일러빌리티(scalability)가 제한된다.
일부 환경에서는, 어떤 형태의 소자를 보다 작은 치수로 스케일 다운하면, 특히 소자의 작동능(operability)이 용량 결합 효과에 의존하는 경우, 성능에 악영향을 미칠 수도 있다. 용량 결합 전계(capacitively coupled electrical field)에 의한 반도체 내의 소자 채널의 전도 특성의 변화에 통상적으로 의존하는 FET들은 극히 작은 측부 치수로 스케일 다운되는 경우, 구동 전압의, 특히 전도 문턱 전압(Vt)의 스케일러빌리티를 나타내지 않는다. 실제, 주어진 오프-전류에 대하여 전도 문턱 전압을 상승시키는 것을 회피하는 것이 극히 어려운 경우가 있는데, 그 이유는 도핑 농도가 높을수록 문턱 전압 이하 특성(sub-threshold slope)이 저하되기 때문으로, 게이트 유전체 물질의 최소 두께에 대한 한계로 인한 쇼트 채널 효과(short channel effects)를 감소시키기 위해서는 통상적으로 보다 높은 도핑 농도가 필요하다. 추가로, 치수가 감소되면 파괴 없이 소자에 인가될 수 있는 게이트 전압(Vg)을 제한하며, Vt의 스케일러빌리티가 결여되면 가용 초과 구동(overdrive) 전압(Vg-Vt)을 감소시키고, 결과적으로는 소자의 가용 온-전류(on-current)를 감소시킨다. 따라서, 기존의 벌크 상보형 금속 산화물 반도체(Complementary Metal Oxide Semiconductor: CMOS) 기술은 (1.5 V 미만 정도의) 매우 낮은 작동 전압까지 확장될 수는 없다.
기존의 CMOS 기술에 있어서의 전술한 한계를 피하기 위하여, Vt를 낮추기 위한 시도로서, 매우 저온에서 동작하는 실리콘-온-절연체(silicon-on-insulator: SOI) 구조가 제안되어 있다. 그러나, CMOS 소자에 있어서 낮은 동작 온도를 사용하면, CMOS 소자 동작 비용의 상승은 물론, 예컨대, 그러한 소자를 휴대 장치로서 사용할 가능성을 비롯한 심각한 한계(server limitations)가 부과된다. 또한, 동작 온도가 낮은 CMOS 소자를 사용하면 패키지 신뢰성 문제(packaging reliability)가 야기될 수 있다. 다른 한편으로, SOI 소자에서는 부체(浮體) 효과(floating body effects) 및 SOI 구조 자체의 제조비의 문제에 부딪힌다.
상기의 제안에 추가하여, 문턱 전압 이하 특성 및 높은 전도 전류를 개선하기 위하여 매우 좁은 채널의 MOSFET 구조가 제안되었는데, 예컨대 제목이 "Corner Enhanced Field-Effect Transistor"인 IBM Technical Bull. Vol.34, No.12(1992년 5월) 101-102 면을 참고하라. 이 선행 기술 문헌에서는, 모서리들이 채널의 나머지 부분의 전도를 억제하기 위하여, 채널에 불가피하게 존재하는 가장자리(edge)에 기생하는 것으로 일반적으로 간주되고 있는 모서리 전도 효과(corner conduction effects)를 이용하였다. 이러한 원리는 IBM Technical Bull.에서 설명되고 있는 바와 같이 번갈아 위치하는 질화물층과 폴리실리콘층의 반복된 컨포말 증착(conformal deposition) 및 이방성 에칭에 의하여 형성되는 이른바 멀티 메사 구조(multi-mesa structure)까지 확장되었는데, 여기에서 상기 질화물과 폴리실리콘은 샬로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 영역 사이의 부위에 충전되어 트랜지스터의 소스로부터 드레인까지 연장하는 복수 개의 좁은 채널을 형성한다.
상기 반복된 증착 및 에칭 처리 공정을 이용하여 멀티 메사 구조를 제작하면, 비용이 극히 많이 들고, 경우에 따라서는 생산 수율이 떨어진다. 또한, 모서리에서 두드러진 전도(corner dominated conduction)는 모서리 영역 이외의 다른 영역에서의 전도를 억제하기 위하여 높은 수준의 메사 도핑을 행하였다는 것을 의미한다. 종래 기술의 메사 소자들은 또한 게이트 부위의 상당 부분이 소자의 전도에 크게 기여하는 영역과 대응하지 않기 때문에 게이트/입력 용량이 불균형적으로 높게 된다.
유사한 멀티 메사 소자를 형성하는 것에 대한 다른 한 가지 해결책이, 예컨대 IBM Technology Bull. Vol. 34, No. 10A(1992. 3월), 472 내지 473면에 기재되어 있다. 이 문헌에서는, SOI 또는 벌크 구조에 형성된 채널 영역에 슬릿들(slits)이 에칭되어, 각 슬릿이 필연적으로 2개의 백투백(back-to-back) FET를 형성하게 되어 있는데, 채널층의 두께가 채널의 폭을 결정한다. 이러한 종래 기술의 방법에 있어서는 SOI 구조와 관련한 상기 문제가 제거되지 않고 있다. 또한, 종래 기술의 구조에서의 슬릿과 중간 채널(intervening channel) 치수는 현재의 리소그래피 공정으로 얻을 수 있는 최소의 특징 치수(feature sizes)에 의하여 한정되어, 트랜지스터가 점유할 수 있는 최소 공간(footprint)을 제한한다.
브루너 등에게 허여된 미국 특허 제5,675,164호는 서브 리소그래피 메사 폭(sub-lithographic mesa widths) 및 주기성을 갖는 멀티 메사 구조를 제공하고 있다. 브루너 등의 특허에 개시된 멀티 메사 구조는 서브트랙티브 게이트 에칭 공정(subtractive gate etching process)을 이용하여 형성되는데, 이 에칭 공정은 포토레지스트상에 피치가 1/2 미크론 미만인 소정 패턴의 라인들을 노광시키는 단계와; 서브 리소그래피 폭의 홈을 에칭하여 메사 구조를 포함하는 오목한 표면을 형성하는 단계와; 상기 오목한 표면에 산화물을 형성하는 단계와; 상기 산화물 위에 게이트 전극을 마련하는 단계를 포함한다.
브루너 등의 특허에 개시된 바와 같은 서브트랙티브 게이트 에칭 공정의 한가지 단점은 메사들 사이에 게이트 도체 스트링거(stringer)가 남는다는 것이다. 또한, 종래 기술의 서브트랙티브 게이트 에칭 공정으로는 소스/드레인 접합 연부로부터 일정 간격 분리되게 각 메사 내의 채널 도핑을 할 수 없으며, 이와 관련하여 종래 기술의 메사 구조는 드레인 전계가 비교적 높으며, 이 전계가 핫 캐리어 신뢰성(hot-carrier reliability)을 떨어뜨리고 소자의 본체 대전 효과(body charging effects)를 증대시킨다.
종래 기술의 방법은 또한 멀티 메사 구조를 제조하는 종래 기술의 방법에 있어서의 전술한 결점에 추가하여, 종래 기술의 방법은 또한 다음과 같은 관련 문제를 가지고 있다.
(i) 각기 단일 블록으로서 어떤 도핑 공정을 위하여 상부에서만 노출되는 소스 또는 드레인의 깊이 전체에 걸쳐 이온 주입법을 사용하여 동일 레벨의 도펀트를 전달하는 것이 어렵기 때문에, 메사들(홈들)의 종횡비가 제한되고, (ⅱ) 불균일한 수직 소스/드레인 도핑 프로파일로 인하여 전류 구동 분포가 매우 불균일하며, (ⅲ) 게이트 확장부의 형성을 위한 스페이서의 사용으로 메사가 막혀서, 게이트 스페이서들을 보호하면서 상기 메사들을 선택적으로 에칭해야 한다.
따라서, 개선된 문턱 전압 이하 특성, 무시 가능한 역바이어스 민감성(back bias sensitivity), DIBL(drain induced barrier lowering)에 대한 높은 여유도(immunity) 및 고전류 구동과 같은 전기적 특성이 개선된 멀티 메사 FET 구조를 제조하는 신규하고 개선된 방법을 마련할 필요가 있다.
본 발명의 목적은 소스와 드레인 영역의 메사의 측벽이 도핑된 멀티 메사 FET 구조를 제공하는 데 있다.
본 발명의 다른 한 가지 목적은 전체 전류 전도 폭을 가로질러 균일한 레벨의 소스와 드레인 도핑을 행함으로써, 문턱 전압이 양호하게 특정되고, 이와 관련된 문턱 전압 이하 특성이 양호한 멀티 메사 FET 구조를 제공하는 데 있다.
본 발명의 또 다른 한 가지 목적은 소스와 드레인을 가로지른 도핑의 균일성에 대한 제한이 없이 톨 메사(tall mesa)가 가능하게 함으로써, 단위 실리콘 면적 당 전류 밀도 레벨을 훨씬 더 높일 수 있는 멀티 메사 FET 구조를 제공하는 데 있다.
본 발명의 또 다른 한 가지 목적은 인접한 메사 사이의 게이트 도체 스트링거들을 제거하는 처리 단계를 사용하여 멀티 메사 FET 구조를 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 한 가지 목적은 게이트 도체와 소스/드레인 확산 영역의 독립적인 도핑을 허용하는 멀티 메사 FET 구조를 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 한 가지 목적은 열화되지 않는 문턱 전압 이하 특성, 무시 가능한 역바이어스 민감성, DIBL에 대한 높은 저항성, 높은 전류 구동과 같은 개선된 전기적 특성을 나타내는 멀티 메사 FET 구조를 제조하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 (ⅰ) k 값이 높은 게이트 유전체 및 금속 게이트 도체를 사용할 수 있는 멀티 메사 FET 구조를 제조하는 방법(여기에서, "k 값이 높은 유전체"라 함은 약 10 이상의 유전 상수를 갖는 유전체 물질을 말함)과 (ⅱ) 각 메사의 채널 도핑이 소스/드레인 접합 연부로부터 일정 간격을 두어 드레인 전계를 낮추고 핫 캐리어 신뢰성을 향상시키며, 본체 대전 효과(body charging effects)를 낮추는 멀티 메사 FET를 제조하는 방법을 제공하는 것이다.
이상의 목적 및 기타의 목적은, 본 발명에서 종래의 서브트랙티브 에칭 방법 대신에 다마신 게이트 공정이나, 별법으로 이 다마신 대체 게이트 공정(damascene replacement gate process)을 채용하는 방법을 제공함으로써 달성된다. 본 발명의 두 가지 방법 모두 각 메사의 측벽부에 소스와 드레인 영역이 형성되는 멀티 메사 FET를 형성할 수 있다. 본 발명의 몇 가지 매우 바람직한 실시예에 있어서는, 기상 도핑 또는 플라즈마 도핑에 의하여, 생성되는 각 메사 영역의 측벽부의 균일한 도핑이 달성된다.
본 발명의 한 가지 양태에 따라,
소스 영역과 드레인 영역을 형성하도록 도핑되어 있는 측벽 표면을 각각 구비하는 복수 개의 Si 함유 메사 영역과;
상기 소스 영역 및 드레인 영역과 전기적으로 접촉하는, 각 메사 영역 내의 채널 영역과;
각 상기 메사 영역의 표면상의 상기 채널 영역 웨에 배치된 게이트 유전체; 그리고
상기 게이트 유전체 위의 게이트 도체
를 구비하는 것인 멀티 메사 FET 구조가 제공된다.
본 발명의 메사 영역들은 포개진 메사 영역(nested mesa regions) 또는 서로 평행한 메사 영역을 형성하도록 구성될 수 있다.
상기 Si 함유 메사 영역은 SOI(Silicon-On-Insulator) 웨이퍼의 Si 함유층 또는 Si, SiGe, SiC, SiGeC, Si/Si, Si/SiC, Si/SiGeC로 구성될 수 있다. 즉, 메사들은 벌크 Si, SiGe, SiC, SiGeC와 같은 Si 화합물, 위에 Si 또는 Si 화합물이 형성되는 벌크 Si, 또는 SOI 웨이퍼로 형성될 수 있다.
본 발명의 다마신 게이트 실시예는
Si 함유층 위에 배치되는 패드 스택(pad stack)을 구비하는 평면형 구조를 마련하는 단계와;
상기 패드 스택의 소정 부분들을 제거하여 상기 평면형 구조에 하나 이상의 소자 구멍(device aperture)을 형성하는 단계와;
상기 하나 이상의 소자 구멍 내에, 상기 Si 함유층을 포함하고 측벽부들을 구비하는 하나 이상의 메사 영역을 형성하는 단계와;
상기 하나 이상의 메사 영역의 일부를 노출시키는 개구부를 구비하는 유전체 물질을 형성하는 단계와;
상기 개구부 내에 채널 영역, 게이트 유전체 및 게이트 도체를 포함하는 제1 게이트 영역을 형성하는 단계로서, 상기 채널 영역은 상기 하나 이상의 메사 영역 내에 형성되는 반면, 상기 게이트 유전체와 상기 게이트 도체는 상기 하나 이상의 메사 영역 위에 형성되는 것인 제1 게이트 영역 형성 단계와;
상기 게이트 영역 주위의 유전체 물질을 제거하고 상기 게이트 도체의 노출된 측벽 위에 스페이서를 형성하는 단계와;
상기 하나 이상의 메사 영역의 상기 측벽부 내에 소스 영역과 드레인 영역을 형성하는 단계
를 포함하는 것인 다마신 게이트 FET 구조 형성 방법을 제공한다.
본 발명의 제1 실시예는 또한 복수 개의 소자 구멍에 복수 개의 메사 영역을 형성하는 데 사용될 수 있다. 복수 개의 메사 영역이 형성되는 경우, 본 발명의 제1 실시예의 방법은 예정된 수의 메사 영역상에, 각각 동일한 극성(즉, NFET 또는 PFET)을 갖는 예정된 수의 제1 게이트 영역을 형성한 후, 다른 메사 영역에 제1 전극 영역들과는 반대 극성(즉, NFET 또는 PFET)의 제2 게이트 영역들을 형성할 수 있다.
본 발명의 제2 실시예, 즉 다마신 게이트 대체 실시예에 있어서, 본 발명은
Si 함유층의 표면 위에 배치된 패터닝된 패드 스택을 구비하는 평면형 구조로서, 상기 패터닝된 패드 스택이 상기 Si 함유층 내로 연장하는 샬로우 트렌치 아이솔레이션(shallow trench isolation) 영역에 의하여 포위되어 있는 것인 평면형 구조를 마련하는 단계와;
상기 패터닝된 패드 스택을 포함하는 상기 평면형 구조를 질화물층으로 라이닝하는 단계와;
상기 패터닝된 패드 스택의 상부 표면 위에 배치되어 있는 상기 질화물층의 표면과 동평면인 산화물층을 마련하고, 상기 질화물층 및 상기 패터닝된 패드 스택의 일부를 제거하여 하나 이상의 소자 구멍을 형성하는 단계와;
상기 하나 이상의 소자 구멍 내에, 측벽부를 포함하는 하나 이상의 메사 영역을 형성하는 단계와;
상기 하나 이상의 메사 영역의 일부상에 메사 충전 물질을 형성하는 단계와;
상기 하나 이상의 메사 영역의 상기 측벽부에 소스 영역과 드레인 영역을 형성하는 단계와;
상기 메사 충전 물질을 제거하여 상기 하나 이상의 메사 영역의 일부를 노출시키는 단계와;
채널 영역, 게이트 유전체 및 게이트 도체를 포함하는 제1 게이트 영역으로서, 상기 채널 영역은 상기 하나 이상의 메사 영역 내에 형성되는 반면 상기 게이트 유전체 및 게이트 도체는 상기 하나 이상의 메사 영역 위에 형성되는 것인 그 제1 게이트 영역을 상기 하나 이상의 메사 영역의 상기 노출된 부분상에 형성하는 단계
를 포함하는 것인 FET 제조 방법이 제공된다.
본 명세서에서, "메사 충전 물질"이라고 하는 용어는 각 메사 영역 사이에 형성된 공간을 적절히 메울 수 있는 물질을 지칭하는 데 사용된다. 적절한 물질의 예로는 비정질 Si 또는 폴리실리콘이 있다.
또한, 본 발명의 제2 실시예는 복수의 소자 구멍 내에 복수의 메사 영역을 형성하는 데 사용될 수도 있다. 복수의 메사 영역이 형성되는 경우, 본 발명의 제2 실시예의 방법은 예정된 수의 메사 영역들 위에 각각 동일한 극성(즉, NFET 또는 PFET)을 갖는 예정된 수의 제1 게이트 영역을 형성할 수 있는데, 그 후 다른 메사 영역에는 상기 제1 게이트 영역과 반대 극성(즉, NFET 또는 PFET)의 제2 게이트 영역들이 형성될 수 있다.
이하, 각 메사의 측벽 내에 형성되는 소스 및 드레인 영역을 구비하는 멀티 메사 FET 구조를 제조하는 여러 가지 방법을 제공하고 있는 본 발명을 본원 첨부 도면을 참고하여 보다 상세하게 설명하겠다.
첨부 도면의 도 1 내지 도 42에서, 도면 번호에 a가 붙은 도면은 평면도이고, 도면 번호에 b가 붙은 도면은 평면도에 표시된 선 2-2'를 따라 취한 단면도이고, 도면 부호에 c가 붙은 도면은 평면도에 표시된 선 1-1'를 따라 취한 단면도이며, 도면 부호에 d가 붙은 도면은 평면도에 표시된 선 3-3'를 따라 취한 단면도이다.
본 발명은 멀티 메사 FET 구조를 형성하기 위한 두 가지 신규한 다마신 게이트 공정에 관한 실시예 및 그렇게 해서 얻는 구조를 제공한다.
도 1 내지 도 24(도면 번호에 a 내지 d가 붙여진 것을 포함함)에 도시된 제1 실시예는 게이트 도체와 소스/드레인 영역을 독립적으로 도핑할 수 있도록 하는 다마신 게이트 공정에 특징이 있다. 보호 산화물 충전제가 존재하기 때문에, 소스/드레인 영역에서의 높은 도핑 농도의 생성 위험 없이, 게이트 도체를 고도로 도핑할 수 있다.
추가로, 소스/드레인 영역은 기상 도핑(gas phase doping: GPD), 플라즈마 도핑 및 경사 이온 주입(angled ion implantation) 중 하나 또는 이들의 조합을 이용하여 도핑하면 된다. 기상 도핑 및 플라즈마 도핑과 같은 기하학적 형태에 무관한 도핑(geometry-independent doping) 방법은 더 우수한 소자를 제조하게 된다는 것을 주목해야 한다. 그러나, 본 발명은, 인접한 메사 사이의 종횡비가 작게 유지될 때, 즉 메사들이 높지 않고 인접한 메사들 사이의 공간이 넓은 경우, 본 발명의 사상으로부터 벗어나지 않고도 통상적인 경사 이온 주입으로 구현될 수도 있다. 이렇게 제조된 소자들은 기하학적 형태에 무관한 도핑 방법을 사용한 것들에 비하여 성능이 떨어진다는 것을 인식하여야 한다.
채널 도핑은 맨드럴(mandrel)의 게이트 영역을 개방시킨 후에 수행된다. 아래에서 보다 자세히 논의될 본 발명의 몇 가지 실시예에서는, 채널 도핑 전의 개구부에 측벽 스페이서들을 형성한다. 측벽 스페이서들은 소스/드레인 확산 영역으로부터 채널 도핑을 격리시켜 채널 도핑 분포를 집중시키는 작용을 한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 채용되는 초기 구조를 예시하고 있다. 비록 예시된 모든 것은 SOI 기판 위에 형성되는 것이지만, 실질적으로 아무런 수정을 필요로 하지 않고도 종래의 벌크 기판상에 똑같이 구현될 수도 있다는 것은 명백하다. 그러므로, 본 발명의 도면에서, SOI 웨이퍼(10)는 상부층이 Si 함유 물질로 구성되는 어떤 타입의 Si 함유 기판으로 대체되어도 좋다. 다른 타입의 Si 함유 기판의 예로는 Si, SiGe, SiC, SiGeC, Si/Si, Si/SiC를 포함한다. 이들 기판 각각은 상부 Si 함유 물질층, 예컨대 벌크 Si, Si 화합물 또는 SOI를 포함한다.
구체적으로, 도 1a 내지 도 1d에 도시된 초기의 구조는 표면 위에 패드 스택(16)을 구비한 SOI(silicon-on-insulator) 웨이퍼(10)를 포함한다. SOI 웨이퍼는 바닥의 Si 함유 기판(구체적으로 도시하거나 부호를 붙이지는 않았음), 바닥의 Si 함유 기판 위에 배치되는 매립된 절연 영역(12) 및 Si 함유층(14)을 포함하는데, 즉 내부 또는 위에 능동 소자가 형성될 수 있는 SOI 층을 포함한다. 산화물 또는 질화물일 수 있는 매립된 절연 영역은 Si 함유 기판을 Si 함유층으로부터 전기적으로 절연시킨다. 본원 전체에 걸쳐 사용되는 "Si 함유"라고 하는 용어는 적어도 실리콘을 포함하는 물질을 지칭한다. 그러한 Si 함유 물질의 예로는 Si, SiGe, SiC, SiGeC, Si/Si, Si/SiC 및 Si/SiGeC를 포함하지만, 이에 한정되는 것은 아니다. 매립된 절연 영역(12)은 도 1에 도시된 바와 같이 연속 매립된 절연 영역일 수도 있고, 또한 불연속, 즉 패터닝된 매립 절연 영역(도시되지 않음)일 수도 있다. 불연속 매립 절연 영역은 분할 격리된 영역이거나 또는 Si 함유층에 의하여 포위되어 있는 섬(islands)이다.
SOI 웨이퍼는 당업자에게 잘 알려져 있는 SIMOX(산소 이온 주입에 의한 분리: separation by ion implantation of oxygen) 공정 및 공동 양도된 2001년 5월 21자 미국 특허 출원 제09/861,593호, 제09/861,594호, 제09/861,590호, 제09/861,596호, 2001년 6월 19일자 미국 특허 출원 제09/884,670호 및 사다나(Sadana) 등에게 허여된 미국 특허 제5,930,634호에 기재된 바와 같은 여러 가지 SIMOX 공정을 사용하여 형성될 수 있는데, 이들 출원 및 특허의 전체 내용은 본 명세서에 인용 기재된다. 별법으로, SOI 웨이퍼는, 예를 들면 가열 접합 및 절단 공정을 비롯한 다른 통상적인 공정을 사용해서 만들 수도 있다.
상기 기술에 추가하여, 본 발명에 채용되는 초기 SOI 웨이퍼는 리소그래피 및 에칭(패터닝된 기판을 제조하는 경우에 채용됨)은 물론 증착 공정에 의해서도 형성될 수도 있다. 특히, 초기 SOI 웨이퍼는 종래의 증착 또는 가열 성장 공정에 의하여 Si 함유 기판의 표면 위에 산화물 또는 질화물 절연 박막을 증착하고, 통상의 리소그래피 및 에칭을 사용하여 절연 박막을 선택적으로 패터닝한 후, 예컨대 화학적 기상 증착(CVD), 플라즈마 보조 CVD, 스퍼터링, 증발, 화학 용액 부착 또는 에피택셜 Si 성장법을 비롯한 종래의 성막 공정을 사용하여 절연 박막 위에 Si 함유층을 형성함으로써 형성될 수도 있다.
초기 SOI 웨이퍼의 여러 가지 층의 두께는 이것을 제조하는 데 사용되는 공정에 따라 달라질 수도 있다. 그러나, 전형적으로 Si 함유층(14)의 두께는 약 100 내지 200 nm의 두께를 갖는다. 매립된 절연층(12)의 경우, 두께가 약 100 내지 400 nm일 수 있다. Si 함유 기판의 두께는 본 발명에 대해서는 지엽적인 것이다. 이상에서 제시된 두께는 예시적인 것으로서 결코 본 발명의 범위를 한정하는 것은 아니다.
그 후, Si 함유층(14)의 표면 위에는 당업자에게 잘 알려진 공정으로 패드 스택(16)을 형성한다. 도 1a 내지 도 1d에 도시되어 있는 바와 같이, 패드 스택(16)은 각각 패드 산화물층(18)과 하드 마스크(20)를 구비한다. 본 발명에 따르면, Si 함유층(14)의 표면 위에는 우선 종래의 가열 성장 공정에 의하여 패드 스택(16)의 패드 산화물층(18)이 형성된다. 별법으로, 패드 산화물층(18)은 화학적 기상 증착(CVD), 플라즈마 보조 CVD, 화학 용액 증착, 스퍼터링 및 증발법을 비롯한 통상적인 증착 공정에 의하여 형성될 수도 있는데, 이들 공정으로 한정되지는 않는다. 패드 산화물층의 두께는 그것을 제조하는 데 이용되는 기술에 따라 달라질 수 있다. 그러나, 패드 산화물층은 통상 두께가 약 5 내지 15 nm이다.
그 후, 패드 산화물층(18) 위에는 CVD, 플라즈마 보조 CVD, 스퍼터링, 화학 용액 증착 및 증발법과 같은 종래의 증착 공정에 의하여 하드 마스크(20)가 형성된다. 하드 마스크는, SiN, SiON 또는 폴리싱 정지층(polish stop layer)는 물론 하드 마스크로서 기능할 수 있는 기타의 다른 물질로 구성된다. 하드 마스크(20)의 두께가 본 발명에 임계적인 것은 아니지만, 하드 마스크(20)는 통상 약 50 내지 약 100 nm의 두께를 갖는다.
다음, 도 2a 내지 도 2d에 도시되어 있는 바와 같이, 후에 샬로우 트렌치 아이솔레이션 영역을 형성하는 데 사용되는 트렌치(22)가 도 1에 도시된 구조에 형성된다. 하드 마스크(20), 패드 산화물층(18) 및 Si 함유층(14)을 관통하여 형성되어 매립된 절연층(12)상에서 정지하는 트렌치들은 통상적인 리소그래피 및 에칭을 사용하여 형성한다.
트렌치를 형성하는 데 사용되는 리소그래피 공정은, 하드 마스크(20)의 수평한 상부 표면에 포토레지스트(도시되지 않음)를 도포하는 단계와, 포토레지스트를 방사 패턴에 노광시키는 단계와, 통상의 레지스트 현상액을 사용하여 상기 패턴을 노광된 포토레지스트에 현상하는 단계를 포함한다.
단일한 단계 또는 복수의 에칭 단계로 수행될 수 있는 에칭 단계는 반응성 이온 에칭(RIE: reactive-ion etching), 플라즈마 에칭 또는 이온 빔 에칭과 같은 건식 에칭 공정을 사용하는 것을 포함한다. 에칭 공정에서 상기 구조에 트렌치가 형성되고, 이 트렌치에는 후에 절연 물질이 충전되게 된다. Si 함유층(14), 패드 산화물층(18) 및 하드 마스크(20)의 수직 측벽은 에칭 후에 노출되는 것을 주목하라. 포토레지스트는 통상 상기 하드 마스크(20)로 패턴이 전사된 후에 통상적인 레지스트 스트립핑 공정에 의하여 상기 구조로부터 제거된다.
트렌치를 형성한 후, 도 2a 내지 도 2d에 도시된 구조는 트렌치의 바닥벽은 물론 노출된 측벽에 얇은 라이너(별도로 도시되거나 도면 부호가 표시되지 않음)를 형성하는 데 사용될 수 있는 임의의 산화 공정을 거친다. 다음, 트렌치(임의의 라이너가 형성되어 있거나 또는 그렇지 않은 것)에는 CVD 또는 플라즈마 보조 CVD와 같은 통상적인 증착 공정에 의하여 TEOS(테트라에틸오르도실리케이트: tetraethylorthosilicate)와 같은 유전체 물질을 충전하고, 그 후 상기 구조는 상기 하드 마스크(20)의 상면에서 중지되는 화학-기계 폴리싱(CMP) 또는 연마와 같은 통상적인 평탄화 공정을 사용하여 상기 구조를 평탄화한다. 트렌치의 충전 후 평탄화 전에 임의의 치밀화 단계를 수행해도 좋다. 이제 STI(shallow trench isolation) 영역(24)을 포함하는 결과적인 구조가, 예컨대 도 3a 내지 3d에 도시되어 있다.
다음, 도 4a 내지 도 4d에 도시되어 있는 바와 같이, 산화물 또는 유전체 물질에 비해서 고도의 선택성을 가지고 질화물 또는 산화질화물을 제거하는 습식 에칭 공정을 이용하여 트렌치 형성중에 제거되지 않은 하드 마스크(20)의 나머지 부분들을 제거한다. 구체적으로, 본 발명의 이러한 시점에서 하드 마스크를 제거하기 위하여 채용되는 습식 에칭은, 예를 들면, 습식 에칭 탱크 또는 어떤 다른 균등한 기구 내의 고온 인산을 사용하는 것을 포함한다.
도 4a 내지 도 4d에 도시되어 있는 바와 같이, 상기 구조로부터 하드 마스크(20)를 제거하면, 상기 구조에는 패드 산화물층(18)의 상부에서, 또는 표면 부분 내에서 중단되는 소자 구멍(26)이 마련된다. 첨부 도면은 단일한 소자 구멍을 도시하고 있지만, 본 발명은 상기 구조에 그러한 소자 구멍을 복수 개 형성하는 것을 의도하고 있다는 것을 유의해야 한다. 하나 이상의 소자 구멍이 형성될 수 있기 때문에, 본원은 이하에서 "하나 이상의 소자 구멍"이라고 하는 용어를 사용한다. 상기 하나 이상의 소자 구멍은 FET의 베이스가 형성될 부위를 한정한다. 그러므로, 이 베이스는 융기하게 되고, 따라서 본 명세서에서는 메사라는 용어를 사용한다. 또한, 본 발명의 메사 영역은 측벽부를 가지게 되며, 각 메사 영역은 다른 메사 영역과는 공간에 의하여 분리되게 된다.
본 발명에서는, 2가지 다른 물질의 증착과 반응성 이온 에칭을 반복적으로 이용하여 상기 하나 이상의 소자 구멍 내에 포개진 패턴을 생성한다. 본 발명에 따르면, 상기 2가지 다른 물질 중 하나는 에칭용 시약에 대하여 저항성을 가지고 있고, 다른 에칭용 시약에 의하여 용이하게 에칭된다. 그러나, 본 발명의 나머지는 상부 표면상에 메사 패턴을 형성하는 어떤 다른 방법과도 양립성을 갖는다.
또한, 본 발명에서는 상기 2가지 물질의 패턴을 상기 하나 이상의 소자 구멍 내에 전사시키는 방법을 개시한다. 그러나, 본 발명의 나머지는 상기 2가지 물질의 패턴을 Si 함유 물질층 위에 전사하는 어떤 다른 방법과도 양립성이 있다.
메사 패턴을 형성하고 전사하기 위하여 본 발명에서 사용되는 한 가지 바람직한 방법은 다음과 같다. 즉, 하나 이상의 소자 구멍을 형성한 후, 질화물층(28)을 도 4a 내지 도 4d에 도시된 구조의 노출된 수평 및 수직 표면에 컨포말하게 형성하여 도 5a 내지 도 5d에 도시된 구조를 마련한다. 구체적으로, 질화물층(28)은, 예컨대 저압 CVD를 비롯한 통상적인 증착 공정을 이용하여 형성된다. 이 실시예를 본 발명에서 메사 패터닝을 형성하기 위하여 사용하는 경우, 질화물층(28)의 두께는 각각의 인접한 메사 영역 사이의 공간을 획정(劃定)한다. 하기의 실리콘에 대한 패턴의 정확한 전사 방법에 따라, 각 메사의 폭을 한정하기 위하여 질화물을 대신 사용할 수도 있다. 통상, 질화물층(28)은 두께가 약 10 내지 100 nm이다.
질화물층(28)의 증착에 이어, 질화물 제거에 매우 높은 선택성을 갖는 반응성 이온 에칭(RIE) 공정을 사용하여 질화물층(28)의 수평 표면 부분들을 제거하여, 도 6a 내지 도 6d에 도시된 구조를 마련한다. 이들 도면에 서, STI 영역(24)의 수직 측벽에 질화물층(28)의 수직 부분들이 남는다는 것을 주목하라.
그 후, 도 6a 내지 도 6d에 도시된 구조의 모든 노출된 수평 및 수직 표면에 컨포말 비정질 Si(α: Si)층(30)을 형성하여 도 7a 내지 도 7d에 도시된 구조를 마련한다. 이 비정질 Si층은, 예컨대 CVD 또는 플라즈마 보조 CVD를 비롯한 통상적인 증착 공정을 이용하여 형성한다. 이 비정질층(30)의 두께는 아래에 형성될 메사의 폭을 결정한다. 아래의 실리콘에 패턴을 정확하게 전사하는 방법에 따라, 이 비정질 Si층이 인접한 메사들 사이의 간격을 대신 획정할 수도 있다. 전형적으로, 비정질 Si층(30)은 약 10 내지 약 100 nm의 두께를 갖는다.
메사의 두께 또는 이들 사이의 간격의 선택은 공정의 성능 및 원하는 소자의 구조에 좌우된다. 일반적으로, 좁은 메사 구조의 소자는 완전히 공핍된 방식으로 작동하여 통상적인 SOI 소자의 성능을 모방하는 경향이 있다. 그러나, 메사의 수와 높이는 풀 온 전류(full on-current)를 결정함에 있어서 결정적인 인자이다.
비정질 Si층(30)에 이어서, 도 8a 내지 도 8d에 도시된 구조를 마련하기 위하여, 비정질 Si를 제거함에 있어서 높은 선택성을 가지고 있는 RIE 공정을 사용하여 상기 구조의 수평 표면 위에 위치하는 비정질 Si를 제거한다. 이들 도면에 있어서, 비정질 Si는 에칭된 질화물층(28)의 수직 측벽상에 잔류하는 것을 주목하라.
도 9a 내지 도 9d는 질화물 증착 공정, 에칭 공정, 비정질 Si 증착 공정 및 에칭 공정의 반복 후에 형성되는 구조를 예시하고 있다. 도 9a 내지 도 9d에서, 도면 부호 32는 질화물을, 도면 부호 34는 비정질 Si를 나타낸다. 도시된 바와 같이, 하나 이상의 소자 구멍에 질화물과 비정질 Si층을 번갈아 채운다.
도 10a 내지 도 10d는 선택적인 평탄화 공정 및 선택적인 비정질 Si RIE 공정을 행한 후의 본 발명의 제1 실시예의 선택적이기는 하지만 매우 바람직한 실시 형태를 보여주고 있다. 선택적인 평탄화 공정은 화학 기계적 폴리싱(CMP) 또는 연마를 포함한다. 비정질 Si RIE 공정은 비정질 Si의 높이를 상기 구조의 최상위 표면 아래의 깊이로 낮춰준다. 즉, 비정질 Si RIE는 오목한 비정질층(30, 34)을 갖는 구조를 제공한다.
도 9a 내지 도 9d 또는 도 10a 내지 도 10d에 도시된 구조 중 어느 것에 대해서든, 산화물 또는 비정질 Si에 비하여 질화물을 제거하는 데에 고도의 선택성을 갖는 화학적인 습식 에칭 공정을 이용하여 질화물층의 나머지 부분(28, 32)을 제거한다. 구체적으로 말하자면, 본 발명의 이 시점에서 사용되는 화학적 습식 에칭 공정은, 예컨대 습식 에칭 탱크 또는 이와 균등한 기구에 담긴 고온 인산을 에칭액으로 사용하는 것을 포함할 수도 있다. 본 발명의 이러한 공정이 패드 산화물층(18)의 부분들을 노출시킨다는 것을 주목하라. 상기 구조로부터 질화물층을 습식 에칭한 후에, 상기 패드 산화물층(16)의 노출 부분을 관통하여 개구부(36)가 형성되는데, 이들 개구부(36)는 Si 함유층(14)의 표면 위에서 중단된다. 구체적으로 말하면, 산화물 제거에 고도의 선택성을 갖는 RIE 공정을 사용하여 패드 산화물층(18)의 노출된 부분들을 제거한다. 질화물과 산화물을 선택적으로 제거한 후에 형성되는 결과적인 구조가, 예컨대 도 11a 내지 도 11d에 도시되어 있다.
다음, 도 12a 내지 12d에 도시되어 있는 바와 같이, 본 발명의 이 시점에서, 산화물에 비하여 Si를 제거하는 데에 고도의 선택성을 가지고 있는 RIE 공정을 사용하여 비정질 Si층(30, 34)의 나머지 부분들을 제거한다. 패드 산화물층(18)과 Si 함유층(14)의 영역들이 상기 구조 내에 남는 것을 주목하라. 예를 들면, 도 12a 내지 도 12d는 메사 영역(14')이 존재하는 것을 보여주고 있다.
상기 구조로부터 비정질 Si의 남은 부분을 제거한 후에, 예컨대 도 13a 내지 도 13d에 도시된 구조를 마련하기 위하여 유전체 물질(38)을 형성한다. 구체적으로 말하자면, 통상적인 증착 공정을 사용하여, 예컨대 도 12a 내지 12d에 도시된 구조의 모든 노출 표면에 유전체 물질(38)을 형성한다. 유전체 물질(38)은 기판 내에서 가능한 도펀트의 확산을 방지하기 위하여 실리콘 질화물과 같은 얇은 라이너와 함께 테트라에틸오르도실리케이트(TEOS)와 같은 산화물 또는 붕소 도핑 인 실리케이트 그라스(BPSG)와 같은 실리케이트 유리를 포함할 수도 있다. 유전체 물질(38)의 두께는 본 발명에 임계적인 것은 아니지만, 유전체 물질(38)은 통상 약 100 내지 300 nm의 두께를 갖는다.
유전체 물질(34)의 형성 후, 예컨대 도 14a 내지 도 14d에 도시된 구조를 마련하기 위하여 상기 유전체 물질을 평탄화한다. 도 14a 내지 도 14d에 예시된 구조를 형성하는 데 사용되는 평탄화 공정은 CMP 또는 연마를 포함한다.
그 후, 통상적인 리소그래피에 의하여 유전체 물질(38)의 평탄화된 표면 위에 패터닝된 레지스트(40)를 형성한다. 패터닝된 레지스트는 MOSFET가 형성될 상기 구조의 예정된 지점에서, 즉 메사 영역(14')에서 하부의 유전체 물질(38)의 일부를 노출시킨다. 레지스트의 패터닝 후, 유전체 물질(38) 및 패드 산화물층(18)의 노출된 부분을 관통하여 게이트 개구부(42)(하나가 도면에 도시되어 있음)가 형성되는데, 이들 개구부는 Si 함유층의 표면, 즉 메사 영역(14')에서 중단된다. 상기 게이트 개구부(42)를 형성하는 데에는 산화물의 제거에 고도의 선택성을 갖는 RIE 공정이 이용된다. 본 발명의 이러한 단계들을 행한 후의 결과적인 구조가 예컨대 도 15a 내지 15d에 도시되어 있다.
게이트 개구부의 형성에 이어서, 당업자에게 공지된 통상적인 스트립핑 공정을 이용하여 상기 구조로부터 패터닝된 레지스트를 제거한다. 본 발명의 이 시점에서, Si 함유 메사(14')의 노출부 내에 채널 영역(44)이 형성된다. 필요한 경우, 이 시점에서, 예컨대 기상 도핑, 플라즈마 도핑, 또는 심지어 이온 주입을 비롯한 임의의 공지된 도핑법을 사용하여 채널 도핑을 행할 수 있다. 그러나, 이온 주입은 공정중에 기하학적 형태에 기인한 도펀트에 대한 음영 현상으로 인하여 전체 채널 표면에 걸쳐 도펀트가 균일하게 공급되지 않게 된다는 것을 유의해야 한다.
본 발명의 몇 몇 실시예(구체적으로 도시되지는 않음)에서는, 유전체 물질(38)의 내측 벽을 따라 스페이서가 형성될 수 있도록 하기 위하여, 상기 개구부(42)를 두 단계로 형성한다. 이는, 실리콘 메사의 상부 또는 패드 산화물층(18)의 상면 위에서 개구부(42) 내측의 유전체 물질(38)의 에칭을 중단하는 방식으로 행하여진다. 그 후, 레지스트를 스트립핑하고 유전체 물질(38)의 내측(게이트측) 측벽에 스페이서를 형성한다. 그 후, 메사 사이와 스페이서 사이에서 유전체 물질(38)의 나머지를 에칭해내기 위하여 다른 한 층의 레지스트층을 사용할 수 있다. 당업자라면, 레지스트(40) 대신에 하드 마스크를 사용하면, 포토리소그래피의 두 레벨이 하나의 레벨로 감소될 수 있다는 것을 인식할 것이다. 이에 따른 구조는 후에 회로에서 노출될 소스/드레인 영역과 채널 사이에 빌트인 스페이서(built-in spacer)를 갖게 된다.
채널 영역의 형성 후에, 채널 영역(44)을 포함하는 Si 함유층의 노출 표면상에 게이트 유전체(46)가 형성한다. 이 게이트 유전체(46)는 통상적인 가열 성장 공정을 이용하여 형성한다. 별법으로, 게이트 유전체는, 예컨대 CVD, 플라즈마 보조 CVD, 화학 용액 증착를 포함하는 통상적인 증착 공정으로 형성되어도 좋다. 게이트 유전체는 두께가 약 1 내지 10 nm이다. 게이트 유전체는 한정하는 것은 아니지만 SiO2, Al2O3, Ta2O3, TiO2 및 페로브스카이트 타입 산화물과 같은 통상적인 산화물로 구성될 수 있다. 게이트 유전체(46) 형성 후의 결과적인 구조가, 예컨대 도 16a 내지 도 16d에 도시되어 있다. 게이트 유전체가 Si 함유층(14) 둘레를 감싸고 있다는 것을 주목하라(도 16d 참조).
게이트 유전체 형성 후, 채널 영역(44)을 덮고 있는 게이트 유전체 부분들 위에는 게이트 도체(48)가 형성된다(도 17a 내지 도 17d 참조).
예컨대, 도핑된 폴리실리콘, 실리사이드, 원소 금속 또는 이들의 임의의 조합을 포함하는 전도성 물질로 구성되는 게이트 도체는 CVD와 같은 통상적인 증착 공정에 의하여 형성된다. 폴리실리콘이 채용되는 경우, 폴리실리콘 게이트는 증착 공정중에 본래의 위치에 도핑되거나, 또는 별법으로 증착 후에 통상적인 이온 주입 및 어닐링을 이용하여 도핑될 수도 있다. 다른 한 가지 실시예에 있어서, 폴리실리콘 게이트는 소스/드레인 영역의 형성과 동시에 도핑될 수 있다. 필요하다면, 증착 후 또는 증착 및 도핑 후에 게이트에 대하여 임의의 평탄화 공정을 행하여도 좋다. 게이트 도체의 이온 주입은 하나 이상의 NMOS 또는 PMOS FET 영역을 형성하기 위하여 마스킹된 이온 주입 공정을 이용하여 수행된다고 하는 것을 주목하라. 반대의 도전형 영역은 그 공정에서 후에 형성되게 된다. 채널 영역(44)과, 게이트 유전체(46)와, 게이트 도체(48)가 본 발명의 게이트 영역을 형성한다는 것을 유의하라.
그 후, 게이트 도체의 상부에 도시되지 않은 마스크를 형성한 후, 유전체 물질(38)의 노출된 부분들을 제거하는데, 이러한 제거는 유전체 물질의 표면이 STI 영역(24)과 동평면일 때 중단된다. 상기 제거 공정은 게이트 도체에 비하여 산화물의 제거에 고도의 선택성을 갖는 타이밍 RIE 공정(timed RIE process)를 이용하는 것을 포함한다. 예를 들면, 유전체 물질(38)을 선택적으로 제거하기 위하여, C4H8 시약을 이용해도 좋다. 이들 공정이 수행된 후에 형성되는 결과적인 구조가 도 18a 내지 도 18d에 도시되어 있다. 이제 게이트 도체(48)의 수직 부분들이 노출되는 것을 주목하라.
그 후, 예컨대 도 19a 내지 도 19d에 도시되어 있는 구조를 마련하기 위하여 게이트 도체(18)의 노출된 수직 측벽들 둘레에 스페이서(50)를 형성한다. 이들 스페이서(50)는 질화물 또는 산화 질화물로 구성되는 것이 바람직하지만, 약간의 유전체 물질이 게이트 도체의 기부(foot)에 유지되도록 게이트 도체의 높이가 처리된다면 산화물 스페이서들을 채용해도 좋다. 이들 스페이서는 증착 및 에칭에 의하여 형성된다.
그 후, 게이트 도체를 덮고 있는 레지스트를 통상적인 레지스트 스트립핑 공정을 사용하여 제거하고, 유전체 물질(38) 및 STI 영역(24)을 포함하는 임의의 잔류 유전체 물질을 상기 구조로부터 제거하여 도 20a 내지 도 20d에 도시된 구조를 마련한다.
다음, 도 20a 내지 도 20d에 도시된 구조에 대하여 기상 플라즈마 도핑 공정, 플라즈마 도핑 공정 및/또는 경사 이온 주입 공정을 행하여 도핑된 소스/드레인 확산 영역을 형성하고, 선택적으로는 도핑된 소스/드레인 확장부를 형성한다. 전술한 바와 같이 형성된 각 메사 영역의 측벽부에 이들 영역들이 형성된다는 것을 주목하라. 도 21a 내지 도 21d는 소스/드레인 영역과 이들의 확장부가 모두 형성되어 있는 예를 보여주고 있다. 그러나, 소스/드레인 확장부의 형성을 배제하는 것도 가능하다.
이들 도면에서, 도면 부호 52는 가볍게 도핑된 영역을 나타내며, 도면 부호 54는 {영역(52)에 비해서} 강하게 도핑된 영역을 나타낸다. 여기에서, 도면 부호 15는 Si 함유층(14)의 도핑을 나타내기 위하여 사용되고 있다. "가볍게 도핑된 영역(lightly doped region)"이라고 하는 용어는 소스/드레인 확장부를 공통적으로 지칭하는 데 사용되고, 도핑 농도가 약 5x1019 원자/cm3 미만 또는 그 이하인 영역을 나타내며, "고도로 도핑된 영역(heavily doped region)"이라는 용어는 도펀트 농도가 5x1019 원자/cm3 보다 더 큰 영역을 나타낸다. 이들 도핑된 영역(52, 54)은 함께 상기 구조의 소스/드레인 영역을 형성한다. 당업자에게는, 최적의 FET 성능을 위하여 "중간 등급의 습식 에칭(moderate wet etch)"을 채택하여 소스/드레인 확장부의 위치를 미세 조정(fine-tune)할 수도 있다는 것이 명백할 것이다.
전술한 바와 같이, 본 발명에서는 기상 도핑 또는 플라즈마 도핑을 사용하는 것이 바람직한데, 그 이유는 이러한 도핑법으로 행하여진 도핑 균일성이 기하학적 형태에 의하여 제한되지 않기 때문인데, 다시 말해서 노출된 모든 표면에는 동일한 수준으로 도핑되게 된다. 어떤 경우든, 도펀트는 기상 또는 플라즈마 내에서, 심지어는 메사들 사이의 공간의 바닥까지 이동하며, 동일 또는 유사한 양의 도펀트가 노출된 측벽 표면을 가로질러 실리콘 내로 전달된다. 이온 주입을 이용하면 불균일한 도핑 프로파일이 초래되게 되지만, 매우 얕은 메사들의 경우에는 문턱 전압 및 하위 문턱 전압 특성의 균일성에 그다지 큰 악영향을 미치지 않고도 이러한 이온 주입으로 충분할 수도 있다.
도핑된 영역(52, 54)의 형성에 이어서, 상기 구조상에 통상적인 증착 공정에 의하여 산화물층(56)을 형성하고, 이 산화물층을 평탄화하여 도 22a 내지 도 22d에 도시된 평면형 구조를 마련한다. 다른 도전형 FET 부위를 마스킹하기 위하여 보조 마스크를 사용하며, 도 18 내지 도 22에 도시된 처리 공정들을 반복한다. 이렇게 하여 상기 구조에 반대 도전형의 FET를 형성한다. 각 경우에, FET는 Si 함유 메사 위에 형성된다는 것을 유의하라.
다음, 도 23a 내지 도 23d에 도시되어 있는 바와 같이, 상기 구조에는 통상적인 실리사이드화 공정을 이용하여 {게이트 도체(48) 위는 물론} 게이트 영역 둘레에도 실리사이드 접점(58)이 형성된다. 선택적인 실시예에 있어서, 상기 소스/드레인 영역에 비정질 Si를 충전하고, 마스킹을 이용한 이온 주입 공정에 의하여 이온을 주입할 수 있다. 영역(60)은 비정질 Si의 증착 및 에칭 후에 형성되는 도핑된 폴리실리콘을 나타낸다. 실리사이드 접점(58)은 전술한 바와 같이 통상적인 폴리사이드화 공정을 이이용하여 형성한다. 실리사이드 접점(58)을 특정 소자용의 비실리사이드 접점으로 대체할 수도 있다는 것이 주목된다.
도 23a 내지 도 23d 또는 도 24a 내지 도 24d의 단계에서는, 원하는 소자 특성에 따라서, 메사들 사이의 공간에 유전체, 폴리실리콘, 실리사이드 또는 금속과 같은 임의의 물질을 충전할 수도 있다.
전술한 내용 및 도 1 내지 도 24는 게이트의 다마신 처리 공정을 채택하는 본 발명의 제1 실시예를 설명하고 있다. 후술하는 설명 및 도 25 내지 도 42는 게이트의 다마신 대체 처리 공정이 채택되는 본 발명의 제2 실시예를 설명하고 있다. 본 발명의 제2 실시예는 k 값이 높은 유전체와 금속 게이트 도체를 이용할 수 있게 하는데, 그 이유는 게이트의 산화 및 소스/드레인의 어닐링과 관련된 열수지(熱收支; thermal budget)가 배제되기 때문이다.
SOI 웨이퍼(10){Si 함유 기판, 매립 절연층(12) 및 Si 함유층(14)을 포함함}과, 패드 스택(pad stack)(16){패드 산화물(18) 및 하드 마스크(20)를 포함함)을 구비하는, 도 25a 내지 도 25d에 도시된 구조를 우선 참고한다. 이 초기 구조는 도 1a 내지 도 1d에 도시된 구조와 동일하며, 따라서 도 1a 내지 도 1d와 관련하여 설명된 상기 유의 사항들은 이 이것을 인용하는 것으로 설명을 대신한다. SOI 기판에 대해서는 모두 설명되었지만, 통상적인 벌크 기판상에서 구현하는 것은 실질적으로 아무런 변형도 필요하지 않으며 그대로라고 하는 것이 명확할 것이다.
도 26a 내지 도 26d 및 도 27a 내지 도 27d는 각각 트렌치(24)와 STI 영역(24)의 형성을 보여주고 있다. 이들 도면은 도 2a 내지 2d 및 도 3a 내지 3d와 동일하다는 것을 주목하라. 따라서, 도 2a 내지 도 2d 및 도 3a 내지 도 3d에 관한 상기 유의 사항들 역시 이들 도면을 인용하는 것으로 설명을 대신한다.
다음, 도 28a 내지 도 28d에 도시되어 있는 바와 같이, STI 영역(24)은 오목하게 형성되어 있고, 이 구조의 모든 노출 표면 위에는 질화물층(70)이 형성된다. 에칭 정지 층(etch stop layer)으로 작용하는 질화물층(70)은 CVD와 같은 통상적인 증착 공정에 의하여 형성된다. 이 질화물층(70)의 두께는 변동될 수 있으며, 본 발명에 임계적인 것은 아니다. 단지 예시 목적으로 말하면, 질화물층(70)의 두께는 통상 약 5 내지 50 nm이다.
구조상에 질화물층(70)을 형성한 후, 산화물층(72)을 증착 및 평탄화하여 도 29a 내지 도 29d에 도시된 구조를 마련한다. 하드 마스크(20)의 수평면 상에 배치되는 질화물층(70)의 부분들은 노출된다는 것을 주목하라. 다음, 산화물에 비하여 질화물의 제거에 고도의 선택성을 갖는 습식 에칭 공정을 사용하여 상기 구조로부터 질화물층(72)의 노출된 부분들과 하드 마스크(20)를 제거한다. 상기 에칭 공정은 패드 산화물층(18)의 상부에서 정지한다. 본 발명의 이러한 공정 후에 형성된 결과적인 구조가, 예컨대 도 30a 내지 도 30d에 도시되어 있다. 본 발명의 이 시점에서 소자 구멍(26)이 형성되고, 하드 마스크(20) 둘레에 형성된 질화물층(70)의 수직 부분들도 또한 본 발명의 이 시점에서 제거된다는 것을 주목하라.
도 31a 내지 도 31d에서 도 35a 내지 도 35d는 질화물층(28)의 증착 및 RIE, 비정질 Si(30)의 증착 및 RIE, 그리고 질화물층(32)의 증착 및 RIE를 각각 도시하고 있다. 이러한 순서의 단계 중에 사용되는 이들 공정들은 도 5 내지 도 9와 관련하여 언급된 것과 동일하다. 그러므로, 도 5 내지 도 9와 관련하여 설명된 처리 단계들은 본 발명의 이 실시예에도 동일하게 적용된다.
도 36a 내지 도 36d는 평탄화(CMP 또는 연마), 산화물 RIE 및 비정질 Si의 RIE 후에 형성되는 구조를 보여주고 있다. 평탄화 단계 및 비정질 Si의 RIE는 임의적인 것이지만 산화물층(72)을 제거하는 산화물 RIE는 필요하다. 산화물 RIE는 산화물의 제거에 고도의 선택성을 갖는 RIE 시약을 사용하는 것을 포함하는 반면, 임의적인 비정질 Si의 RIE는 Si의 제거에 고도의 선택성을 갖는 RIE 시약을 사용한다. 에칭은 질화물층(70)의 상부에서 정지한다는 것을 주목하라.
다음, 질화물의 제거에 고도의 선택성을 갖는 화학적 습식 에칭 공정을 이용하여 나머지 질화물층(28, 32, 70)을 상기 구조에서 제거한다. 결과적인 구조가, 예컨대 도 37a 내지 도 37d에 도시되어 있다. 패드 산화물층(18)의 몇 몇 부분들이 이제 노출된 채 유지되는 것을 주목하라. 질화물 제거중에 패드 산화물층(18)의 부분들이 얇아질 수도 있다는 것을 강조한다.
산화물 RIE 공정을 사용하여 개구부(36)를 형성한다. 산화물 RIE 공정들은 노출된 산화물, 특히 패드 산화물층(18)을 상기 구조로부터 제거하여 Si 함유층(14)을 노출시킨다. 이제, 본 발명의 이 시점에서 메사(14')가 형성된다는 것을 주목하라. 상기 개구부(36)의 형성에 이어서, 본 발명의 제1 실시예에서 전술한 바와 같이 비정질 Si층(30, 34)의 나머지 부분들을 제거하여, 예컨대 도 38a 내지 도 38d에 도시된 구조를 마련한다. FET 소자들이 후에 형성되는 경우, 패터닝된 Si 함유층들 중 일부가 메사 영역으로서 작용한다는 것을 주목하라.
그 후, 도 38a 내지 도 38d에 도시된 구조에 대하여 산화 공정을 수행하여 Si 함유층(14)의 노출된 벽부들 둘레에 얇은 산화물층을 형성한다. 이 얇은 산화물층은 본 발명의 도면에 별도로 도시되거나 또는 부호로 표시되어 있지는 않다. 그 후, 비정질 Si층(74)을 증착하여 도 39a 내지 도 39d에 도시된 구조를 마련한다. 그 후, NFET 및 PFET 마스크들(도시하지 않음)을 순차로 적용하여 비정질 Si에서 소스/드레인 영역을 개방시킨다. NFET들을 위한 소스/드레인의 도핑이 이루어지는 동안, PFET들은 비정질 Si층에 의하여 보호된다. 비정질 Si층(74)은 반드시 비정질 Si여야 할 필요는 없으며, 폴리실리콘층 또는 메사들 사이의 공간을 적절히 충전하는 어떤 물질의 층이어도 좋으며, 포토리소그래피 공정으로 패터닝될 수 있고, 도핑되거나 도핑되지 않은 이산화실리콘에 대하여 선택성을 가지고 에칭될 수 있다.
도 40a 내지 도 40d는 다음의 순차적인 단계들을 수행한 후에 형성되는 구조를 보여주고 있다. 우선, NFET 마스크를 적용하고, 노출되는 비정질 Si층(74)을 에칭한다. 에칭된 부위는 NFET의 소스 및 드레인 부위에 해당한다. 다음, 얇은 산화물을 스트립핑하고, 기상 플라즈마 도핑, 플라즈마 도핑 및/또는 경사 이온 주입을 이용하여 소스/드레인 영역을 형성한다. 그 후, 예컨대 CVD 반응기중에서 TEOS를 분해함으로써 증착에 의하여 산화 실리콘과 같은 유전체 물질(38)을 형성한다. 별법으로는, 그 후에 증착에 의하여 SiN 라이너(76)을 형성한 후에 유전체 물질(38)을 증착한다. 유전체 물질의 증착 후, 그 구조의 평탄화하고 짧은 SiN RIE 공정을 수행한다. 상기 비정질 Si층(74)의 측벽에는 유전체 물질(38)을 충전하기 전에 SiN 스페이서가 추가로 형성될 수 있다는 것을 주목하라. 이렇게 하면, 무경계 확산 접점들을 형성할 수 있다.
PFET 마스크를 적용하고, (PFET 영역 내의) 비정질 Si를 형성한 후, 도 40a 내지 도 40d와 관련하여 전술한 처리 단계들을 수행한다.
도 41a 내지 도 41d는 다음의 순차적인 처리 단계의 수행 후에 형성되는 구조를 보여주고 있다. 우선, 통상적인 에칭 공정을 사용하여 비정질 Si를 제거한 후, 전술한 바와 같은 채널 도핑에 의하여 채널 영역(44)을 획정한다. 본 발명의 제1 실시예의 경우처럼, 채널 도핑에는 희생 스페이서를 사용하는 것이 포함되어도 좋다. 다음, 패드 산화물을 제거하고, 채널 영역(4)의 이제 노출된 표면 위에 게이트 유전체(46)를 형성한다. 본 발명의 제2 실시예에 있어서, 통상적인 유전체 및 가령 탄탈 텐톡사이드, 바륨 스트론튬 티타네이트 및 이트륨 실리케이트와 같은 k 값이 높은 유전체를 사용해도 좋다. 본 명세서에서, k 값이 높은 유전체라고 하는 용어는 유전 상수가 10 이상인 유전체 물질을 나타내기 위하여 사용된다. 게이트 유전체(46)의 형성 후에, 이 게이트 유전체 위에 게이트 도체(48)를 형성한다. 이 게이트는 평탄화되거나 오목하게 되어도 좋고, 오목하게 된 게이트 도체 위에는 임의로 SiN 캡(78)을 형성해도 된다. 이 실시예에서, 금속 게이트 도체를 사용하여도 좋다.
도 42a 내지 도 42d는 다음의 처리 단계들을 행한 후에 형성되는 구조를 보여주고 있다. 즉, 우선 유전체 물질(38)을 선택적으로 제거하는 에칭 공정을 사용하여 SiN 층(76)에 대한 접점 비아(contact via)를 개방한 후 질화물 제거에 고도의 선택성을 갖는 에칭 공정을 사용하여 SiN 층(76)을 개방시킨다. 그러면, 전술한 바와 같이 실리사이드 접점{또는 비실리사이드 접점(58)}이 형성된다.
도 42a 내지 도 42d의 단계에서, 원하는 소자의 특성에 따라, 메사들 사이의 공간에는 유전체, 폴리실리콘, 실리사이드 또는 금속과 같은 임의의 물질을 충전해도 좋다.
본 발명이 게이트가 좁은 Si 메사 쌍들 사이의 공간을 메우는 감싸여 있는 게이트 유전체(wrapped gate dielectric)를 제공한다는 것이 주목된다. 그러므로, FET들의 유효 폭은 둘레가 감싸여 있는 구조를 형성하는 선행의 방법에 비하여 다양성이 증대된다.
종래 기술의 방법과는 달리, 본 명세서에서 논의된 방법은 메사의 측벽에 직접 소스와 드레인을 도핑할 수 있게 한다. 또한, 바람직한 도핑 방법은 문턱 전압의 제어 때문에 메사 높이를 한정하지 않는다.
도 1 내지 도 23은 본 발명의 제1 실시예, 즉 다마신 게이트 실시예에 채용되는 기본 처리 공정들을 도시하는 도면.
도 24는 본 발명의 제1 실시예의 선택적인 처리 공정을 도시하는 도면.
도 25 내지 42는 본 발명의 제2 실시예, 즉 다마신 게이트 대체 실시예에 채용되는 기본 처리 공정을 도시하는 도면.

Claims (20)

  1. 멀티 메사 전계 효과 트랜지스터(FET) 구조로서,
    소스 영역과 드레인 영역을 형성하도록 도핑되어 있는 측벽 표면을 각각 구비하는 복수 개의 Si 함유 메사 영역과;
    상기 소스 영역 및 드레인 영역과 전기적으로 접촉하는, 각 메사 영역 내의 채널 영역과;
    각 상기 메사 영역의 표면상의 상기 채널 영역 위에 배치된 게이트 유전체; 그리고
    상기 게이트 유전체 위의 게이트 도체
    를 구비하는 것인 멀티 메사 전계 효과 트랜지스터 구조.
  2. 제1항에 있어서, 상기 Si 함유 메사 영역은 실리콘-온-절연체 웨이퍼의 Si 함유층을 포함하는 것인 멀티 메사 전계 효과 트랜지스터 구조.
  3. 제1항에 있어서, 상기 복수 개의 Si 함유 메사 영역은 포개진 패턴으로 구성되는 것인 멀티 메사 전계 효과 트랜지스터 구조.
  4. 제1항에 있어서, 상기 복수 개의 Si 함유 메사 영역은 평행한 패턴으로 구성되는 것인 멀티 메사 전계 효과 트랜지스터 구조.
  5. 제1항에 있어서, 상기 게이트 유전체는 유전 상수가 10보다 큰 유전 물질인 것인 멀티 메사 전계 효과 트랜지스터 구조.
  6. 제1항에 있어서, 상기 소스 영역과 드레인 영역은 상기 측벽 표면을 통해 균일하게 도핑되어 있는 것인 멀티 메사 전계 효과 트랜지스터 구조.
  7. 다마신 게이트 전계 효과 트랜지스터(FET) 구조를 형성하는 방법으로서,
    Si 함유층 위에 배치되는 패드 스택(pad stack)를 구비하는 평면형 구조를 마련하는 단계와;
    상기 패드 스택의 소정 부분들을 제거하여 상기 평면형 구조에 하나 이상의 소자 구멍(device aperture)을 형성하는 단계와;
    상기 하나 이상의 소자 구멍 내에, 상기 Si 함유층의 일부를 포함하고 측벽부들을 구비하는 하나 이상의 메사 영역을 형성하는 단계와;
    상기 하나 이상의 메사 영역의 일부를 노출시키는 개구부를 구비하는 유전체 물질을 형성하는 단계와;
    상기 개구부 내에 채널 영역, 게이트 유전체 및 게이트 도체를 포함하는 제1 게이트 영역으로서, 상기 채널 영역은 상기 하나 이상의 메사 영역 내에 형성되는 반면, 상기 게이트 유전체와 상기 게이트 도체는 상기 하나 이상의 메사 영역 위에 형성되는 것인 그 제1 게이트 영역을 형성하는 단계와;
    상기 게이트 영역 주위의 유전체 물질을 제거하여 상기 게이트 도체의 노출된 측벽 위에 스페이서를 형성하는 단계와;
    상기 하나 이상의 메사 영역의 상기 측벽부 내에 소스 영역과 드레인 영역을 형성하는 단계
    를 포함하는 것인 전계 효과 트랜지스터 구조 형성 방법.
  8. 제7항에 있어서, 상기 게이트 형성 후 상기 게이트 영역 주위의 상기 유전체 물질을 2 단계에 걸쳐 제거하는 유전체 물질 제거 단계를 더 포함하고,
    상기 유전체 물질 제거 단계는 우선 상기 하나 이상의 메사 영역의 측벽부를 덮은 상기 유전체 물질을 상기 하나 이상의 메사 영역의 상면의 높이까지 제거하는 단계와; 상기 게이트 도체의 노출된 수직 측벽 위에 스페이서를 형성하는 단계와; 상기 소스 영역 및 드레인 영역 위의 나머지 유전체 물질을 제거하여 상기 하나 이상의 메사 영역의 측벽부를 완전히 노출시키는 단계로 구성되는 것인 전계 효과 트랜지스터 구조 형성 방법.
  9. 제7항에 있어서, 한 가지 타입의 FET 형성 후에 다른 타입의 FET를 형성함으로써, 다른 메사 영역들에 상기 제1 게이트 영역과 반대 극성의 제2 게이트 영역을 형성하는 단계를 더 포함하며, 이러한 단계의 반복시마다 특정 타입의 FET를 포함하지 않는 영역을 에칭 저항성 및 CMP 저항성 하드 마스크로 봉쇄하고, 매 번의 반복 후에 상기 하드 마스크를 폐기하는 것인 전계 효과 트랜지스터 구조 형성 방법.
  10. 제7항에 있어서, 상기 소스 영역과 드레인 영역을 포함하는 상기 하나 이상의 메사 영역 위에 실리사이드 또는 비 실리사이드 접점을 형성하는 단계를 더 포함하는 것인 전계 효과 트랜지스터 구조 형성 방법.
  11. 제7항에 있어서, 상기 소스 영역과 드레인 영역은 기상 도핑 공정, 프라즈마 도핑 공정, 경사 이온 주입(angled ion implantation)공정, 또는 이들의 조합에 의하여 형성되는 것인 전계 효과 트랜지스터 구조 형성 방법.
  12. 제7항에 있어서, 상기 스페이서는 상기 채널 영역의 형성 전에 상기 개구부에 형성되고, 이들 스페이서는 상기 하나 이상의 메사 영역의 상면 위의 소정 높이까지 상기 채널 영역 위의 상기 유전체 물질을 우선 제거하고, 스페이서를 상기 유전체 물질의 노출된 수직 측벽상에 형성하며, 상기 하나 이상의 메사 영역 위의 유전체 물질을 제거하여 상기 측벽부를 노출시킴으로써 형성되는 것인 전계 효과 트랜지스터 구조 형성 방법.
  13. 제7항에 있어서, 상기 하나 이상의 소자 구멍에는 두 가지 물질의 교번층이 충전되며, 이들 물질 중 한 가지는 에칭 시약에 대하여 저항성이 있고, 다른 것은 상기 에칭 시약에 의하여 용이하게 에칭되며, 상기 교번층은 상기 하나 이상의 메사 영역을 형성하는 데 사용되는 것인 전계 효과 트랜지스터 구조 형성 방법.
  14. 전계 효과 트랜지스터 제조 방법으로서,
    Si 함유층의 표면 위에 배치된 패터닝된 패드 스택을 구비하는 평면형 구조로서, 이 패터닝된 패드 스택은 상기 Si 함유층 내로 연장하는 샬로우 트렌치 아이솔레이션 영역에 의하여 포위되어 있는 그 평면형 구조를 마련하는 단계와;
    상기 패터닝된 패드 스택을 포함하는 상기 구조를 질화물층으로 라이닝하는 단계와;
    상기 패터닝된 패드 스택의 위에 배치되어 있는 상기 질화물층의 표면과 동평면인 산화물층을 마련하고, 상기 질화물층 및 상기 패터닝된 패드 스택의 일부를 제거하여 하나 이상의 소자 구멍을 형성하는 단계와;
    상기 하나 이상의 소자 구멍 내에 측벽부를 포함하는 하나 이상의 메사 영역을 형성하는 단계와;
    상기 하나 이상의 메사 영역의 일부 위에 메사 충전 물질을 형성하는 단계와;
    상기 하나 이상의 메사 영역의 상기 측벽부에 소스 영역과 드레인 영역을 형성하는 단계와;
    상기 메사 충전 물질을 제거하여 상기 하나 이상의 메사 영역의 일부를 노출시키는 단계와;
    채널 영역, 게이트 유전체 및 게이트 도체를 포함하는 제1 게이트 영역으로서, 상기 채널 영역은 상기 하나 이상의 메사 영역에 형성되는 반면, 상기 게이트 유전체 및 게이트 도체는 상기 하나 이상의 메사 영역 위에 형성되는 것인 그 제1 게이트 영역을 상기 하나 이상의 메사 영역의 상기 노출된 부분에 형성하는 단계
    를 포함하는 것인 전계 효과 트랜지스터 제조 방법.
  15. 제14항에 있어서, 각 타입의 소스 영역과 드레인 영역을 순차적으로 도핑함에 의하여 다른 메사 영역에 복수의 상기 제1 게이트 영역과 반대 극성의 제2 게이트 영역을 형성하는 단계를 더 포함하고, 이러한 단계의 반복시마다 한 가지 타입의 TFT의 소스 및 드레인을 노출시키며, 상기 노출된 소스와 드레인 영역을 도핑하고, 유전체를 증착하여 상기 노출된 소스와 드레인 위의 용적을 메우고 평탄화하여, 상기 유전체 표면의 상면이 상기 유전체 충전 물질의 상면과 같은 높이로 되게 하는 것인 전계 효과 트랜지스터 형성 방법.
  16. 제14항에 있어서, 상기 샬로우 트렌치 아이솔레이션의 형성과 상기 하나 이상의 구멍 형성 사이에 처리 단계를 더 포함하고,
    이 처리 단계는 상기 샬로우 트렌치 아이솔레이션 영역을 부분적으로 제거하고, 상기 패드 스택을 포함하는 상기 평면 구조를 실리콘 질화물층 또는 이산화 실리콘의 습식 에칭용 시약에 대하여 저항성이 있는 물질층으로 라이닝하는 단계와; 상기 패드 스택의 상부 표면 위에 배치되는 상기 질화물층의 표면과 동평면인 제2의 이산화 실리콘층을 마련하는 단계와; 상기 질화물층 및 상기 패드 스택의 일부를 제거하여 하나 이상의 소자 구멍을 형성하는 단계를 포함하는 것인 전계 효과 트랜지스터 형성 방법.
  17. 제14항에 있어서, 상기 게이트 유전체는 유전 상수가 약 10 이상의 높은 k 값을 갖는 유전체인 것인 전계 효과 트랜지스터 형성 방법.
  18. 제14항에 있어서, 상기 소스 및 드레인 내의 노출된 메사 구조상에 실리사이드 또는 비실리사이드 접점을 형성하는 단계를 더 포함하는 것인 전계 효과 트랜지스터 형성 방법.
  19. 제14항에 있어서, 상기 측벽부 내의 상기 하나 이상의 메사 영역 사이의 공간에 절연 물질 또는 도전 물질을 충전하는 단계를 더 포함하는 것인 전계 효과 트랜지스터 형성 방법.
  20. 제14항에 있어서, 상기 소스 영역과 드레인 영역은 기상 도핑 공정, 플라즈마 도핑 공정, 경사 이온 주입공정 또는 이들의 조합에 의하여 형성되는 것인 전계 효과 트랜지스터 형성 방법.
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