JP2008010876A - フィンｆｅｔデバイスの構造およびその製造方法 - Google Patents
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Abstract
【課題】フィンＦＥＴ構造およびその製造方法を提供する。
【解決手段】バルク・シリコン基板の上面にシリコンのフィンを形成するステップと、前記フィンの両側の側壁にゲート誘電体を形成するステップと、前記フィンの前記両側の側壁上の前記ゲート誘電体層と直接に物理的にコンタクトするようなゲート電極を形成するステップと、前記チャネル領域の第１の側の前記フィン中に第１のソース／ドレインを形成し、かつ前記チャネル領域の第２の側の前記フィン中に第２のソース／ドレインを形成するステップと、ボイドを生じるために、前記第１および第２のソース／ドレインの少なくとも一部の下方から前記バルク・シリコン基板の一部を除去するステップと、前記ボイドを誘電体材料で以って充填するステップとを含む方法である。構造は、フィンＦＥＴのシリコン・ボディとバルク・シリコン基板との間にボディ・コンタクトを含む。
【選択図】なし
【解決手段】バルク・シリコン基板の上面にシリコンのフィンを形成するステップと、前記フィンの両側の側壁にゲート誘電体を形成するステップと、前記フィンの前記両側の側壁上の前記ゲート誘電体層と直接に物理的にコンタクトするようなゲート電極を形成するステップと、前記チャネル領域の第１の側の前記フィン中に第１のソース／ドレインを形成し、かつ前記チャネル領域の第２の側の前記フィン中に第２のソース／ドレインを形成するステップと、ボイドを生じるために、前記第１および第２のソース／ドレインの少なくとも一部の下方から前記バルク・シリコン基板の一部を除去するステップと、前記ボイドを誘電体材料で以って充填するステップとを含む方法である。構造は、フィンＦＥＴのシリコン・ボディとバルク・シリコン基板との間にボディ・コンタクトを含む。
【選択図】なし
Description
本発明は半導体デバイスの分野に関し、特に、フィン（Ｆｉｎ）ＦＥＴデバイスの構造およびその製造方法に関する。
フィンＦＥＴ（ＦｉｎＦＥＴ、フィン型電界効果トランジスタとも一般に呼ばれる）は、小型で、高いパフォーマンスのデバイスを提供する新興の技術である。フィンＦＥＴ構造はシリコン（フィン）の狭い隔離されたバーを、フィンの側面のゲートとともに含む。従来のフィンＦＥＴ構造はシリコン・オン・インシュレータ（ＳＯＩ）基板上に形成される。しかし、ＳＯＩ基板上に形成されたフィンＦＥＴは浮遊ボディ効果の影響を免れない。ＳＯＩ基板上のフィンＦＥＴの浮遊ボディはそのデバイスの履歴の関数である電荷を格納する（ボディ電荷格納効果）。従って、浮遊ボディのフィンＦＥＴは予測したり制御したりするのが難しく、時によって変化する閾値電圧に悩まされることにある。このボディ電荷格納効果が、動的な副次的Ｖｔ漏洩およびＶｔミスマッチを、幾何学的に同一の隣接するデバイス間に生じてしまう。バルク・シリコン基板上で製造されるフィンＦＥＴは浮遊ボディ効果の影響を受けないが、ソース／ドレインからバルク・シリコン基板までの非常に増大する容量に悩まされる。このソース／ドレインから基板までの増大する容量は寄生効果であり、パフォーマンス（性能や速度）を低下させてしまう。
従って、浮遊ボディ効果がなく、寄生容量の少ないフィンＦＥＴデバイスおよびその製造方法のニーズがある。
本発明の第１の側面は、バルク・シリコン基板上に形成されたシリコン・ボディを有するフィンＦＥＴ（電界効果型トランジスタ）と、前記シリコン・ボディと前記バルク・シリコン基板との間のボディ・コンタクトと、前記シリコン・ボディ中に形成され、かつ前記フィンの下方の誘電体層によって前記バルク・シリコン基板から絶縁された第１および第２のソース／ドレインとを含む構造である。
本発明の第２の側面は、バルク・シリコン基板の上面に平行な第１の方向に延びる単結晶シリコンのフィンであって、第１および第２のソース／ドレイン間のチャネル領域を有する前記フィンと、前記バルク・シリコン基板の前記上面に平行で前記第１の方向とは異なる第２の方向に延び、かつ前記チャネル領域の上方で交叉する導電性のゲート電極と、前記ゲート電極および前記フィン間のゲート誘電体と、前記バルク・シリコン基板と直接に物理的および電気的にコンタクトする、前記フィンの前記チャネル領域の少なくとも一部と、前記第１のソース／ドレインの少なくとも一部と前記バルク・シリコン基板との間、および前記第２のソース／ドレインの少なくとも一部と前記バルク・シリコン基板との間の誘電体層とを含む構造である。
本発明の第３の側面は、バルク・シリコン基板の上面にシリコンのフィンを形成するステップと、
前記フィンの両側の側壁にゲート誘電体を形成するステップと、前記フィンのチャネル領域の上方のゲート電極であって、前記ゲート電極が前記フィンの前記両側の側壁上の前記ゲート誘電体層と直接に物理的にコンタクトするような前記ゲート電極を形成するステップと、前記チャネル領域の第１の側の前記フィン中に第１のソース／ドレインを形成し、かつ前記チャネル領域の第２の側の前記フィン中に第２のソース／ドレインを形成するステップと、ボイドを生じるために、前記第１および第２のソース／ドレインの少なくとも一部の下方から前記バルク・シリコン基板の一部を除去するステップと、前記ボイドを誘電体材料で以って充填するステップとを含む方法である。
前記フィンの両側の側壁にゲート誘電体を形成するステップと、前記フィンのチャネル領域の上方のゲート電極であって、前記ゲート電極が前記フィンの前記両側の側壁上の前記ゲート誘電体層と直接に物理的にコンタクトするような前記ゲート電極を形成するステップと、前記チャネル領域の第１の側の前記フィン中に第１のソース／ドレインを形成し、かつ前記チャネル領域の第２の側の前記フィン中に第２のソース／ドレインを形成するステップと、ボイドを生じるために、前記第１および第２のソース／ドレインの少なくとも一部の下方から前記バルク・シリコン基板の一部を除去するステップと、前記ボイドを誘電体材料で以って充填するステップとを含む方法である。
本発明の特徴を特許請求の範囲に示す。しかし、本発明そのものは、以下の詳細な説明を参照し、添付図面と関連して読むとき、もっともよく理解できよう。
図１ないし図６は、本発明の実施例によるフィンＦＥＴの初期の製造ステップを示す断面図である。図１では、バルク・シリコン基板１００上に形成されるのがパッド酸化シリコン層１０５であり、そのパッド酸化シリコン層１０５上に形成されるのがパッド窒化シリコン層１１０である。バルク・シリコン基板１００が単結晶シリコンのモノリシック・ブロックとして画成される。パッド酸化シリコン層１０５およびパッド窒化シリコン層１１０を横断するように形成されるのが誘電体ＳＴＩ（シャロー・トレンチ・アイソレーション）１１５である。ＳＴＩ１１５の両側および底部に設けられるが上面には設けられない任意選択の誘電体のライナー１２０が図示される。パッド酸化シリコン層１０５およびパッド窒化シリコン層１１０中に開孔をフォトリソグラフィ技術で画成し、パッド層１０５、１１０によって保護されていないバルク・シリコン基板１００中にトレンチを（例えば、反応性イオン・エッチング（ＲＩＥ）によって）エッチング（食刻）し、そのトレンチを誘電体で以ってバックフィル（埋め戻し）し、ＳＴＩの上面がパッド酸化シリコン層１０５の上面と同一平面になるように化学的物理的研磨（ＣＭＰ）を行うことによってＳＴＩ１１５を形成することができる。
一実施例では、パッド酸化シリコン層１０５はバルク・シリコン基板１００の熱酸化により形成され、約５ｎｍないし約２０ｎｍの厚さとする。一実施例では、パッド窒化シリコン層１１０は化学的気相蒸着（ＣＶＤ）により形成され、約５０ｎｍないし約５００ｎｍの厚さとする。一実施例では、ＳＴＩ１１５はテトラエトキシシラン（ＴＥＯＳ）や高密度プラズマ（ＨＤＰ）酸化物のようなＣＶＤ酸化物である。一実施例では、ライナー１２０は５０ｎｍ未満の酸化シリコン、窒化シリコン、あるいは窒化シリコン下の酸化シリコンの二重層である。一実施例ではＳＴＩ１１５は約５０ｎｍおよび約５００ｎｍの間の厚さである。パッド窒化シリコン層１１０が選択的に酸化するために除去され、ＳＴＩ１１５がパッド酸化シリコン層１０５の上面とほぼ同一平面になるように平坦化される。
図２では、エッチング・ストップ層１２５がＳＴＩ１１５およびもし存在するときのライナー１２０の露出したエッジ（端部）の上方に付着される。そしてマンドレル層１３０がそのエッチング・ストップ層１２５の上方に付着される。一例では、エッチング・ストップ層１２５はＣＶＤ酸化シリコンを含み、その厚さが約２ｎｍないし約１０ｎｍである。一例では、マンドレル層１３０は上述したＣＶＤ酸化物であり、その厚さが約１００ｎｍないし約５００ｎｍである。マンドレル層１３０の厚さが、その後形成されるシリコンのフィン（ひれ）の高さ（現在のバルク・シリコン基板１００とエッチング・ストップ層１２５との界面から上方）を決める。
図３では、トレンチ１３５がマンドレル層１３０およびエッチング・ストップ層１２５を貫通するようにエッチングされ、トレンチ１３５の底部のバルク・シリコン基板１００を露出する。一例では、トレンチ１３５の幅「Ｗ」が約２０ｎｍないし約１００ｎｍである。幅「Ｗ」は、その後形成されるシリコンのフィン（その後、側壁に酸化物があればそれよりも狭い）の幅を画成（規定）する。
図４では、キャップ１４５で覆われる単結晶シリコンのフィン１４０がトレンチ１３５の中に形成される。フィン１４０はマンドレル層１３０の上面の上方まで選択的エピタキシャル成長によって形成してもよく、その後平坦化および凹部ＲＩＥ（反応性イオン・エッチング）を施してもよい。一例では、フィン１４０の上部はマンドレル層１３０の上面から下方に約２０ｎｍから約１００ｎｍの間凹ませられる。一例では、キャップ１４５が、その凹みを覆うだけの十分な厚さの窒化シリコンのＣＶＤ付着（化学的蒸着）により形成されてキャップ１４５の上面がマンドレル層１３０の上面と同一面になるようにし、その後ＣＭＰを施してもよい。代替例では、ポリシリコンのフィンが単結晶シリコンのフィンの代わりに形成されてもよい。
図５では、マンドレル１３０（図４参照）が除去される。一例では、マンドレル層１３０が酸化物であり、キャップ１４５およびエッチング・ストップ層１２５が窒化シリコンであるとき、窒化シリコンより早く酸化物をエッチングするように選択的に作用するＲＩＥで以ってマンドレルが除去される。代替例として、マンドレル層１３０がウエット・エッチング・プロセス（すなわち、マンドレル層１３０が酸化シリコンであるときフッ化水素酸水溶液）によって除去されてもよい。それから酸化シリコンよりも早く窒化シリコンをエッチングするように選択的に作用するＲＩＥで以ってエッチング・ストップ層１２５が除去され、キャップ１４５（図４）は薄くなってキャップ１４５Aとなる。
図６では、ゲート誘電体層１５０がフィン１４０の側壁に形成される。この現在の例では、ゲート誘電体層１５０が熱成長する酸化シリコンであり、従って露出したバルク・シリコン基板１００の薄い領域もまた酸化される。代替例として、ゲート誘電体層１５０が付着（蒸着）されてもよい。付着されるゲート誘電体層１５０の例は、Ｋ（絶縁定数）の高い材料であってよい。その例として、以下に限定されるものではないが、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３などの金属酸化物、またはＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚなどの金属シリケート、或いはそれらの層を組み合わせたものを含んでいてもよい。Ｋの高い絶縁材料は約１０よりも上の相対誘電率を有する。一例では、ゲート誘電体層１５０の厚さが約０．５ｎｍと約２０ｎｍの間である。
次に、ゲート１５５がフィン１４０を跨ぐように形成され、キャッピング層１６０がその上に形成されるがゲート１５５の側壁には形成されない（図７参照）。一例では、ゲート１５５は、ドープされたポリシリコン、もしくはドープされないポリシリコン、または高濃度のシリサイド（ケイ化物）を有する金属シリサイドの層を含み、フィン１４０の側壁を覆うに足るだけの厚さである。一例では、キャッピング層１６０が窒化シリコンであり、約１００ｎｍおよび約５００ｎｍの間の厚さである。
図７は図６に示す構造の３次元等角図である。図７では、ゲート１５５およびキャッピング層１４５Ａがフィン１４０を横切る。一例では、フィン１４０およびゲート１５５が互いに直交する。一例では、フィン１４０およびゲート１５５がフィンの結晶面により定義される角度で交叉してもよい。一例では、ゲート１５５およびキャッピング層１６０が、ゲートのブランケットＣＶＤ付着、次いでＣＭＰ、次いでキャッピング層のブランケットＣＶＤ付着、次いでそのゲートおよびキャッピング層を画成するためのフォトリソグラフィック・プロセスおよびエッチング・プロセスにより形成される。
図８は図７に示した構造にその後の製造ステップを加えた構造の３次元等角図である。図８では、ソース／ドレイン１８０がイオン注入により形成され、それから第１の保護層１６５がフィン１４０およびゲート１５５の露出した側壁上に形成され、第２の保護層１７０がゲート１５５の側壁上の第１の保護層１６５の上方に形成され、そしてスペーサ１７５が第１および第２の保護層１６５および１７０の上部エッジ（上端）にキャッピング層１６０に隣接して形成される。第１および第２の保護層１６５および１７０ならびにスペーサ１７５を形成するには、その一例として以下のことを行う。
（１）第１の保護層１６５であるブランケット層を形成するために窒化シリコンのブランケットＣＶＤ付着を行い、
（２）第１の保護層１６５であるブランケット層の上方に第２の保護層１７０であるブランケット層を形成するためにＣＶＤ酸化物（前述）のブランケット付着を行い、
（３）キャッピング層１６０を露出するためにＣＶＤ酸化物のＣＭＰを行い、
（４）キャッピング層１６０の上面の下方のＣＶＤ酸化物を凹ませるようにＲＩＥ凹部エッチングを行い、
（５）スペーサ１７５を形成するためにブランケットＣＶＤ窒化シリコン付着を行い、次いでスペーサＲＩＥを行い、そして
（６）スペーサ１７５によって保護されない全てのＣＶＤ酸化物を除去するためにＲＩＥを行う。
（１）第１の保護層１６５であるブランケット層を形成するために窒化シリコンのブランケットＣＶＤ付着を行い、
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（３）キャッピング層１６０を露出するためにＣＶＤ酸化物のＣＭＰを行い、
（４）キャッピング層１６０の上面の下方のＣＶＤ酸化物を凹ませるようにＲＩＥ凹部エッチングを行い、
（５）スペーサ１７５を形成するためにブランケットＣＶＤ窒化シリコン付着を行い、次いでスペーサＲＩＥを行い、そして
（６）スペーサ１７５によって保護されない全てのＣＶＤ酸化物を除去するためにＲＩＥを行う。
図９は図８の構造の上面図であり、図１０、図１１、図１２および図１３は図８に示す構造の、図９上の線１０−１０、線１１−１１、線１２−１２および線１３−１３に沿う断面図である。図１１、図１２および図１３では、ソース／ドレイン１８０の境界を小破線で示していることに留意されたい。図１０および図１３では、バルク・シリコン基板１００とフィン１４０の界面を大破線で示しているが、この界面はフィンがエピタキシャル成長されたので検出することができず、参照目的で示している。また図１０および図１３では、チャネル領域１８５がフィン１４０中の、ゲート１５５の下方にある。
図１４は図９の構造に追加処理した後の構造の上面図であり、図１５、図１６、図１７および図１８は夫々、図１０、図１１、図１２および図１３に示す構造に追加処理した後の構造の、図１４上の線１５−１５、線１６−１６、線１７−１７および線１８−１８に沿う断面図である。図１５および図１８は夫々図１０および図１３と同一である。図１４、図１６および図１７では、トレンチ１９０がバルク・シリコン基板１００中に深さ「Ｄ」だけエッチングされているが、これはバルク・シリコン基板１００が露出されている場合に酸化シリコンおよび窒化シリコンよりも早くシリコンをエッチングするように選択的に作用するＲＩＥを用いるなどして得られる（図９、図１１および図１２参照）。一例で、「Ｄ」は約５０ｎｍないし約２５０ｎｍである。一例で、「Ｄ」はＳＴＩ１１５の厚さ（或いはもしライナー１２０が存在するならＳＴＩ１１５およびライナー１２０の厚さ）の約半分である。フィン１４０はキャッピング層１４５Ａ、ゲート誘電体層１５０および第１の保護層１６５によってエッチングから保護され、一方でゲート１５５は第１および第２の保護層１６５および１７０ならびにキャッピング層１６０およびスペーサ１７５によってエッチングから保護される。
図１９は図１４の構造に追加処理した後の構造の上面図であり、図２０、図２１、図２２および図２３は夫々、図１５、図１６、図１７および図１８に示す構造に追加処理した後の構造の、図１９上の線２０−２０、線２１−２１、線２２−２２および線２３−２３に沿う断面図である。図２０は図１５と同一である。図１９、図２１、図２２および図２３では、シリコンのウエット・エッチングが行われてきて、トレンチ１９０（図１６および図１７参照）を拡張し、トレンチ１９０Ａを形成するとともにソース／ドレイン１８０中のフィン１４０をアンダーカットし、シリコンのぺデスタル１９５を残す。このぺデスタル１９５がフィン１４０をバルク・シリコン基板１００にチャネル領域１８５で結合する。ぺデスタル１９５は図１９に破線で示すエッジ２００を有する。アンダーカットの量に依って、ソース／ドレイン１８０は完全にまたは部分的にアンダーカットされ、ぺデスタル１９５の断面積が変化する。チャネル領域１８５はアンダーカットされてもされなくてもよい。一例として、チャネル領域１８５が部分的にアンダーカットされ、ソース／ドレイン（図２３には図示せず）が完全にアンダーカットされて、図２３には存在しない。バルク・シリコン基板１００の一部およびフィン１４０がアンダーカット・プロセスで除去される。このアンダーカットは、例えば硝酸およびフッ化水素酸の混合物中でウエット・エッチングすることによって、またはＣＦ４またはＳＦ４を用いるＲＩＥによって等方性で行われてもよい。代替例では、アンダーカットが異方性で行われてもよい。これはシリコンの［００１］結晶面を［００１］結晶面よりも早くエッチングする水酸化カリウムまたは水酸化テトラメチルアンモニウムなど強い塩基の水溶液またはアルコール溶液でウエット・エッチングすることによって行われる。ぺデスタル１９５はチャネル領域１８５とバルク・シリコン基板１００の間の導電性ボディ・コンタクトを提供し、浮遊ボディ効果をなくすことができる。
図２４は図１９の構造に追加処理した後の構造の上面図であり、図２５、図２６、図２７および図２８は夫々、図２０、図２１、図２２および図２３に示す構造に追加処理した後の構造の、図２４上の線２５−２５、線２６−２６、線２７−２７および線２８−２８に沿う断面図である。図２４、図２５、図２６、図２７および図２８では、誘電体層２０５が付着され、トレンチ１９０Ａのアンダーカット領域の充填（図示）または部分充填（図示せず）を行う。誘電体層２０５の上面はキャッピング層１６０の上面と同一平面上にある。一実施例では、誘電体層２０５はコンフォーマルなＣＶＤ酸化付着（ＴＥＯＳまたはＨＤＰなど）とそれに続くＣＭＰにより形成される。アンダーカット領域１９０Ａを完全に充填せず、ボイド（空隙）を残していてもよい。誘電体層２０５の残りがそのようなボイドを封止するからである。ソース／ドレイン１８０の下方のフィン１４０とバルク・シリコン基板１００との間の距離「Ｔ」（図２８参照）は、完全に充填されていようがボイドを含んでいようが、フィン１４０およびバルク・シリコン基板１００間の寄生容量を大きく減じる。一実施例で「Ｔ」は、約５０ｎｍおよび約２５０ｎｍの間である。
誘電体層２０５、キャッピング層１４５Ａおよび１６０、ソース／ドレイン１８０およびゲート１５５まで貫通するコンタクト・バイア・ホールを形成することによって、（図示しないが従来よく知られている）接点即ちコンタクトがフィンＦＥＴに形成されても良い。次に、ワイヤリングのレベルを形成し、そして誘電体層を介在させるといった標準的な処理が行われて、本発明の実施例によるフィンＦＥＴデバイスを含む集積回路チップが完成される。
このように、本発明の実施例は、浮遊ボディ効果なしに寄生容量を減じたフィンＦＥＴデバイスおよびその製造方法を提供する。
以上のとおり、本発明を理解するために本発明の実施例を説明してきた。本発明が個別に記載した特定の実施例に限定されないこと、そして本発明の範囲から逸脱することなく種々の変形例、再構成例、代替例が可能であることは当業者に明らかであろう。特許請求の範囲が本発明の真の趣旨および範囲内にあるようなそのような全ての変形や変更を包含することを意図している。
１００ バルク・シリコン基板
１０５ パッド酸化シリコン層
１１０ パッド窒化シリコン層
１１５ ＳＴＩ
１２０ ライナー
１２５ エッチング・ストップ層
１３０ マンドレル層
１３５ トレンチ
１４０ フィン
１４５ キャップ
１４５Ａ キャッピング層
１５０ ゲート誘電体層
１５５ ゲート
１６０ キャッピング層
１６５ 第１の保護層
１７０ 第２の保護層
１７５ スペーサ
１８０ ソース／ドレイン
１８５ チャネル領域
１９０ トレンチ
１９０Ａ トレンチ
１９５ ペデスタル
２００ エッジ
２０５ 誘電体
１０５ パッド酸化シリコン層
１１０ パッド窒化シリコン層
１１５ ＳＴＩ
１２０ ライナー
１２５ エッチング・ストップ層
１３０ マンドレル層
１３５ トレンチ
１４０ フィン
１４５ キャップ
１４５Ａ キャッピング層
１５０ ゲート誘電体層
１５５ ゲート
１６０ キャッピング層
１６５ 第１の保護層
１７０ 第２の保護層
１７５ スペーサ
１８０ ソース／ドレイン
１８５ チャネル領域
１９０ トレンチ
１９０Ａ トレンチ
１９５ ペデスタル
２００ エッジ
２０５ 誘電体
Claims (9)
- バルク・シリコン基板上に形成されたシリコン・ボディを有するフィンＦＥＴ（電界効果型トランジスタ）と、
前記シリコン・ボディと前記バルク・シリコン基板との間のボディ・コンタクトと、
前記シリコン・ボディ中に形成され、かつ前記フィンＦＥＴの下方の誘電体層によって前記バルク・シリコン基板から絶縁された第１および第２のソース／ドレインと
を含む構造。 - 前記フィンＦＥＴの、前記第１および第２のソース／ドレイン間にあり、かつ前記フィンＦＥＴのゲート電極の下方にあるチャネル領域にコンタクトする、前記バルク・シリコン基板のペデスタルを前記ボディ・コンタクトが含む
請求項１に記載の構造。 - バルク・シリコン基板の上面に平行な第１の方向に延びる単結晶シリコンのフィンであって、第１および第２のソース／ドレイン間のチャネル領域を有する前記フィンと、
前記バルク・シリコン基板の前記上面に平行で前記第１の方向とは異なる第２の方向に延び、かつ前記チャネル領域の上方で交叉する導電性のゲート電極と、
前記ゲート電極および前記フィン間のゲート誘電体と、
前記バルク・シリコン基板と直接に物理的および電気的にコンタクトする、前記フィンの前記チャネル領域の少なくとも一部と、
前記第１のソース／ドレインの少なくとも一部と前記バルク・シリコン基板との間、および前記第２のソース／ドレインの少なくとも一部と前記バルク・シリコン基板との間の誘電体層と
を含む構造。 - 前記誘電体層中にボイドを更に含む、
請求項３に記載の構造。 - バルク・シリコン基板の上面にシリコンのフィンを形成するステップと、
前記フィンの両側の側壁にゲート誘電体層を形成するステップと、
前記フィンのチャネル領域の上方のゲート電極であって、前記ゲート電極が前記フィンの前記両側の側壁上の前記ゲート誘電体層と直接に物理的にコンタクトするような前記ゲート電極を形成するステップと、
前記チャネル領域の第１の側の前記フィン中に第１のソース／ドレインを形成し、かつ前記チャネル領域の第２の側の前記フィン中に第２のソース／ドレインを形成するステップと、
ボイドを生じるために、前記第１および第２のソース／ドレインの少なくとも一部の下方から前記バルク・シリコン基板の一部を除去するステップと、
前記ボイドを誘電体材料で以って充填するステップと
を含む方法。 - 前記バルク・シリコン基板の前記一部を除去する前記ステップが、
前記フィンの両側の前記バルク・シリコン基板の中ではあるが、前記ゲート電極の下方ではないところにトレンチを形成するように第１のエッチングを行うステップと、
前記トレンチの両側を横方向にエッチングすることによって前記フィンをアンダーカットするように第２のエッチングを行うステップと
を含む、請求項５に記載の方法。 - 前記第２のエッチングが、前記第２のエッチングにより露出された前記フィンの領域で前記フィンの前記底面から層を除去する、
請求項６に記載の方法。 - 前記シリコンのフィンを形成するステップが、
前記バルク・シリコン基板の前記上面にマンドレル層を形成するステップと、
前記バルク・シリコン基板の上面がトレンチの上部で露出された状態で、前記マンドレル層の中に前記トレンチをエッチングするステップと、
前記トレンチをシリコンで以って充填するステップと
を含む、請求項５に記載の方法。 - 前記ボイドがチャネル領域の一部の下方に延びる、
請求項５に記載の方法。
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