KR20210053169A - 비등각적 캐핑 층 및 그 형성 방법 - Google Patents

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KR20210053169A
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밍호 린
청이 린
춘헝 천
치온 추이
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    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

방법은 돌출 구조체를 형성하는 것, 및 원자 층 증착(ALD) 프로세스를 사용하여 돌출 구조체 상에 비등각적 막을 형성하는 것을 포함한다. 비등각적 막은 돌출 구조체 바로 위의 상부 부분, 및 돌출 구조체의 측벽 상의 측벽 부분을 포함한다. 상부 부분은 제1 두께를 가지며, 측벽 부분은 제1 두께보다 더 작은 제2 두께를 갖는다.

Description

비등각적 캐핑 층 및 그 형성 방법{NON-CONFORMAL CAPPING LAYER AND METHOD FORMING SAME}
우선권 주장 및 교차 참조
본 출원은 2019년 10월 31일자로 출원된 발명의 명칭이 "Non-Conformal Capping Layer and Method Forming Same"인 미국 가출원 제62/928,771호의 이점을 주장하는데, 이 가출원은 참조에 의해 본원에 통합된다.
트랜지스터는 집적 회로에서 기본적 빌딩 엘리먼트이다. 집적 회로의 이전 개발에서, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)는 평면 트랜지스터를 대체하기 위해 형성되었다. FinFET의 형성에서, 반도체 핀이 형성되고, 더미 게이트가 반도체 핀 상에 형성된다. 더미 게이트의 형성은 폴리실리콘 층과 같은 더미 층을 성막하는 것, 및, 그 다음, 더미 층을 더미 게이트로서 패턴화하는 것을 포함할 수도 있다. 게이트 스페이서가 더미 게이트 스택의 측벽 상에 형성된다. 그 다음, 게이트 스페이서 사이에 트렌치를 형성하기 위해 더미 게이트 스택은 제거된다. 그 다음, 트렌치에서 대체 게이트(replacement gate)가 형성된다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 5c, 도 5d, 도 6a, 도 6b, 도 7a, 도 7b, 도 8 내지 도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13, 도 14a, 도 14b 및 도 15는, 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 단계의 사시도 및 단면도를 예시한다.
도 16은, 몇몇 실시형태에 따른, 비등각적 캐핑 층(non-conformal capping layer)의 형성에서의 예시적인 중간 화학 구조를 예시한다.
도 17은, 몇몇 실시형태에 따른, 비등각적 캐핑 층을 형성하기 위한 원자 층 증착(Atomic Layer Deposition; ALD) 사이클의 플롯을 예시한다.
도 18a 및 도 18b는, 몇몇 실시형태에 따른, 비등각적 캐핑 층을 형성하기 위한 산화 프로세스의 플롯을 예시한다.
도 19는, 몇몇 실시형태에 따른, FinFET를 형성하기 위한 프로세스 플로우를 예시한다.
다음의 개시는 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접적으로 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "아래에 놓인", "아래의", "하부의", "위에 놓이는", "상부의" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
몇몇 실시형태에 따르면, 비등각적 캐핑 층 및 그 형성 방법이 제공된다. 몇몇 실시형태에 따른, 비등각적 캐핑 층의 형성 및 핀 전계 효과 트랜지스터(FinFET)의 형성에서 그것을 사용하는 중간 단계가 예시된다. 몇몇 실시형태의 몇몇 변형예가 논의된다. 실시형태는 또한, FinFET 프로세스에서 있을 수도 있는, 또는 아닐 수도 있는 비등각적 층이 형성될 다른 실시형태에 대해서도 적용될 수도 있다. 본원에서 논의되는 실시형태는 본 개시의 주제를 만들거나 또는 사용하는 것을 가능하게 하는 예를 제공할 것이며, 기술 분야에서의 통상의 지식을 가진 자는, 상이한 실시형태의 고려되는 범위 내에서 유지되면서 이루어질 수 있는 변형예를 쉽게 이해할 것이다. 다양한 도면 및 예시적인 실시형태 전체에 걸쳐, 동일한 참조 번호는 동일한 엘리먼트를 가리키기 위해 사용된다. 방법 실시형태가 특정한 순서로 수행되는 것으로 논의될 수도 있지만, 다른 방법 실시형태는 임의의 논리적인 순서로 수행될 수도 있다.
도 1 내지 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 5c, 도 5d, 도 6a, 도 6b, 도 7a, 도 7b, 도 8 내지 도 10, 도 11a, 도 11b, 도 12a, 도 12b, 도 13, 도 14a, 도 14b 및 도 15는, 본 개시의 몇몇 실시형태에 따른, FinFET의 형성에서의 중간 단계의 단면도 및 사시도를 예시한다. 대응하는 프로세스는 또한 도 19에서 도시되는 프로세스 플로우에서 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p 타입 또는 n 타입 도펀트로) 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은 웨이퍼(10)의 일부일 수도 있다. 일반적으로, SOI 기판은, 절연체 층(insulator layer) 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들면, 매립 산화물(buried oxide; BOX) 층, 또는 실리콘 산화물(silicon oxide) 층, 또는 등등일 수도 있다. 절연체 층은, 기판, 통상적으로, 실리콘 기판 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 반도체 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
도 1을 추가로 참조하면, 웰 영역(22)이 기판(20)에서 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(402)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 웰 영역(22)은, 붕소, 인듐, 또는 등등일 수도 있는 p 타입 불순물을 기판(20)에 주입하는 것을 통해 형성되는 p 타입 웰 영역이다. 본 개시의 다른 실시형태에 따르면, 웰 영역(22)은, 인, 비소, 안티몬, 또는 등등일 수도 있는 n 타입 불순물을 기판(20)에 주입하는 것을 통해 형성되는 n 타입 웰 영역이다. 결과적으로 나타나는 웰 영역(22)은 기판(20)의 최상면까지 연장될 수도 있다. n 타입 또는 p 타입 불순물 농도는 1018 cm-3 이하일 수도 있는데, 예컨대 대략 1017 cm-3과 대략 1018 cm-3 사이의 범위 내에 있을 수도 있다.
도 2를 참조하면, 격리 영역(isolation region)(24)이 기판(20)의 최상면으로부터 기판(20)으로 연장되도록 형성된다. 격리 영역(24)은 이하에서 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역으로 대안적으로 지칭된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(404)로서 예시된다. 이웃하는 STI 영역(24) 사이의 기판(20)의 부분은 반도체 스트립(semiconductor strip)(26)으로 지칭된다. STI 영역(24)을 형성하기 위해, 패드 산화물 층(pad oxide layer)(28) 및 하드 마스크 층(hard mask layer)(30)이 반도체 기판(20) 상에 형성되고, 그 다음 패턴화된다. 패드 산화물 층(28)은 실리콘 산화물로 형성되는 박막일 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 패드 산화물 층(28)은, 반도체 기판(20)의 최상면 층이 산화되는 열 산화 프로세스에서 형성된다. 패드 산화물 층(28)은 반도체 기판(20)과 하드 마스크 층(30) 사이에서 접착 층(adhesion layer)으로서 작용한다. 패드 산화물 층(28)은 또한 하드 마스크 층(30)을 에칭하기 위한 에칭 정지 층(etch stop layer)으로서 작용할 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 하드 마스크 층(30)은, 예를 들면, 저압 화학 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD)을 사용하여 실리콘 질화물(silicon nitride)로 형성된다. 본 개시의 다른 실시형태에 따르면, 하드 마스크 층(30)은 실리콘의 열적 질화(thermal nitridation), 또는 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)에 의해 형성된다. 포토레지스트(도시되지 않음)가 하드 마스크 층(30) 상에 형성되고 그 다음 패턴화된다. 그 다음, 하드 마스크 층(30)이 패턴화된 포토레지스트를 에칭 마스크로서 사용하여 패턴화되어, 도 2에서 도시되는 바와 같이, 하드 마스크(30)를 형성한다.
다음으로, 패턴화된 하드 마스크 층(30)은 패드 산화물 층(28) 및 기판(20)을 에칭하기 위한 에칭 마스크로서 사용되고, 후속하여, 기판(20) 내의 결과적으로 나타나는 트렌치를 유전체 재료(들)로 충전한다. 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스 또는 기계적 연삭 프로세스(mechanical grinding process)와 같은 평탄화 프로세스가 수행되어 유전체 재료의 잉여 부분(excess portion)을 제거하고, 유전체 재료(들)의 나머지 부분은 STI 영역(24)이다. STI 영역(24)은 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수도 있는 라이너 유전체(도시되지 않음)를 포함할 수도 있다. 라이너 유전체는 또한, 예를 들면, 원자 층 증착(ALD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD)을 사용하여 형성되는 성막된 실리콘 산화물 층, 실리콘 질화물 층, 또는 등등일 수도 있다. STI 영역(24)은 또한 라이너 산화물 위에 유전체 재료를 포함할 수도 있는데, 유전체 재료는 유동 가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅(spin-on coating), 또는 등등을 사용하여 형성될 수도 있다. 라이너 유전체 위의 유전체 재료는 몇몇 실시형태에 따르면 실리콘 산화물을 포함할 수도 있다.
하드 마스크(30)의 최상면 및 STI 영역(24)의 최상면은 서로 실질적으로 수평일 수도 있다. 반도체 스트립(26)은 이웃하는 STI 영역(24) 사이에 있다. 본 개시의 몇몇 실시형태에 따르면, 반도체 스트립(26)은 원래의 기판(20)의 일부이고, 그러므로, 반도체 스트립(26)의 재료는 기판(20)의 것과 동일하다. 본 개시의 다른 실시형태에 따르면, 반도체 스트립(26)은, STI 영역(24) 사이에서 기판(20)의 부분을 에칭하여 리세스를 형성하는 것, 및 에피택시를 수행하여 리세스 내에서 다른 반도체 재료를 재성장시키는 것에 의해 형성되는 대체 스트립(replacement strip)이다. 따라서, 반도체 스트립(26)은 기판(20)의 것과는 상이한 반도체 재료로 형성된다. 몇몇 실시형태에 따르면, 반도체 스트립(26)은 실리콘 게르마늄, 실리콘 탄소, 또는 III-V족 화합물 반도체 재료로 형성된다.
도 3을 참조하면, STI 영역(24)이 리세스된다. 따라서 반도체 스트립(26)의 최상부 부분(top portion)은 STI 영역(24)의 나머지 부분의 최상면(24A)보다 더 높이 돌출되어 돌출 핀(protruding fin)(36)을 형성한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(406)로서 예시된다. 에칭은 건식 에칭 프로세스를 사용하여 수행될 수도 있는데, 여기서, HF3 및 NH3이, 예를 들면, 에칭 가스로서 사용된다. 에칭 프로세스 동안, 플라즈마가 생성될 수도 있다. 아르곤도 또한 포함될 수도 있다. 본 개시의 다른 실시형태에 따르면, STI 영역(24)의 리세스 형성(recessing)은 습식 에칭 프로세스(wet etch process)를 사용하여 수행된다. 에칭 화학 재료는, 예를 들면, HF를 포함할 수도 있다.
상기에서 예시되는 실시형태에서, 핀은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 한 실시형태에서, 희생 층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성될 수도 있다. 그 다음, 희생 층은 제거되고, 그 다음, 남아 있는 스페이서 또는 맨드릴(mandrel)은 핀을 패턴화하기 위해 사용될 수도 있다.
도 4a, 도 4b, 도 5a, 도 5b, 도 5c, 도 5d, 도 6a, 도 6b, 도 7a 및 도 7b는 몇몇 실시형태에 따른 더미 게이트 스택(45)의 형성을 예시한다. 도 4a를 참조하면, 더미 유전체 층(38)이 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(408)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 더미 유전체 층(38)은 원자 층 증착(ALD), 화학적 기상 증착(CVD), 또는 등등을 포함할 수도 있는 비등각적 증착 프로세스를 사용하여 형성된다. 유전체 층(38)의 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물(silicon carbo-nitride), 또는 등등을 포함할 수도 있다. 비등각적 증착 프로세스가 사용되는 것을 통해, 유전체 층(38)의 수평 부분의 수평 두께 및 수직 부분의 수직 두께는 서로 동일하거나 또는, 예를 들면, 수평 두께의 약 20 퍼센트 미만의 차이를 가지면서, 실질적으로 서로 동일하다. 몇몇 실시형태에 따르면, 유전체 층(38)의 두께(T1)는 약 1 nm와 약 10 nm 사이의 범위 내에 있다. 대안적인 실시형태에 따르면, 유전체 층(38)은 돌출 핀(36)의 표면 부분을 (예를 들면, 열 산화 프로세스를 사용하여) 산화하는 것에 의해 형성된다. 결과적으로 나타나는 유전체 층(38)은 돌출 핀(36)의 노출된 표면 상에 형성될 것이지만, 그러나 STI 영역(24)의 최상면에는 형성되지 않을 것이다. 따라서, 점선은, STI 영역(24)의 최상부 상의 유전체 층(38)의 일부 부분이, 형성 프로세스에 따라, 형성될 수도 있거나 또는 형성되지 않을 수도 있다는 것을 나타내기 위해 사용된다. 도 4b는, 도 4a에서 도시되는 바와 같은 참조 단면 4B-4B를 예시한다.
도 5a는 본 개시의 몇몇 실시형태에 따른 비등각적 캐핑 층(40)의 형성을 예시한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(410)로서 예시된다. 도 5a에서 도시되는 바와 같이, 비등각적 캐핑 층(40)은 유전체 층(38) 상에 형성되고, STI 영역(24) 바로 위에 수평 부분을 포함하지 않는다.
도 5b, 도 5c 및 도 5d는 도 5a에서 도시되는 바와 같은 기준 단면 5B/5C/5D-5B/5C/5D를 예시하는데, 여기서 비등각적 캐핑 층(40)의 바닥부는 도 5b, 도 5c 및 도 5d에서 상이한 레벨에 있다. 도 5b, 도 5c 및 도 5d에서 도시되는 바와 같이, 비등각적 캐핑 층(40)은 돌출 핀(36) 바로 위에 최상부 부분(40A)을 가지며, 최상부 부분의 두께는 T2로 표시된다. 최상부 부분(40A)은 균일한 두께를 갖는다. 예를 들면, 두께(T2A, T2B 및 T2C)는, 약 5 퍼센트 이하의 변동을 가지면서, 동일할 수도 있다. 비등각적 캐핑 층(40)은 돌출 핀(36)의 측벽 상에 측벽 부분(40B)을 포함할 수도 있거나 또는 포함하지 않을 수도 있는데, 그 측벽 부분은, 존재하는 경우, 유전체 층(38)의 측벽 부분과 접촉한다. 예를 들면, 도 5b는, 측벽 부분(40B)이 돌출 핀(36)의 바닥부로 연장되는 것을 도시한다. 도 5c는 비등각적 캐핑 층(40)의 바닥 단부가 돌출 핀(36)의 최상면과 거의 동일한 레벨에 있다는 것을 예시하는데, 이것은 비등각적 캐핑 층(40)의 측벽 부분이 실질적으로 존재하지 않는다는 것을 의미한다. 도 5d는 비등각적 캐핑 층(40)의 바닥 단부가 돌출 핀(36)의 최상면보다 더 아래로 연장되는 것을 예시한다. 부분(40B)의 바닥 단부는 돌출 핀(36)의 최상면과 바닥면 사이의 임의의 레벨에 있을 수도 있다. 예를 들면, 부분(40B)의 바닥 단부는 돌출 핀(36)의 최상면과 중간 높이 사이에 있을 수도 있다.
비등각적 캐핑 층(40)의 측벽 부분의 두께는 도 5b에서 T3으로 표시된다. 본 개시의 몇몇 실시형태에 따르면, 두께(T3)는 돌출 핀(36)의 중간 높이에서 측정되는데, 그 중간 높이는 돌출 핀(36)의 최상면과 바닥부 사이에 있다. 본 개시의 몇몇 실시형태에 따르면, 두께(T2)는 약 5 Å과 약 10 Å 사이의 범위 내에 있다. 두께(T3)는 0 Å과 약 2 Å사이의 범위 내에 있는데, 여기서 0 Å의 두께는 비등각적 캐핑 층(40)이 중간 높이까지 연장되지 않는다는 것을 의미한다. (핀(36)의 중간 높이에서의) 두께(T3)가 0 Å인 경우, 비등각적 캐핑 층(40)은 (도 5d에서 도시되는 바와 같이) 돌출 핀(36)의 최상부 부분의 측벽까지 예를 들면, 돌출 핀(36)의 최상부 25 퍼센트까지 여전히 연장될 수도 있다는 것이 인식된다. 그러나, 비등각적 캐핑 층(40)의 측벽 부분(40B)의 두께는 최상부에서 아래 쪽으로 점진적으로 감소하고(그리고 연속적으로 감소할 수도 있고), 결국에는 0 Å으로 감소한다.
비등각적 캐핑 층(40)의 측벽 부분(40B)의 평균 두께는 TSide-Avg로 표현될 수도 있고, 비등각적 캐핑 층(40)의 최상부 부분의 평균 두께는 TTop-Avg로 표현될 수도 있다. 설명 전체에 걸쳐, 평균 두께는, 복수의(예컨대, 5 개 이상의) 균일하게 이격된 위치를 선택하고, 이들 위치에서 두께를 측정하고, 그 다음, 이들 두께의 평균을 계산하는 것에 의해 결정될 수도 있다. 예를 들면, 도 5b, 도 5c, 및 도 5d는, TTop-Avg를 결정하기 위한 후보 위치일 수도 있는 세 개의 동일하게 이격된 위치를 예로서 예시한다. 도 5c 및 도 5d는 또한 Tside-Avg를 결정하기 위한 후보 위치일 수도 있는 몇몇 동일하게 이격된 위치를 예로서 예시한다. 본 개시의 몇몇 실시형태에 따르면, TSide-Avg/TTop-Avg의 비율은 약 0.2보다 더 작을 수도 있고, 약 0.05와 약 0.2 사이의 범위 내에 있을 수도 있다. 비교로서, 비등각적 유전체 층(38)에 대해, 유전체 층의 측벽 부분의 바닥부 부분이 T1-B로 표시되고, 유전체 층의 측벽 부분의 최상부 부분이 T1-T로 표시되는 경우, 비율(T1-B/T1-T)은 본 개시의 몇몇 실시형태에 따라 약 0.9와 약 1.0 사이의 범위 내에 있을 수도 있다.
도 17은 몇몇 실시형태에 따른 비등각적 캐핑 층(40)을 성막하기 위한 비등각적 ALD 프로세스의 사이클을 개략적으로 예시한다. 도 17은, 시간의 함수로서의 프리커서의 플롯, 시간의 함수로서의 퍼징 가스(purging gas)의 플롯, 및 시간의 함수로서의 플라즈마의 플롯을 각각 포함하는 세 개의 플롯 A, B 및 C를 포함한다. 프리커서의 플롯, 퍼징 가스의 플롯, 및 플라즈마의 플롯의 시간(수평 축)은 정렬된다. 플롯 A의 경우, 대응하는 Y 축 값이 제로와 동일한 경우, 그것은 플라즈마의 유입이 중지되었다는 것을 나타낸다. 플롯 B의 경우, 대응하는 Y 축 값이 제로와 동일한 경우, 그것은 퍼징 가스의 유입이 중지되었다는 것을 나타낸다. 플롯 C의 경우, 대응하는 Y 축 값이 제로와 동일한 경우, 그것은 플라즈마의 생성이 중지되었다는 것을 나타낸다. 프리커서의 유입, 퍼징 가스의 유입, 및 플라즈마의 생성의 시퀀스는 하기에서와 같은 한 예에서 간략하게 논의된다.
도 17을 참조하면, 시점 TP1에서, 퍼징 가스(플롯 B)가 반응 챔버 내로 유입된다. 반응 챔버는 진공화될 수 있는 진공 챔버이며, ALD 프로세스를 수행하기 위해 사용될 수도 있다. 퍼징 가스는 대응하는 반응 챔버에서 프리커서를 퍼징하는 기능을 갖는다. 더구나, 퍼지 가스는 플라즈마를 발생시키기 위해 사용되는데, 플라즈마는 도 4a 및 도 4b에서 도시되는 웨이퍼(10) 상에 흡착되는 프리커서에 에너지를 제공할 것이다. 몇몇 실시형태에 따르면, 퍼징 가스는, 아르곤, 헬륨, 또는 등등, 또는 이들의 조합을 포함할 수도 있는 불활성 가스를 포함한다. 퍼징 가스는, (후속하는 단락에서 상세하게 논의될 바와 같이) 높은 재결합 레이트를 가질 수도 있는 다른 가스를 포함할 수도 있거나 또는 포함하지 않을 수도 있으며, 그 가스는 이하 높은 재결합 가스(high-recombination gas)로 지칭된다. 본 개시의 몇몇 실시형태에 따르면, 퍼징 가스에 포함되는 높은 재결합 가스는 수소(H2), 질소(N2), 또는 이들의 조합을 포함할 수도 있다. 질소의 첨가는 또한, 결과적으로 나타나는 비등각적 캐핑 층(40)에서 질소 원자 백분율의 증가를 초래할 수도 있다. 퍼징 가스는 비등각적 증착 프로세스 전체에 걸쳐 연속적으로 반응 챔버 내로 유입될 수도 있고, 동시에 반응 챔버 밖으로 펌핑될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 퍼징 가스의 총 유량은 약 50 sccm과 약 6 SLM 사이의 범위 내에 있다. 반응 챔버 내의 압력은, 약 1,000 mTorr과 약 8,000 mTorr 사이의 범위 내에 있을 수도 있다. 불활성 가스의 유량은 약 25 sccm과 약 6 SLM 사이의 범위 내에 있을 수도 있고, 높은 재결합 가스의 유량은 약 0 sccm과 약 6 SLM 사이의 범위 내에 있을 수도 있고, 약 0 sccm과 약 25 sccm 사이의 범위 내에, 또는 약 25 sccm과 약 6 SLM 사이의 범위 내에 있을 수도 있다. 증착 프로세스 동안, 웨이퍼의 온도는 약 50 ℃와 약 500 ℃ 사이의 범위 내의 온도에 있다.
몇몇 실시형태에 따르면, 퍼징 가스는 아르곤 또는 헬륨을 포함하며, 산소(O2)가 없다. 산소 함유 유전체를 형성하기 위한 종래의 PEALD에서, 산소(O2)가 아르곤과 함께 사용되고, 아르곤이 산소를 산소 라디칼로 분해하기 때문에, 이것은 종래의 PEALD와는 상이하다. 그러나, 본 개시의 실시형태에서, 산소는 첨가되지 않으며, 결과적으로 나타나는 비등각적 캐핑 층(40)에서의 산소는 프리커서에 의해 완전히 제공된다. 퍼징 가스는 질소(N2)가 없을 수도 있거나, 또는 약간의 질소를 포함할 수도 있다. 질소의 첨가는 두 가지 기능을 갖는다. 첫째, 재결합 레이트가 산소보다 더 높다. 둘째, 질소를 첨가하는 것에 의해, 비등각적 캐핑 층(40)에서의 질소 원자 백분율이 증가된다. 몇몇 실시형태에 따르면, 아르곤의 유량에 대한 질소의 유량인 유량 비율(N2/Ar)은 약 0.2보다 더 작을 수도 있다. 더구나, 프리커서에서의 결합의 파괴에서 효율성을 향상시키기 위해, 소량의 수소(H2)가 첨가될 수도 있다. 예를 들면, 아르곤의 유량에 대한 수소의 유량인 유량 비율(H2/Ar)은 약 0.2보다 더 작을 수도 있다. 증착 프로세스에서, 작은 바이어스 전력이 부가되어 비등각적 거동을 향상시킬 수도 있다. 예를 들면, 바이어스 전력은 약 0 와트와 약 100 와트 사이의 범위 내에 있을 수도 있다.
시점 TP2에서, 프리커서는 도 17의 플롯 A에 의해 도시되는 바와 같이, 유입되기 시작한다. 본 개시의 몇몇 실시형태에 따르면, 프리커서는 실리콘 함유 프리커서를 포함하는데, 또한 아민 함유 프리커서 및/또는 CH 리간드 함유 프리커서일 수도 있다. 예를 들면, 프리커서는 비스 디 에틸 아미노 실란(bis-di-ethyl-amino-silane; BDEAS), 디 이소 프로필 아미노 실란(di-iso-propyl-amino-silane; DIPAS), 또는 등등, 또는 이들의 조합을 포함할 수도 있다. 프리커서의 유량은 약 500 sccm과 약 6 SLM 사이의 범위 내에 있을 수도 있다. 프리커서를 유입시키기 위한 기간 ΔTP2는 약 0.1 초보다 더 길 수도 있고, 약 0.1 초와 약 10 초 사이의 범위 내에 있을 수도 있다. 프리커서의 유입 동안, 프리커서는 도 4a 및 도 4b에서 도시되는 웨이퍼(10)의 표면 상에 흡착되어 모노 층을 형성하고, 잉여 프리커서는 반응 챔버 밖으로 펌핑된다. 모노 층은 몇몇 실시형태에 따라 돌출 핀(36)을 비롯한 웨이퍼(10)의 모든 노출된 표면을 피복한다. N2, Ar, H2와 같은 다른 가스가 프리커서와 함께 사용되는 경우, 이들 가스를 분해하기 위한 그리고 이들 가스가 웨이퍼(10)의 표면에 부착되기 위한 필수 에너지가 높고, 그러므로, 이들 가스는 웨이퍼(10)의 표면 상에 흡착되지 않을 것이다는 것이 인식된다. 시점 TP3에서, 프리커서의 유입이, 플롯 A에 의해 도시되는 바와 같이, 중지되고, 한편 퍼징 가스는 계속적으로 유입된다. 퍼징 가스의 연속적인 유입 및 퍼징을 통해, 가스 형태의 잉여 프리커서가 반응 챔버로부터 제거되고, 한편 웨이퍼(10) 상에 흡착되는 프리커서는 남아 있다. 기간 ΔTP3은 충분히 길고, 그 결과 가스상 프리커서는 충분히 제거된다. 본 개시의 몇몇 실시형태에 따르면, 기간 ΔTP3은 약 1 초보다 더 길고, 약 1 초와 약 20 초 이상 사이의 범위 내에 있을 수도 있다. 더 긴 퍼징 시간은 결과에 영향을 끼치지 않지만, 그러나, 스루풋이 감소되게 한다.
기간 ΔTP3의 종료 이후, 그리고 시점 TP4에서, 플롯 C로 도시되는 바와 같이, 퍼징 가스로부터 플라즈마를 발생시키기 위해 전력이 제공된다. 플라즈마는 흡착된 프리커서의 반응을 초래하는데, 프리커서 내의 실리콘 원자로부터 흡착된 프리커서의 결합이 끊어져서 탄소 라디칼, 질소 라디칼, 수소 라디칼, 등등과 같은 라디칼(및 이온), 및 대응하는 이온을 생성한다. 실리콘 원자는 웨이퍼(10)의 표면에 결합된 상태로 유지된다. 그 다음, 라디칼은 실리콘 원자와 다시 결합하여 SiC, SiN, SiCN, 또는 등등과 같은 유전체의 모노 층을 형성한다. 결과적으로 나타나는 유전체 층은 비등각적이며, 비등각적 유전체 형성의 메커니즘은 도 16을 참조하여 상세하게 논의된다.
흡착된 프리커서 분자의 양이 제한되기 때문에 반응이 자체 정지되고, 일단 흡착된 프리커서 분자가 완전히 반응하면 반응은 종료될 것이다. 따라서, 기간 ΔTP4는 흡착된 프리커서 분자의 완전한 반응을 허용하기에 충분히 길게, 그러나 스루풋에 영향을 끼치지 않도록 충분히 짧게 선택된다. 몇몇 실시형태에 따르면, 기간 ΔTP4는 약 0.05 초보다 더 길 수도 있고, 약 0.05 초와 약 10 초 사이의 범위 내에 있을 수도 있다. 플라즈마를 생성하기 위한 전력은 약 10 와트와 약 500 와트 사이의 범위 내에 있을 수도 있다. 플라즈마는 유도 결합 플라즈마(Inductively Coupled Plasma; ICP) 모드, 용량 결합 플라즈마(Capacitively Coupled Plasma; CCP) 모드, 또는 등등을 사용하여 생성될 수도 있다. 몇몇 예에 따르면, RF 전력의 주파수는 13.56 MHz이지만, 다른 주파수가 사용될 수도 있다.
기간 ΔTP4가 종료된 이후, 시점 TP5에서 플라즈마가 턴오프(turn off)된다. 본 개시의 몇몇 실시형태에 따르면, 경과 시간 기간 ΔTP5가 제공되는데, 이 시간 동안 퍼징 가스는 연속적으로 온 상태에 있고, 프리커서(플롯 A) 및 플라즈마(플롯 C) 둘 모두는 턴오프된다. 경과 시간 기간 ΔTP5는 시점 TP6에서 종료된다. 비등각적 ALD 프로세스의 다른 사이클이 수행되어야 하는 경우, 시점 TP6은 또한 다음 ALD 사이클의 시점 TP1이다는 것이 인식된다. 따라서 비등각적 ALD 사이클이 종료된다. 후속하는 비등각적 ALD 사이클은 상기에서 논의된 비등각적 ALD 사이클의 반복일 수도 있다. 비등각적 ALD 사이클은 바람직한 두께(T2)(도 5b)가 도달될 때까지 반복될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 1 사이클과 약 1,000 사이클 사이에 있을 수도 있다. 사이클의 총 수는 실시형태의 특정한 애플리케이션에 의존한다.
본 개시의 몇몇 실시형태에 따르면, 총 시간 기간 (ΔTP1 + ΔTP5)는 다음 비등각적 ALD 사이클을 준비하기 위해, 미반응 라디칼, 이온, 등등을 퍼징하기 위한 시간을 제공한다. 본 개시의 몇몇 실시형태에 따르면, 총 시간 기간 (ΔTP1 + ΔTP5)는 약 0.1 초와 약 100 초 사이에 있다. 본 개시의 다른 실시형태에 따르면, 시간 기간 ΔTP4는 충분히 길 수도 있고, 그러므로, 총 시간 기간 (ΔTP1 + ΔTP5)는 제로 초로 감소될 수도 있다. 이것은, 플라즈마가 충분히 길게, 예를 들면, 약 1 초보다 더 길게 턴온(turn on)되는 경우, 플라즈마가 온 상태에 있는 동안 프리커서의 미반응 라디칼, 이온, 등등이 완전히 퍼지될(purged) 것이다는 것을 의미한다. 따라서, 플라즈마가 턴오프된 직후, 다음 사이클의 프리커서 유입이 시작될 수도 있다.
스루풋을 희생시키지 않으면서 더 나은 결과를 달성하기 위해, 시간 기간 ΔTP1, ΔTP2, ΔTP3, ΔTP4 및 ΔTP5는 최적화될 수도 있다. 예를 들면, 시간 기간 ΔTP2 및 시간 기간 ΔTP4는, 예를 들면, 약 0.1 초와 약 10 초 사이의 범위 내에서 가능한 한 작을 수도 있고, 약 0.1 초에 가까울 수도 있다. 시간 기간 ΔTP2 및 시간 기간 ΔTP4는 서로 근접할 수도 있거나 또는 같을 수도 있는데, 예를 들면, 차이(ΔTP2 - ΔTP4)/ΔTP2의 절대 값이 약 0.2보다 더 작다. 다른 한편, 시간 기간 ΔTP3 및 ΔTP5를 통해 적절한 퍼징이 수행되도록, 시간 기간 ΔTP2 및 ΔTP4는 시간 기간 ΔTP3 및 ΔTP5보다 더 짧다.
몇몇 실시형태에 따르면, 성막된 비등각적 캐핑 층(40)(도 4a 및 도 4b)을 산화시키기 위해 하나의 또는 복수의 비등각적 ALD 사이클 이후에 산화 프로세스가 수행된다. 따라서, SiC, SiN, SiCN, 등등으로 형성될 수도 있거나 또는 이들을 포함할 수도 있는 비등각적 캐핑 층(40)의 조성에 따라, 결과적으로 나타나는 산화된 비등각적 캐핑 층(40)은 SiOC, SiON, SiOCN, 등등으로 형성될 수도 있거나 또는 이들을 포함할 수도 있다. 다른 실시형태에 따르면, 산화 프로세스는 생략될 수도 있고, 결과적으로 나타나는 비등각적 캐핑 층(40)은 SiC, SiN, SiCN, 등등으로 형성될 수도 있거나 또는 이들을 포함할 수도 있다. 유전체 층(38) 및 비등각적 캐핑 층(40)은 Si, O, C, N, 및 등등으로부터 선택되는 동일한 엘리먼트를 포함할 수도 있고(또는 포함하지 않을 수도 있고), 한편 유전체 층(38) 및 비등각적 캐핑 층(40)은, 그들이 동일한 엘리먼트를 포함하는지 또는 그렇지 않은지의 여부에 무관하게 (상이한 백분율의 엘리먼트를 가지면서) 상이한 조성을 가질 수도 있다는 것이 인식된다. 도 18a 및 도 18b는 산화 프로세스를 수행하기 위한 플롯을 예시한다.
몇몇 실시형태에 따르면, 결과적으로 나타나는 비등각적 캐핑 층(40)이 SiCN인 경우, 탄소의 원자 백분율은 약 1 퍼센트와 약 50 퍼센트 사이의 범위 내에 있을 수도 있고, 질소의 원자 백분율은 약 1 퍼센트와 약 50 퍼센트 사이의 범위 내에 있을 수도 있다. 캐핑 층(40)이 SiOCN인 경우, 산소의 원자 백분율은 약 1 퍼센트와 약 50 퍼센트 사이의 범위 내에 있을 수도 있고, 탄소의 원자 백분율은 약 1 퍼센트와 약 50 퍼센트 사이의 범위 내에 있을 수도 있고, 질소의 원자 백분율은 약 1 퍼센트와 약 50 퍼센트 사이의 범위 내에 있을 수도 있다.
도 18a는 단일 사이클을 포함하는 연속 산화 프로세스를 예시한다. 도 18a의 상단부 플롯은 시간의 함수로서의 산화 가스 및 퍼징 가스의 유입을 예시하고, 하단부 플롯은 시간의 함수로서의 플라즈마를 예시한다. 상단부 플롯에서의 시간은 하단부 플롯에서의 시간에 대응한다. 본 개시의 몇몇 실시형태에 따르면, 산화 및 퍼징 가스는 산소(O2), 오존(O3), 및/또는 등등을 포함할 수도 있는 산화 가스를 포함한다. 산화 및 퍼징 가스는 또한, 질소(N2) 및/또는 불활성 가스 예컨대 아르곤, 헬륨, 또는 등등을 포함할 수도 있는 캐리어(퍼징) 가스를 포함할 수도 있다. 대안적인 실시형태에 따르면, 질소가 사용되고, 한편 산소는 사용되지 않으며, 캐리어 가스는 첨가될 수도 있다. 따라서, 도 18의 대응 프로세스는 산화 프로세스 대신 질화 프로세스이다. 산화 가스의 유량은 약 1 sccm과 약 6,000 sccm 사이의 범위 내에 있을 수도 있고, 캐리어 가스의 유량은 약 1 sccm과 약 6,000 sccm 사이의 범위 내에 있을 수도 있다. 산화에 대한 기간은 약 0.1 초와 약 100 초 사이의 범위 내에 있을 수도 있다.
도 18b는 대안적인 실시형태에 따른 산화 프로세스를 예시한다. 이 프로세스에서, 산화 및 퍼징 가스가 유입될 때 플라즈마가 항상 턴온되어야 하는 대신, 플라즈마는 복수의 사이클에서 턴온 및 턴오프된다. 산화 및 퍼징 가스의 가스 흐름은 도 18a를 참조하여 논의되는 것과 유사할 수도 있다. 몇몇 실시형태에 따르면, 온/오프 비율은 약 0.1과 약 0.9 사이의 범위 내에 있을 수도 있다. 플라즈마 온/오프 사이클의 총 수는 약 5와 10 사이의 범위 내에 있을 수도 있다.
도 18a 또는 18b에서 도시되는 바와 같이 단일 사이클 또는 다중 사이클 산화 프로세스 이후, 프로세스는 도 17에서 도시되는 바와 같이 비등각적 ALD 사이클 또는 사이클들로 되돌아 갈 수도 있다. 도 17의 프로세스 및 도 18a(또는 도 18b)의 프로세스는 또한 집합적으로 복합 사이클을 형성할 수도 있고, 복합 사이클은 반복될 수도 있다.
도 16은 비등각적 ALD 사이클이 웨이퍼(10)에 대해 수행될 때 비등각적 캐핑 층(40)의 형성에서의 중간 화학 구조를 도시하는 예를 예시한다. 예는 프리커서의 예로서 DIPAS를 사용하는 것에 의해 도시된다. 그러나 논의되는 바와 같은 메커니즘은 BDEAS와 같은 다른 타입의 프리커서에도 또한 적용된다. 도 16에서 도시되는 중간 구조는 상이한 단계에 의해 생성되는 중간 구조를 서로 구별하기 위해 참조 번호(112, 114, 116, 118, 및 120)를 사용하여 식별된다. 웨이퍼(10)는, 비등각적 ALD 증착 프로세스의 시작에서 피쳐가 노출된다는 것을 규정하는, 도 4a 및 도 4b에서 도시되는 바와 같은 유전체 층(38) 및 STI 영역(24)을 포함하는 노출된 피쳐를 나타낼 수도 있는 베이스 층(110)을 포함한다. 도 4a 및 도 4b에서 도시되는 구조체는 예이며, 실시형태는 다른 구조체에 적용될 수도 있다는 것이 인식된다.
도 16의 초기 구조는 구조(112)로 지칭된다. 예시된 예에서, 베이스 층(110)은 실리콘 함유 층으로서 도시되는데, 이것은 결정질 실리콘, 비정질 실리콘, 폴리실리콘, 또는 실리콘 산화물, 실리콘 질화물, 실리콘 산탄화물, 실리콘 산질화물, 또는 등등을 포함하는 그러나 이들로 제한되지는 않는 실리콘 함유 화합물의 형태일 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 실리콘 함유 층(110)의 표면에서 OH 결합이 형성되는데, 여기서 OH 결합은 베이스 층(110)의 표면에서 실리콘 원자에 결합될 수도 있다.
구조(112)를 추가로 참조하면, 두 개의 수소 원자 및 "L"로 표현되는 두 개의 리간드(작용기)에 결합되는 실리콘 원자로 표현되는 프리커서가 (도 17에서와 같은 시점 TP2에서) 유입되는데, 여기서 리간드(L)는 프리커서가 DIPAS를 포함하는 경우 N(C2H5)2의 화학식을 갖는 작용기이다. 프리커서 분자 중 일부는, 구조(112)에서 도시되는 바와 같이, 노출된 웨이퍼(10) 상에 흡착된다. 노출된 표면은 프리커서 분자의 블랭킷 모노 층으로 피복될 수도 있다. 그 다음, 프리커서의 유입이 중단되고, 퍼징 가스가 연속적으로 유입될 것이고, 그 결과, 흡착되지 않은 잉여 프리커서 분자는 반응 챔버에서 퍼지된다.
도 16을 다시 참조하면, 플라즈마가 (도 17에서와 같은 시점 TP4에서) 턴온되고, 구조(114)는 구조(112)로부터 유래된다. 아르곤이 퍼징 가스에서 사용되는 것으로 가정하면, 아르곤 이온이 생성되는데, 아르곤 이온은 흡착된 프리커서 분자에 침투하여, 프리커서 분자에서 H와 Si 사이의 결합 및 OH 사이의 결합을 깨뜨린다. 결과적으로, 프리커서 분자 내의 실리콘 원자는 웨이퍼(10) 상의 산소 원자에 결합된다. 결과적으로 나타나는 구조(114)에서 도시되는 바와 같이, 실리콘 원자는 또한 작용기(L) 또는 수소 원자에 결합될 수도 있다.
플라즈마의 생성이 진행됨에 따라, 구조(114)에서와 같은 작용기(L)는 추가로 단편화되어 탄소 라디칼 및 이온, 질소 라디칼 및 이온, 및 수소 라디칼 및 이온을 생성하고, 결과적으로 나타나는 구조는 구조(116)로서 도시된다. 이들 라디칼 및 이온은 또한 플라즈마를 형성하고, 또 다른 쪼개진 이온 및 라디칼을 포함하는 플라즈마의 생성은 플라즈마 재생성으로 지칭된다. 재생성된 플라즈마는, 구조(118)에서 도시되는 바와 같이, 탄소 라디칼(C*), 질소 라디칼(N*), 수소 라디칼(H*), 및 CN 라디칼(CN*)을 포함한다. 그 다음, 플라즈마 재생성에 의해 생성되는 라디칼 및 이온은 실리콘 원자에 결합되고, 구조(120)가 형성된다. 결과적으로 나타나는 유전체 층(40)은 예시된 예에서 SiCN, SiOCN, 및 등등을 포함한다.
구조(120)가 형성된 이후, 도 16 및 도 17에서 도시되는 바와 같은 ALD 사이클이 반복되고, 그 결과, 도 5a 및 도 5b에서 도시되는 바와 같이, 복수의 모노 층이 성막되어 유전체 층(40)을 형성한다. 후속하는 ALD 사이클에서, 이전 ALD 사이클에서 형성되는 Si-C 결합, Si-N 결합, 및 Si-O 결합은 파괴될 수도 있고, 후속하는 ALD 사이클에서 도입되는 프리커서에서의 더 많은 Si 원자가 결합되고, 더 많은 Si-C 및 Si-N 결합의 형성이 후속된다. 결과적으로 나타나는 유전체 층(40)이 바람직한 두께를 가질 때까지 도 16에서 도시되는 바와 같은 ALD 사이클이 반복된다.
본 개시의 몇몇 실시형태에 따르면, 비등각적 ALD 프로세스가 예시되고, 메커니즘은 다음과 같이 간략하게 논의된다. 도 4b를 다시 참조하면, 핀의 최상부에서의 플라즈마의 집성에 기인하여, 플라즈마 및 결과적으로 나타나는 라디칼은 돌출 핀(36)의 최상부에 근접하게 집중되고, 최상부가 가스 흐름의 경로 상에 있기 때문에 돌출 핀(36) 사이의 트렌치에서 덜 존재할 수도 있다. 따라서 탄소 라디칼(C*) 및 질소 라디칼(N*)은 핀의 최상부에 가까운 실리콘 원자의 개방 결합(open bond)과 결합될 가능성이 더 높다. 비교로서, 플라즈마가 턴온될 때 프리커서가 반응 챔버 내로 유입되거나 또는 (흡착되는 것 외에) 반응 챔버 내에 남아 있는 경우, 비등각적 막이 형성될 것이다. 프리커서 및 프로세스 조건에 따라, 유전체 층(40)으로서 SiC, SiN, 또는 SiCN이 형성될 수도 있다. C* 및 N*는 H* 라디칼보다 더 활성이고, 그러므로, 결과적으로 나타나는 유전체 층(40)은 수소를 포함하지 않는다.
탄소 라디칼(C*) 및 질소 라디칼(N*)이 실리콘 원자에 결합되기 위해, 라디칼은 대응하는 위치로 이동(확산)할 필요가 있다. 그러나, 라디칼은 반응성이 높고, 그들의 확산 길이가 짧으며, C* 및 N* 라디칼이 핀의 최상부로부터 핀(36)의 중간 및 바닥부로 이동할 가능성은 낮다. 더구나, 잉여 프리커서 분자가 퍼지된 이후 플라즈마가 턴온되기 때문에, 흡착된 프리커서로부터의 C* 및 N* 라디칼의 소스는 부족하고, C* 및 N* 라디칼의 총 수는 적다. C* 및 N* 라디칼은 핀의 최상부에서 실리콘과 국소적으로 그리고 편리하게 반응할 것이며, 돌출 핀의 중간 및 하부에서 실리콘 원자로 이동하여 결합하지 않을 것이다. 결과적으로, 성막된 유전체 층(40)은, 도 5a, 도 5b, 도 5c 및 도 5d에서 도시되는 바와 같이, 비등각적이다.
몇몇 실시형태에 따르면, 도 17을 참조하여 논의되는 바와 같이, 퍼징 가스의 일부로서 질소(N2) 및/또는 수소(H2)와 같은 높은 재결합 가스가 제공된다. 이들 가스는 또한 불활성 가스 플라즈마에 의해 라디칼로 분해될 것이다. 높은 재결합 가스는 높은 재결합 레이트를 가지는데, 이것은, 그들의 라디칼(N* 및 H*)이 재결합하여, 예를 들면, N2 및 H2를 다시 형성할 가능성이 매우 높다는 것을 의미한다. 예를 들면, 높은 재결합 가스는 산소 라디칼(O*)보다 더 높은 재결합 레이트를 갖는다(그리고 더 짧은 거리를 확산한다). 따라서, 이들 가스는 짧은 확산 길이를 가지며, 그들의 첨가는 비등각적 거동을 확대시킬 것이고, TSide-Avg/TTop-Avg의 비율이 훨씬 더 작아지는 것으로 나타날 것이다.
비등각적 거동을 달성하기 위해, 프로세스 조건도 또한 조정된다. 퍼징 가스(N2를 포함할 수도 있음)의 더 높은 압력 및 흡착된 프리커서로부터의 라디칼은, 재결합에 이용 가능한 라디칼이 더 많기 때문에, 더 높은 재결합 레이트를 초래하고, 그러므로, 더 높은 압력은 성막된 유전체 층(40)에 대한 더욱 비등각적인 프로파일로 나타나고, 그 반대도 마찬가지이다는 것이 밝혀졌다. 다른 한편, 압력이 너무 높으면, 라디칼에 의해 운반되는 너무 낮은 에너지 때문에 유전체 층(40)의 품질이 저하될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 압력은 약 1,000 mTorr와 약 8,000 mTorr 사이의 범위 내에 있도록 제어된다.
더구나, 플라즈마 전력을 감소시키는 것은, 라디칼이 핀 바닥부에 도달하여 그곳에서 결합될 가능성이 적기 때문에, 비등각적 캐핑 층(40)을 형성하는 데 더 유리하다. 다른 한편, 플라즈마 전력이 너무 낮은 경우(예컨대, 10 와트보다 더 낮은 경우), 막(film) 품질도 또한 저하된다. 본 개시의 몇몇 실시형태에 따르면, 플라즈마 전력은 약 10 와트와 약 500 와트 사이의 범위 내에 있도록 제어된다.
도 16에서 도시되는 바와 같은 ALD 사이클의 결과로서, 유전체 층(40)의 모노 층은 도 5a, 도 5b, 도 5c 및 도 5d에서 도시되는 바와 같이 돌출 구조체의 최상부 상에 성막되고, 돌출 구조체의 측벽 상에(특히, 측벽의 아랫 부분(lower portion) 상에) 그리고 STI 영역(24)의 최상부 상에 형성되지 않을 수도 있다. 더구나, 측벽의 아랫 파트들은 각각의 윗 파트들보다 유전체 층(40)이 성막될 더 낮은 가능성을 갖는다. 이것은 유전체 층(40)의 측벽 부분(40B)의 아랫 부분의 두께가, (도 5c 및 도 5d에서 도시되는 바와 같이) 점점 더 작아지게 하거나, 또는, 도 5b에서 도시되는 바와 같이, 균일하지만 그러나 최상부 부분보다 더 얇아지게 한다.
도 6a 및 도 6b는 더미 게이트 전극 층(42)의 성막을 예시한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(412)로서 예시된다. 도 6b는 도 6a의 참조 단면 6B-6B를 예시한다. 더미 게이트 전극 층(42)은 폴리실리콘 또는 비정질 실리콘으로 형성될 수도 있거나 또는 이들을 포함할 수도 있고, 다른 재료가 또한 사용될 수도 있다. 형성 프로세스는 증착 프로세스 및 후속하는 평탄화 프로세스를 포함할 수도 있다. 그 다음, 하드 마스크 층(44)이 더미 게이트 전극 층(42) 상에 성막된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(414)로서 예시된다. 하드 마스크 층(44)은 실리콘 질화물, 실리콘 산화물, 실리콘 산탄질화물(silicon oxy-carbo-nitride), 또는 이들의 다층으로 형성될 수도 있거나 또는 이들을 포함할 수도 있다.
도 7a 및 도 7b는 더미 게이트 스택(45)을 형성하기 위한 패턴화 프로세스를 예시한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(416)로서 예시된다. 도 7b는 도 7a의 참조 단면 7B-7B를 예시한다. 본 개시의 몇몇 실시형태에 따르면, 하드 마스크 층(44)은, 먼저, 예를 들면, 패턴화된 포토레지스트를 에칭 마스크로서 사용하여 패턴화된다. 결과적으로 나타나는 하드 마스크는 하드 마스크(44')로 지칭된다. 그 다음, 패턴화된 하드 마스크(44')는 아래에 놓인 더미 게이트 전극 층(42) 및 더미 게이트 유전체(38)를 에칭하여 더미 게이트 전극(42') 및 더미 게이트 유전체(38')를 각각 형성하기 위한 에칭 마스크로서 사용된다. 에칭은 이방성 에칭 프로세스를 사용하여 수행된다.
폴리실리콘으로 형성될 수도 있는 더미 게이트 전극 층(42)의 에칭은 C2F6; CF4; SO2; HBr, Cl2 및 O2의 혼합물; HBr, Cl2, 및 O2의 혼합물; 또는 HBr, Cl2, O2, 및 CF2의 혼합물; 등등을 포함하는 프로세스 가스를 사용하여 수행될 수도 있다. 더미 게이트 전극 층(42)의 에칭 프로세스에서, 비등각적 캐핑 층(40) 및 더미 유전체 층(38)이 에칭 정지 층으로서 사용된다. 비등각적 캐핑 층(40)은 더미 게이트 전극 층(42)의 에칭에서 더미 유전체 층(38)이 관통 에칭되는(etched-through) 것을 방지한다. 그렇지 않고, 비등각적 캐핑 층(40)이 형성되지 않은 경우, 유전체 층(38)이 관통 에칭되면, 돌출 핀(36)이 더미 게이트 전극 층(42)과 동일한 또는 유사한 재료(예컨대 실리콘)로 형성될 수도 있기 때문에, 돌출 핀(36)은 심각하게 손상될 것이거나 또는 심지어 완전히 제거될 것이다. 돌출 핀(36)의 최상부에서 더 두꺼운 비등각적 캐핑 층(40)은 아래에 놓인 유전체 층(38) 및 돌출 핀(36)에 대한 향상된 보호를 제공한다.
몇몇 실시형태에 따르면, 더미 게이트 전극 층(42)의 패턴화 이후, 비등각적 캐핑 층(40)의 노출된 부분 및 유전체 층(38)의 아래에 놓인 부분은 에칭되어, 아래에 놓인 돌출 핀(36)을 드러낸다. 본 개시의 대안적인 실시형태에 따르면, 비등각적 캐핑 층(40)은 에칭되고, 유전체 층(38)의 아래에 놓인 부분은 패턴화되지 않은 채로 남아 있으며, 게이트 스페이서의 형성 이후에 패턴화될 것이다. 본 개시의 여전히 다른 실시형태에 따르면, 비등각적 캐핑 층(40) 및 유전체 층(38)의 아래에 놓인 부분 둘 모두는 패턴화되지 않은 채로 남아 있으며, 게이트 스페이서의 형성 이후에 패턴화될 것이다.
다음으로, 도 8에서 도시되는 바와 같이, 게이트 스페이서(46)가 더미 게이트 스택(45)의 측벽 상에 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(418)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 게이트 스페이서(46)는 실리콘 질화물, 실리콘 탄질화물, 또는 등등과 같은 유전체 재료(들)로 형성되며, 단일 층 구조체 또는 복수의 유전체 층을 포함하는 다층 구조체를 가질 수도 있다.
그 다음, 비등각적 캐핑 층(40)의 노출된 부분 및 유전체 층(38)의 아래에 놓인 부분을 (아직 패턴화되지 않은 경우) 에칭하기 위해 에칭 프로세스가 수행된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(420)로서 예시된다. 점선은, 노출된 부분이 이전 프로세스에서 에칭되었는지 또는 에칭되지 않았는지의 여부에 따라, 존재할 수도 있는 또는 존재하지 않을 수도 있는 게이트 스페이서(46) 바로 아래에 있는 유전체 층(38) 및 비등각적 캐핑 층(40)의 부분을 나타내기 위해 사용된다. 더미 게이트 스택(45) 및 게이트 스페이서(46)에 의해 피복되지 않는 돌출 핀(36)의 부분은 에칭되어, 도 9에서 도시되는 구조체로 나타나게 된다. 리세스 형성은 이방성(anisotropic)일 수도 있고, 그러므로, 더미 게이트 스택(45) 및 게이트 스페이서(46) 바로 아래에 있는 핀(36)의 부분은 보호되고 에칭되지 않는다. 리세스된 반도체 스트립(26)의 최상면은, 몇몇 실시형태에 따르면, STI 영역(24)의 최상면(24A)보다 더 낮을 수도 있다. 그에 따라 리세스(50)가 형성된다. 리세스(50)는 더미 게이트 스택(45)의 대향 측 상에 위치되는 일부 부분, 및 돌출 핀(36)의 나머지 부분 사이의 일부 부분을 포함한다.
다음으로, 리세스(50) 내에서 (에피택시를 통해) 반도체 재료를 선택적으로 성장시키는 것에 의해 에피택시 영역(소스/드레인 영역)(54)이 형성되어, 도 10의 구조체로 나타난다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(422)로서 예시된다. 결과적으로 나타나는 FinFET이 p 타입 FinFET인지 또는 n 타입 FinFET인지의 여부에 따라, p 타입 또는 n 타입 불순물이 에피택시의 진행과 함께 인 시츄 도핑될(in-situ doped) 수도 있다. 예를 들면, 결과적으로 나타나는 FinFET이 p 타입 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB), 실리콘 붕소(SiB), 또는 등등이 성장될 수도 있다. 반대로, 결과적으로 나타나는 FinFET이 n 타입 FinFET인 경우, 실리콘 인(silicon phosphorous; SiP), 실리콘 탄소 인(silicon carbon phosphorous; SiCP), 또는 등등이 성장될 수도 있다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(54)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 III-V족 화합물 반도체를 포함한다. 리세스(50)가 에피택시 영역(54)으로 채워진 이후, 에피택시 영역(54)의 추가적인 에피택셜 성장은, 에피택시 영역(54)으로 하여금 수평으로 확장하게 하고, 패싯(facet)이 형성될 수도 있다. 에피택시 영역(54)의 추가적인 성장은 또한, 이웃하는 에피택시 영역(54)으로 하여금 서로 병합되게 할 수도 있다. 공극(void)(에어 갭)(56)이 생성될 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 에피택시 영역(54)의 최상면이 여전히 물결 모양일 때, 또는 병합된 에피택시 영역(54)의 최상면이 평탄하게 되었을 때 - 이것은 도 6에서 도시되는 바와 같이 에피택시 영역(54) 상에서 추가로 성장시키는 것에 의해 달성됨 - , 에피택시 영역(54)의 형성이 완료될 수도 있다.
에피택시 단계 이후, 에피택시 영역(54)에는 p 타입 또는 n 타입 불순물이 추가로 주입되어 소스 및 드레인 영역을 형성할 수도 있는데, 소스 및 드레인 영역도 또한 참조 번호 54를 사용하여 나타내어진다. 본 개시의 대안적인 실시형태에 따르면, 에피택시 영역(54)이 에피택시 동안 p 타입 또는 n 타입 불순물로 인 시츄 도핑되는 경우 주입 단계는 생략된다.
도 11a은 콘택트 에칭 정지 층(Contact Etch Stop Layer; CESL)(58) 및 층간 유전체(Inter-Layer Dielectric; ILD)(60)의 형성 이후의 구조체의 사시도를 예시한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(424)로서 예시된다. CESL(58)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물, 또는 등등으로 형성될 수도 있고, CVD, ALD, 또는 등등을 사용하여 형성될 수도 있다. ILD(60)는, 예를 들면, FCVD, 스핀 온 코팅, CVD, 또는 다른 증착 방법을 사용하여 형성되는 유전체 재료를 포함할 수도 있다. ILD(60)는 테트라 에틸 오르쏘 실리케이트(Tetra Ethyl Ortho Silicate; TEOS) 산화물, 포스포 실리케이트 글래스(Phospho-Silicate Glass; PSG), 보로 실리케이트 글래스(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(Boron-Doped Phospho-Silicate Glass; BPSG), 또는 등등과 같은 실리콘 산화물 기반 재료일 수도 있는 산소 함유 유전체 재료로 형성될 수도 있다. ILD(60), 더미 게이트 스택(45), 및 게이트 스페이서(46)의 최상면을 서로 수평이 되게 하기 위해, CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스가 수행될 수도 있다. 도 11b는, 도 11a에서 도시되는 바와 같은 참조 단면 11B-11B를 예시한다.
그 다음, 하드 마스크(44'), 더미 게이트 전극(42'), 비등각적 캐핑 층(40), 및 더미 유전체 층(38')이 제거되어, 도 12a 및 도 12b에서 도시되는 바와 같이, 게이트 스페이서(46) 사이에 트렌치(62)를 형성한다. 도 12b는, 도 12a에서 도시되는 바와 같은 참조 단면 12B-12B를 예시한다. 몇몇 실시형태에 따르면, 더미 게이트 전극(42')의 제거는 도 7a 및 도 7b에서 도시되는 바와 같은 패턴화 프로세스와 유사한 이방성 에칭 프로세스를 사용하여 수행된다. 대안적인 실시형태에 따르면, 더미 게이트 전극(42')의 제거는 습식 에칭 프로세스를 사용하여 수행된다. 비등각적 캐핑 층(40)은, 더미 게이트 유전체(38')가 손상된 경우 더미 게이트 전극(42')을 제거하는 동안 돌출 핀(36)을 바람직하지 않은 손상으로부터 보호할 수도 있다. 더미 게이트 전극(42')의 제거 이후, 비등각적 캐핑 층(40)이 트렌치(62)를 통해 드러난다. 그 다음, 비등각적 캐핑 층(40) 및 유전체 층(38')이 제거되고, 결과적으로 나타나는 구조체가 도 13에서 도시된다.
도 14a 및 도 14b는 대체 게이트 스택(64) 및 자체 정렬된 하드 마스크(80)의 형성을 예시한다. 도 14b는, 도 14a에서 도시되는 바와 같은 참조 단면 14B-14B를 예시한다. 도 14a 및 도 14b에서 도시되는 바와 같이, 대체 게이트 스택(64)이 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(426)로서 예시된다. 게이트 스택(64)은 게이트 유전체(70) 및 게이트 전극(72)을 포함한다. 게이트 유전체(70)는 계면 층(Interfacial Layer; IL)(66) 및 고유전율(high-k) 유전체 층(68)(도 14b)을 포함할 수도 있다. IL(66)은 돌출 핀(36)의 노출된 표면 상에 형성되고, 돌출 핀(36)의 열 산화, 화학적 산화 프로세스, 또는 증착 프로세스를 통해 형성되는 실리콘 산화물 층과 같은 산화물 층을 포함할 수도 있다. 고유전율 유전체 층(68)은, 하프늄 산화물(hafnium oxide), 란탄 산화물(lanthanum oxide), 알루미늄 산화물(aluminum oxide), 지르코늄 산화물(zirconium oxide), 또는 등등과 같은 고유전율 유전체 재료를 포함한다. 고유전율 유전체 재료의 유전 상수(k 값)는 3.9보다 더 크고, 대략 7.0보다 더 클 수도 있다. 본 개시의 몇몇 실시형태에 따르면, 고유전율 유전체 층(68)은 ALD 또는 CVD, 또는 등등을 사용하여 형성된다.
도 14a 및 도 14b를 더 참조하면, 게이트 전극(72)이 게이트 유전체(70) 상에 형성된다. 게이트 전극(72)은 확산 배리어 층(캐핑 층), 및 확산 배리어 층 위의 하나 이상의 일 함수 층(work-function layer)을 포함할 수도 있는 적층된 층(74)(도 14b)을 포함할 수도 있다. 확산 배리어 층은, 실리콘으로 도핑될 수도 있는(또는 도핑되지 않을 수도 있는) 티타늄 질화물(titanium nitride)로 형성될 수도 있다. 티타늄 질화물은, 실리콘으로 도핑되는 경우, 때로는, 티타늄 실리콘 질화물(Ti-Si-N 또는 TSN)로도 또한 지칭된다. 일 함수 층은 게이트 전극의 일 함수를 결정하고, 적어도 하나의 층, 또는 상이한 재료로 형성되는 복수의 층을 포함한다. 일 함수 층의 특정한 재료는, 각각의 FinFET이 n 타입 FinFET인지 또는 p 타입 FinFET인지 여부에 따라 선택될 수도 있다. 예를 들면, FinFET이 n 타입 FinFET인 경우, 일 함수 층은 TaN 층 및 TaN 층 위의 티타늄 알루미늄(titanium aluminum; TiAl) 층을 포함할 수도 있다. FinFET이 p 타입 FinFET인 경우, 일 함수 층은 TaN 층, TaN 층 위의 TiN 층, 및 TiN 층 위의 TiAl 층을 포함할 수도 있다. 캐핑 층 및 일 함수 층의 증착 이후, 다른 TiN 층일 수도 있는 차단 층(blocking layer)이 형성될 수도 있다. 차단 층은 CVD를 사용하여 형성될 수도 있다.
다음으로, 금속 충전 영역(metal-filling region)(76)이 성막된다. 금속 충전 영역(76)의 형성은, CVD, ALD, 물리적 기상 증착(Physical Vapor Deposition; PVD), 또는 등등을 통해 달성될 수도 있고, 금속 충전 영역(76)은 코발트, 텅스텐, 이들의 합금, 또는 다른 금속 또는 금속 합금으로 형성될 수도 있거나 또는 이들을 포함할 수도 있다.
다음으로, 게이트 스택(64)의 최상면이 ILD(60)의 최상면과 동일 평면 상에 있도록, 화학 기계적 연마(CMP) 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화가 수행된다. 후속 프로세스에서, 게이트 스택(64)은 에치백되어, 대향하는 게이트 스페이서(46) 사이에 형성되는 리세스로 나타나게 된다. 다음으로, 하드 마스크(80)가 대체 게이트 스택(64) 위에 형성된다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(428)로서 예시된다. 본 개시의 몇몇 실시형태에 따르면, 하드 마스크(80)의 형성은 블랭킷 유전체 재료(blanket dielectric material)를 형성하기 위한 증착 프로세스, 및 게이트 스페이서(46) 및 ILD(60) 위의 잉여의 유전체 재료를 제거하기 위한 평탄화 프로세스를 포함한다. 하드 마스크(80)는, 예를 들면, 실리콘 질화물, 또는 다른 유사한 유전체 재료로 형성될 수도 있다.
최종 구조체에서, 돌출 핀(36) 상에 비등각적 유전체 층(38')의 나머지 부분이, 그리고, 비등각적 유전체 층(38') 상에 비등각적 캐핑 층(40)이 존재할 수도 있거나 또는 존재하지 않을 수도 있는데, 나머지 부분은, 도 14b에서 도시되는 바와 같이, 게이트 스페이서(46) 바로 아래에 있다. 또한, 게이트 스페이서(46) 바로 아래에 있는 유전체 층(38')의 나머지 부분 및 비등각적 캐핑 층(40)은 도 5b, 도 5c 및 도 5d에서 도시되는 것과 동일한 단면도를 가질 수도 있다.
도 15는, 소스/드레인 콘택트 플러그(84), 소스/드레인 실리사이드(silicide) 영역(86), 및 게이트 콘택트 플러그(82)의 아랫 부분을 포함할 수도 있는, 후속하는 프로세스에서 형성되는 피쳐 중 일부를 예시한다. 각각의 프로세스는 도 19에서 도시되는 바와 같은 프로세스 플로우(400)에서 프로세스(430)로서 예시된다. 프로세스의 세부 사항은 본원에서 논의되지 않는다. 따라서 FinFET(90)이 형성된다.
본 개시의 실시형태는 몇몇 유리한 피쳐를 갖는다. 비등각적 캐핑 층을 형성하는 것에 의해, 비등각적 캐핑 층은 이방성 에칭이 수행될 때 아래에 놓인 층/영역에 향상된 보호를 제공할 수도 있다. 다른 한편, 비등각적 캐핑 층은 매우 작은 두께를 갖거나 또는 아래에 놓인 돌출 피쳐의 측벽 상에 형성되지 않으며, 따라서, 후속하는 프로세스에 거의 영향을 끼치지 않는다.
본 개시의 몇몇 실시형태에 따르면, 방법은 돌출 구조체를 형성하는 것; 및 ALD 프로세스를 사용하여 돌출 구조체 상에 비등각적 막을 형성하는 것을 포함하되, 비등각적 막은 돌출 구조체 바로 위의 최상부 부분 - 최상부 부분은 제1 두께를 가짐 - ; 및 돌출 구조체의 측벽 상의 측벽 부분 - 측벽 부분은 제1 두께보다 더 작은 제2 두께를 가짐 - 을 포함한다. 한 실시형태에서, ALD 프로세스는 플라즈마 지원(plasma-assisted) ALD 프로세스를 포함하되, 플라즈마는 ALD 프로세스 동안 턴온된다. 한 실시형태에서, 방법은 비등각적 막 위에 더미 게이트 전극 층을 형성하는 것; 및 더미 게이트 전극 층을 패턴화하는 것을 더 포함한다. 한 실시형태에서, ALD 프로세스는 사이클을 포함하고, 그 사이클은 실리콘 함유 프리커서를 반응 챔버 내로 유입시키는 것; 실리콘 함유 프리커서의 유입을 중지하는 것; 실리콘 함유 프리커서를 퍼징하는 것; 및 실리콘 함유 프리커서가 퍼지된 이후, 플라즈마를 턴온하는 것을 포함한다. 한 실시형태에서, 퍼징은 퍼징 가스를 사용하여 수행되고, 플라즈마가 턴온되는 기간 동안, 퍼징 가스는 반응 챔버 내로 연속적으로 유입된다. 한 실시형태에서, 퍼징은 퍼징 가스를 사용하여 수행되고, 실리콘 함유 프리커서를 유입시키는 것이 종료되는 제1 시점부터 시작하여 플라즈마가 턴온되는 제2 시점까지의 기간 동안, 퍼징 가스는 반응 챔버 내로 연속적으로 유입된다. 한 실시형태에서, 돌출 구조체를 형성하는 것은 돌출 반도체 핀을 형성하는 것; 및 돌출 반도체 핀 상에 유전체 층 - 비등각적 막은 유전체 층 상에 형성됨 - 을 형성하는 것을 포함한다. 한 실시형태에서, 비등각적 막은 돌출 반도체 핀의 중간 높이보다 더 높은 바닥 단부를 갖는다.
본 개시의 몇몇 실시형태에 따르면, 집적 회로 구조체는 반도체 기판; 반도체 기판 내로 연장되는 격리 영역; 격리 영역의 최상면보다 더 높게 돌출되는 반도체 핀 - 격리 영역은 반도체 핀의 대향 측 상에 있음 - ; 반도체 핀의 최상면 및 측벽 상의 유전체 층; 및 반도체 핀 바로 위에 제1 부분을 포함하는 캐핑 층을 포함하되, 캐핑 층은 유전체 층 위에 놓이는 최상부 부분 - 최상부 부분은 제1 두께를 가짐 - ; 및 반도체 핀의 최상부 부분의 측벽 상의 측벽 부분 - 측벽 부분은 제1 두께보다 더 작은 제2 두께를 가짐 - 을 포함한다. 한 실시형태에서, 집적 회로 구조체는 캐핑 층의 최상부 부분 바로 위에 있는 상부 파트와, 캐핑 층의 측벽 부분 상에 있는 하부 파트들을 포함하는 게이트 스페이서; 및 게이트 스페이서와 접촉하는 게이트 스택을 포함한다. 한 실시형태에서, 캐핑 층의 측벽 부분은 반도체 핀의 중간 높이보다 더 높은 바닥 단부를 갖는다. 한 실시형태에서, 캐핑 층의 측벽 부분의 아랫 부분은 캐핑 층의 측벽 부분의 각각의 윗 부분(upper portion)보다 더 얇다. 한 실시형태에서, 캐핑 층의 측벽 부분의 두께는 아랫 부분으로부터 각각의 윗 부분으로 연속적으로 증가한다. 한 실시형태에서, 유전체 층 및 캐핑 층은 상이한 재료로 형성된다. 한 실시형태에서, 유전체 층 및 캐핑 층은 Si, O, N, 및 C로 구성되는 그룹으로부터 선택되는 동일한 엘리먼트를 포함하고, 유전체 층 및 캐핑 층은 상이한 조성을 갖는다. 한 실시형태에서, 캐핑 층은 격리 영역 바로 위에 수평 부분이 없다.
본 개시의 몇몇 실시형태에 따르면, 구조체는 돌출 구조체의 대향 측 상의 피쳐보다 더 높이 돌출하는 돌출 구조체 - 돌출 구조체는 최상면 및 측벽 표면을 포함함 - ; 돌출 구조체 바로 위에 최상부 부분을 갖는 유전체 캐핑 층 - 유전체 캐핑 층의 최상부 부분은 균일한 두께를 가지며, 돌출 구조체의 측벽 표면의 적어도 바닥부 부분은 그 상에 형성되는 유전체 캐핑 층이 없음 - ; 및 유전체 캐핑 층의 최상부 부분; 및 돌출 구조체의 측벽 표면의 아랫 부분과 접촉하는 추가적인 피쳐를 포함한다. 한 실시형태에서, 돌출 구조체는 내부 부분; 및 내부 부분 상의 등각적 외부 부분 - 유전체 캐핑 층의 최바닥 단부는 내부 부분의 최상면과 실질적으로 동일한 레벨에 있음 - 을 포함한다. 한 실시형태에서, 내부 부분은 폴리실리콘을 포함하고, 등각적 외부 부분은 유전체 재료를 포함한다. 한 실시형태에서, 유전체 캐핑 층의 최상부 부분은 약 5 Å과 약 10 Å 사이의 범위 내의 두께를 갖는다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 수행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 방법으로서,
돌출 구조체를 형성하는 단계; 및
원자 층 증착(Atomic Layer Deposition; ALD) 프로세스를 사용하여 상기 돌출 구조체 상에 비등각적(non-conformal) 막을 형성하는 단계
를 포함하고, 상기 비등각적 막은,
상기 돌출 구조체 바로 위에 있는 최상부 부분 - 상기 최상부 부분은 제1 두께를 가짐 - ; 및
상기 돌출 구조체의 측벽 상에 있는 측벽 부분 - 상기 측벽 부분은 상기 제1 두께보다 더 작은 제2 두께를 가짐 -
을 포함하는 것인 방법.
실시예 2. 실시예 1에 있어서,
상기 ALD 프로세스는 플라즈마 지원(plasma-assisted) ALD 프로세스를 포함하며, 상기 플라즈마는 상기 ALD 프로세스 동안 턴온(turn on)되는 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 비등각적 막 위에 더미 게이트 전극 층을 형성하는 단계; 및
상기 더미 게이트 전극 층을 패턴화하는 단계
를 더 포함하는 방법.
실시예 4. 실시예 1에 있어서,
상기 ALD 프로세스는 사이클을 포함하고,
상기 사이클은,
실리콘 함유 프리커서를 반응 챔버 내로 유입시키는 것;
상기 실리콘 함유 프리커서의 유입을 중지하는 것;
상기 실리콘 함유 프리커서를 퍼징(purging)하는 것; 및
상기 실리콘 함유 프리커서가 퍼징된 이후, 플라즈마를 턴온하는 것
을 포함하는 것인 방법.
실시예 5. 실시예 4에 있어서,
상기 퍼징은 퍼징 가스를 사용하여 수행되고, 상기 플라즈마가 턴온되는 기간 동안, 상기 퍼징 가스는 상기 반응 챔버 내로 연속적으로 유입되는 것인 방법.
실시예 6. 실시예 4에 있어서,
상기 퍼징은 퍼징 가스를 사용하여 수행되고, 상기 실리콘 함유 프리커서의 유입이 종료되는 제1 시점부터 시작하여 상기 플라즈마가 턴온되는 제2 시점까지의 기간 동안, 상기 퍼징 가스는 상기 반응 챔버 내로 연속적으로 유입되는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 돌출 구조체를 형성하는 단계는,
돌출 반도체 핀을 형성하는 단계; 및
상기 돌출 반도체 핀 상에 유전체 층을 형성하는 단계
를 포함하며,
상기 비등각적 막은 상기 유전체 층 상에 형성된 것인 방법.
실시예 8. 실시예 7에 있어서,
상기 비등각적 막은 상기 돌출 반도체 핀의 중간 높이보다 더 높은 바닥 단부를 갖는 것인 방법.
실시예 9. 집적 회로 구조체로서,
반도체 기판;
상기 반도체 기판 내로 연장되는 격리 영역;
상기 격리 영역의 최상면보다 더 높게 돌출되는 반도체 핀 - 상기 격리 영역은 상기 반도체 핀의 대향 측 상에 있음 - ;
상기 반도체 핀의 최상면 및 측벽 상에 있는 유전체 층; 및
상기 반도체 핀 바로 위에 있는 제1 부분을 포함하는 캐핑 층(capping layer)
을 포함하고,
상기 캐핑 층은,
상기 유전체 층 위에 놓이는 최상부 부분 - 상기 최상부 부분은 제1 두께를 가짐 - ; 및
상기 반도체 핀의 최상부 부분의 측벽 상에 있는 측벽 부분
을 포함하며,
상기 측벽 부분은 상기 제1 두께보다 더 작은 제2 두께를 갖는 것인 집적 회로 구조체.
실시예 10. 실시예 9에 있어서,
상기 캐핑 층의 상기 최상부 부분 바로 위에 있는 상부 파트와, 상기 캐핑 층의 상기 측벽 부분 상에 있는 하부 파트들을 포함하는 게이트 스페이서; 및
상기 게이트 스페이서와 접촉하는 게이트 스택
을 더 포함하는 집적 회로 구조체.
실시예 11. 실시예 9에 있어서,
상기 캐핑 층의 상기 측벽 부분은 상기 반도체 핀의 중간 높이보다 더 높은 바닥 단부를 갖는 것인 집적 회로 구조체.
실시예 12. 실시예 9에 있어서,
상기 캐핑 층의 상기 측벽 부분의 아랫 부분들은 상기 캐핑 층의 상기 측벽 부분의 각각의 윗 부분들보다 더 얇은 것인 집적 회로 구조체.
실시예 13. 실시예 12에 있어서,
상기 캐핑 층의 상기 측벽 부분의 두께는 상기 아랫 부분들로부터 상기 각각의 윗 부분들까지 연속적으로 증가하는 것인 집적 회로 구조체.
실시예 14. 실시예 9에 있어서,
상기 유전체 층과 상기 캐핑 층은 상이한 재료로 형성되는 것인 집적 회로 구조체.
실시예 15. 실시예 9에 있어서,
상기 유전체 층과 상기 캐핑 층은 Si, O, N, 및 C로 구성되는 그룹으로부터 선택되는 동일한 엘리먼트를 포함하고,
상기 유전체 층과 상기 캐핑 층은 상이한 조성을 갖는 것인 집적 회로 구조체.
실시예 16. 실시예 9에 있어서,
상기 캐핑 층은 상기 격리 영역 바로 위에 수평 부분들이 없는 것인 집적 회로 구조체.
실시예 17. 구조체로서,
돌출 구조체 - 상기 돌출 구조체는 상기 돌출 구조체의 대향 측 상의 피쳐들보다 더 높게 돌출해 있고, 상기 돌출 구조체는 최상면 및 측벽 표면을 포함함 - ;
상기 돌출 구조체 바로 위에 있는 최상부 부분을 갖는 유전체 캐핑 층 - 상기 유전체 캐핑 층의 상기 최상부 부분은 균일한 두께를 가지며, 상기 돌출 구조체의 상기 측벽 표면의 적어도 바닥 부분 상에는 상기 유전체 캐핑 층이 형성되어 있지 않음 - ; 및
추가적인 피쳐를 포함하고,
상기 추가적인 피쳐는,
상기 유전체 캐핑 층의 상기 최상부 부분; 및
상기 돌출 구조체의 상기 측벽 표면의 아랫 부분들과 접촉하는 것인 구조체.
실시예 18. 실시예 17에 있어서,
상기 돌출 구조체는,
내부 부분; 및
상기 내부 부분 상에 있는 등각적(conformal) 외부 부분
을 포함하며,
상기 유전체 캐핑 층의 최저 단부는 상기 내부 부분의 최상면과 실질적으로 동일한 레벨에 있는 것인 구조체.
실시예 19. 실시예 18에 있어서,
상기 내부 부분은 폴리실리콘을 포함하고,
상기 등각적 외부 부분은 유전체 재료를 포함하는 것인 구조체.
실시예 20. 실시예 17에 있어서,
상기 유전체 캐핑 층의 상기 최상부 부분은 약 5 Å과 약 10 Å 사이의 범위 내의 두께를 갖는 것인 구조체.

Claims (10)

  1. 방법으로서,
    돌출 구조체를 형성하는 단계; 및
    원자 층 증착(Atomic Layer Deposition; ALD) 프로세스를 사용하여 상기 돌출 구조체 상에 비등각적(non-conformal) 막을 형성하는 단계
    를 포함하고, 상기 비등각적 막은,
    상기 돌출 구조체 바로 위에 있는 최상부 부분 - 상기 최상부 부분은 제1 두께를 가짐 - ; 및
    상기 돌출 구조체의 측벽 상에 있는 측벽 부분 - 상기 측벽 부분은 상기 제1 두께보다 더 작은 제2 두께를 가짐 -
    을 포함하는 것인 방법.
  2. 집적 회로 구조체로서,
    반도체 기판;
    상기 반도체 기판 내로 연장되는 격리 영역;
    상기 격리 영역의 최상면보다 더 높게 돌출되는 반도체 핀 - 상기 격리 영역은 상기 반도체 핀의 대향 측 상에 있음 - ;
    상기 반도체 핀의 최상면 및 측벽 상에 있는 유전체 층; 및
    상기 반도체 핀 바로 위에 있는 제1 부분을 포함하는 캐핑 층(capping layer)
    을 포함하고,
    상기 캐핑 층은,
    상기 유전체 층 위에 놓이는 최상부 부분 - 상기 최상부 부분은 제1 두께를 가짐 - ; 및
    상기 반도체 핀의 최상부 부분의 측벽 상에 있는 측벽 부분
    을 포함하며,
    상기 측벽 부분은 상기 제1 두께보다 더 작은 제2 두께를 갖는 것인 집적 회로 구조체.
  3. 제2항에 있어서,
    상기 캐핑 층의 상기 최상부 부분 바로 위에 있는 상부 파트와, 상기 캐핑 층의 상기 측벽 부분 상에 있는 하부 파트들을 포함하는 게이트 스페이서; 및
    상기 게이트 스페이서와 접촉하는 게이트 스택
    을 더 포함하는 집적 회로 구조체.
  4. 제2항에 있어서,
    상기 캐핑 층의 상기 측벽 부분은 상기 반도체 핀의 중간 높이보다 더 높은 바닥 단부를 갖는 것인 집적 회로 구조체.
  5. 제2항에 있어서,
    상기 캐핑 층의 상기 측벽 부분의 아랫 부분들은 상기 캐핑 층의 상기 측벽 부분의 각각의 윗 부분들보다 더 얇은 것인 집적 회로 구조체.
  6. 제5항에 있어서,
    상기 캐핑 층의 상기 측벽 부분의 두께는 상기 아랫 부분들로부터 상기 각각의 윗 부분들까지 연속적으로 증가하는 것인 집적 회로 구조체.
  7. 제2항에 있어서,
    상기 유전체 층과 상기 캐핑 층은 Si, O, N, 및 C로 구성되는 그룹으로부터 선택되는 동일한 엘리먼트를 포함하고,
    상기 유전체 층과 상기 캐핑 층은 상이한 조성을 갖는 것인 집적 회로 구조체.
  8. 제2항에 있어서,
    상기 캐핑 층은 상기 격리 영역 바로 위에 수평 부분들이 없는 것인 집적 회로 구조체.
  9. 구조체로서,
    돌출 구조체 - 상기 돌출 구조체는 상기 돌출 구조체의 대향 측 상의 피쳐들보다 더 높게 돌출해 있고, 상기 돌출 구조체는 최상면 및 측벽 표면을 포함함 - ;
    상기 돌출 구조체 바로 위에 있는 최상부 부분을 갖는 유전체 캐핑 층 - 상기 유전체 캐핑 층의 상기 최상부 부분은 균일한 두께를 가지며, 상기 돌출 구조체의 상기 측벽 표면의 적어도 바닥 부분 상에는 상기 유전체 캐핑 층이 형성되어 있지 않음 - ; 및
    추가적인 피쳐를 포함하고,
    상기 추가적인 피쳐는,
    상기 유전체 캐핑 층의 상기 최상부 부분; 및
    상기 돌출 구조체의 상기 측벽 표면의 아랫 부분들과 접촉하는 것인 구조체.
  10. 제9항에 있어서,
    상기 돌출 구조체는,
    내부 부분; 및
    상기 내부 부분 상에 있는 등각적(conformal) 외부 부분
    을 포함하며,
    상기 유전체 캐핑 층의 최저 단부는 상기 내부 부분의 최상면과 동일한 레벨에 있는 것인 구조체.
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