KR20180069704A - Finfet 구조물 및 그 형성 방법 - Google Patents

Finfet 구조물 및 그 형성 방법 Download PDF

Info

Publication number
KR20180069704A
KR20180069704A KR1020170166100A KR20170166100A KR20180069704A KR 20180069704 A KR20180069704 A KR 20180069704A KR 1020170166100 A KR1020170166100 A KR 1020170166100A KR 20170166100 A KR20170166100 A KR 20170166100A KR 20180069704 A KR20180069704 A KR 20180069704A
Authority
KR
South Korea
Prior art keywords
layer
forming
seed layer
seed
gate stack
Prior art date
Application number
KR1020170166100A
Other languages
English (en)
Other versions
KR102030728B1 (ko
Inventor
유-솅 왕
치-쳉 훙
치아-칭 리
중-치앙 우
칭-황 수
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180069704A publication Critical patent/KR20180069704A/ko
Application granted granted Critical
Publication of KR102030728B1 publication Critical patent/KR102030728B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

방법이, 기판으로부터 돌출하도록 제1 반도체 핀을 형성하는 단계 및 제1 반도체 핀 위에 게이트 스택을 형성하는 단계를 포함한다. 게이트 스택을 형성하는 단계는, 제1 반도체 핀 위에 게이트 유전체 층을 성막하는 것, 게이트 유전체 층 위에 제1 시드 층을 성막하는 것, 제1 시드 층 위에, 제1 시드 층과 상이한 구조를 구비하는, 제2 시드 층을 성막하는 것, 그리고, 제2 시드 층 위에 도전 층을 성막하는 것을 포함하며, 여기서 제1 시드 층, 제2 시드 층, 및 도전 층은, 동일한 도전성 재료를 포함한다. 방법은 또한, 게이트 스택에 인접하게 소스 및 드레인 영역들을 형성하는 단계를 포함한다.

Description

FINFET 구조물 및 그 형성 방법{FINFET STRUCTURES AND METHODS OF FORMING THE SAME}
본 출원은, 본 명세서에 참조로 통합되는 출원인, 2016년 12월 15일 출원된, 미국 가출원번호 제62/434,972호의 우선권의 이익을 주장한다.
반도체 소자들은, 컴퓨터들, 휴대폰들, 및 다른 것들과 같은 다수의 전자 장치들에서 사용된다. 반도체 소자들은, 반도체 웨이퍼들 위에 많은 유형의 재료의 얇은 막들을 성막함에 의해 그리고 집적 회로들을 형성하기 위해 재료의 얇은 막들을 패턴화함에 의해 반도체 웨이퍼들 상에 형성되는, 집적 회로들을 포함한다. 집적 회로들은, 금속 산화물 반도체(MOS) 트랜지스터들과 같은 전계-효과 트랜지스터들(FET들)을 포함한다.
반도체 산업의 목표들 중 하나는, 크기를 축소시키는 것 및 개별적인 FET들의 속도를 증가시키는 것을 지속하는 것이다. 이러한 목표들을 달성하기 위해, 핀 전계-효과 트랜지스터들(FinFET들) 또는 복수 게이트 트랜지스터들이 연구 및 구현되고 있다. 그러나, 이러한 새로운 소자 구조물 및 심지어 FinFET들의 지속적인 수축에 의해, 새로운 도전들이 발견되고 있다.
본 발명은, 방법으로서: 기판으로부터 돌출하도록 제1 반도체 핀을 형성하는 단계; 제1 반도체 핀 위에 게이트 스택을 형성하는 단계로서, 제1 반도체 핀 위에 게이트 유전체 층을 성막하는 것; 게이트 유전체 층 위에 제1 시드 층을 성막하는 것; 제1 시드 층 위에, 제1 시드 층과 상이한 구조를 구비하는, 제2 시드 층을 성막하는 것; 및 제2 시드 층 위에 도전 층을 성막하는 것으로서, 제1 시드 층, 제2 시드 층, 및 도전 층은, 동일한 도전성 재료를 포함하는 것인, 도전 층을 성막하는 것을 포함하는 것인, 게이트 스택을 형성하는 단계; 및 게이트 스택에 인접하게 소스 및 드레인 영역들을 형성하는 단계를 포함하는 것인, 방법을 제공한다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않는다는 것을 알아야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가되거나 감소될 수 있다.
도 1 내지 도 18은, 일부 실시예에 따른 핀 전계-효과 트랜지스터(FinFET)의 형성에 관한 중간 단계들에 대한 단면도들 및 사시도들을 도시한다.
뒤따르는 개시는, 본 발명의 상이한 특징부들을 구현하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은, 단순함 및 명료함의 목적을 위한 것이며, 그리고 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체로 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은, 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한, 설명의 용이함을 위해 사용될 수 있을 것이다. 공간적으로 상대적인 용어들은, 도면에 도시된 방향성에 부가하여, 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 배향될 수 있으며(90 °회전하게 되거나 다른 방향으로) 그리고 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다.
핀 전계-효과 트랜지스터들(FinFET들) 및 그 형성 방법이, 여러 실시예들에 따라 제공된다. FinFET들을 형성하는 것에 대한 중간 단계들이, 일부 실시예에 따라 예시된다. 특히, 방법들은, 여기에서, 게이트 스택의 형성의 일부로서 복층 시드 층을 형성하는 것에 대해 설명된다. 복층 시드 층은, 결정질 층 및 비정질 층을 포함할 수 있을 것이다. 당업자는, 이루어질 수 있는 다른 수정들이 다른 실시예들의 범위 이내에서 예기된다는 것을, 쉽게 이해할 것이다. 비록 방법 실시예들이 특정 순서로 논의되지만, 다양한 다른 방법 실시예들이, 임의의 논리적 순서로 실행될 수 있으며 그리고 여기에서 설명되는 것보다 더 적은 또는 더 많은 단계들을 포함할 수 있을 것이다. 다양한 도면들 그리고 예시적 실시예들 전체에 걸쳐, 유사한 참조 부호들이 유사한 요소들을 지시하기 위해 사용된다. 도시된 예시적인 실시예에서, FinFET의 형성은, 본 개시의 실시예들을 설명하기 위해 예로서 사용된다. 평면형 트랜지스터들이 또한, 본 개시의 개념을 채택할 수 있을 것이다.
도 1은, 초기 구조물의 사시도를 도시한다. 초기 구조물은, 추가로 기판(20)을 포함하는, 웨이퍼(100)를 포함한다. 기판(20)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑될 수 있는 또는 도핑되지 않을 수 있는, 벌크 반도체, 반도체-온-절연체(SOI) 기판, 또는 이와 유사한 것과 같은, 반도체 기판일 수 있을 것이다. 기판(20)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있을 것이다. 일반적으로, SOI 기판이, 절연체 층 상에 형성되는 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립된 산화물(BOX) 층, 실리콘 산화물 층, 또는 이와 유사한 것일 수 있을 것이다. 절연체 층은, 기판 상에, 전형적으로 실리콘 또는 유리 기판 상에, 제공된다. 복층 기판 또는 구배 기판과 같은 다른 기판들이 또한 사용될 수 있을 것이다. 일부 실시예에서, 기판(20)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합들을 포함할 수 있을 것이다. 얕은 트렌치 절연(Shallow Trench Isolation: STI) 영역들과 같은 절연 영역들(22)이, 기판(20)의 상부 표면으로부터 기판(20) 내로 연장되도록 형성될 수 있으며, 여기서 기판(20)의 상부 표면은, 웨이퍼(100)의 주된 표면(100A)이다. 인접한 STI 영역들(22) 사이의 기판(20)의 부분들은, 반도체 스트립들(24)로 지칭된다. 반도체 스트립들(24)의 상부 표면들 및 STI 영역들(22)의 상부 표면들은, 일부 실시예에서 서로 실질적으로 동등한 레벨에 놓일 수 있을 것이다.
STI 영역들(22)은, 실리콘 산화물과 같은 산화물, 질화물, 이와 유사한 것, 또는 이들의 조합일 수 있을 것이다. STI 영역들(22)은, 고밀도 플라즈마 화학적 기상 증착(HDP-CVD), 유동 가능 CVD(flowable CVD: FCVD)(예를 들어, 원격 플라즈마 시스템 내에서의 CVD-기반 재료 증착 및 이를 산화물과 같은 다른 재료로 변환시키기 위한 사후 경화), 스핀-온 공정, 형상 순응 산화물 공정, 이와 유사한 것, 또는 이들의 조합에 의해, 형성될 수 있을 것이다. 다른 실시예에서, 임의의 수용 가능한 공정에 의해 형성되는 다른 절연 재료들이 사용될 수 있을 것이다. STI 영역들(22)은, 라이너 산화물(미도시)을 포함할 수 있을 것이다. 라이너 산화물은, 기판(20)의 표면 층의 열적 산화를 통해 형성되는, 열적 산화물로 형성될 수 있을 것이다. 라이너 산화물은 또한, 예를 들어, 원자 층 증착(ALD), 고-밀도 플라즈마 화학적 기상 증착(HDPCVD), 또는 화학적 기상 증착(CVD)을 사용하여 형성되는, 증착된 실리콘 산화물 층일 수 있을 것이다. STI 영역들(22)은 또한, 라이너 산화물 위에 유전체 재료를 포함할 수 있으며, 유전체 재료는, 유동 가능 화학적 기상 증착(FCVD), 스핀-온, 또는 이와 유사한 것에 의해 형성될 수 있을 것이다.
도 2를 참조하면, STI 영역들(22)이 만입되며, 따라서 반도체 스트립들(24)의 상측 부분들이 돌출 핀들(24')을 형성하도록 STI 영역들(22)의 상부 표면들보다 더 높게 돌출한다. 에칭이, 건식 에칭 공정을 사용하여 실행될 수 있으며, HF3 및 NH3가 에칭 가스로 사용된다. 에칭 공정 도중에, 플라즈마가 생성될 수 있을 것이다. 아르곤이 또한 포함될 수 있을 것이다. 본 개시의 대안적인 실시예에 따르면, STI 영역들(22)의 만입은, 습식 에칭 공정을 사용하여 실행된다. 에칭 화학물질은, 예를 들어, 희석된 HF를 포함할 수 있을 것이다.
도 1 및 도 2를 참조하여 설명된 공정은, 반도체 스트립들(24) 및 돌출 핀들(24')이 어떻게 형성될 수 있는지에 대한 단지 하나의 예이다. 일부 실시예에서, 유전체 층이 기판(20)의 상부 표면 위에 형성될 수 있고; 트렌치들이 유전체 층을 통해 에칭될 수 있으며; 호모에피택셜 구조물들(homoepitaxial structures)이 트렌치들 내에 에피택셜 성장될 수 있으며; 그리고 유전체 층은, 호모에피택셜 구조물들이 돌출 핀들을 형성하기 위해 유전체 층으로부터 돌출하도록, 만입될 수 있다. 일부 실시예에서, 헤테로에피택셜 구조물들(heteroepitaxial structures)이 반도체 스트립들(24)을 위해 사용될 수 있다. 예를 들어, 반도체 스트립들(24)은 만입될 수 있으며, 그리고 반도체 스트립들(24)과 상이한 재료가, 그들의 위치에서 에피택셜 성장될 수 있을 것이다.
도 3을 참조하면, 더미 게이트 스택(30)이, 돌출 핀들(24')의 상부 표면들 및 측벽들 상에 형성된다. 더미 게이트 스택(30)은, 더미 게이트 유전체(32) 및 더미 게이트 유전체(32) 위의 더미 게이트 전극(34)을 포함한다. 더미 게이트 유전체(32)는, 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합, 또는 이와 유사한 것일 수 있으며, 그리고 수용 가능한 기법들에 따라 성막되거나 또는 열적으로 성장될 수 있을 것이다. 더미 게이트 전극(34)은, 다결정-실리콘(폴리실리콘), 다결정-실리콘-게르마늄(폴리-SiGe), 금속 질화물들, 금속 규화물들, 금속 산화물들, 금속들, 또는 이와 유사한 것과 같은, 도전성 재료일 수 있을 것이다. 일 실시예에서, 비정질 실리콘이, 폴리실리콘을 생성하기 위해, 성막되고 재결정화된다. 더미 게이트 전극(34)은, 물리적 기상 증착(PVD), CVD, 스퍼터 증착, 또는 도전성 재료들을 성막하기 위한 당해 기술분야에서 공지되고 사용되는 다른 기법들에 의해, 성막될 수 있을 것이다. 더미 게이트 전극(34)은, 절연 영역들의 에칭으로부터의 높은 에칭 선택도를 구비하는, 다른 재료들로 이루어질 수 있을 것이다. 일부의 경우에, 더미 게이트 전극(34)은, 더미 게이트 유전체(32) 위에 성막되며, 그리고 이어서, CMP에 의해서와 같이, 평탄화될 수 있을 것이다. 더미 게이트 스택(30)은 또한, 더미 게이트 전극(34) 위에 하나의 (또는 복수의) 하드 마스크 층(36)을 포함할 수 있을 것이다. 하드 마스크 층(36)은, 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 실리콘 탄화질화물(SiCN), 또는 이와 유사한 것으로 형성될 수 있을 것이다. 더미 게이트 스택(30)은, 단일의 하나 또는 복수의 돌출 핀(24') 및/또는 단일의 하나 또는 복수의 STI 영역(22) 위에서 횡단할 수 있을 것이다. 더미 게이트 스택(30)은 또한, 돌출 핀들(24')의 길이 방향에 대해 실질적으로 수직인 길이 방향을 구비할 수 있을 것이다.
다음으로, 게이트 스페이서들(38)이, 더미 게이트 스택(30)의 측벽들 상에 형성된다. 본 개시의 일부 실시예에 따르면, 게이트 스페이서들(38)은, 실리콘 탄화질화물(SiCN), 실리콘 질화물, 또는 이와 유사한 것과 같은 유전체 재료로 형성되며, 그리고 단일층 구조물 또는 복수의 유전체 층을 포함하는 복층 구조물을 구비할 수 있을 것이다.
(이하에서 소스/드레인 만입으로 지칭되는) 에칭 단계가 이어서, 더미 게이트 스택(30) 및 게이트 스페이서들(38)에 의해 덮이지 않는 돌출 핀들(24')의 부분들을 에칭하기 위해 실행되어, 도 4에 도시된 구조물을 생성하도록 한다. 만입은, 이방성일 수 있으며, 그리고 그에 따라 더미 게이트 스택(30) 및 게이트 스페이서들(38) 바로 아래에 놓이는 돌출 핀들(24')의 부분들은 보호되고 에칭되지 않는다. 만입된 반도체 스트립들(24)의 상부 표면들(24A)은, 일부 실시예에 따라, STI 영역들(22)의 상부 표면들(22A)보다 아래에 놓일 수 있을 것이다. 리세스들(40)이 그에 따라, STI 영역들(22) 사이에 형성된다. 리세스들(40)은, 더미 게이트 스택(30)의 대향하는 측부들 상에 위치하게 된다.
다음으로, 에피텍시 영역들(42)(소스/드레인 영역들)이, 리세스들(40) 내에 반도체 재료를 선택적으로 성장시킴에 의해 형성되어, 도 5의 구조물을 생성하도록 한다. 일부 실시예에서, 일부 인접한 에피텍시 영역들(42)은, 통합된 에피텍셜 구조물을 형성하기 위해 함께 성장될 수 있을 것이다. 일부 실시예에서, 에피텍시 영역들(42)은, 실리콘 게르마늄 또는 실리콘을 포함한다. 생성되는 FinFET이 p-형 FinFET인지 또는 n-형 FinFET인지에 의존하여, p-형 또는 n-형 불순물이, 에피텍시의 진행과 함께 원 위치 도핑될 수 있을 것이다. 예를 들어, 생성되는 FinFET이 p-형 FinFET일 때, 에피텍시 영역들(42)은, SiGe, SiGeB, Ge, GeSn, 또는 이와 유사한 것을 포함할 수 있을 것이다. 일부의 경우에, n-형 FinFET의 에피텍시 영역들(42)은, 실리콘, SiC, SiCP, SiP, 또는 이와 유사한 것을 포함할 수 있을 것이다. 본 개시의 대안적인 실시예들에 따르면, 에피텍시 영역들(42)은, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합들, 또는 이들의 복수층과 같은, III-V 화합물 반도체들을 포함한다. 리세스들(40)이 에피텍시 영역들(42)로 채워진 이후에, 에피텍시 영역들(42)의 추가적인 에피택셜 성장은, 에피텍시 영역들(42)이 수평으로 팽창하도록 야기하며 그리고 파세트들(facets)이 형성될 수 있을 것이다.
에피텍시 단계 이후에, 에피텍시 영역들(42)은, 또한 참조 부호 '42'로 지시되는, 소스 및 드레인 영역들을 형성하기 위해 p-형 또는 n-형 불순물로 주입될 수 있을 것이다. 본 개시의 대안적인 실시예들에 따르면, 주입 단계는, 에피텍시 영역들(42)이 에피텍시 도중에 p-형 또는 n-형 불순물로 원 위치 도핑되기 때문에, 생략된다. 에피텍시 영역들(42)은, STI 영역들(22) 내에 형성되는 아래쪽 부분들(42A) 및 STI 영역들(22)의 상부 표면들(22A) 위에 형성되는 위쪽 부분들(42B)을 포함한다. 자체의 측벽들이 리세스들(40)(도 4)의 형상들에 의해 성형되는 아래쪽 부분들(42A)은, 또한 기판(20)의 (하부 표면(20B)과 같은) 주된 표면에 실질적으로 직교하는 실질적인 수직 에지들일 수도 있는, (실질적으로) 직선형 에지들을 구비할 수 있을 것이다.
도 6은, 층간 유전체(ILD)(46)가 형성된 이후의 구조물의 사시도를 도시한다. 본 개시의 일부 실시예에 따르면, 버퍼 산화물 층(미도시) 및 접촉 에칭 정지 층(Contact Etch Stop Layer: CESL)(미도시)이, ILD(46)의 형성 이전에, 소스 및 드레인 영역들(42) 형성된다. 버퍼 산화물 층은, 실리콘 산화물로 형성될 수 있으며, 그리고 CESL은, 실리콘 질화물, 실리콘 탄화질화물, 또는 이와 유사한 것으로 형성될 수 있을 것이다. 버퍼 산화물 층 및 CESL은, 예를 들어, 원자 층 증착(ALD)과 같은 형상 순응 성막 방법을 사용하여 형성될 수 있을 것이다. ILD(46)는, 예를 들어, FCVD, 스핀-온 코팅, CVD, 플라즈마 향상 CVD(PECVD), 또는 다른 성막 방법들을 사용하여 형성되는, 유전체 재료를 포함할 수 있을 것이다. ILD(46)는 또한, 인-규산염 유리(PSG), 붕소-규산염 유리(BSG), 붕소-도핑된 인-규산염 유리(BPSG), 도핑되지 않은 규산염 유리(USG), 테트라 에틸 오쏘 규산염(TEOS) 산화물, 또는 이와 유사한 것으로 형성될 수도 있을 것이다. 화학적 기계적 폴리싱(CMP)이, ILD(46), 더미 게이트 스택(30), 및 게이트 스페이서들(38)의 상부 표면들을 서로 동등한 레벨에 놓이도록 하기 위해 실행될 수 있을 것이다.
후속의 단계에서, ILD(46)의 부분들(46A)이 컨택 개구들을 형성하기 위해 제거된다. 소스 드레인 규산염 영역들(48)(도 7a)이 이어서, 에피텍시 영역들(42)에피텍시 영역들(42)의 표면들 상에 형성된다. 형성 공정은, 컨택 개구들 내로 금속 층을 성막하는 것, 및 금속 층을 에피텍시 영역들(42)의 노출된 표면 부분들과 반응시키기 위해 어닐링을 실행하는 것으로 포함하며, 따라서 규산염 영역들(48)이 형성된다. 일부 실시예에 따르면, 금속 층의 반응되지 않은 부분들이 제거된다. 대안적인 실시예에 따르면, 금속 층의 반응되지 않은 부분들은 제거되지 않고 잔류한다. 텅스텐과 같은 도전성 재료가 이어서, 도 7a에 도시된 바와 같이, 컨택 플러그들(50)을 형성하기 위해 컨택 개구들 내에 채워진다.
도 7a에 도시된 구조물의 단면도가 도 7b에 도시되며, 여기서 단면도는, 도 7a의 A-A 선을 포함하는 수직 평면으로부터 획득된다. 다음으로, 하드 마스크 층(36), 더미 게이트 전극(34) 및 더미 게이트 유전체(32)를 포함하는 더미 게이트 스택(30)이, 도 8 내지 도 18에 도시된 바와 같이, 금속 게이트 및 교체 게이트 유전체로 교체된다. 도 8 내지 도 18에 도시된 단면도들은, 도 7a의 A-A 선을 포함하는 동일한 수직 평면으로부터 획득된다. 도 8 내지 도 18에서, STI 영역들(22)의 상부 표면들(22A)은, 참조를 위해 점선으로 도시되며, 그리고 채널 영역 내의 돌출 핀들(24')이, 상부 표면들(22A) 위로 연장된다.
도 7a 및 도 7b에 도시된 바와 같은 더미 게이트 스택(30)의 하드 마스크 층(36), 더미 게이트 전극(34), 및 더미 게이트 유전체(32)는 이어서, 도 8에 도시된 바와 같은 개구(47)를 형성하도록, 제거된다. 돌출 핀들(24')의 상부 표면들 및 측벽들이, 개구(47)에 노출된다. 일부 실시예에서, 더미 게이트 스택(30)은, 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은, ILD(46) 또는 게이트 스페이서들(38)을 에칭하지 않고 더미 게이트 스택(30)을 선택적으로 에칭하는 반응 가스(들)를 사용하는, 건식 에칭 공정을 포함할 수 있을 것이다. 일부의 경우에, 더미 게이트 유전체(32)는, 더미 게이트 전극(34)이 에칭될 때, 에칭 정지 층으로서 사용될 수 있을 것이다.
다음으로, 도 9를 참조하면, 개구(47) 내로 연장되는 게이트 유전체(58)가, 형성된다. 일부 실시예에서, 게이트 유전체(58)는, 하나 초과의 유전체 층을 포함한다. 예로서, 도 9 내지 도 18에 도시된 게이트 유전체(58)는, 아래쪽 부분으로서 계면 층(IL)(54)을 포함한다. Il(54)은, 돌출 핀들(24')의 노출된 표면들 상에 형성된다. IL(54)은, 돌출 핀들(24')의 열적 산화, 화학적 산화 공정, 또는 성막 공정을 통해 형성될 수 있는, 실리콘 산화물 층과 같은 산화물 층을 포함할 수 있을 것이다. 일부의 경우에, IL(54)은, 실리콘 질화물 층을 포함할 수 있으며, 그리고 일부의 경우에, IL(54)은, 실리콘 산화물, 실리콘 질화물, 또는 다른 재료의 하나 이상의 층을 포함할 수 있을 것이다. 게이트 유전체(58)는 또한, IL(54) 위에 형성되는 하이-k 유전체 층(56)을 포함할 수 있을 것이다. 하이-k 유전체 층(56)은, 금속 산화물 또는, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 또는 이들의 조합들의 규산염을 포함할 수 있을 것이다. 하이-k 유전체 재료의 유전 상수(k-값)는, 약 3.9 보다 더 높으며, 그리고 약 7.0보다 더 높을 수 있고, 일부의 경우에 21.0만큼 높거나 또는 그보다 더 높을 수 있을 것이다. 하이-k 유전체 층(56)은, 위에 놓이며, 그리고 Il(54)과 접촉할 수 있을 것이다. 하이-k 유전체 층(56)은, 형상 순응형 층으로서 형성되며, 그리고 돌출 핀들(24')의 측벽들 상에서 그리고 게이트 스페이서들(38)의 상부 표면 및 측벽들 상에서 연장된다. 일부 실시예에서, 유전체 층(56)의 형성 방법들은, 분자-빔 증착(MBD), 원자 층 증착(ALD), PECVD, 및 이와 유사한 것을 포함할 수 있을 것이다.
도 10을 참조하면, 덮개 층(62)이, 성막을 통해 형성된다. 성막은, ALD 또는 CVD와 같은 형상 순응형 성막 방법을 사용하여 실행될 수 있을 것이다. 일부 실시예에서, 덮개 층(62)의 두께는, 약 10 Å 내지 약 30 Å 사이일 수 있을 것이다. 덮개 층(62)은 개구(47) 내로 연장되며 그리고 덮개 층(62)의 일부는 ILD(46) 위로 연장될 수 있을 것이다. 덮개 층(62)은 적어도 하나의 층을 포함하며, 그리고 상이한 재료들로 형성되는 복수의 층을 포함할 수 있을 것이다. 일부의 경우에, 덮개 층(62) 내의 층들의 특정 재료들이, 개별적인 FinFET이 n-형 FinFET인지 또는 p-형 FinFET인지에 따라, 선택될 수 있을 것이다. 덮개 층(62)은, TiAl, TiN, TiAlN, 실리콘-도핑된 TiN(TiSiN), TaN, 또는 다른 재료와 같은, 하나 이상의 재료를 포함할 수 있을 것이다.
덮개 층(62)의 성막 이후에, 희생 층(64)이, 개구(47)의 나머지 부분들을 채우도록 형성된다. 일부 실시예에 따르면, 희생 층(64)은, 포토레지스트로 형성된다. 대안적인 실시예에 따르면, 희생 층(64)은, 아래에 놓이는 유전체 층(56) 또는 덮개 층(62)의 재료들과 상이한, 다른 재료로 형성된다. 예를 들어, 희생 층(64)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 또는 이와 유사한 것으로 형성될 수 있을 것이다. 희생 층(64)은, 희생 층(64)이 포토레지스트일 때 스핀 코팅에 의해 야기될 수 있는, 실질적으로 평면형의 상부 표면을 구비할 수 있을 것이다. 일부의 경우에, CMP 공정과 같은 평탄화 단계가 실행된다.
도 11은, 화살표들(67)에 의해 표상화되는, 희생 층(64)의 에치-백을 도시한다. 에칭은, 건식 에칭 및/또는 습식 에칭을 포함할 수 있으며, 그리고 등방성 또는 이방성일 수 있을 것이다. 일부 실시예에서, 에치-백은, 하이-k 유전체 층(56) 위의 희생 층(64) 및 덮개 층(62)을 우선적으로 공격하는, 에칭제를 사용하여 실행된다.
도 11은, 에칭의 중간 단계를 도시하며, 여기서 희생 층(64)이 에치 백되며, 그리고 그에 따라 덮개 층(62)이 노출된다. 다음으로, 도 12에 도시된 바와 같이, 에치-백이 계속되며, 그 도주에, 희생 층(64) 및 덮개 층(62) 양자 모두가 에칭된다. 결과로서, 하이-k 유전체 층(56)이 노출된다. 일부 실시예에서, 하이-k 유전체 층(56)은, 에칭에 대한 에칭 정지 층으로서 사용되며, 그리고 하이-k 유전체 층(56)의 노출된 수평 부분들은, 에칭되지 않거나 또는 단지 약간 에칭된다. 하이-k 유전체 층(56)은 그에 따라, 게이트 스페이서들(38), ILD(46), 및 금속 컨택 플러그들(50)을 포함하는 아래에 놓이는 구조물을 보호할 수 있다.
도 13은, 에치-백이 완료된 이후의 결과적인 구조물을 도시한다. 에칭제가 희생 층(64) 및 덮개 층(62) 양자 모두를 공격하기 때문에, 에치-백 도중에, 희생 층(64) 및 덮개 층(62) 양자 모두의 상부 표면들은 낮아진다. 희생 층(64)의 에칭 속도가 덮개 층(62)의 에칭 속도와 상이할 수 있으며, 이는, 남아 있는 희생 층(64)의 상부 표면이 남아 있는 덮개 층(62)의 상부 에지들보다 더 높아지거나 또는 더 낮아지도록 야기한다는 것이 인식된다. 일부의 경우에, 남아 있는 덮개 층(62)의 높이(H1)가, 약 45 Å 내지 약 400 Å 의 범위에 놓일 수 있을 것이다.
에치-백의 완료 이후에, 희생 층(64)의 남아 있는 부분은, 예를 들어 습식 에칭 공정 또는 회분화 공정을 사용하여, 제거되어, 잔류 개구(47)를 남기도록 한다. 일-함수 층(66)이 이어서, 도 14에 도시된 바와 같이, 잔류 개구(47) 내에 형성될 수 있을 것이다. 일-함수 층(66)은, 개별적인 FinFET의 타입에 대해 적절한 재료일 수 있으며, 그리고 금속 게이트 내에서의 일-함수 층의 위치는, 자체이 일-함수가, 개별적인 FinFET의 일-함수에 영향을 미치는 것을 또는 개별적인 FinFET의 일-함수를 결정하는 것을, 허용할 수 있다. 예를 들어, FinFET이 n-형 FinFET일 때, 일-함수 금속은 비교적 낮은 일-함수를 구비할 수 있으며, 그리고 FinFET이 p-형 FinFET일 때, 일-함수 금속은 비교적 높은 일-함수를 구비할 수 있을 것이다. 일부 실시예에서, 일-함수 층(66)은, FinFET이 n-형 FinFET일 때, TiAl을 포함할 수 있으며, 그리고 FinFET이 p-형 FinFET일 때, TiN을 포함할 수 있을 것이다. TiAl 또는 TiN과 다르게, 일-함수 층(66)은, 다른 실시예에서, Ti, TiAlN, TaC, TaCN, TaSiN, TaN, 이들의 조합들, 또는 다른 재료와 같은, 다른 재료들을 포함할 수 있을 것이다. 일부 실시예에서, 일-함수 층(66)은, 상이한 재료들의 복수층을 포함한다. 일-함수 층(66)은, 물리적 기상 증착, ALD, CVD, 또는 이와 유사한 것을 사용하여 형성될 수 있을 것이다. 일부의 경우에, 일-함수 층(66)은, 약 35 Å 과 같은, 약 15 Å 내지 약 400 Å 사이의 두께를 구비할 수 있을 것이다.
장벽 층(68)이 이어서, 도 14에 또한 도시된 바와 같이, 일-함수 층(66) 위에 형성될 수 있을 것이다. 장벽 층(68)은, Ti, TiAl, TiN TiAlN, TaAlN, TaN, 이들의 조합들, 또는 다른 재료와 같은, 재료일 수 있을 것이다. 일부의 경우에, 장벽 층(68)은, 약 15 Å 과 같은, 약 5 Å 내지 약 20 Å 사이의 두께를 구비하는, TiN 층일 수 있을 것이다. 일부 실시예에서, 장벽 층(68)은, 상이한 재료들의 복수층을 포함한다. 장벽 층(68)은, 물리적 기상 증착, ALD, CVD, 또는 이와 유사한 것을 사용하여 형성될 수 있을 것이다.
다음으로, 시드 층(70)이 장벽 층(68) 위에 형성될 수 있을 것이다. 시드 층(70)은, 장벽 층(68)과, 벌크 금속(76)과 같은 후속적으로 성막되는 도전성 재료 사이에, 개선된 계면을 제공할 수 있다. 예를 들어, 시드 층(70)은, 벌크 금속(76)의 성막을 위한 핵생성 위치들(nucleation sites)을 제공할 수 있을 것이다. 일부 실시예에서, 시드 층(70)은 복수층을 포함한다. 예시적인 예로서, 도 15는, 제1 서브층(72) 및 제2 서브층(74)을 포함하는 시드 층(70)을 도시한다. 제1 서브층(72)은, W, Cu, Al, 또는 다른 도전성 재료 또는 재료들의 조합과 같은, 도전성 재료일 수 있는, 제2 서브층(74)과 동일한 재료일 수 있을 것이다. 일부 실시예에서, 제1 서브층(72)은, 제2 서브층(74)과 동일한 재료일 수 있지만, 상이한 구조를 가질 수 있을 것이다. 예를 들어, 제1 서브층(72) 또는 제2 서브층(74) 중의 하나는, 비정질 구조를 구비할 수 있으며, 그리고 다른 하나는 결정질 구조를 구비할 수 있을 것이다.
시드 층(70)의 성막 이후에, 벌크 금속(76)이, 도 16에 도시된 바와 같이, 개구(47)를 채우도록 성막된다. 벌크 금속(76)은, W, Cu, Al, 또는 다른 도전성 재료 또는 재료들의 조합일 수 있을 것이다. 일부 실시예에서, 벌크 금속(76)은, CVD, ALD, 또는 다른 방법을 사용하여 형성될 수 있을 것이다. 예를 들어, 벌크 금속(76)은, W일 수 있으며, 그리고 B2H6 및 WF6 또는 다른 것들의 조합과 같은 전구체 재료들을 사용하여 형성될 수 있을 것이다.
일부 실시예에서, 시드 층(70)의 서브층들(72, 74)은 양자 모두, W일 수 있으며, 그리고 벌크 금속(76) 또한 W일 수 있을 것이다. 일부 실시예에서, 제1 서브층(72)은, 결정질 W로 형성되며, 그리고 제2 서브층(74)은 비정질 W로 형성된다. 제1 서브층(72)은, 예를 들어, PVD, CVD, ALD, 또는 다른 방법에 의해, 결정질 W로 형성될 수 있을 것이다. 일부의 경우에, 제1 서브층(72)은, WCl5와 같은, 불소를 함유하지 않는 전구체 재료를 사용하여, 결정질 W로 형성될 수 있을 것이다. 다른 실시예에서, WClx의 다른 형태, 또는 다른 재료들과 같은, 상이한 전구체 재료 또는 전구체 재료들의 조합이, 사용될 수 있을 것이다. 일부의 경우에, 결정질 W로서의 제1 서브층(72)은, 약 30 Å 과 같은, 약 10 Å 내지 약 50 Å 사이의 두께를 구비할 수 있을 것이다.
제2 서브층(74)은, 예를 들어, CVD, ALD, 또는 다른 방법에 의해, 비정질 W로 형성될 수 있을 것이다. 일부의 경우에, 비록 다른 실시예에서 다른 전구체 재료들이 사용될 수 있지만, 제2 서브층(74)은, B2H6 및 WF6의 조합과 같은 전구체 재료들을 사용하여, 비정질 W로 형성될 수 있을 것이다. 일부의 경우에, 비정질 W로서의 제2 서브층(74)은, 약 20 Å 과 같은, 약 10 Å 내지 약 50 Å 사이의 두께를 구비할 수 있을 것이다. 일부 실시예에서, 시드 층(70)은, 교호반복하는 결정질 W 및 비정질 W 서브층들의 3개 이상의 층으로 형성될 수 있을 것이다. 일부의 경우에, 결정질 W 및 비정질 W의 서브층들로 형성되는 시드 층(70)은, 약 50 Å 과 같은, 약 30 Å 내지 약 60 Å 사이의 두께를 구비할 수 있을 것이다. 일부 실시예에서, 시드 층(70)은, 교호반복하는 결정질 W 및 비정질 W 서브층들의 3개 이상의 층으로 형성될 수 있을 것이다.
일부의 경우에, 결정질 W의 제1 서브층(72)이, 불소(F)가 아래에 놓이는 층들(예를 들어, 장벽 층(68), 일-함수 층(66), 하이-k 유전체 층(56), 또는 존재할 수 있는 다른 층들) 내로 침투하는 것을 방지할 수 있다. 예를 들어, F는, 하나 이상의 비정질 W의 후속 성막들로부터 (예를 들어, 제2 서브층(74) 또는 벌크 금속(76)으로부터) 제공될 수 있으며, 그리고 결정질 W는, 이러한 F의 일부 또는 전부를 차단할 수 있다. 일부의 경우에, 결정질 W 서브층 및 비정질 W 서브층 양자 모두로 형성되는 시드 층이, 단지 결정질 W 또는 비정질 W만으로 형성되는 시드 층보다, 더 많은 F를 차단할 수 있다. 일부의 경우에, 결정질 W 서브층 및 비정질 W 서브층 양자 모두를 사용하는 것은, 약 1% 미만까지 F의 농도를 감소시킬 수 있다.
일부의 경우에, F의 존재는, 임계 전압(Vt) 시프트를 야기할 수 있다. 따라서, 설명된 바와 같은 결정질 W 서브층 및 비정질 W 서브층 양자 모두의 사용은, F로 인한 Vt 시프트를 감소시킬 수 있다. F로 인한 Vt 시프트를 감소시킴에 의해, Vt를 조절하기 위한 더 많은 이용 가능한 공정 옵션들이 존재할 수 있을 것이다. 일부 실시예에서, 웨이퍼 상의 일부 FinFET들은, 결정질 W 서브층 및 비정질 W 서브층 양자 모두를 사용하여 형성될 수 있으며, 그리고 웨이퍼 상의 다른 FinFET들은, 결정질 W 서브층 또는 비정질 W 서브층 중의 단지 하나만을 사용하여 형성될 수 있을 것이다. 따라서, 단지 하나의 서브층을 구비하는 FinFET들은, 서브층들 양자 모두를 구비하는 FinFET들보다 더 많은 Vt 시프트를 구비할 수 있을 것이다. 이러한 방식으로, 웨이퍼 상의 특정 FinFET들의 Vt가, 시드 층(70)의 구성을 변화시킴에 의해 조정 또는 조절될 수 있을 것이다. 각 서브층의 두께, 서브층의 개수, 각 서브층을 형성하기 위해 사용되는 공정 또는 전구체들, 또는 다른 특성들과 같은, 시드 층(70)의 다른 특성들이, Vt를 변경하기 위해 조절될 수 있을 것이다.
다음으로, 평탄화 공정(예를 들어, CMP)이, 하이-k 유전체 층(56), 일-함수 층(66), 장벽 층(68), 시드 층(70), 및 벌크 금속(76)의 부분들을 제거하기 위해 실행된다. ILD(46) 위의 하이-k 유전체 층(56)의 수평 부분들이 또한 제거된다. 층들(56, 62, 66, 68, 70, 및 76)의 남아 있는 부분들은, 조합으로, 교체 게이트 스택(80)을 형성한다. 각각의 층들(56, 62, 66, 68, 70, 및 76)의 남아 있는 부분들은, 하부 부분 및, 하부 부분 위의 그리고 하부 부분에 연결되는 측벽 부분들을 포함한다. 다음으로, 도 17에 도시된 바와 같이, 층들(66, 68, 70, 및 76)이 만입되며, 그리고 대응하는 리세스는, 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화탄화물, 또는 이와 유사한 것으로 형성되는 유전체 하드 마스크인, 하드 마스크(82)로 채워진다. 하드 마스크(82)는 또한 평탄화되며, 따라서 자체의 상부 표면이 ILD(46)의 상부 표면과 동일 평면 상에 놓인다. 일부 실시예에서, 교체 게이트 스택(80)의 시드 층(70) 및/또는 벌크 금속(76)은, 도 17에 도시된 바와 같이, 교체 게이트 스택(80)의 하부 근처에서 더 좁은 횡방향 폭들을 구비하며 그리고 교체 게이트 스택(80)의 상부 근처에서 더 넓은 횡방향 폭들을 구비한다. 일부의 경우에, 시드 층(70) 및 벌크 금속(76)은, 도전성 게이트 구조물을 형성할 수 있으며, 그리고 도전성 게이트 구조물의 상측 횡방향 단면이, 도전성 게이트 구조물의 하측 횡방향 단면보다 더 작은 면적을 구비할 수 있다. 일부의 경우에, 시드 층(70) 및/또는 벌크 금속(76)은, "깔때기 형상"을 구비할 수 있을 것이다.
예시된 실시예에서, 소스/드레인 컨택 플러그들(50)은, 교체 게이트 스택(80)의 형성 이전에 형성된다. 본 개시의 대안적인 실시예들에 따르면, 소스/드레인 컨택 플러그들(50)은, 교체 게이트 스택(80)의 형성 이후에 형성된다.
도 18을 참조하면, 에칭 정지 층(88)이 교체 게이트 스택(80) 위에 형성된다. 에칭 정지 층(88)은, 실리콘 탄화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이와 유사한 것을 포함할 수 있는, 유전체 재료로 형성된다. ILD(84)가, 에칭 정지 층(88) 위에 형성되며, 그리고 컨택 플러그들(86)이 ILD(84) 내에 형성된다. 형성 공정은, 교체 게이트 스택(80) 및 소스/드레인 컨택 플러그들(50)을 노출시키도록 ILD(84) 내에 컨택 플러그 개구들을 형성하는 것, 및 컨택 플러그들(86)을 형성하기 위해 도전성 재료로 컨택 플러그 개구들을 채우는 것을 포함할 수 있을 것이다. 예시된 평면에서, 하드 마스크(82)(도 17)가 또한 제거되며, 따라서 게이트 컨택 플러그(86)가, 제거된 하드 마스크(82)에 의해 남게 되는 리세스 내로 연장된다.
본 개시의 실시예들은, 몇몇 유리한 특징을 구비한다. 예를 들어, 결정질 및 비정질 서브층들 양자 모두를 구비하는 시드 층을 사용함에 의해, 게이트 유전체에 또는 게이트 유전체 근처에 존재하는 불소의 양이 감소될 수 있으며, 그리고 그에 따라 불소의 존재로 인한 Vt 시프트들이 감소될 수 있다. 이는, 소자 설계의 더 큰 유연성을 허용할 수 있다. 본 명세서에 개시된 바와 같은 결정질 및 비정질 시드 층들은, 평면형 MOSFET들 또는 다른 유형의 트랜지스터들과 같은, FinFET들과 상이한 트랜지스터들에 사용될 수 있을 것이다.
본 개시의 일부 실시예에 따르면, 방법이, 기판으로부터 돌출하도록 제1 반도체 핀을 형성하는 단계 및 제1 반도체 핀 위에 게이트 스택을 형성하는 단계를 포함한다. 게이트 스택을 형성하는 단계는, 제1 반도체 핀 위에 게이트 유전체 층을 성막하는 것, 게이트 유전체 층 위에 제1 시드 층을 성막하는 것, 제1 시드 층 위에, 제1 시드 층과 상이한 구조를 구비하는, 제2 시드 층을 성막하는 것, 그리고, 제2 시드 층 위에 도전 층을 성막하는 것으로서, 제1 시드 층, 제2 시드 층, 및 도전 층은, 동일한 도전성 재료를 포함하는 것인, 도전 층을 성막하는 것을 포함한다. 방법은 또한, 게이트 스택에 인접하게 소스 및 드레인 영역들을 형성하는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, 방법이, 반도체 영역 상에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측벽들 상에 게이트 스페이서들을 형성하는 단계, 개구를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 및 개구 내로 연장되는 게이트 유전체 층을 형성하는 단계를 포함한다. 방법은 또한, 개구 내로 연장되는 게이트 유전체 층 위에 시드 층을 형성하는 단계를 포함하며, 시드 층을 형성하는 단계는, 제1 성막 공정을 사용하여 제1 시드 서브층을 성막하는 것, 및 제2 성막 공정을 사용하여 제1 시드 서브층 위에 제2 시드 서브층을 성막하는 것을 포함한다. 방법은 또한, 도전성 재료로 잔류 개구를 채우는 단계를 포함한다.
본 개시의 일부 실시예에 따르면, 소자가, 반도체 채널 영역 위에 배치되는 게이트 스택을 포함한다. 게이트 스택은, 반도체 채널 영역 위에 배치되는 게이트 유전체 재료, 게이트 유전체 재료 위에 배치되는 시드 층으로서, 시드 층은 복수의 서브층을 포함하며, 적어도 하나의 서브층은 결정질이며 그리고 적어도 하나의 서브층은 비정질인 것인, 시드층, 그리고 시드 층 위에 배치되는 도전성 재료를 포함한다. 소자는 또한, 게이트 스택에 인접한 그리고 게이트 스택의 대향하는 측부들 상의, 소스/드레인 영역들을 포함한다.
이상의 설명은 여러 실시예들에 대한 특징들을 개략적으로 개시하며, 따라서 당업자가 본 개시의 양태들을 더욱 잘 이해할 수 있을 것이다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.
(항목 1)
방법으로서:
기판으로부터 돌출하도록 제1 반도체 핀을 형성하는 단계;
제1 반도체 핀 위에 게이트 스택을 형성하는 단계로서,
제1 반도체 핀 위에 게이트 유전체 층을 성막하는 것;
게이트 유전체 층 위에 제1 시드 층을 성막하는 것;
제1 시드 층 위에, 제1 시드 층과 상이한 구조를 구비하는, 제2 시드 층을 성막하는 것; 및
제2 시드 층 위에 도전 층을 성막하는 것으로서, 제1 시드 층, 제2 시드 층, 및 도전 층은, 동일한 도전성 재료를 포함하는 것인, 도전 층을 성막하는 것
을 포함하는 것인, 게이트 스택을 형성하는 단계; 및
게이트 스택에 인접하게 소스 및 드레인 영역들을 형성하는 단계
를 포함하는 것인, 방법.
(항목 2)
항목 1에 있어서,
제1 시드 층은 결정질 구조를 구비하며 그리고 제2 시드 층은 비정질 구조를 구비하는 것인, 방법.
(항목 3)
항목 1에 있어서,
도전성 재료는 텅스텐인 것인, 방법.
(항목 4)
항목 1에 있어서,
게이트 스택을 형성하는 단계는:
게이트 유전체 층 위에 덮개 층을 성막하는 것; 및
덮개 층을 에치 백하는 것으로서, 덮개 층의 나머지 부분들이 게이트 유전체 층의 상부 표면보다 더 낮은 에지들을 구비하는 것인, 덮개 층을 에치 백하는 것
을 포함하는 것인, 방법.
(항목 5)
항목 4에 있어서,
게이트 스택을 형성하는 단계는:
덮개 층 및 게이트 유전체 층 위에 일-함수 층을 성막하는 것; 및
일-함수 층 위에 장벽 층을 성막하는 것
을 포함하는 것인, 방법.
(항목 6)
항목 1에 있어서,
제1 시드 층은 제1 성막 공정을 사용하여 성막되며 그리고 제2 시드 층은 제1 성막 공정과 상이한 제2 성막 공정을 사용하여 성막되는 것인, 방법.
(항목 7)
방법으로서:
반도체 영역 상에 더미 게이트 스택을 형성하는 단계;
더미 게이트 스택의 측벽들 상에 게이트 스페이서들을 형성하는 단계;
개구를 형성하기 위해 더미 게이트 스택을 제거하는 단계;
개구 내로 연장되는 게이트 유전체 층을 형성하는 단계;
개구 내로 연장되는 게이트 유전체 층 위에 시드 층을 형성하는 단계로서:
제1 성막 공정을 사용하여 제1 시드 서브층을 성막하는 것; 및
제2 성막 공정을 사용하여 제1 시드 서브층 위에 제2 시드 서브층을 성막하는 것
을 포함하는 것인, 시드 층을 형성하는 단계; 및
도전성 재료로 잔류 개구를 채우는 단계
를 포함하는 것인, 방법.
(항목 8)
항목 7에 있어서,
제1 성막 공정은 결정질 재료를 성막하며 그리고 제2 성막 공정은 비정질 재료를 성막하는 것인, 방법.
(항목 9)
항목 7에 있어서,
제1 성막 공정을 사용하여 제1 시드 서브층을 성막하는 것은, 전구체 재료로서 WCl5를 사용하는 것을 포함하는 것인, 방법.
(항목 10)
항목 7에 있어서,
제2 성막 공정을 사용하여 제2 시드 서브층을 성막하는 것은, 전구체 재료로서 WF6를 사용하는 것을 포함하는 것인, 방법.
(항목 11)
항목 7에 있어서,
시드 층을 형성하는 단계는, 제3 성막 공정을 사용하여 제2 시드 서브층 위에 제3 시드 서브층을 성막하는 것을 더 포함하는 것인, 방법.
(항목 12)
항목 11에 있어서,
제3 성막 공정은, 결정질 재료를 성막하는 것인, 방법.
(항목 13)
항목 7에 있어서,
제1 성막 공정은 화학적 기상 증착(CVD)을 포함하는 것인, 방법.
(항목 14)
소자로서:
반도체 채널 영역 위에 배치되는 게이트 스택으로서:
반도체 채널 영역 위에 배치되는 게이트 유전체 재료;
게이트 유전체 재료 위에 배치되는 시드 층으로서, 시드 층은 복수의 서브층을 포함하며, 적어도 하나의 서브층은 결정질이며 그리고 적어도 하나의 서브층은 비정질인 것인, 시드층; 및
시드 층 위에 배치되는 도전성 재료
를 포함하는 것인, 게이트 스택; 및
게이트 스택에 인접한 그리고 게이트 스택의 대향하는 측부들 상의, 소스/드레인 영역들
을 포함하는 것인, 소자.
(항목 15)
항목 14에 있어서,
반도체 채널 영역은 핀을 포함하며, 그리고 게이트 스택은 핀의 측벽들 및 상부 표면 상에 배치되는 것인, 소자.
(항목 16)
항목 14에 있어서,
시드 층은, 제1 결정질 서브층 위에 배치되는 제1 비정질 서브층을 포함하는 것인, 소자.
(항목 17)
항목 16에 있어서,
시드 층은, 제1 비정질 서브층 위에 배치되는 제2 결정질 서브층을 포함하는 것인, 소자.
(항목 18)
항목 14에 있어서,
시드 층의 복수의 서브층은, 텅스텐을 포함하는 것인, 소자.
(항목 19)
항목 14에 있어서,
게이트 스택은, 시드 층과 게이트 유전체 층 사이에 배치되는 장벽 층을 더 포함하는 것인, 소자.
(항목 20)
항목 14에 있어서,
시드 층 및 도전성 재료는, 도전성 게이트 구조물을 포함하고, 도전성 게이트 구조물의 제1 횡방향 단면이, 도전성 게이트 구조물의 제2 횡방향 단면보다 더 작은 면적을 구비하며, 제2 횡방향 단면은, 제1 횡방향 단면보다 반도체 채널 영역으로부터 더 멀리 놓이는 것인, 소자.

Claims (10)

  1. 방법으로서:
    기판으로부터 돌출하도록 제1 반도체 핀을 형성하는 단계;
    제1 반도체 핀 위에 게이트 스택을 형성하는 단계로서,
    제1 반도체 핀 위에 게이트 유전체 층을 성막하는 것;
    게이트 유전체 층 위에 제1 시드 층을 성막하는 것;
    제1 시드 층 위에, 제1 시드 층과 상이한 구조를 구비하는, 제2 시드 층을 성막하는 것; 및
    제2 시드 층 위에 도전 층을 성막하는 것으로서, 제1 시드 층, 제2 시드 층, 및 도전 층은, 동일한 도전성 재료를 포함하는 것인, 도전 층을 성막하는 것
    을 포함하는 것인, 게이트 스택을 형성하는 단계; 및
    게이트 스택에 인접하게 소스 및 드레인 영역들을 형성하는 단계
    를 포함하는 것인, 방법.
  2. 제 1항에 있어서,
    제1 시드 층은 결정질 구조를 구비하며 그리고 제2 시드 층은 비정질 구조를 구비하는 것인, 방법.
  3. 제 1항에 있어서,
    게이트 스택을 형성하는 단계는:
    게이트 유전체 층 위에 덮개 층을 성막하는 것; 및
    덮개 층을 에치 백하는 것으로서, 덮개 층의 나머지 부분들이 게이트 유전체 층의 상부 표면보다 더 낮은 에지들을 구비하는 것인, 덮개 층을 에치 백하는 것
    을 포함하는 것인, 방법.
  4. 제 3항에 있어서,
    게이트 스택을 형성하는 단계는:
    덮개 층 및 게이트 유전체 층 위에 일-함수 층을 성막하는 것; 및
    일-함수 층 위에 장벽 층을 성막하는 것
    을 포함하는 것인, 방법.
  5. 제 1항에 있어서,
    제1 시드 층은 제1 성막 공정을 사용하여 성막되며 그리고 제2 시드 층은 제1 성막 공정과 상이한 제2 성막 공정을 사용하여 성막되는 것인, 방법.
  6. 방법으로서:
    반도체 영역 상에 더미 게이트 스택을 형성하는 단계;
    더미 게이트 스택의 측벽들 상에 게이트 스페이서들을 형성하는 단계;
    개구를 형성하기 위해 더미 게이트 스택을 제거하는 단계;
    개구 내로 연장되는 게이트 유전체 층을 형성하는 단계;
    개구 내로 연장되는 게이트 유전체 층 위에 시드 층을 형성하는 단계로서:
    제1 성막 공정을 사용하여 제1 시드 서브층을 성막하는 것; 및
    제2 성막 공정을 사용하여 제1 시드 서브층 위에 제2 시드 서브층을 성막하는 것
    을 포함하는 것인, 시드 층을 형성하는 단계; 및
    도전성 재료로 잔류 개구를 채우는 단계
    를 포함하는 것인, 방법.
  7. 제 6항에 있어서,
    시드 층을 형성하는 단계는, 제3 성막 공정을 사용하여 제2 시드 서브층 위에 제3 시드 서브층을 성막하는 것을 더 포함하는 것인, 방법.
  8. 제 7항에 있어서,
    제3 성막 공정은, 결정질 재료를 성막하는 것인, 방법.
  9. 소자로서:
    반도체 채널 영역 위에 배치되는 게이트 스택으로서:
    반도체 채널 영역 위에 배치되는 게이트 유전체 재료;
    게이트 유전체 재료 위에 배치되는 시드 층으로서, 시드 층은 복수의 서브층을 포함하며, 적어도 하나의 서브층은 결정질이며 그리고 적어도 하나의 서브층은 비정질인 것인, 시드층; 및
    시드 층 위에 배치되는 도전성 재료
    를 포함하는 것인, 게이트 스택; 및
    게이트 스택에 인접한 그리고 게이트 스택의 양 측부들 상의, 소스/드레인 영역들
    을 포함하는 것인, 소자.
  10. 제 9항에 있어서,
    시드 층 및 도전성 재료는, 도전성 게이트 구조물을 포함하고, 도전성 게이트 구조물의 제1 횡방향 단면이, 도전성 게이트 구조물의 제2 횡방향 단면보다 더 작은 면적을 구비하며, 제2 횡방향 단면은, 제1 횡방향 단면보다 반도체 채널 영역으로부터 더 멀리 놓이는 것인, 소자.
KR1020170166100A 2016-12-15 2017-12-05 Finfet 구조물 및 그 형성 방법 KR102030728B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662434972P 2016-12-15 2016-12-15
US62/434,972 2016-12-15
US15/474,187 US10497811B2 (en) 2016-12-15 2017-03-30 FinFET structures and methods of forming the same
US15/474,187 2017-03-30

Publications (2)

Publication Number Publication Date
KR20180069704A true KR20180069704A (ko) 2018-06-25
KR102030728B1 KR102030728B1 (ko) 2019-10-11

Family

ID=62561909

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170166100A KR102030728B1 (ko) 2016-12-15 2017-12-05 Finfet 구조물 및 그 형성 방법

Country Status (4)

Country Link
US (3) US10497811B2 (ko)
KR (1) KR102030728B1 (ko)
CN (1) CN108231585B (ko)
TW (1) TWI761346B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210053169A (ko) * 2019-10-31 2021-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비등각적 캐핑 층 및 그 형성 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510598B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
US10497811B2 (en) * 2016-12-15 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
US10367078B2 (en) * 2017-11-09 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and FinFET devices having shielding layers
US11881520B2 (en) * 2017-11-30 2024-01-23 Intel Corporation Fin patterning for advanced integrated circuit structure fabrication
US11152461B2 (en) * 2018-05-18 2021-10-19 Intel Corporation Semiconductor layer between source/drain regions and gate spacers
US10468491B1 (en) * 2018-07-03 2019-11-05 International Business Machines Corporation Low resistance contact for transistors
US11222818B2 (en) * 2018-07-13 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Formation method of semiconductor device structure with metal-semiconductor compound region
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
CN111211045A (zh) * 2018-11-21 2020-05-29 中芯国际集成电路制造(上海)有限公司 金属栅极及其形成方法
US11362002B2 (en) * 2020-01-28 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adjusting work function through adjusting deposition temperature
EP3913655A1 (en) * 2020-05-18 2021-11-24 IMEC vzw Integration of a iii-v construction on a group iv substrate
US11610982B2 (en) * 2020-09-15 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Void elimination for gap-filling in high-aspect ratio trenches
US20230008315A1 (en) * 2021-07-09 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Conductive Features of Semiconductor Devices and Methods of Forming the Same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100830590B1 (ko) * 2007-06-01 2008-05-21 삼성전자주식회사 텅스텐막, 그 형성 방법, 이를 포함한 반도체 소자 및 그반도체 소자의 형성 방법
KR20080100527A (ko) * 2007-05-14 2008-11-19 주식회사 하이닉스반도체 게이트 스택 및 그 제조 방법
US20150325575A1 (en) * 2014-05-08 2015-11-12 Sang-Jine Park Semiconductor devices including a dummy gate structure on a fin
US20160071944A1 (en) * 2014-09-09 2016-03-10 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6376349B1 (en) 2000-01-19 2002-04-23 Motorola, Inc. Process for forming a semiconductor device and a conductive structure
KR100379107B1 (ko) * 2001-03-21 2003-04-07 삼성전자주식회사 반도체 장치에서 폴리사이드 구조물의 형성 방법
JP3781666B2 (ja) 2001-11-29 2006-05-31 エルピーダメモリ株式会社 ゲート電極の形成方法及びゲート電極構造
US7704879B2 (en) * 2007-09-27 2010-04-27 Tokyo Electron Limited Method of forming low-resistivity recessed features in copper metallization
US8476126B2 (en) * 2010-02-08 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Gate stack for high-K/metal gate last process
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8669618B2 (en) * 2011-12-15 2014-03-11 United Microelectronics Corp. Manufacturing method for semiconductor device having metal gate
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9142509B2 (en) * 2012-04-13 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnect structure and method for forming the same
US8941239B2 (en) * 2012-04-13 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Copper interconnect structure and method for forming the same
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US20150061042A1 (en) * 2013-09-03 2015-03-05 United Microelectronics Corp. Metal gate structure and method of fabricating the same
US9362385B2 (en) * 2013-12-18 2016-06-07 Taiwan Semiconductor Manufacturing Company Ltd. Method for tuning threshold voltage of semiconductor device with metal gate structure
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9147767B2 (en) * 2014-02-07 2015-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
KR102212267B1 (ko) * 2014-03-19 2021-02-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150348840A1 (en) * 2014-05-31 2015-12-03 Lam Research Corporation Methods of filling high aspect ratio features with fluorine free tungsten
US9570578B2 (en) * 2015-02-11 2017-02-14 United Microelectronics Corp. Gate and gate forming process
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10269569B2 (en) * 2016-11-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of manufacture
US9935173B1 (en) * 2016-11-29 2018-04-03 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10497811B2 (en) * 2016-12-15 2019-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structures and methods of forming the same
KR20180087661A (ko) * 2017-01-25 2018-08-02 삼성전자주식회사 핵형성 구조물을 갖는 도전성 구조물을 포함하는 반도체 소자 및 그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080100527A (ko) * 2007-05-14 2008-11-19 주식회사 하이닉스반도체 게이트 스택 및 그 제조 방법
KR100830590B1 (ko) * 2007-06-01 2008-05-21 삼성전자주식회사 텅스텐막, 그 형성 방법, 이를 포함한 반도체 소자 및 그반도체 소자의 형성 방법
US20150325575A1 (en) * 2014-05-08 2015-11-12 Sang-Jine Park Semiconductor devices including a dummy gate structure on a fin
US20160071944A1 (en) * 2014-09-09 2016-03-10 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210053169A (ko) * 2019-10-31 2021-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비등각적 캐핑 층 및 그 형성 방법
US11437491B2 (en) 2019-10-31 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Non-conformal capping layer and method forming same

Also Published As

Publication number Publication date
US11563120B2 (en) 2023-01-24
CN108231585A (zh) 2018-06-29
CN108231585B (zh) 2022-12-09
TWI761346B (zh) 2022-04-21
US20210043772A1 (en) 2021-02-11
US20180175201A1 (en) 2018-06-21
US10833196B2 (en) 2020-11-10
US10497811B2 (en) 2019-12-03
KR102030728B1 (ko) 2019-10-11
US20200075765A1 (en) 2020-03-05
TW201824370A (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
US11563120B2 (en) FinFET structures and methods of forming the same
US20230215935A1 (en) Fets and methods of forming fets
CN108231588B (zh) 晶体管及其形成方法
KR101971349B1 (ko) 콘택트 플러그 및 그 형성 방법
KR101860199B1 (ko) Fet 및 fet 형성 방법
KR102058219B1 (ko) FinFET 구조체 및 이를 형성하는 방법
US11961768B2 (en) CMOS FinFET structures including work-function materials having different proportions of crystalline orientations and methods of forming the same
US10727134B2 (en) Methods of fabricating semiconductor devices with gate-all-around structure
TWI710057B (zh) 半導體結構及其製造方法
US20180145131A1 (en) Semiconductor Device and Method
TWI739147B (zh) 半導體裝置及其形成方法
KR102085324B1 (ko) 콘택 플러그 및 이의 형성 방법
US20230107945A1 (en) FinFET Structures and Methods of Forming the Same
KR102546906B1 (ko) Finfet 디바이스 및 방법
TWI736299B (zh) 半導體裝置及其製造方法
TW202201629A (zh) 半導體元件及形成半導體元件之方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right