CN108231588B - 晶体管及其形成方法 - Google Patents

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Abstract

一种方法包括形成伪栅极堆叠件，形成介电层，其中伪栅极堆叠件位于介电层中，去除伪栅极堆叠件以在介电层中形成开口，形成延伸到开口中的金属层，并且回蚀刻金属层。金属层的位于开口中的剩余部分的边缘低于介电层的顶面。在开口中选择性地沉积导电层。导电层位于金属层上方，并且金属层和导电层组合形成替换栅极。本发明的实施例还涉及晶体管及其形成方法。

Description

晶体管及其形成方法
技术领域
本发明的实施例涉及晶体管及其形成方法。
背景技术
金属氧化物半导体(MOS)器件是集成电路中的基建元件。现有的MOS器件通常具有由多晶硅形成的栅电极，使用诸如离子注入或热扩散的掺杂操作使多晶硅掺杂有p型杂质或n型杂质。栅电极的功函数可以调整为硅的带边缘。对于n型金属氧化物半导体(NMOS)器件，功函数可以调整为接近硅的导电带。对于p型金属氧化物半导体(PMOS)器件，功函数可以调整为接近硅的价带。可以通过选择适当的杂质实现多晶硅栅电极的功函数的调整。
具有多晶硅栅电极的MOS器件表现出载流子耗尽效应，载流子耗尽效应还称为多晶硅耗尽效应。当施加的电场从接近栅极电介质的栅极区清除载流子时，发生多晶硅耗尽效应，从而形成耗尽层。在n掺杂的多晶硅层中，耗尽层包括离子化的非移动供体位点，其中，在p掺杂的多晶硅层中，耗尽层包括离子化的非移动受体位点。耗尽效应导致有效栅极电介质厚度的增加，从而使得在半导体的表面处更加难以产生反型层。
可以通过形成金属栅电极来解决多晶硅耗尽问题，其中，在NMOS器件和PMOS器件中使用的金属栅极还可以具有带边缘功函数。因此，产生的金属栅极包括多个层以满足NMOS器件和PMOS器件的需求。
形成金属栅极通常涉及沉积金属层，然后实施化学机械抛光(CMP)以去除金属层的多余部分。金属层的剩余部分形成金属栅极。然后凹进金属栅极，在栅极间隔件之间形成凹槽，从而使得凹槽可以填充有硬掩模，从而用于隔离金属栅极。为了减少凹进金属栅极中的负载效应，在单独的工艺中凹进长沟道器件的金属栅极和短沟道器件的金属栅极，因此涉及多个回蚀刻工艺。在这些工艺期间，可能过度地削薄金属栅极所在的层间电介质，从而导致栅极损耗问题。
发明内容
本发明的实施例提供了一种形成晶体管的方法，包括：形成第一伪栅极堆叠件；形成介电层，其中，所述第一伪栅极堆叠件位于所述介电层中；去除所述第一伪栅极堆叠件以在所述介电层中形成第一开口；形成延伸到所述第一开口中的金属层；回蚀刻所述金属层，其中，所述金属层的位于所述第一开口中的剩余部分的边缘低于所述介电层的顶面；以及在所述第一开口中选择性地沉积第一导电层，其中，所述第一导电层位于所述金属层上方，并且所述金属层和所述第一导电层组合形成替换栅极。
本发明的另一实施例提供了一种形成晶体管的方法，包括：形成第一伪栅极堆叠件和第二伪栅极堆叠件；在所述第一伪栅极堆叠件的侧壁上形成第一栅极间隔件以及在所述第二伪栅极堆叠件的侧壁上形成第二栅极间隔件；形成层间电介质，其中，所述第一栅极间隔件和所述第二栅极间隔件以及所述第一伪栅极堆叠件和所述第二伪栅极堆叠件位于所述层间电介质中；去除所述第一伪栅极堆叠件和所述第二伪栅极堆叠件以分别形成第一开口和第二开口，其中，所述第一开口比所述第二开口窄；形成延伸到所述第一开口和所述第二开口两者中的栅极介电层；沉积含金属层，其中，所述含金属层包括完全填充所述第一开口的第一部分和部分地填充所述第二开口的第二部分；用保护层填充所述第二开口的剩余部分；使用所述保护层作为蚀刻掩模以回蚀刻所述含金属层的第二部分的部分，其中，同时蚀刻所述含金属层的第一部分的部分；去除所述保护层；以及将导电材料选择性地沉积到所述第一开口和所述第二开口中，其中，没有导电材料形成在所述栅极介电层上方。
本发明的另一实施例提供了一种晶体管器件，包括：栅极间隔件；栅极电介质，延伸在所述栅极间隔件之间；含金属层，位于所述栅极电介质的底部上方，其中，所述含金属层包括底部部分以及连接至所述底部部分的端部的侧壁部分，其中，所述侧壁部分的顶部边缘低于所述栅极间隔件的顶部边缘；以及导电层，位于所述含金属层上方，其中，所述导电层位于所述栅极间隔件之间，并且所述导电层的部分在所述导电层的截面图中具有U形形状。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图15A是根据一些实施例的形成鳍式场效应晶体管(FinFET)的中间阶段的截面图和立体图。
图15B、图15C和图15D是根据一些实施例的FinFET的截面图，其中替换栅极中的金属层和栅极电介质的顶端具有不同的高度和形状。
图16示出根据一些实施例的用于形成FinFET的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例提供晶体管及其形成方法。根据一些实施例示出形成晶体管的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。在所示的示例性实施例中，使用鳍式场效应晶体管(FinFET)的形成作为实例来解释本发明的概念。平面晶体管也可以采用本发明的概念。
图1至图15A示出根据本发明的一些实施例的形成晶体管的中间阶段的截面图和立体图。图1至图15A中所示的步骤还在图16所示的工艺流程图中示意性地示出。形成的晶体管包括根据一些示例性实施例的长沟道晶体管(诸如作为实例的长沟道FinFET)和短沟道晶体管(诸如作为实例的短沟道FinFET)。
图1至图6所示的工艺步骤可以表示用于形成长沟道FinFET和短沟道FinFET中的两个或任一个的示例性工艺。因此，形成长沟道FinFET和短沟道FinFET中的两个或任一个的半导体鳍、伪栅极堆叠件、源极/漏极区和源极/漏极硅化物区等可以采用图1至图6的工艺。
图1示出初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(STI)区的隔离区22可以形成为从衬底20的顶面延伸到衬底20中，其中，衬底20的顶面是晶圆10的主表面10A。衬底20的位于相邻的STI区22之间的部分称为半导体条24。根据一些示例性实施例，半导体条24的顶面和STI区22的顶面可以大致彼此齐平。
STI区22可以包括衬垫氧化物(未示出)。衬垫氧化物可以由热氧化物形成，该热氧化物通过衬底20的表面层的热氧化形成。衬垫氧化物还可以是使用例如原子层沉积(ALD)、高密度等离子体化学汽相沉积(HDPCVD)或化学汽相沉积(CVD)形成的沉积的氧化硅层。STI区22还可以包括位于衬垫氧化物上方的介电材料，其中可以通过可流动化学汽相沉积(FCVD)、旋涂等形成介电材料。
参考图2，凹进STI区22，从而使得半导体条24的顶部突出高于STI区22的顶面，以形成突出鳍24'。相应步骤在图16所示的工艺流程中示出为步骤302。可以使用干蚀刻工艺实施蚀刻，其中H2和NF3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。蚀刻气体还可以包括氩气。根据本发明的可选实施例，使用湿蚀刻工艺实施凹进STI区22。例如，蚀刻化学品可以包括稀释的HF。
参考图3，在突出鳍24'的顶面和侧壁上形成伪栅极堆叠件30。相应步骤在图16所示的工艺流程中示出为步骤304。伪栅极堆叠件30可以包括伪栅极电介质32和位于伪栅极电介质32上方的伪栅电极34。例如，可以使用多晶硅形成伪栅电极34，但是还可以使用其他材料。伪栅极堆叠件30还可以包括位于伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、碳氮化硅等形成。伪栅极堆叠件30可以横跨在单个或多个突出鳍24’和/或STI区22上方。伪栅极堆叠件30的纵向方向还可以垂直于突出鳍24’的纵向方向。
接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。同时，还可以在突出鳍24'的侧壁上形成鳍间隔件(未示出)。根据本发明的一些实施例，栅极间隔件38由诸如碳氮氧化硅(SiOCN)、氮化硅等的介电材料形成并且可以具有单层结构或包括多个介电层的多层结构。
然后实施蚀刻步骤(在下文中称为源极/漏极凹进)以蚀刻突出鳍24’的未被伪栅极堆叠件30和栅极间隔件38覆盖的部分，从而产生图4所示的结构。该凹进可以是各向异性的，并且因此鳍24’的直接位于伪栅极堆叠件30和栅极间隔件38下方的部分受到保护并且不被蚀刻。根据一些实施例，凹进的半导体条24的顶面24A可以低于STI区22的顶面22A。因此，在STI区22之间形成凹槽40。凹槽40位于伪栅极堆叠件30的相对两侧上。
接下来，通过在凹槽40中选择性地生长半导体材料而形成外延区(源极/漏极区)，从而产生图5中的结构。相应步骤在图16所示的工艺流程中示出为步骤306。根据一些示例性实施例，外延区42包括硅锗或硅。根据产生的FinFET是p型FinFET还是n型FinFET，可以随着外延的进行原位掺杂p型杂质或n型杂质。例如，当产生的FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)。相反地，当产生的FinFET是n型FinFET时，可以生长硅磷(SiP)或硅碳磷(SiCP)。根据本发明的可选实施例，外延区42由诸如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、它们的组合或它们的多层的III-V族化合物半导体形成。在用外延区42填充凹槽40之后，外延区42的进一步外延生长使得外延区42水平扩展，并且可以形成小平面。
在外延步骤之后，外延区42可以进一步注入有p型杂质或n型杂质以形成源极和漏极区，也使用参考标号42表示源极和漏极区。根据本发明的可选实施例，当外延区42在外延期间原位掺杂有p型杂质或n型杂质时，跳过注入步骤。外延区42包括形成在STI区22中的下部42A和形成在STI区22的顶面22A上方的上部42B。下部42A的侧壁成形为凹槽40(图4)的形状，下部42A可以具有(大致)笔直的边缘，该笔直的边缘还可以是与衬底20的主表面(诸如底面20B)大致垂直的大致垂直边缘。
图6示出形成有层间电介质(ILD)46的结构的立体图。相应步骤在图16所示的工艺流程中示出为步骤308。根据本发明的一些实施例，在形成ILD 46之前，在源极和漏极区42上形成缓冲氧化物层(未示出)和接触蚀刻停止层(CESL，未示出)。缓冲氧化物层可以由氧化硅形成，并且CESL可以由氮化硅、碳氮化硅等形成。例如，可以使用诸如ALD的共形沉积方法形成缓冲氧化物层和CESL。例如，ILD 46可以包括使用FCVD、旋涂、CVD或其他沉积方法形成的介电材料。ILD 46还可以由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物等形成。可以实施化学机械抛光(CMP)以使ILD46、伪栅极堆叠件30和栅极间隔件38的顶面彼此齐平。
图7B示出在相同的衬底20上形成短沟道FinFET和长沟道FinFET的中间结构的截面图。在器件区100中形成短沟道FinFET，并且在器件区200中形成长沟道FinFET。如图所示，短沟道器件的沟道比长沟道器件的沟道更短。例如，短沟道器件的沟道长度Lg1可以小于约32nm，并且长沟道器件的沟道长度Lg2可以大于约72nm。根据一些实施例，比率Lg2/Lg1可以大于约2.5。根据一些实施例，短沟道器件是核心晶体管或静态随机存取存储器(SRAM)中的晶体管，并且长沟道器件是驱动器电路或外围电路中的晶体管。短沟道器件和长沟道器件中的任一个对应于从图7A中包括线A-A的垂直平面获得的截面图。
为了将短沟道器件中的部件与长沟道器件中的部件区分开，使用图7A中对应部件的参考标号加上标号100表示短沟道器件中的部件，并且使用图7A中对应部件的参考标号加上标号200表示长沟道器件中的部件。例如，图7B中的源极/漏极区142和242对应于图7A中的源极/漏极区42，并且图7B中的硅化物区148和248对应于图7A中的源极/漏极硅化物区。可以在共同的工艺中形成短沟道器件和长沟道器件中的对应部件。
在形成图7B所示的结构之后，利用金属栅极和替换栅极电介质替换伪栅极堆叠件，该伪栅极堆叠件包括硬掩模层136和236、伪栅电极134和234以及伪栅极电介质132和232，如图8至图15A所示。在图8至图15A中，示出STI区22的顶面122A和222A，并且半导体鳍124'和224'分别突出高于顶面122A和222A。
为了形成替换栅极，去除如图7B所示的硬掩模层136和236、伪栅电极134和234以及伪栅极电介质132和232，形成如图8所示的开口147和247。相应步骤在图16所示的工艺流程中示出为步骤310。突出鳍124'和224'的顶面和侧壁分别暴露于开口147和247。
接下来，参考图9，形成分别延伸到开口147和247中的栅极电介质154/156和254/256。相应步骤在图16所示的工艺流程中示出为步骤312。根据本发明的一些实施例，栅极电介质包括分别形成在突出鳍124'和224'的暴露表面上的界面层(IL)154和254。IL 154和254可以包括通过突出鳍124'和224'的热氧化、化学氧化工艺或沉积工艺形成的诸如氧化硅层的氧化物层。栅极电介质还可以包括位于对应的IL 154和254上方的高k介电层156和256。高k介电层156和256可以由诸如氧化铪、氧化镧、氧化铝、氧化锆等的高k介电材料形成。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0，并且有时高达21.0或更高。高k介电层156和256位于相应的下面的IL154和254上方并且可以接触相应的下面的IL154和254。高k介电层156和256形成为共形层，并且分别在突出鳍124'和224'的侧壁和栅极间隔件138和238的顶面和侧壁上延伸。根据本发明的一些实施例，使用ALD或CVD形成高k介电层156和256。
进一步参考图9，通过沉积形成含金属导电层162和262。相应步骤在图16所示的工艺流程中示出为步骤314。可以使用诸如ALD或CVD的共形沉积方法实施沉积，从而使得含金属层262(和每个子层)的水平部分的水平厚度T1和垂直部分的垂直厚度T2具有大致彼此相等的厚度。例如，水平厚度T1和垂直厚度T2可以具有小于厚度T1和T2中的任一个的约20％或10％的差异。根据本发明的一些实施例，含金属层262延伸到开口247中，并且包括位于ILD 246上方的一些部分。
在相同的沉积工艺中，形成含金属层262，开口147(图8至图9)还填充有含金属导电层162。由于开口147窄，所以可以完全填充(或者大致完全填充，剩下的小部分未填充)。
每个含金属层162和262包括至少一层，或者可以包括由不同材料形成的多个层(诸如162A/262A、162B/262B和162C/262C)。在共沉积工艺中形成含金属导电层162和262中的相应层。含金属层162和262中的层的特定材料可以是根据相应的FinFET是n型FinFET还是p型FinFET而选择的功函数金属。例如，当FinFET是n型FinFET时，层162A/262A、162B/262B和162C/262C可以分别包括氮化钛(TiN)层、氮化钽(TaN)层和基于Al的层(例如由TiAl、TiAlN、TiAlC、TaAlN或TaAlC形成)。当FinFET是p型FinFET时，层162A/262A、162B/262B和162C/262C可以分别包括TiN层、TaN层和另一TiN层。层162和262还可以包括两层或多于三层。
如图10所示，在沉积含金属层162和262之后，形成保护层264以填充开口247的剩余部分。相应步骤在图16所示的工艺流程中示出为步骤316。根据一些实施例，保护层264由与下面的层256和262的材料不同的材料形成，从而使得在后续蚀刻步骤中，保护层264可用作蚀刻掩模以保护下面的层262和256的部分。例如，保护层264可以由诸如光刻胶的有机材料或以碳、氢和氧为主的材料形成，该材料适用于形成底部抗反射涂层(BARC)。保护层264还可以由能够承受蚀刻的诸如氧化硅、氮化硅、碳化硅、非晶硅(α-Si)等的无机材料形成。保护层264可以具有大致平坦的顶面，如果使用旋涂则由旋涂引起。如果需要，可以实施诸如CMP的平坦化步骤。虚线165和265示意性地示出涂覆之后保护层264的顶面。
图10还示出回蚀刻保护层264，由箭头67表示。相应步骤还在图16所示的工艺流程中示出为步骤316。该蚀刻可以包括干蚀刻或湿蚀刻。此外，蚀刻可以是各向同性的或各向异性的。根据本发明的一些实施例，使用蚀刻剂实施回蚀刻，该蚀刻剂蚀刻层264但几乎不攻击层162C/262C。根据层264由非晶硅形成的一些示例性实施例，可以使用HBr、Cl2和O2、CF4或HF的混合物回蚀刻层264。在回蚀刻期间，完全去除保护层264的位于ILD 146和246上方的部分，而部分保留在开口247中。
接下来，如图11所示，保护层264用作蚀刻掩模以蚀刻含金属层262，从而使得层262的顶面/边缘降低。相应步骤在图16所示的工艺流程中示出为步骤318。可以在蚀刻含金属层262的同时蚀刻或不蚀刻栅极电介质256。在相同的蚀刻工艺中，还蚀刻含金属层162。蚀刻剂还可以选择为攻击(或选择为不攻击)介电层156和256。选择用于蚀刻含金属层162和262的蚀刻剂，从而使得其不攻击栅极间隔件138/238和ILD144和246。此外，当含金属层162和262中的每个包括多个子层时，可以选择蚀刻剂以使子层的蚀刻速率均匀。结果，在蚀刻之后，层156、162A、162B和162C(以及256、262A、262B和262C)的顶面可以是大致共面的。应当理解，这些层的蚀刻速率可能存在差异，并且层156、162A、162B和162C(以及256、262A、262B和262C)的每个顶面可以高于、低于或者共面于其他层的任何组合的顶面。
在回蚀刻含金属层162和262期间，还可以部分消耗保护层264。根据一些实施例，选择在蚀刻含金属层162和262之前测量的保护层264的顶部高度H1(例如，大于约20nm)(图10)，从而使得在蚀刻含金属层162和262之后，仍然保留部分保护层264，以便保持足够的工艺裕度以防止层256、262A、262B和262C被蚀刻穿过。
如图12所示，在完成回蚀刻含金属层162和262之后，去除保护层264的剩余部分。相应步骤在图16所示的工艺流程中示出为步骤320。根据一些实施例，然后用导电(其可以是含金属的)材料填充如图12所示的剩余的开口147和247，以分别形成金属层166和266，如图13所示。相应步骤在图16所示的工艺流程中示出为步骤322。根据一些示例性实施例，填充金属是均匀的，其可以由W、Cu、Co、Al、Ru等或它们的合金形成，只要填充材料具有低电阻率。
使用选择性沉积形成金属层166和266，其中导电材料沉积在导电材料(诸如含金属层162和262)的暴露表面上，而不沉积在栅极间隔件238以及ILD146和246等的暴露表面上。根据一些示例性实施例，使用ALD或CVD实施沉积。前体可以包括金属卤化物(诸如WCl5)或金属有机材料和诸如H2的还原剂。沉积工艺可以是诸如在约275℃至约500℃的范围内的高温下实施的热工艺。还可以在等离子体打开的情况下实施沉积。根据一些实施例，反应式为MX+H2→M+HX，其中M表示金属，MX表示诸如WCl5的金属卤化物。
由于选择性沉积，金属层166和266可以是共形层。此外，金属层266可以包括具有U形的中间部分以及连接至U形部分的两个垂直腿的顶端的水平部分。U形部分的深度D1可以大于约2nm，并且可以在约2nm和约30nm之间的范围内。如果含金属层162的顶面是平坦的，则金属层166可以是大致平坦的，或者可以具有随着含金属层162的顶面轮廓的拓扑结构。选择金属层166和266的厚度，从而使得金属层166和266的电阻率低。例如，金属层166和266的厚度T3可以在约2nm和约12nm之间的范围内。
由于可以从栅极电介质154和254直接生长或不直接生长金属层166和266，所以在区域167和267中可能(或可能不)形成空隙，其中，栅极电介质156和256的顶面暴露于空隙(这些空隙也表示为167和267)。由于栅极电介质156和256薄，金属层166和266的横向生长导致空隙167和267(如果有的话)被密封，并且金属层166和266将分别横向生长以接触栅极间隔件138和238。
如图13所示，金属层166和层154、156和162组合形成替换栅极堆叠件174，以及金属层266和层254、256和262组合形成替换栅极堆叠件274。接下来，剩余的开口填充有介电材料以形成硬掩模172和272，如图14所示。硬掩模172和272可以是由氮化硅、氮氧化硅、碳氧化硅等形成的介电硬掩模。相应步骤在图16所示的工艺流程中示出为步骤324。还平坦化硬掩模172和272，从而使得它们的顶面与ILD 146和246的顶面共面。
在后续步骤中，去除ILD 46的一些部分46A(图6)以形成接触开口。然后分别在外延区142和242的表面上形成源极/漏极硅化物区148和248(图14)。形成工艺包括将金属层沉积到接触开口中，并实施退火以使金属层与外延区142和242的暴露的表面部分反应，从而使得形成硅化物区148和248。然后将诸如钨的导电材料填充到接触开口中以形成接触插塞150和250。
参考图15A，分别在硬掩模172和272上方形成蚀刻停止层78。蚀刻停止层78可以由包括碳化硅、氮化硅、氮氧化硅等的介电材料形成。在蚀刻停止层78上方形成ILD80，并且在ILD80中形成接触插塞182和282。形成工艺可以包括在ILD80中形成接触插塞开口以暴露替换栅极堆叠件174/274和源极/漏极接触插塞150/250，并且用导电材料填充接触插塞开口以形成接触插塞182和282。还去除硬掩模172和272(图14)的一些部分，从而使得栅极接触插塞182和282延伸到由硬掩模172和272的去除部分留下的凹槽中。因此形成短沟道FinFET170和长沟道FinFET 270。
图15B示出根据一些实施例的FinFET 170和270，其中栅极电介质156和256的顶面高于金属层162和262的顶面，或甚至高于金属层166和166的顶面。这是由于在图11所示的步骤中栅极电介质156和256的蚀刻速率较低。结果，金属层166和266不与栅极电介质156和256的顶面重叠。
图15C和图15D示出根据一些示例性实施例的层162A/262A、162B/262B和162C/262C的顶部边缘轮廓。如前面段落所述，由于不同的蚀刻速率，层162A/262A、162B/262B和162C/262C的顶部边缘可以具有不同的形状。例如，如图15C所示，层162B/262B的顶部边缘高于层162A/262A和162C/262C的顶部边缘。在图15D中，层162B/262B的顶部边缘低于层162A/262A和162C/262C的顶部边缘。层162A/262A、162B/262B和162C/262C的顶面可以高于、低于或共面于它们彼此的任意组合，并且金属层166和266还具有随着层162A/262A和162C/262C的顶部边缘轮廓的底面和顶面。
本发明的实施例具有一些优势特征。通过形成用于蚀刻一个或多个含金属层的保护层，然后实施回蚀刻保护层并且选择性沉积金属层，不需要用金属层完全填充开口(247)，然后实施平坦化(CMP)。因此避免了由CMP引起的栅极高度损耗，其中栅极高度损耗是由于在CMP期间削薄ILD引起的。此外，在开口中选择性地沉积金属层(166和266)，均匀的金属材料(166和266)覆盖所有含金属层，并且因此在栅极接触开口的形成中，均匀的金属材料而不是金属层的多种材料的顶部边缘暴露于栅极接触开口。因此，该工艺更可预测并且更加易于控制。
根据本发明的一些实施例，一种方法包括形成伪栅极堆叠件，形成介电层，其中伪栅极堆叠件位于介电层中，去除伪栅极堆叠件以在介电层中形成开口，形成延伸到开口中的金属层，并且回蚀刻金属层。金属层的位于开口中的剩余部分的边缘低于介电层的顶面。在开口中选择性地沉积导电层。导电层位于金属层上方，并且金属层和导电层组合形成替换栅极。还在替换栅极的相对两侧上形成源极区和漏极区。
在上述方法中，其中，回蚀刻所述金属层包括：在所述金属层上方填充保护层，其中，将所述保护层填充到所述第一开口中；使用所述保护层作为蚀刻掩模蚀刻所述金属层；以及去除所述保护层。
在上述方法中，其中，回蚀刻所述金属层包括：在所述金属层上方填充保护层，其中，将所述保护层填充到所述第一开口中；使用所述保护层作为蚀刻掩模蚀刻所述金属层；以及去除所述保护层，其中，填充所述保护层包括施加光刻胶。
在上述方法中，其中，回蚀刻所述金属层包括：在所述金属层上方填充保护层，其中，将所述保护层填充到所述第一开口中；使用所述保护层作为蚀刻掩模蚀刻所述金属层；以及去除所述保护层，其中，在回蚀刻所述金属层之前，所述金属层部分地填充所述第一开口，并且所述方法还包括：在形成所述第一伪栅极堆叠件的同时形成第二伪栅极堆叠件；去除所述第二伪栅极堆叠件以在所述介电层中形成第二开口，其中，当形成所述金属层时，所述金属层还包括完全填充所述第二开口的额外部分；在不使用所述第二开口中的任何保护层作为蚀刻掩模的情况下，凹进所述金属层中的所述额外部分；以及在所述第二开口中选择性地沉积第二导电层。
在上述方法中，其中，形成所述金属层包括沉积功函数层。
在上述方法中，其中，当将所述第一导电层选择性地沉积到所述第一开口中时，没有导电层同时沉积在所述第一开口的外部和所述介电层上方。
在上述方法中，其中，形成所述金属层包括形成多个金属层，并且所述多个金属层由不同的材料形成。
在上述方法中，其中，所述第一导电层包括：第一部分，具有U形截面；以及第二水平部分，连接至U形的所述第一部分的相对顶端。
根据本发明的一些实施例，一种方法包括形成第一伪栅极堆叠件和第二伪栅极堆叠件，在第一伪栅极堆叠件的侧壁上形成第一栅极间隔件，并且在第二伪栅极堆叠件的侧壁上形成第二栅极间隔件，形成层间电介质，其中第一栅极间隔件和第二栅极间隔件以及第一伪栅极堆叠件和第二伪栅极堆叠件位于层间电介质中，并且去除第一伪栅极堆叠件和第二伪栅极堆叠件以分别形成第一开口和第二开口。第一开口比第二开口窄。该方法还包括形成延伸到第一开口和第二开口两者中的栅极介电层，并且沉积含金属层。含金属层包括完全填充第一开口的第一部分和部分地填充第二开口的第二部分。该方法还包括用保护层填充第二开口的剩余部分，并且使用保护层作为蚀刻掩模回蚀刻含金属层的第二部分的部分。同时蚀刻含金属层的第一部分的部分。然后蚀刻保护层。在第一开口和第二开口中选择性地沉积导电材料，其中在介电层上方不形成导电材料。
在上述方法中，其中，当开始所述回蚀刻时，所述保护层填充所述第二开口的下部，其中，未填充所述第二开口的上部。
在上述方法中，其中，在所述第二开口中的导电性材料上而不在介电材料上沉积所述导电材料。
在上述方法中，其中，在不使用所述第一开口中的任何保护层的情况下，回蚀刻所述含金属层的第一部分。
在上述方法中，其中，在蚀刻所述保护层之后，所述含金属层的第二部分具有U形形状。
在上述方法中，其中，沉积到所述第一开口和所述第二开口中的所述导电材料形成为共形层。
根据本发明的一些实施例，一种器件包括栅极间隔件、延伸到栅极间隔件之间的间隔中的栅极电介质以及位于栅极电介质的底部上方的含金属层。含金属层包括位于该间隔的底部处的底部部分和与该底部部分的端部连接的侧壁部分。侧壁部分的顶部边缘低于栅极间隔件的顶部边缘。导电层位于含金属层上方。导电层位于栅极间隔件之间，并且导电层的部分在导电层的截面图中具有U形形状。
在上述器件中，其中，所述导电层还包括连接至所述U形形状的垂直腿的顶端的水平部分，并且所述U形形状的垂直腿通过所述导电层的水平部分与所述栅极间隔件分隔开。
在上述器件中，其中，所述导电层是具有相同的厚度的共形层。
在上述器件中，其中，所述含金属层包括功函数金属，其中，所述含金属层确定相应晶体管的功函数。
在上述器件中，其中，所述含金属层包括由不同材料形成的多个金属层。
在上述器件中，其中，所述导电层是由均匀的材料形成的单层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成晶体管的方法，包括：
形成第一伪栅极堆叠件和第二伪栅极堆叠件；
形成介电层，其中，所述第一伪栅极堆叠件和所述第二伪栅极堆叠件位于所述介电层中；
去除所述第一伪栅极堆叠件和所述第二伪栅极堆叠件以在所述介电层中形成第一开口和第二开口；
形成延伸到所述第一开口中和所述第一开口外以及所述第二开口中和所述第二开口外的第一栅极介电层和位于所述第一栅极介电层上方的金属层，所述金属层完全填充所述第二开口；
当所述第一栅极介电层和所述金属层保留在所述第一开口和所述第二开口外时，在所述金属层上方形成填充所述第一开口并且延伸到所述第一开口外的保护层；
蚀刻所述保护层直到所述保护层的顶面低于所述介电层的顶面，以使得蚀刻后的所述保护层部分地填充所述第一开口；
在蚀刻所述保护层之后，使用所述保护层作为蚀刻掩模回蚀刻所述第一开口中的所述金属层，并且同时蚀刻位于所述第二开口中和所述第一开口外的所述金属层，所述回蚀刻去除所述第一开口外的所述金属层并且使得所述金属层的位于所述第一开口和所述第二开口中的剩余部分的边缘低于所述介电层的顶面，在所述回蚀刻所述金属层之前并且在所述保护层部分填充所述第一开口之后，所述金属层保持覆盖在所述介电层的比所述保护层高的顶面上；以及
在所述第一开口中选择性地沉积第一导电层，其中，所述第一导电层位于所述金属层上方，并且所述金属层和所述第一导电层组合形成替换栅极，其中，在所述回蚀刻后，所述第一栅极介电层的最高顶面低于所述介电层的顶面并且高于所述第一导电层的最高顶面。
2.根据权利要求1所述的方法，其中，回蚀刻所述金属层包括：
去除所述保护层。
3.根据权利要求2所述的方法，其中，填充所述保护层包括施加光刻胶。
4.根据权利要求2所述的方法，其中，在回蚀刻所述金属层之前，所述金属层部分地填充所述第一开口，并且所述方法还包括：
在不使用所述第二开口中的任何保护层作为蚀刻掩模的情况下，凹进所述金属层中的额外部分；以及
在所述第二开口中选择性地沉积第二导电层。
5.根据权利要求1所述的方法，其中，形成所述金属层包括沉积功函数层。
6.根据权利要求1所述的方法，其中，当将所述第一导电层选择性地沉积到所述第一开口中时，没有导电层同时沉积在所述第一开口的外部和所述介电层上方。
7.根据权利要求1所述的方法，其中，形成所述金属层包括形成多个金属层，并且所述多个金属层由不同的材料形成。
8.根据权利要求1所述的方法，其中，所述第一导电层包括：
第一部分，具有U形截面；以及
第二水平部分，连接至U形的所述第一部分的相对顶端。
9.一种形成晶体管的方法，包括：
形成第一伪栅极堆叠件和第二伪栅极堆叠件；
在所述第一伪栅极堆叠件的侧壁上形成第一栅极间隔件以及在所述第二伪栅极堆叠件的侧壁上形成第二栅极间隔件；
形成层间电介质，其中，所述第一栅极间隔件和所述第二栅极间隔件以及所述第一伪栅极堆叠件和所述第二伪栅极堆叠件位于所述层间电介质中；
去除所述第一伪栅极堆叠件和所述第二伪栅极堆叠件以分别形成第一开口和第二开口，其中，所述第一开口比所述第二开口窄；
形成延伸到所述第一开口和所述第二开口两者中的栅极介电层；
沉积含金属层，其中，所述含金属层包括完全填充所述第一开口的第一部分和部分地填充所述第二开口的第二部分，并且所述含金属层还包括延伸到所述第一开口和所述第二开口外的第三部分；
当所述含金属层的所述第三部分保留在所述第一开口和所述第二开口外时，在所述金属层上方形成填充所述第二开口并且延伸到所述第二开口外以位于所述第三部分上的保护层；
蚀刻所述保护层直到所述保护层的顶面低于所述层间电介质的顶面，以使得蚀刻后的保护层部分地填充所述第二开口的剩余部分；
在蚀刻所述保护层之后，使用所述保护层作为蚀刻掩模以回蚀刻所述含金属层的第二部分的部分，并且同时蚀刻位于所述第一开口中和所述第一开口外的所述金属层，其中，同时蚀刻所述含金属层的第一部分的部分以及所述第三部分，在所述回蚀刻所述含金属层之前并且在所述保护层部分地填充所述第二开口的剩余部分之后，所述含金属层的所述第三部分保持覆盖在所述层间电介质的比所述保护层高的顶面上；
去除所述保护层；以及
将导电材料选择性地沉积到所述第一开口和所述第二开口中，其中，没有导电材料形成在所述栅极介电层上方，
其中，在所述回蚀刻中，所述栅极介电层被蚀刻以具有顶端，所述顶端低于所述层间电介质的顶面，
其中，空隙形成在所述顶端的上方并且在所述导电材料的下面。
10.根据权利要求9所述的方法，其中，当开始所述回蚀刻时，所述保护层填充所述第二开口的下部，其中，未填充所述第二开口的上部。
11.根据权利要求9所述的方法，其中，在所述第二开口中的导电性材料上而不在介电材料上沉积所述导电材料。
12.根据权利要求9所述的方法，其中，在不使用所述第一开口中的任何保护层的情况下，回蚀刻所述含金属层的第一部分。
13.根据权利要求9所述的方法，其中，在蚀刻所述保护层之后，所述含金属层的第二部分具有U形形状。
14.根据权利要求9所述的方法，其中，沉积到所述第一开口和所述第二开口中的所述导电材料形成为共形层。
15.一种晶体管器件，包括：
栅极间隔件；
第一栅极电介质和第二栅极电介质，分别延伸在所述栅极间隔件和另外的栅极间隔件之间，其中，所述第一栅极电介质包括第一底部部分和连接到所述第一底部部分的端部的第一侧壁部分；
第一含金属层和第二含金属层，所述第一含金属层位于所述第一栅极电介质的底部上方，所述第二含金属层位于所述第二栅极电介质上方，其中，所述第一含金属层包括第二底部部分以及连接至所述第二底部部分的端部的第二侧壁部分，其中，所述第一侧壁部分和所述第二侧壁部分的顶部边缘低于所述栅极间隔件的顶部边缘，所述第二含金属层具有与所述另外的栅极间隔件接触的平坦顶面；
第一导电层和第二导电层，分别位于所述第一含金属层和所述第二含金属层上方，其中，所述第一导电层与相对的所述栅极间隔件均接触并在所述栅极间隔件之间延伸，所述第二导电层与相对的所述另外的栅极间隔件均接触并在所述另外的栅极间隔件之间延伸，并且所述第一导电层的部分在所述第一导电层的截面图中具有U形形状，
其中，所述第一导电层的形状构造为与所述第一含金属层和所述第一栅极电介质二者的整个上表面的形状共形，所述第二导电层的形状构造为与所述第二含金属层的所述平坦顶面的形状共形，
第一硬掩模和第二硬掩模，分别位于所述第一导电层和所述第二导电层上并与所述栅极间隔件和所述另外的栅极间隔件接触；以及
空隙，形成在第一侧壁部分的顶端的上方并且在所述第一导电层的下面。
16.根据权利要求15所述的晶体管器件，其中，所述第一导电层还包括连接至所述U形形状的垂直腿的顶端的水平部分，并且所述U形形状的垂直腿通过所述导电层的水平部分与所述栅极间隔件分隔开。
17.根据权利要求15所述的晶体管器件，其中，所述第一导电层是具有相同的厚度的共形层。
18.根据权利要求15所述的晶体管器件，其中，所述第一含金属层包括功函数金属，其中，所述第一含金属层确定相应晶体管的功函数。
19.根据权利要求15所述的晶体管器件，其中，所述第一含金属层包括由不同材料形成的多个金属层。
20.根据权利要求15所述的晶体管器件，其中，所述第一导电层是由均匀的材料形成的单层。
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