KR102128514B1 - 금속 게이트의 에치 백 및 선택적 성막 - Google Patents

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Abstract

개시하는 방법은, 더미 게이트 스택을 형성하는 단계; 유전층을 형성하되, 더미 게이트 스택이 유전층 내에 위치하게 유전층을 형성하는 단계; 유전층에 개구를 형성하도록 더미 게이트 스택을 제거하는 단계; 개구 내로 연장하는 금속층을 형성하는 단계; 및 금속층을 에치 백(etch-back)하는 단계를 포함한다. 개구 내의 금속층의 잔존 부분은 유전층의 상면보다 낮은 에지를 갖는다. 개구 내에 전도성층이 선택적으로 성막된다. 그 전도성층은 금속층 위에 있으며, 금속층과 전도성층은 함께 대체 게이트를 형성한다.

Description

금속 게이트의 에치 백 및 선택적 성막{ETCHING BACK AND SELECTIVE DEPOSITION OF METAL GATE}
우선권 및 상호 참조
본 출원은 2016년 12월 15일자로 출원된 "Etching Back and Selective Deposition of Metal Gate"라는 명칭의 미국 특허 가출원 번호 제62/434,889호의 이익을 주장하며, 그 출원은 참조로 본 명세서에서 원용한다.
본 개시는 트랜지스터 등의 디바이스 및 이를 형성하는 방법이 관한 것이다.
금속 산화물 반도체(Metal-Oxide-Semiconductor: MOS) 디바이스는 집적 회로에서의 기본적인 구성 소자이다. 기존의 MOS 디바이스는 통상 이온 주입 또는 열확산 등의 도핑 공정을 이용하여 p형 또는 n형 불순물이 도핑된 폴리실리콘으로 이루어진 게이트 전극을 갖고 있다. 게이트 전극의 일함수(work function)는 실리콘의 밴드 에지(band-edge)로 조절될 수 있다. n형 금속 산화물 반도체(NMOS) 디바이스의 경우, 일함수는 실리콘의 전도 밴드에 근접하도록 조절될 수 있다. p형 금속 산화물 반도체(PMOS) 디바이스의 경우, 일함수는 실리콘의 가전자 밴드(valence band)에 근접하도록 조절될 수 있다. 폴리실리콘 게이트 전극의 일함수를 조절하는 것은 적절한 불순물을 선택함으로써 달성할 수 있다.
폴리실리콘 게이트 전극을 갖는 MOS 디바이스는 폴리 공핍 효과(poly depletion effect)로서도 알려진 캐리어 공핍 효과를 나타낸다. 이러한 폴리 공핍 효과는 인가된 전기장이 공핍층을 형성하는 게이트 유전체에 근접한 게이트 영역으로부터 캐리어를 쓸어버리는 경우에 발생한다. n-도핑 폴리실리콘 층에서, 공핍층은 이온화 비이동성 도너 사이트를 포함하고, p-도핑 폴리실리콘 층에서, 공핍층은 이온화 비이동성 억셉터 사이트를 포함한다. 공핍 효과는 유효 게이트 유전 두께의 증가를 초래하여, 반도체 표면에 역전층이 생성되게 어렵게 한다.
폴리 공핍 문제는 금속 게이트 전극을 형성함으로써 해결될 수 있는데, 그 NMOS 디바이스 및 PMOS 디바이스에서 이용되는 금속 게이트가 또한 밴드 에지 일함수를 가질 수 있다. 따라서, 얻어지는 금속 게이트는 NMOS 디바이스와 PMOS 디바이스의 요구조건을 충족하도록 복수의 층을 포함한다.
금속 게이트의 형성은 통상 금속층을 성막하고, 이어서 화학 기계적 폴리싱(CMP)을 수행하여 그 금속층의 과잉의 부분을 제거하는 것을 수반한다. 그 금속층의 나머지 부분이 금속 게이트를 형성한다. 이어서, 그 금속 게이트는 리세스되어, 게이트 스페이서들 사이에 리세스를 형성하여, 그 리세스가 금속 게이트를 격리시키는 하드 마스크로 충전될 수 있도록 한다. 금속 게이트를 리세스시키는 데에 있어서 부하 효과(loading effect)를 감소시키기 위해, 롱 채널 디바이스의 금속 게이트와 숏 채널 디바이스의 금속 게이트가 별개의 프로세스에서 리세스되며, 이에 따라 복수의 에치 백(etch-back) 프로세스가 수반된다. 이들 프로세스 동안, 금속 게이트가 위치하는 층간 유전체가 과도하게 얇아져, 게이트 손실 문제를 초래할 수 있다.
본 개시의 몇몇 실시예에 따르면, 방법은, 더미 게이트 스택을 형성하는 단계; 유전층을 형성하되, 더미 게이트 스택이 유전층 내에 위치하게 유전층을 형성하는 단계; 유전층에 개구를 형성하도록 더미 게이트 스택을 제거하는 단계; 개구 내로 연장하는 금속층을 형성하는 단계; 및 금속층을 에치 백하는 단계를 포함한다. 개구 내의 금속층의 잔존 부분은 유전층의 상면보다 낮은 에지를 갖는다. 개구 내에 전도성층이 선택적으로 성막된다. 그 전도성층은 금속층 위에 있으며, 금속층과 전도성층은 함께 대체 게이트를 형성한다. 소스 영역과 드레인 영역이 또한 대체 게이트의 대향한 양측부에 형성된다.
본 개시의 몇몇 실시예에 따르면, 방법은, 제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계; 제1 더미 게이트 스택의 측벽에 제1 게이트 스페이서를 형성하고 제2 더미 게이트 스택의 측벽에 제2 게이트 스페이서를 형성하는 단계; 층간 유전체를 형성하되, 제1 및 제2 게이트 스페이서와 제1 및 제2 더미 게이트 스택이 층간 유전체 내에 위치하게 층간 유전체를 형성하는 단계; 및 제1 개구 및 제2 개구를 각각 형성하도록 제1 및 제2 더미 게이트 스택을 제거하는 단계를 포함한다. 제1 개구는 제2 개구보다 좁다. 그 방법은 또한, 제1 개구와 제2 개구 모두의 내로 연장하는 게이트 유전층을 형성하는 단계; 및 금속 함유층을 성막하는 단계를 포함한다. 금속 함유층은, 제1 개구를 완전히 충전하는 제1 부분과, 제2 개구를 부분적으로 충전하는 제2 부분을 포함한다. 그 방법은 또한, 제2 개구의 나머지 부분을 보호층으로 충전하는 단계; 및 보호층을 에칭 마스크로서 이용하여, 금속 함유층의 제2 부분의 일부분을 에치 백하는 단계를 포함한다. 금속 함유층의 제1 부분의 일부분이 동시에 에칭된다. 이이서, 보호층이 에칭된다. 전도성 재료가 제1 개구와 제2 개구 내로 선택적으로 성막되며, 유전층 위에서는 전도성 재료가 형성되지 않는다.
본 개시의 몇몇 실시예에 따르면, 디바이스는, 게이트 스페이서; 게이트 스페이서들 사이의 공간 내로 연장하는 게이트 유전체; 및 게이트 유전체의 저부 위의 금속 함유층을 포함한다. 금속 함유층은 공간의 바닥에 있는 저부, 및 이 저부의 단부들에 연결되는 측벽부들을 포함한다. 측벽부의 상부 에지들은 게이트 스페이서의 상부 에지들보다 낮다. 전도성층이 금속 함유층 위에 있다. 전도성층은 게이트 스페이서들 사이에 위치하고, 전도성층의 일부분은 전도성층의 단면도에서 U자 형상을 갖는다.
본 개시 내용의 양태는 이하의 상세한 설명으로부터 첨부된 도면과 함께 읽을 때에 가장 잘 이해할 수 있다. 업계에서의 표준 관행에 따라, 다양한 피처들은 배율에 맞추어 도시하진 않았다는 점을 유념해야 한다. 사실, 다양한 피처의 치수는 논의의 명료성을 위하여 임의로 증가되거나 또는 감소될 수도 있다.
도 1 내지 도 15a는 몇몇 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에 있어서의 중간 단계들의 단면도 및 사시도를 도시한다.
도 15b, 도 15c 및 도 15d는 대체 게이트에서 금속층과 게이트 유전체의 상단부가 상이한 높이 및 형상을 갖고 있는 몇몇 실시예에 따른 FinFET의 단면도이다.
도 16은 몇몇 실시예에 따른 FinFET을 형성하는 프로세스의 흐름도를 도시한다.
이하의 개시는 본 발명의 다양한 특징을 구현하기 위한 수많은 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위하여 컴포넌트 및 장치의 특정 예를 아래에서 설명한다. 물론, 이들은 단순히 예이며, 한정을 의도하진 않는다. 예를 들어, 이하의 상세한 설명에서 제2 피처 위에 또는 그 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한, 제1 및 제2 피처가 직접 접촉하지 않을 수 있도록, 추가 피처들이 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 도면 부호 및/또는 기호를 반복할 수 있다. 이러한 반복은 단순 명료를 위한 것으로, 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 말하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간과 관련된 용어가 도면에서 도시한 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하는 데에 있어서 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 그러한 공간과 관련된 용어는 도면에 도시된 배향에 더하여 사용 또는 작동 중인 장치의 상이한 배향을 아우르고자 한 것이다. 장치는 달리(90도 회전되거나 다른 배향 배향으로) 배향될 수 있으며, 여기에서 사용된 공간적으로 상대적인 기술어(descriptor)가 이에 따라 유사하게 해석될 수 있다.
트랜지스터 및 이를 형성하는 방법이 다양한 예시적인 실시예에 따라 제공된다. 트랜지스터를 형성하는 중간 단계들이 몇몇 실시예에 따라 예시되어 있다. 몇몇 실시예의 일부 변형예도 논의한다. 다양한 도면 및 예시적인 실시예에 걸쳐, 동일 도면 부호는 동일 요소를 가리키는 데에 이용된다. 도시한 예시적인 실시예에서, 핀 전계 효과 트랜지스터(FinFET)의 형성이 본 개시의 개념을 설명하기 위한 일례로서 이용된다. 평면 트랜지스터가 본 개시의 개념을 채용할 수도 있다.
도 1 내지 도 15a는 본 개시의 몇몇 실시예에 따른 트랜지스터의 형성에 있어서의 중간 단계들의 단면도 및 사시도를 도시한다. 도 1 내지 도 15a에 도시한 단계들은 또한 도 16에 도시한 프로세스 흐름에 개략적으로 반영된다. 형성되는 트랜지스터는 몇몇 예시적인 실시예에 따라 롱 채널 트랜지스터(일례로서 롱 채널 FinFET 등)와 숏 채널 트랜지스터(일례로서 숏 채널 FinFET 등)를 포함한다.
도 1 내지 도 6에 도시한 프로세스 단계들은 롱 채널 FinFET과 숏 채널 FinFET 둘 모두 또는 어느 하나를 형성하는 예시적인 프로세스를 나타낼 수 있다. 따라서, 롱 채널 FinFET과 숏 채널 FinFET 둘 모두 또는 어느 하나의 반도체 핀, 더미 게이트 스택, 소스/드레인 영역 및 소스/드레인 실리사이드 영역의 형성이 도 1 내지 도 6의 프로세스를 채용할 수 있다.
도 1은 초기 구조의 사시도를 도시한다. 초기 구조는 웨이퍼(10)를 포함하며, 이 웨이퍼는 또한 기판(20)을 포함한다. 기판(20)은 실리콘 기판, 실리콘 게르마늄 기판, 또는 기타 반도체 재료로 형성된 기판일 수 있는 반도체 기판일 수 있다. 기판(20)은 p형 또는 n형 불순물로 도핑될 수 있다. STI(Shallow Trench Isolation) 영역 등의 분리 영역(22)이 기판(20)의 상면에서부터 기판(20) 내로 연장하도록 형성될 수 있으며, 그 기판(20)의 상면이 웨이퍼(10)의 주면(10A)이다. 인접하는 STI 영역(22)들 사이의 기판(20)의 부분이 반도체 스트립(24)으로서 지칭된다. 반도체 스트립(24)의 상면과 STI 영역(22)의 상면은 몇몇 예시적인 실시예에 따라 실질적으로 서로 동일 높이로 될 수 있다.
STI 영역(22)은 라이너 산화물(도시 생략)을 포함할 수 있다. 라이너 산화물은 기판(20)의 표면층의 열산화를 통해 형성된 열산화물로 이루어질 수 있다. 라이너 산화물은 또한 예를 들면 원자층 성막(ALD), 고밀도 플라즈마 화학적 기상 성막(HDPCVD) 또는 화학적 성막(CVD)을 이용하여 형성된 성막 실리콘 산화물층일 수 있다. STI 영역(22)은 또한 라이너 산화물 위에 유전 재료를 포함할 수 있고, 그 유전 재료는 FCVD(Flowable Chemical Vapor Deposition), 스핀온 등으로 형성될 수 있다.
도 2를 참조하면, STI 영역(22)은, 반도체 스트립(24)의 상면이 STI 영역(22)의 상면보다 높게 돌출하여 돌출 핀(24')을 형성하도록, 리세스된다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(302)로서 도시되어 있다. 건식 에칭 프로세스를 이용하여 에칭이 수행될 수 있으며, N2 및 NF3이 에칭 가스로서 이용된다. 에칭 프로세스 중에, 플라즈마가 생성될 수도 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예에 따르면, STI 영역(22)의 리세싱은 건식 에치 프로세스를 이용하여 수행된다. 에칭 화학 물질은 예를 들면 묽은 HF를 포함할 수 있다.
도 3을 참조하면, 더미 게이트 스택(20)이 돌출 핀(24')의 상면과 측벽에 형성된다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(304)로서 도시되어 있다. 더미 게이트 스택(30)은 게이트 유전체(32) 및 이 더미 게이트 유전체(32) 상의 더미 게이트 전극(34)을 포함할 수 있다. 더미 게이트 전극(34)은 예를 들면 폴리실리콘을 이용하여 형성될 수 있으며, 다른 재료가 이용될 수도 있다. 더미 게이트 스택(30)은 또한 더미 게이트 전극(34) 위에 하나의(또는 복수의) 하드 마스크층(36)을 포함할 수 있다. 하드 마스크층(36)은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 더미 게이트 스택(30)은 단일 또는 복수의 돌출 핀(24') 및/또는 STI 영역(22)을 가로질 수 있다. 더미 게이트 스택(30)은 또한 돌출 핀(24')의 길이 방향에 직교하는 길이방향을 가질 수 있다.
이어서, 게이트 스페이서(38)가 더미 게이트 스택(30)의 측벽에 형성된다. 그 동안에, 핀 스페이서(도시 생략)가 또한 돌출 핀(24')의 측벽에 형성될 수도 있다. 본 개시의 몇몇 실시예에 따르면, 게이트 스페이서(38)는 실리콘 탄소 산질화물(SiCN), 실리콘 질화물 등의 유전 재료로 형성되며, 단층 구조 또는 복수의 유전층을 포함한 다층 구조를 가질 수 있다.
이어서, 에칭 단계(소수/드레인 리세싱 단계로도 칭함)가 수행되어, 더미 게이트 스택(30)과 게이트 스페이서(38)에 의해 덮이지 않은 돌출 핀(24')의 부분을 에칭하며, 이에 의해 도 4에 도시한 구조가 얻어진다. 그 리세싱은 이방성일 수 있고, 따라서 더미 게이트 스택(30)과 게이트 스택(38) 바로 아래에 놓인 핀(24')의 부분은 보호되며 에칭되지 않는다. 레세스된 반도체 스트립(24)의 상면(24A)은 몇몇 실시예에 따라 STI 영역(22)의 상면(22A)보다 낮을 수 있다. 따라서, STI 영역(22)들 사이에 리세스(40)가 형성된다. 리세스(40)는 더미 게이트 스택(30)의 양측에 위치한다.
이어서, 에피택시 영역(소스/드레인 영역)이 리세스(40) 내에서 반도체 재료를 선택적으로 성장시킴으로써 형성되며, 이에 의해 도 5의 구조가 얻어진다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(306)로서 도시되어 있다. 몇몇 예시적인 실시예에 따르면, 에피택시 영역(42)은 실리콘 게르마늄 또는 실리콘을 포함한다. 얻어지는 FinFET이 p형 FinFET 또는 n형 FinFET이냐에 따라, p형 또는 n형 불순물이 에피택시의 처리와 함께, 인시튜(in-situ)로 도핑될 수 있다. 예를 들면, 얻어지는 FinFET이 p형 FinFET인 경우, 실리콘 게르마늄 붕소(SiGeB)가 성장될 수 있다. 반대로, 얻어지는 FinFET이 n형 FinFET인 경우, 실리콘 인(SiP) 또는 실리콘 탄소 인(SiCP)이 성장될 수 있다. 본 개시의 대안적인 실시예에 따르면, 에피택시 영역(42)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합 또는 이들의 다층 등의 III-V족 화합물 반도체로 형성된다. 리세스(40)가 에피택시 영역(42)으로 충전된 후, 에피택시 영역(42)의 추가적인 에피택시 성장은 그 에피택시 영역(42)이 수평으로 확장되게 하여, 파셋(facet)이 형성될 수 있다.
에피택시 단계 후에, 에피택시 영역(42)은 p형 또는 n형 불순물이 추가적으로 주입되어, 도면 부호 42를 이용하여 나타낸 소스/드레인 영역을 형성할 수 있다. 본 개시의 대안적인 실시예에 따르면, 그 주입 단계는 에피택시 영역(42)이 에피택시 중에 p형 또는 n형 불순물로 인시튜로 도핑된 경우에 스킵된다. 에피택시 영역(42)은 STI 영역(22)에 형성된 하부(42A)와, STI 영역(22)의 상면(22A) 위에 형성된 상부(42B)를 포함한다. 리세스(40)의 형상(도 4 참조)에 의해 형상이 정해지는 측벽을 갖는 하부(42A)는 (실질적으로) 직선 에지를 가질 수 있으며, 그 에지는 기판(20)의 주면(저면(20B) 등)에 실질적으로 직교하는 실질적으로 수직 에지일 수도 있다.
도 6은 층간 유전체(Inter-Layer Dielectric: ILD)(46)이 형성된 구조의 사시도를 도시한다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(308)로서 도시되어 있다. 본 개시의 몇몇 실시예에 따르면, 버퍼 산화물층(도시 생략)과 콘택 에치 스톱 층(Contact Etch Stop Layer: CESL)이 ILD(46)의 형성 전에 소스/드레인 영역(42)에 형성된다. 버퍼 산화물층은 실리콘 산화물로 형성될 수 있고, CESL은 실리콘 질화물, 실리콘 탄질화물 등으로 형성될 수 있다. 버퍼 산화물층과 CESL은 ALD 등의 컨포멀 성막법을 이용하여 형성될 수 있다. ILD(46)는 FCVD, 스핀 온 코팅, CVD 또는 기타 성막법을 이용하여 형성된 유전 재료를 포함할 수 있다. ILD(46)는 포스포 실리케이트 유리(PSG), 보로 실리케이트 유리(BSG), 붕소 도핑 포스포 실리케이트 유리(BPSG), 테트라 에틸 오르소 실리케이트(TEOS) 산화물 등으로 형성될 수 있다. 화학 기계적 폴리싱(CMP)이 수행되어, ILD(46), 더미 게이트 스택(30) 및 게이트 스페이서(38)의 상면들을 서로 평탄화시킬 수 있다.
도 7은 동일 기판(20)에서 숏 채널 FinFET과 롱 채널 FinFET의 형성에 있어서의 중간 구조의 단면도를 도시한다. 숏 채널 FinFET은 디바이스 영역(100)에 형성되고, 롱 채널 FinFET은 디바이스 영역(200)에 형성된다. 숏 채널 디바이스는 도시한 바와 같이 롱 채널 디바이스의 채널보다 짧은 채널을 갖는다. 예를 들면, 숏 채널 디바이스의 채널 길이(Lg1)는 약 32nm보다 작고, 롱 채널 디바이스의 채널 길이(Lg2)는 약 72nm보다 클 수 있다. 비 Lg2/Lg1은 몇몇 실시예에 따라 약 2.5보다 클 수 있다. 몇몇 실시예에 따르면, 숏 채널 디바이스는 SRAM(Static Random Access Memory)에서 코어 트랜지스터 또는 트랜지스터이며, 롱 채널 디바이스는 드라이버 회로 또는 주변 회로의 트랜지스터이다. 숏 채널 디바이스와 롱 채널 디바이스 중 어느 하나가 도 6에서 라인 A-A를 포함하는 수직 평면에서 취한 단면도에 상응할 수 있다.
숏 채널 디바이스의 피처와 롱 채널 디바이스의 피처를 구분하기 위해, 숏 채널 디바이스의 피처들은 도 6의 대응 피처에 숫자 100을 더 한 도면 부호를 이용하여 나타내는 한편, 롱 채널 디바이스의 피처는 도 6의 대응하는 피처에 숫자 200을 더 한 도면 부호를 이용하여 나타낸다. 예를 들면, 도 7의 소스/드레인 영역(142, 242)은 도 6의 소스/드레인 영역(42)에 상응하며, 도 7의 실리사이드 영역(148, 248)은 도 6의 소스/드레인 실리사이드 영역에 상응한다. 숏 채널 디바이스와 롱 채널 디바이스에서의 상응하는 피처들은 공통 프로세스에서 형성될 수 있다.
도 7에 도시한 구조가 형성된 후에, 하드 마스크층(136, 236), 더미 게이트 전극(134, 234) 및 더미 게이트 유전체(132, 232)를 포함하는 더미 게이트 스택은 도 8 내지 도 15a에 도시한 바와 같이 금속 게이트 및 대체 게이트 유전체로 대체된다. 도 8 내지 도 15a에서, STI 영역(22)의 상면(122A, 222A)이 도시되어 있으며, 반도체 핀(124', 224')은 상면(122A, 222A) 각각보다 높게 돌출한다.
대체 게이트를 형성하기 위해, 도 7에 도시한 바와 같은 하드 마스크층(136, 236), 더미 게이트 전극(134, 234), 및 더미 게이트 유전체(132, 232)는 제거되어, 도 8에 도시한 바와 같은 개구(147, 247)를 형성한다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(310)로서 도시되어 있다. 돌출 핀(124', 224')의 상면과 측벽은 개구(147, 247)에 각각 노출된다.
이어서, 도 9를 참조하면, 개구(147, 247) 내로 각각 연장하는 게이트 유전체(154/156, 254/256)가 형성된다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(312)로서 도시되어 있다. 본 개시의 몇몇 실시예에 따르면, 게이트 유전체는 돌출 핀(124', 224')의 노출면에 각각 형성된 계면층(Interfacial Layer: IL)(154, 254)을 포함한다. IL(154, 254)는 돌출 핀(124', 224')의 열산화, 화학적 산화 프로세스 또는 성막 프로세스를 통해 형성된 실리콘 산화물층 등의 산화물층을 포함할 수 있다. 게이트 유전체는 또한 해당 IL(154, 254) 위에 고-k 유전층(156, 256)을 포함할 수 있다. 고-k 유전층(156, 256)은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등의 고-k 유전 재료로 형성될 수 있다. 고-k 유전 재료의 유전 상수(k값)는 3.9보다 높으며, 약 7.0보다 높을 수도 있고, 몇몇 경우에는 21.0 또는 그 이상만큼 높을 수도 있다. 고-k 유전층(156, 256)은 그 아래에 놓인 해당 IL(154, 254) 위에 놓여 그와 접촉할 수 있다. 고-k 유전층(156, 256)은 컨포멀 층으로서 형성되며, 돌출 핀(124', 224')의 상면과, 게이트 스페이서(138, 238)의 상면 및 측벽 상에서 각각 연장한다. 본 개시의 몇몇 실시예에 따르면, 고-k 유전층(156, 256)은 ALD 또는 CVD를 이용하여 형성된다.
도 9를 더 참조하면, 금속 함유 전도성층(162, 262)이 성막을 통해 형성된다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(314)로서 도시되어 있다. 그 성막은 ALD 또는 CVD 등의 컨포멀 성막법을 이용하여 수행되어, 금속 함유층(262)(및 각 서브 레이어(sub-layer))의 수평 부분의 수평 두께(T1)와 수직 부분의 수직 두께(T2)가 서로 실질적으로 동일한 두께를 갖도록 할 수 있다. 예를 들면, 수평 두께(T1)와 수직 두께(T2)는 어느 하나의 두께(T1 또는 T2)의 약 20% 또는 10%보다 작은 차이를 가질 수 있다. 본 개시의 몇몇 실시예에 따르면, 금속 함유층(262)은 개구(247) 내로 연장하며, ILD(246) 위에 일부분을 포함한다.
몇몇 성막 프로세스에서, 금속 함유층(262)이 형성되고 또한 개구(247)(도 9 참조)가 금속 함유 전도성층(162)으로 충전된다. 개구(147)는 좁기 때문에, 그 개구는 완전히 충전될 수 있다(또는 작은 부분을 남긴 채 실질적으로 충전될 수 있다).
각 금속 함유층(162, 262)은 적어도 하나의 층을 포함하거나, 상이한 재료로 형성된 복수의 층(162A/262A, 162B/262B 및 162C/262C 등)을 포함할 수도 있다. 금속 함유 전도성층(162, 262)에서 상응하는 층들은 공통의 성막 프로세스에서 형성된다. 금속 함유층(162, 262)에서의 층들의 특정 재료는 해당 FinFET이 n형 FinFET 또는 p형 FinFET이냐에 따라 선택된 일함수 재료일 수 있다. 예를 들면, FinFET가 n형 FinFET인 경우, 층(162A/262A, 162B/262B, 162C/262C)들은 티타늄 질화물(TiN)층, 탄탈륨 질화물(TaN)층, 및 알루미늄계층(예를 들면, TiAl, TiAlN, TiAlC, TaAlN, 또는 TaAlC로 이루어짐)을 각각 포함할 수 있다. FinFET가 p형 FinFET인 경우, 층(162A/262A, 162B/262B, 162C/262C)들은 TiN 층, TaN 층 및 다른 TiN 층을 각각 포함할 수 있다. 층(162, 262)은 또한 2개의 층 또는 3개보다 많은 층을 포함할 수도 있다.
금속 함유층(162, 262)의 성막 후에, 보호층(264)이 도 10에 도시한 바와 같이 개구(247)의 나머지 부분을 채우도록 형성된다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(316)로서 도시되어 있다. 몇몇 실시예에서, 보호층(264)은 그 아래의 층(256, 262)의 재료와는 상이한 재료로 형성되어, 후속 에칭 단계에서, 보호층(264)이 에칭 마스크로서 이용되어, 그 아래에 놓인 층(262, 256)들의 부분을 보호하도록 될 수 있다. 예를 들면, 보호층(264)은 저부 반사 방지 코팅(Bottom Anti-Reflective coating: BARC)을 형성하는 데에 어느 재료가 적합한 지에 따라 포토 레지스트 또는 탄소, 산소 및 수소 지배 재료 등의 유기 재료로 형성될 수 있다. 보호층(264)은 또한 에칭에 견딜 수 있는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 비정질 실리콘(α-Si) 등의 무기 재료로 형성될 수도 있다. 보호층(264)은 사용되는 경우에 스핀 코팅에 의해 얻어지는 실질적으로 편평한 상면을 가질 수 있다. 필요하다면, CMP 등의 평탄화 단계가 수행될 수도 있다. 파선(165, 265)은 코팅 후의 보호층(264)의 상면을 개략적으로 나타낸다.
도 10은 화살표(67)로 나타낸 보호층(264)의 에치 백을 또한 도시하고 있다. 해당 단계는 또한 도 16에 도시한 프로세스 흐름에서 단계(316)로서 도시되어 있다. 에칭은 건식 에치 및/또는 습식 에치를 포함할 수 있다. 또한, 에치는 등방성 또는 이방성일 수 있다. 본 개시의 몇몇 실시예에 따르면, 에치 백은 층(264)은 에칭하지만, 층(162C/262C)은 거의 부식시키지 않는 에칭제를 이용하여 수행된다. 층(264)이 비정질 실리콘으로 이루어지는 몇몇 예시적인 실시예에 따르면, 층(264)은 HBr, Cl2, 및 O2, CF4, 또는 Hf의 혼합물을 이용하여 에치 백될 수 있다. 에치 백 중에, ILD(146, 246) 위의 보호층(264)의 부분은 완전히 제거되지만, 개구(247) 내에는 일부분이 남아 있게 된다.
이어서, 도 11에 도시한 바와 같이, 보호층(264)은 금속 함유층(262)을 에칭하여 그 층(262)의 상면/에지를 낮추는 데에 있어 에칭 마스크로서 이용된다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(318)로서 도시되어 있다. 게이트 유전체(256)는 금속 함유층(262)이 에칭되는 것과 동시에 에치되거나 에칭되지 않을 수도 있다. 또한, 동일 에칭 프로세스에서 금속 함유층(162)이 에칭된다. 에칭제는 또한 유전층(156, 256)을 부식시키도록 선택될 수 있다(또는 부식시키지 않도록 선택될 수 있다). 금속 함유층(162, 262)을 에칭하는 에칭제는 게이트 스페이서(138, 238) 및 ILD(146, 246)를 부식시키지 않도록 선택된다. 또한, 각 금속 함유층(162, 262)이 복수의 서브 레이어를 포함하는 경우, 에칭제는 서브 레이어들의 에칭 속도를 균일하게 하도록 선택될 수 있다. 그 결과, 에칭 후에, 층(156, 162A, 162B, 162C; 256, 262A, 262B, 262C)들의 상면은 실질적으로 동일 평면으로 될 수 있다. 층들의 에칭 속도에서의 차이가 있을 수 있으며, 층(156, 162A, 162B, 162C; 256, 262A, 262B, 262C)들의 상면은 각각 임의의 조합으로 다른 층들보다 높거나, 그보다 낮거나, 그와 동일 평면일 수 있는 점을 이해할 것이다.
금속 함유층(162, 262)의 에치 백 중에, 보호층(264)도 부분적으로 소모될 수 있다. 몇몇 실시예에 따르면, 금속 함유층(162, 262)의 에칭 전에 측정되는 보호층(264)의 상부 높이(H1)(도 10 참조)는, 금속 함유층(162, 262)이 에칭된 후에도 남겨진 보호층(264)의 일부분이 여전히 존재하여, 층(256, 262A, 262B, 262C)이 에칭되는 것을 방지하기 위한 적절한 프로세스 마진을 유지하도록 선택된다(예를 들면, 약 20nm보다 크도록 선택된다).
금속 함유층(162, 262)의 에치 백이 종료된 후에, 보호층(264)의 잔존 부분이 도 12에 도시한 바와 같이 제거된다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(320)로서 도시되어 있다. 이이서, 도 12에 도시한 바와 같은 잔존 개구(147, 247)가 전도성(금속을 함유할 수 있는) 재료로 충전되어, 몇몇 실시예에 따라 도 13에 도시한 바와 같은 금속층(166, 266)을 각각 형성한다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(322)로서 도시되어 있다. 몇몇 바람직한 실시예에 따르면, 충전 재료는 균질하며, 충전 재료가 낮은 비저항을 갖는다면 W, Cu, Co, Al, Ru 등 또는 그 합금으로 이루어질 수 있다.
금속층(166, 266)은 선택적 성막을 이용하여 형성되며, 이 경우, 전도성 재료가 전도성 재료(금속 함유층(162, 262) 등)의 노출면에는 성막되고 게이트 스페이서(238) 및 ILD(146, 148) 등의 노출면에는 성막되지 않는다. 예시적인 바람직한 실시예에 따르면, 성막은 ALD 또는 CVD를 이용하여 수행된다. 전구체는 금속 할로겐화물(WCl5 등) 또는 금속 유기 재료 및 H2 등의 환원제를 포함할 수 있다. 성막 프로세스는 약 275℃ 내지 약 500℃ 범위 등의 고온에서 수행되는 열 프로세스일 수 있다. 성막은 또한 플라즈마를 켠 상태로 수행될 수도 있다. 몇몇 실시예에 따르면, 반응 공식은 MX + H2 -> M + Hx이며, 여기서 M은 금속을 나타내며, Mx는 WCl5 등의 금속 할로겐화물을 나타낸다.
선택적 성막으로 인해, 금속층(166, 266)은 컨포멀 층일 수 있다. 또한, 금속층(266)은 U자 형상을 갖는 중간 부분과, 이 U자형 부분의 2개의 수직 레그의 상단부에 연결되는 수평 부분들을 포함할 수 있다. U자 형상의 깊이(D1)는 약 2nm보다 클 수 있고, 약 2nm 내지 약 30nm 범위일 수 있다. 금속층(166)은 금속 함유층(162)이 편평하다면 실질적으로 편평할 수 있거나, 금속 함유층(162)의 상면 프로파일을 따르는 토폴로지를 가질 수 있다. 금속층(166, 266)의 두께는 금속층(166, 266)의 비저항이 낮도록 선택된다. 예를 들면, 금속층(166, 266)의 두께(T3)는 약 2nm 내지 약 12nm 범위일 수 있다.
금속층(166, 266)이 게이트 유전체(154, 254)로부터 바로 성장되거나 바로 성장되지 않을 수 있기 때문에, 게이트 유전체(156, 256)의 상면이 공극(그 공극은 도면 부호 167, 267로 나타냄)에 노출된 상태로 공극이 영역(167, 267)에 형성될 수 있다(또는 그렇지 않을 수도 있다). 게이트 유전체(156, 256)가 얇기 때문에, 금속층(166, 266)의 측방향 성장은 (있다면) 밀봉될 공극(167, 267)을 야기하며, 금속층(166, 266)은 게이트 스페이서(138, 238)에 각각 접촉하도록 측방향으로 성장할 것이다.
도 13에 도시한 바와 같이, 금속층(166)과 층(154, 156, 162)은 함께 대체 게이트 스택(174)을 형성하는 한편, 금속층(266)과 층(254, 256, 262)은 함께 대체 게이트 스택(274)을 형성한다. 이어서, 잔존 개구는 유전 재료로 충전되어 도 14에 도시한 바와 같이 하드 마스크(172, 272)를 형성한다. 하드 마스크(172, 272)는 실리콘 질화물, 실리콘 산질화물, 실리콘 산탄화물 등으로 형성된 유전성 하드 마스크일 수 있다. 해당 단계는 도 16에 도시한 프로세스 흐름에서 단계(324)로서 도시되어 있다. 하드 마스크(172, 272)는 또한 그 상면이 ILD(146, 246)의 상면과 동일면으로 되도록 평탄화된다.
후속 단계에서, ILD(46)의 일부분(46A)(도 6 참조)을 제거하여 콘택 개구를 형성한다. 이어서, 소스/드레인 실리사이드 영역(148, 248)(도 14 참조)이 에피택시 영역(142, 242)의 표면 각각에 형성된다. 그 형성 프로세스는 콘택 개구 내에 금속층을 성막하고, 어닐링을 수행하여, 에피택시 영역(142, 242)의 노출된 표면 부분과 금속층을 반응시켜 실리사이드 영역(148, 248)이 형성되도록 한다. 이어서, 텅스텐 등의 전도성 재료가 콘택 개구 내에 충전되어, 콘택 플러그(150, 250)를 형성한다.
도 15a를 참조하면, 에치 스톱 층(78)이 하드 마스크(172, 272) 위에 각각 형성된다. 에치 스톱 층(78)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있는 유전 재료로 이루어진다. ILD(80)가 에치 스톱 층(78) 위에 형성되고 콘택 플러그(182, 282)가 ILD(80)에 형성된다. 그 형성 프로세스는 콘택 플러그 개구를 ILD(80)에 형성하여 대체 게이트 스택(174/274) 및 소스/드레인 영역(150/250)을 노출시키고, 그 콘택 플러그 개구를 전도성 재료로 충전하여 콘택 플러그(182, 282)를 형성하는 것을 포함할 수 있다. 또한, 하드 마스크(172, 272)(도 16 참조)의 일부분을 제거하여, 게이트 콘택 플러그(182, 282)가 하드 마스크(172, 272)의 제거된 부분에 의해 남겨진 리세스 내로 연장되도록 한다. 따라서, 숏 채널 FinFET(170)와 롱 채널 FinFET(270)이 형성된다.
도 15b는 몇몇 실시예에 따른 FinFET(170, 270)을 도시하는 것으로, 게이트 유전체(156, 256)가 금속층(162, 262)의 상면보다 높거나, 금속층(162, 262)의 상면보다 훨씬 높은 상면을 갖는다. 이는 도 11에 도시한 단계에서의 게이트 유전체(156, 256)의 보다 느린 에칭 속도에 기인한다. 그 결과, 금속층(166, 266)은 게이트 유전체(156, 256)의 상면과 겹쳐지지 않는다.
도 15c 및 도 15d는 몇몇 실시예에 따른 층(162A/262A, 162B/262B, 162C/262C)들의 상부 에지 프로파일을 도시한다. 이전 문단에서 논의한 바와 같이, 에칭 속도의 차이로 인해, 층(162A/262A, 162B/262B, 162C/262C)들의 상부 에지는 상이한 형상을 가질 수 있다. 예를 들면, 도 15c에 도시한 바와 같이, 층(162B/262B)의 상부 에지는 층(162A/262A, 162C/262C)들의 상부 에지보다 높다. 도 15d에서, 층(162B/262B)의 상부 에지는 층(162A/262A, 162C/262C)들의 상부 에지보다 낮다. 층(162A/262A, 162B/262B, 162C/262C)들의 상면은 임의의 조합으로 서로에 대해 더 높거나, 더 낮거나, 동일 평면일 수 있으며, 금속층(166, 266) 또한 층(162A/262A, 162C/262C)들의 상부 에지의 프로파일을 따르는 저면 및 상면을 갖는다.
본 개시의 실시예들은 몇몇 유리한 특징들을 개시한다. 하나 이상의 금속 함유층을 에칭하기 위해 보호층을 형성하고, 이어서 에치 백을 수행하고 금속층을 선택적으로 성막함으로써, 개구(274)를 금속층으로 완전히 충전하고 이어서 평탄화(CMP)를 수행할 필요가 없어진다. 따라서, CMP의 의해 야기되는 게이트 높이 손실을 피할 수 있는데, 게이트 높이 손실은 CMP 중에 ILD가 얇아짐으로 인해 야기된다. 또한, 개구 내의 금속층(162, 262)의 선택적 성막에 의해, 금속 함유층 전부가 균질 금속 재료(166, 266)로 덮이며, 이에 따라, 게이트 콘택 개구의 형성 시에, 금속층의 복수 재료의 상부 에지보다는 균질 금속 재료가 게이트 콘택 개구에 노출된다. 따라서, 프로세스는 보다 예측 가능하고 제어하기가 보다 용이해진다.
이상, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 기술하였다. 당업자들은 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하거나 및/또는 동일한 이점을 달성하기 위하여 다른 공정 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 점을 이해할 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 이러한 균등한 구조가 본 개시 내용의 기술적 사상 및 범위로부터 벗어나지 않고, 본 개시 내용의 기술적 사상 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 할 수 있다는 것을 이해하여야 한다.
<부기>
1. 방법으로서:
제1 더미 게이트 스택을 형성하는 단계;
유전층을 형성하되, 상기 제1 더미 게이트 스택이 상기 유전층 내에 위치하게 유전층을 형성하는 단계;
상기 유전층에 제1 개구를 형성하도록 상기 제1 더미 게이트 스택을 제거하는 단계;
상기 개구 내로 연장하는 금속층을 형성하는 단계; 및
상기 금속층을 에치 백(etch-back)하는 단계로서, 상기 제1 개구 내의 상기 금속층의 잔존 부분은 상기 유전층의 상면보다 낮은 에지를 갖는 것인 에치 백 단계;
상기 제1 개구 내에 제1 전도성 층을 선택적으로 성막하는 단계로서, 상기 제1 전도성층은 상기 금속층 위에 있으며, 상기 금속층과 제1 전도성층은 함께 대체 게이트(replacement gate)를 형성하는 것인 성막 단계를 포함하는, 방법
2. 상기 1에 있어서, 상기 금속층을 에치 백하는 단계는,
상기 제1 개구 내로 충전되는 보호층을 상기 금속층 위에 충전하는 단계;
상기 보호층을 에칭 마스크로서 이용하여 상기 금속층을 에칭하는 단계; 및
상기 보호층을 제거하는 단계를 포함하는 것인 방법.
3. 상기 2에 있어서, 상기 보호층을 충전하는 단계는 포토 레지스트를 도포하는 단계를 포함하는 것인 방법.
4. 상기 2에 있어서, 상기 금속층이 에치 백되기 전에, 상기 금속층은 상기 제1 개구를 부분적으로 충전하며, 상기 방법은,
상기 제1 더미 게이트 스택과 동시에 제2 더미 게이트 스택을 형성하는 단계;
상기 유전층에 제2 개구를 형성하도록 상기 제2 더미 게이트 스택을 제거하는 단계로서, 상기 금속층이 형성될 때, 상기 금속층은 상기 제2 개구를 완전히 충전하는 추가적인 부분을 더 포함하는 것인 단계;
상기 제2 개구 내에서 에칭 마스크로서 임의의 보호층을 이용하지 않은 채 상기 금속층의 추가적인 부분을 리세싱(recessing)시키는 단계; 및
상기 제2 개구 내에 제2 전도성층을 선택적으로 성막하는 단계를 더 포함하는 것인 방법.
5. 상기 1항에 있어서, 상기 금속층을 형성하는 단계는 일함수 층을 성막하는 단계를 포함하는 것인 방법.
6. 상기 1에 있어서, 상기 제1 전도성층이 상기 제1 개구 내에 선택적으로 성막될 때에, 이와 동시에 상기 제1 개구의 외부와 상기 유전층의 위에 전도성층이 성막되지는 않는 것인 방법.
7. 상기 1에 있어서, 상기 금속층을 형성하는 단계는 복수의 금속층을 형성하는 단계를 포함하며, 상기 복수의 금속층은 상이한 재료로 이루어지는 것인 방법.
8. 상기 1에 있어서, 상기 제1 전도성층은,
단면도에서 U자 형상을 갖는 제1 부분; 및
상기 U자 형상의 제1 부분의 대향한 상단부들에 연결되는 제2 수평 부분들을 포함하는 것인 방법.
9. 방법으로서:
제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계;
상기 제1 더미 게이트 스택의 측벽에 제1 게이트 스페이서를 형성하고 상기 제2 더미 게이트 스택의 측벽에 제2 게이트 스페이서를 형성하는 단계;
층간 유전체를 형성하되, 상기 제1 및 제2 게이트 스페이서와 상기 제1 및 제2 더미 게이트 스택이 상기 층간 유전체 내에 위치하게 층간 유전체를 형성하는 단계;
제1 개구 및 제2 개구를 각각 형성하도록 상기 제1 및 제2 더미 게이트 스택을 제거하는 단계로서, 상기 제1 개구는 상기 제2 개구보다 좁은 것인 단계;
상기 제1 개구와 제2 개구 모두의 내로 연장하는 게이트 유전층을 형성하는 단계;
금속 함유층을 성막하는 단계로서, 상기 금속 함유층은, 제1 개구를 완전히 충전하는 제1 부분과, 제2 개구를 부분적으로 충전하는 제2 부분을 포함하는 것인 단계;
상기 제2 개구의 나머지 부분을 보호층으로 충전하는 단계;
상기 보호층을 에칭 마스크로서 이용하여, 상기 금속 함유층의 제2 부분의 일부분을 에치 백하는 단계로서, 상기 금속 함유층의 제1 부분의 일부분이 동시에 에칭되는 것인 단계;
상기 보호층을 제거하는 단계; 및
전도성 재료를 제1 개구와 제2 개구 내로 선택적으로 성막하는 단계로서, 상기 게이트 유전층 위에서는 전도성 재료가 형성되지 않는 것인 단계를 포함하는 방법.
10. 상기 9에 있어서, 상기 에치 백이 시작될 때, 상기 보호층은 상기 제2 개구의 상부는 충전되지 않은 채로 상기 제2 개구의 하부만을 채우는 것인 방법.
11. 상기 9에 있어서, 상기 전도성 재료는 상기 제2 개구 내에서 전기 전도성 재료 상에 성막되고 유전 재료 상에서는 성막되지 않는 것인 방법.
12. 상기 9에 있어서, 상기 금속층의 제1 부분은 상기 제1 개구 내에 임의의 보호층을 이용하지 않은 채 에치 백되는 것인 방법.
13. 상기 9에 있어서, 상기 보호층이 에치 백된 후에, 상기 금속 함유층의 제2 부분은 U자 형상을 갖는 것인 방법.
14. 상기 9에 있어서, 상기 전도성 재료는 상기 제1 개구 및 상기 제2 개구 내에 컨포멀 층으로서 성막되는 것인 방법.
15. 디바이스로서:
게이트 스페이서;
상기 게이트 스페이서들 사이에서 연장하는 게이트 유전체;
상기 게이트 유전체의 저부 위의 금속 함유층으로서, 상기 금속 함유층은, 저부, 및 이 저부의 단부들에 연결되는 측벽부들을 포함하며, 상기 측벽부의 상부 에지들은 상기 게이트 스페이서의 상부 에지들보다 낮은 것인 금속 함유층; 및
상기 금속 함유층 위의 전도성층으로서, 상기 전도성층은 상기 게이트 스페이서들 사이에 있고, 상기 전도성층의 일부분은 상기 전도성층의 단면도에서 U자 형상을 갖는 것인 전도성층을 포함하는, 디바이스.
16. 상기 15에 있어서, 상기 전도성층은 상기 U자 형상의 수직 레그들의 상단부에 연결되는 수평 부분을 더 포함하며, 상기 U자 형상의 수직 레그들은 상기 전도성층의 수평 부분들에 의해 상기 게이트 스페이서로부터 이격되는 것인 디바이스.
17. 상기 15에 있어서, 상기 전도성층은 실질적으로 동일한 두께를 갖는 실질적으로 컨포멀 층인 것인 디바이스.
18. 상기 15에 있어서, 상기 금속 함유층은 일함수 금속을 포함하며, 상기 금속 함유층은 해당 트랜지스터의 일함수를 결정하는 것인 디바이스.
19. 상기 15에 있어서, 상기 금속 함유층은 상이한 재료로 이루어진 복수의 금속층을 포함하는 것인 디바이스.
20. 상기 15에 있어서, 상기 전도성층은 균질 재료로 이루어진 단일층인 것인 디바이스.

Claims (10)

  1. 방법으로서:
    제1 더미 게이트 스택을 형성하는 단계;
    유전층을 형성하되, 상기 제1 더미 게이트 스택이 상기 유전층 내에 위치하게 유전층을 형성하는 단계;
    상기 유전층에 제1 개구를 형성하도록 상기 제1 더미 게이트 스택을 제거하는 단계;
    상기 제1 더미 게이트 스택과 동시에 제2 더미 게이트 스택을 형성하는 단계;
    상기 유전층에 제2 개구를 형성하도록 상기 제2 더미 게이트 스택을 제거하는 단계;
    상기 제1 개구 내로 연장하는 금속층을 형성하는 단계로서, 상기 금속층은 또한 상기 제2 개구를 완전히 충전하는 추가적인 부분을 포함하는 것인, 금속층을 형성하는 단계;
    상기 금속층을 에치 백(etch-back)하는 단계로서, 상기 제1 개구 내의 상기 금속층의 잔존 부분은 상기 유전층의 상면보다 낮은 에지를 갖고, 상기 금속층을 에치 백하는 단계는,
    상기 제1 개구를 부분적으로 충전하는 보호층을 상기 금속층 위에 충전하는 단계;
    상기 보호층을 에칭 마스크로서 이용하여 상기 금속층을 에칭하는 단계; 및
    상기 보호층을 제거하는 단계를 포함하는 것인, 금속층을 에치 백하는 단계;
    상기 제2 개구 내의 어떤 보호층도 에칭 마스크로서 이용하지 않고, 상기 금속층의 상기 추가적인 부분을 리세싱하는 단계;
    상기 제1 개구 내에 제1 전도성층을 선택적으로 성막하는 단계로서, 상기 제1 전도성층은 상기 금속층 위에 있으며, 상기 금속층과 제1 전도성층은 함께 대체 게이트(replacement gate)를 형성하는 것인, 성막하는 단계; 및
    상기 제2 개구 내에 제2 전도성층을 선택적으로 성막하는 단계를 포함하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 금속층을 형성하는 단계는 일함수 층을 성막하는 단계를 포함하는 것인 방법.
  4. 제1항에 있어서, 상기 제1 전도성층이 상기 제1 개구 내에 선택적으로 성막될 때에, 이와 동시에 상기 제1 개구의 외부와 상기 유전층의 위에는 어떠한 전도성층도 성막되지는 않는 것인 방법.
  5. 제1항에 있어서, 상기 제1 전도성층은,
    단면도에서 U자 형상을 갖는 제1 부분; 및
    상기 U자 형상의 제1 부분의 대향한 상단부들에 연결되는 제2 수평 부분들을 포함하는 것인 방법.
  6. 방법으로서:
    제1 더미 게이트 스택 및 제2 더미 게이트 스택을 형성하는 단계;
    상기 제1 더미 게이트 스택의 측벽에 제1 게이트 스페이서를 형성하고 상기 제2 더미 게이트 스택의 측벽에 제2 게이트 스페이서를 형성하는 단계;
    층간 유전체를 형성하되, 상기 제1 및 제2 게이트 스페이서와 상기 제1 및 제2 더미 게이트 스택이 상기 층간 유전체 내에 위치하게 층간 유전체를 형성하는 단계;
    제1 개구 및 제2 개구를 각각 형성하도록 상기 제1 및 제2 더미 게이트 스택을 제거하는 단계로서, 상기 제1 개구는 상기 제2 개구보다 좁은 것인, 단계;
    상기 제1 개구와 제2 개구 모두의 내로 연장하는 게이트 유전층을 형성하는 단계;
    금속 함유층을 성막하는 단계로서, 상기 금속 함유층은, 상기 제1 개구를 완전히 충전하는 제1 부분과, 상기 제2 개구를 부분적으로 충전하는 제2 부분을 포함하는 것인, 단계;
    상기 제2 개구의 나머지 부분을 보호층으로 충전하는 단계;
    상기 보호층을 에칭 마스크로서 이용하여, 상기 금속 함유층의 제2 부분의 일부분을 에치 백하는 단계로서, 상기 금속 함유층의 제1 부분의 일부분이 동시에 에칭되는 것인, 단계;
    상기 보호층을 제거하는 단계; 및
    전도성 재료를 상기 제1 개구와 상기 제2 개구 내로 선택적으로 성막하는 단계로서, 상기 게이트 유전층 위에는 상기 전도성 재료가 형성되지 않는 것인, 단계를 포함하는 방법.
  7. 디바이스로서:
    게이트 스페이서들;
    상기 게이트 스페이서들 사이에서 연장하는 게이트 유전체로서, 상기 게이트 유전체는 제1 저부 및 상기 제1 저부의 단부들에 연결되는 제1 측벽부들을 포함하는 고-k 유전층을 포함하는 것인, 게이트 유전체;
    상기 게이트 유전체의 저부 위의 금속 함유층으로서, 상기 금속 함유층은, 제2 저부, 및 상기 제2 저부의 단부들에 연결되는 제2 측벽부들을 포함하며, 상기 제1 측벽부들 및 상기 제2 측벽부들의 상부 에지들은 상기 게이트 스페이서들의 상부 에지들보다 낮은 것인 금속 함유층; 및
    상기 금속 함유층 위의 전도성층으로서, 상기 전도성층은 상기 게이트 스페이서들 사이에 있고, 상기 전도성층은 상기 게이트 스페이서들 사이에서 연장하는 편평한 저면을 포함하고 상기 게이트 스페이서들과 물리적으로 접촉하는 것인, 전도성층을 포함하는 디바이스.
  8. 삭제
  9. 제7항에 있어서, 상기 금속 함유층은 일함수 금속(work-function metal)을 포함하며, 상기 금속 함유층은 해당 트랜지스터의 일함수를 결정하는 것인 디바이스.
  10. 제7항에 있어서, 상기 금속 함유층은 상이한 재료로 이루어진 복수의 금속층을 포함하는 것인 디바이스.
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