TWI710057B - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TWI710057B
TWI710057B TW107139300A TW107139300A TWI710057B TW I710057 B TWI710057 B TW I710057B TW 107139300 A TW107139300 A TW 107139300A TW 107139300 A TW107139300 A TW 107139300A TW I710057 B TWI710057 B TW I710057B
Authority
TW
Taiwan
Prior art keywords
layer
spacer
fin structure
gate
dielectric
Prior art date
Application number
TW107139300A
Other languages
English (en)
Other versions
TW201933536A (zh
Inventor
林文凱
世海 楊
賴柏宇
李凱璿
李俊德
包天一
林瑋耿
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201933536A publication Critical patent/TW201933536A/zh
Application granted granted Critical
Publication of TWI710057B publication Critical patent/TWI710057B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本揭露的一些實施例係關於具有降低的電容的閘極間隔物的鰭式場效電晶體裝置及其形成方法。具體而言，根據本揭露的鰭式場效電晶體包括藉由兩道或更多道沉積製程所形成的閘極間隔物。藉由在不同處理時刻下沉積第一及第二材料以降低閘極結構與在源極/汲極區之磊晶成長後所導入的接觸件之間的寄生電容。

Description

半導體結構及其製造方法
本發明實施例係關於半導體積體電路，特別是關於低介電常數閘極間隔物的形成方法。
半導體積體電路(integrated circuit,IC)工業已經歷快速成長。積體電路材料及設計之技術的進步造就積體電路世代的產生，每一世代的電路比前一世代更小且更複雜。然而，此些進步增加了製程上以及積體電路製造的複雜度，為了實現這些進步，需要積體電路製程與製造相似的發展。當例如鰭式場效電晶體(fin like field-effect transistor,FinFET)的半導體裝置尺寸為縮至各種技術節點，須採用各種策略以提高裝置性能，例如使用磊晶(epitaxy)通道以提升載子遷移率(carrier mobility)。
本揭露實施例提供一種半導體結構的形成方法，包括在鰭片結構及虛置閘極堆疊之上形成第一介電層，前述虛置閘極堆疊位於鰭片結構之上；在第一介電層之上共形地沉積犧牲(sacrificial)層；進行蝕刻製程以露出部分鰭片結構，同時犧牲層及第一介電層保持覆蓋虛置閘極堆疊的側壁；自鰭片結 構的露出部分成長複數源極/汲極區；去除犧牲層以露出第一介電層；以及於第一介電層上沉積第二介電層。
本揭露實施例另提供一種半導體結構，包括具有複數源極/汲極區的鰭片結構，位於基板上；金屬閘極結構，位於鰭片結構上的些源極/汲極區之間，其中金屬閘極結構包括共形高介電常數介電層，位於鰭片結構之上；以及閘極電極，位於共形高介電常數介電層之上；第一閘極間隔物，沿著金屬閘極結構的側壁；以及第二閘極間隔物，沿著第一閘極間隔物且位於鰭片結構的源極/汲極區之上，其中第一閘極間隔物設置於金屬閘極結構及第二閘極間隔物之間。
本揭露實施例另提供一種半導體結構的形成方法，包括在鰭片結構之上形成虛置閘極堆疊；在鰭片結構及虛置閘極堆疊之上形成第一間隔層；在第一間隔層之上沉積犧牲層；凹蝕虛置閘極堆疊兩側的鰭片結構；自經凹蝕的鰭片結構成長複數源極/汲極區；去除犧牲層以露出第一間隔層；在第一間隔層、源極/汲極區域、及虛置閘極堆疊之上沉積第二間隔層；在第二間隔層之上沉積接觸窗蝕刻終止層；去除虛置閘極堆疊以在第一間隔層的剩餘部分之間形成凹槽；以及於凹槽中形成金屬閘極堆疊。
102:N型鰭式場效電晶體結構
104:P型鰭式場效電晶體結構
106:半導體基板
106a:P型摻雜區
106b:N型摻雜區
107:絕緣材料
108:隔離區
110a、110b、110c、110d、110b’、110d’:鰭片
110r:凹蝕量
110s:側壁
112:鰭片遮罩
116:遮罩
118:凹槽
120a、120b:虛置閘極堆疊
122:界面介電質
124:虛置閘極
125:蝕刻終止層
126:硬遮罩
128:第一間隔層
128r:間隔部分
130:犧牲層
132:硬遮罩
134a、134b、134c、134d:磊晶結構
136:犧牲層
138:硬遮罩
140:凹槽
142:高度
144:第二間隔層
146:接觸窗蝕刻終止層
148:層間介電層
150a、150b:閘極堆疊
154a、154b:閘極電極
156a-156h:源極/汲極區
158a、158b:閘極介電質
160:溝槽
162a、162b:高介電常數介電層
164a、164b:功函數調整層
166:金屬閘極電極層
A-A、B-B、C-C:剖面
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。專利或申請文件至少包 含一張彩色圖紙。此專利或專利申請出版物的彩色圖樣副本將由辦公室根據要求提供並支付必要費用。
第1圖係根據一些實施例繪示出簡化鰭式場效電晶體裝置之一範例的三維視圖。
第2A-2C、3A-3C、4A-4C、5A-5C、6A-6C、7A-7C、8A-8C、9A-9C、10A-10C、11A-11C、12A-12C、13A-13C、14A-14C、15A-15C、16A-16C、17A-17C、18A-18C、19A-19C、20A-20C、21A-21C、22A-22C、23A-23C、24A-24C、25A-25C、26A-26C、27A-27C、及28A-28C圖係根據一些實施例繪示出在鰭式場效電晶體裝置中形成具有閘極間隔物的閘極結構的示例製程中的中間階段期間中之各相應中間結構的剖面圖。
以下的揭示內容提供許多不同的實施例或範例，以展示本發明的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本發明敘述。當然，這些特定範例並非用於限定本發明。例如，若是本說明書以下的發明內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。此外，本發明說明中的各式範例可能使用重複的元件符號及/或字母。這些重複的符號或字母的目的在於簡化與清晰，並非用以限定各式實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖示中一元件或特徵部件與 另一(些)元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖示所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相關描述亦將依轉向後的方位來解釋。
本揭露的一些實施例係關於具有降低的電容的閘極間隔物的鰭式場效電晶體裝置及形成此鰭式場效電晶體的方法。具體而言，根據本揭露的鰭式場效電晶體(fin like field-effect transistor,FinFET)包括藉由兩道或更多道沉積製程所形成的閘極間隔物。藉由在不同處理時刻下沉積第一及第二材料以降低閘極結構與在源極/汲極區之磊晶成長後所導入的接觸件之間的寄生電容。
第1圖以三維視圖示意性繪示出了裝置100。第1圖中未說明或描述的其他觀點可於以下圖示及描述中得到。裝置100可為積體電路(integrated circuit,IC)的一部分，例如微處理器(microprocessor)、記憶元件(memory cell)，例如靜態隨機存取記憶體(static random-access memory,SRAM)、及/或其他積體電路。裝置100可以例如一或多個(例如，四個)電晶體的方式電性連接或耦合(couple)。
裝置100可包括N型鰭式場效電晶體結構102及P型鰭式場效電晶體結構104。N型鰭式場效電晶體結構102包括位於P型摻雜區(P-doped region)106a上的的鰭片(fin)110a及110c。此N型鰭式場效電晶體結構102包括隔離區108，且鰭片110a及 110c各自從相鄰的隔離區108之間突出於其上。閘極堆疊150a為沿著鰭片110a及110c的側壁及位於鰭片110a及110c的頂表面之上。閘極堆疊150a包括閘極介電質158a及位於閘極介電質158a之上的閘極電極154a。源極/汲極區156a-b及156e-f設置在鰭片110a及110c的相應區域中。源極/汲極區156a及156b設置在閘極介電質158a及閘極電極154a兩側的鰭片110a區域中。源極/汲極區156e及156f設置在閘極介電質158a及閘極電極154a兩側的鰭片110c區域中。
在一些範例中，兩個電晶體可在N型鰭式場效電晶體結構102中藉由(1)源極/汲極區156a及156b與閘極堆疊150a；及(2)源極/汲極區156e及156f與閘極堆疊150a實現。舉例來說，在各電晶體之間可共享一些源極/汲極區。在一些範例中，各式源極/汲極區中的各個源極/汲極區可被連接或耦合在一起，以使N型鰭式場效電晶體結構102作為一個功能(functional)電晶體實施。舉例來說，如果相鄰(例如，而非相對)源極/汲極區156a、156e及156b、156f分別電性連接，例如藉由磊晶(epitaxial)成長合併(coalesce)此些區域(例如，合併源極/汲極區156a及156e、合併源極/汲極區156b及156f)，可實現一個功能電晶體。其他範例中的其他配置可實現其他數量的功能電晶體。
P型鰭式場效電晶體結構104包括位於N型摻雜區(N-doped region)106b上的的鰭片(fin)110b及110d。此P型鰭式場效電晶體結構104包括隔離區108，且鰭片110b及110d各自從相鄰的隔離區108之間突出於其上。閘極堆疊150b為沿著鰭片110b及110d的側壁及位於鰭片110b及110d的頂表面之上。閘極 堆疊150b包括閘極介電質158b及位於閘極介電質158b之上的閘極電極154b。源極/汲極區156c-d及156g-h設置在鰭片110b及110d的相應區域中。源極/汲極區156c及156d設置在閘極介電質158b及閘極電極154b兩側的鰭片110b區域中。源極/汲極區156g及156h設置在閘極介電質158b及閘極電極154b兩側的鰭片110d區域中。
在一些範例中，兩個電晶體可在P型鰭式場效電晶體結構104中藉由(1)源極/汲極區156c及156d與閘極堆疊150b；及(2)源極/汲極區156g及156h與閘極堆疊150b實現。舉例來說，在各電晶體之間可共享一些源極/汲極區。在一些範例中，各式源極/汲極區中的各個源極/汲極區可被連接或耦合在一起，以使P型鰭式場效電晶體結構104作為一個功能電晶體實施。舉例來說，如果相鄰(例如，而非相對)源極/汲極區156c、156g及156d、156h分別電性連接，例如藉由磊晶成長合併此些區域(例如，合併源極/汲極區156c及156g、合併源極/汲極區156d及156h)，可實現一個功能電晶體。其他範例中的其他配置可實現其他數量的功能電晶體。
第1圖更繪示出用於後續圖示中的參考剖面。剖面B-B為沿著相對源極/汲極區156a-d之間的鰭片110a、110b中的通道的垂直平面。剖面A-A為垂直於剖面B-B且橫跨鰭片110c中的源極/汲極區156e的垂直平面。剖面C-C為垂直於剖面B-B且橫跨鰭片110b中的源極/汲極區156d及橫跨鰭片110d中的源極/汲極區156h。為求清晰，後續圖示將參考此些參考剖面。
第2A-C至28A-C圖係根據一些實施例繪示出在例 如一或多個鰭式場效電晶體裝置中形成具有閘極間隔物的閘極結構的示例製程中的中間階段期間中之各相應中間結構的剖面圖。在第2A-C至第28A-C圖中，以”A”符號結尾的圖示係沿著相似於第1圖中的剖面A-A的剖面所繪示出的剖面圖；以”B”符號結尾的圖示係沿著相似於第1圖中的剖面B-B的剖面所繪示出的剖面圖；且以”C”符號結尾的圖示係沿著相似於第1圖中的剖面C-C的剖面所繪示出的剖面圖。在一些圖示中，其中所示的一些部件(component)或特徵的附圖標記可被省略以避免模糊其他部件或特徵；此係為了便於描繪此些圖示。
第2A、2B、及2C圖繪示出在其上具有用於形成鰭片的鰭片遮罩(mask)112的半導體基板106。此半導體基板106可為或包括主體(bulk)半導體基板、絕緣層上半導體(semiconductor-on-insulator,SOI)基板、或相似基板，其可為摻雜(例如，使用p-型或n-型摻質或未摻雜的。一般而言，絕緣層上半導體基板包括形成於絕緣層上的半導體材料的膜層。舉例來說，此絕緣層可為，埋藏氧化物(buried oxide,BOX)層、氧化矽(silicon oxide)層、或相似層。提供絕緣層於基板上，通常是矽(silicon)或玻璃(glass)基板。亦可使用其他基板，例如多層(multi-layered)或梯度(gradient)基板。在一些實施例中，半導體基板之半導體材料可包括矽(silicon,Si)；鍺(germanium,Ge)；包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)或銻化銦(indium antimonide)的化合物(compound)半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、 GaInP、或GaInAsP的合金半導體；或上述之組合。
半導體基板106包括分別用於形成N型鰭式場效電晶體及P型場效電晶體的P型摻雜區(P-doped region)106a及N型摻雜區(N-doped region)106b。P型摻雜區106a及N型摻雜區106b其中一者或雙方可為藉由佈植(implantation)至半導體基板106中所形成的摻雜井(well)。舉例來說，半導體基板106可為P型摻雜基板，其中一部分的P型摻雜基板形成P型摻雜區106a，且N型摻雜區106b可為藉由佈植N型摻質至P型摻雜基板中所形成的N型摻雜井。
鰭片遮罩112可為用以形成鰭片110a-110d的硬遮罩(hard mask)。舉例來說，沉積一或多個遮罩層於P型摻雜區106a及N型摻雜區106b中的半導體基板106之上，且接著將上述遮罩層圖案化(pattern)為鰭片遮罩112。在一些範例中，上述一或多個遮罩層可包括或為氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、碳化矽(silicon carbide)、碳氮化矽(silicon carbon nitride)、相似材料、或上述之組合，且可藉由化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)、或其他沉積技術沉積。可使用光微影技術(photolithography)圖案化上述一或多個遮罩層。舉例來說，例如藉由使用旋轉塗佈(spin-on coating)可於一或多個遮罩層上形成光阻，且藉由使用適當光遮罩將光阻曝露至光中以圖案化光阻。可接著去除光阻的曝露或未曝露部分，其取決於使用的是正光阻或是負光阻。光阻的圖案可接著被轉移至一或多個遮 罩層，例如藉由使用形成鰭片遮罩的合適蝕刻製程。蝕刻製程可包括反應離子蝕刻(reactive ion etch,RIE)、中性束蝕刻(neutral beam etch,NBE)、相似製程、或上述之組合。此蝕刻可為非等向性(anisotropic)的。接著，在例如灰化(ashing)或濕式剝除(wet strip)製程中去除光阻。
第3A、3B、及3C圖繪示出蝕刻位於P型摻雜區106a及N型摻雜區106b中的半導體基板106已形成鰭片110a、110c、110b’、110d’，以使鰭片110a、110c、110b’、110d’自P型摻雜區106a及N型摻雜區106b中突出。此蝕刻製程可包括反應離子蝕刻、中性束蝕刻、相似製程、或上述之組合。此蝕刻可為非等向性的。
如第4A、4B、及4C圖所示，在形成鰭片110a、110c、110b’、110d’之後，可於鰭片110a、110c、110b’、110d’之間的溝槽中沉積絕緣材料107。絕緣材料107可為氧化物(例如氧化矽)、氮化物(nitride)、相似材料、或上述之組合，且可藉由高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)、流動式化學氣相沉積(flowable CVD,FCVD)(例如，於遠端控制(remote)電漿系統中沉積以化學氣相沉積為主的材料且後硬化(post curing)此材料使其轉變為例如氧化物的其他材料)、其他相似製程、或上述之組合以形成此絕緣材料。可使用任意容許製程形成其他絕緣材料。在所繪示的實施例中，絕緣材料107包括藉由流動式化學氣相沉積製程形成的氧化矽。例如化學機械拋光(chemical mechanical polish,CMP)的平坦化製程可去除任何過量的絕緣材料及任何殘餘的鰭片遮罩以將 絕緣材料的頂表面形成為與鰭片110a、110c、110b’、110d’的頂表面共平面。
如第5A、5B、及5C圖所示，可在平坦化絕緣材料107之後回蝕刻鰭片110b’、110d’。舉例來說，遮罩116可用以覆蓋(cover)P型摻雜區106a以使位於N型摻雜區106b中的鰭片110b’、110d’可被蝕刻以在絕緣材料107中形成凹槽(recess)118。
在第6A、6B、及6C圖中，藉由磊晶成長形成置換鰭片(replacement fins)110b、110d於位於N型摻雜區106b中的凹槽118中。在一些實施例中，鰭片110b、110d可包括矽、矽鍺(SixGe1-x，其中X可約在0至100)、碳化矽、純的或大體上純的鍺、三五族化合物半導體、二六族化合物半導體、或相似材料。舉例來說，用於形成三五族化合物半導體的材料包括InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP、及相似材料。在一實施例中，置換鰭片110b、110d包括矽鍺以提供P型鰭式場效電晶體改善的遷移率。
在第7A、7B、及7C圖中，凹蝕(recess)絕緣材料107以形成隔離區108。凹蝕絕緣材料107以使鰭片110a、110c、110b、110d自相鄰隔離區108之間突出，其從而可描繪至少一部份的鰭片110a、110c、110b、110d作為P型摻雜區106a及N型摻雜區106b中的主動區。可使用適用蝕刻製程凹蝕絕緣材料107，例如對上述絕緣材料的材料具有選擇性的蝕刻製程。舉例來說，可採用使用CERTAS®蝕刻、應用材料公司(Applied Materials)的SICONI工具或稀釋氫氟酸(dilute hydrofluoric,dHF)的化學 氧化物去除(chemical oxide removal)。此外，隔離區108的頂表面可具有如圖所繪示的平坦(flat)表面、凸(convex)面、凹(concave)面(例如碟狀(dishing))、或上述之組合，其可由蝕刻製程所導致。
如第8A、8B、及8C圖所示，在形成隔離區108之後，接著形成虛置(dummy)閘極堆疊120a、120b於鰭片110a、110c、110b、110d之上。各虛置閘極堆疊120a、120b包括界面介電質(interfacial dielectric)122、虛置閘極124、蝕刻終止層(etch stop layer)125、及硬遮罩126。可藉由依序沉積各個層且圖案化此些層以形成界面介電質122、虛置閘極124、蝕刻終止層125、及硬遮罩126。舉例來說，用於界面介電質122的膜層可包括或為氧化矽、氮化矽、相似材料或上述之多層，且可為例如藉由電漿增強化學氣相沉積(plasma-enhanced CVD,PECVD)、原子層沉積、或其他沉積技術以熱成長或沉積。用於虛置閘極124的膜層可包括或為藉由化學氣相沉積、物理氣相沉積、或其他沉積技術沉積的矽(例如，多晶矽)或其他材料。用於硬遮罩126的膜層可包括或為藉由化學氣相沉積、物理氣相沉積、原子層沉積或其他沉積技術沉積的氮化矽、氮氧化矽、碳氮化矽、相似材料、或上述之組合。可接著圖案化用於硬遮罩126、蝕刻終止層125、虛置閘極124、及界面介電質122的膜層，舉例來說，使用光微影技術及一或多道蝕刻製程形成虛置閘極堆疊120a、120b。
在第9A、9B、及9C圖中，共形地(conformally)形成第一間隔(spacer)層128於基板106之上。第一間隔層128覆蓋 (cover)虛置閘極堆疊120a、120b的頂表面及側壁、隔離區108的頂表面、以及鰭片110a、110c、110b、110d的側壁及頂表面。在一些實施例中，第一間隔層128由氮化矽(silicon nitride,SiN)、碳氧化矽(silicon oxycarbide,SiOC)、氮碳氧化矽(silicon oxycarbonnitride,SiOCN)、或其他適用介電材料組成。在一些實施例中，第一間隔層128包括一或多個具有介電常數(dielectric constant,k)小於3.9的低介電常數(low-k)介電材料。在一範例中，第一間隔層128可具有範圍在約3.9至約3.0之介電常數。可藉由電漿增強化學氣相沉積、低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、原子層沉積、或其他適用製程形成第一間隔層128。
在一些實施例中，第一間隔層128的厚度範圍在約10埃(angstrom)至約30埃。在一些實施例中，第一間隔層128的厚度範圍約為閘極間隔物之期望厚度的40%至60%。
如第10A、10B、及10C圖所示，在形成第一間隔層128之後，形成犧牲(sacrificial)層130於第一間隔層128之上。配置犧牲層130以在後續製程期間保護第一間隔層128以防遭受傷害，例如在形成磊晶源極/汲極區的磊晶製程期間。犧牲層130可為可承受磊晶沉積製程之製程條件並且可被選擇性地從第一間隔層128蝕刻掉的介電材料。舉例來說，犧牲層130可包括氮化矽、氮碳化矽、氧化矽、氮氧化矽、或相似材料其中一者。在一實施例中，犧牲層130包括氮化矽。犧牲層130可藉由電漿增強化學氣相沉積、低壓化學氣相沉積、原子層沉積、或其他適用製程形成。犧牲層130可具有範圍在約40埃至約60 埃的厚度。
在11A、11B、及11C圖中，形成硬遮罩132於P型摻雜區106a之上以覆蓋N型鰭式場效電晶體結構102，同時露出N型摻雜區106b中的P型鰭式場效電晶體結構104。硬遮罩132可透過光微影製程形成。在一實施例中，硬遮罩132可為氮化矽或相似材料。
在12A、12B、及12C圖中，進行蝕刻製程以露出P型鰭式場效電晶體結構104中的鰭片110b、110d以從其形成源極/汲極區。此蝕刻製程為非等向性蝕刻製程，其中犧牲層130及第一間隔層128沿著Z方向被蝕刻，與此同時X方向及Y方向大體上保持不變(如第1圖之座標系統(coordinate system)所示)。可藉由反應離子蝕刻、中性束蝕刻、或其他合適蝕刻製程進行上述非等向性蝕刻製程。
如第12B圖所示，第一間隔層128及犧牲層130自高達硬遮罩126之中段(middle section)處保留在虛置閘極堆疊120b的側壁上。在一實施例中，凹蝕鰭片110b、110d至凹蝕量(amount)110r。此凹蝕量110r的範圍可在約0奈米至約10奈米。位於隔離區108上方的殘餘鰭片110b、110d被用以作為後續磊晶製程的核心(core)。
犧牲層130在用以露出鰭片100b、100d的蝕刻製程期間保護第一間隔層128以防止厚度損失。虛置閘極124之側壁具有第一間隔層128殘留於其上，則虛置閘極124在蝕刻製程期間可能不會遭受任何側壁損失或傷害。透過對虛置閘極120B之側壁處的第一間隔層128進行保護，可進行蝕刻製程以自鰭 片110b、110d的側壁110s的底部完全去除第一間隔層128，因此，防止了在後續的磊晶製程期間由殘餘的第一間隔層128所引發的不良(poor)磊晶成長，並且防止了由鰭片110b、110d的側壁110s上的殘餘第一間隔層128引起的任何角落損傷。在蝕刻製程之前，犧牲層130位於硬遮罩126之上，因此在蝕刻製程的至少一部分持續期間，硬遮罩層126不暴露於蝕刻製程，因此，允許硬遮罩126保持覆蓋虛置閘極124。在虛置閘極被覆蓋且沒有非預期的露出時，可防止在後續磊晶製程期間發生任何自虛置閘極124的非預期磊晶成長，此非預期磊晶成長亦稱為蕈狀缺陷(mushroom defect)。此外，犧牲層130亦可在後續蝕刻製程期間防止隔離區108的一些損失。
在第13A、13B、及13C圖中，進行磊晶製程以自鰭片110b、110d成長磊晶結構134b、134d。形成磊晶結構134b、134d以作為P型鰭式場效電晶體裝置之源極/汲極區。磊晶結構134b、134d可包括單一元素半導體材料，例如鍺(germanium,Ge)或矽(silicon,Si)；或化合物半導體材料，例如砷化鎵(gallium arsenide(GaAs)、砷化鋁鎵(aluminum gallium arsenide,AlGaAs)；或半導體合金，例如矽鍺(silicon germanium,SiGe)、磷砷化鎵(gallium arsenide phosphide,GaAsP)。在一實施例中，磊晶結構134b、134d包括作為用於P型鰭式場效電晶體裝置之源極/汲極區的磊晶成長之矽鍺。
藉由合適磊晶製程形成磊晶結構134b、134d，舉例來說，選擇性磊晶成長(selective epitaxial growth,SEG)製程、化學氣相沉積(chemical vapor deposition,CVD)製程(例，氣相 磊晶(vapor-phase epitaxy,VPE)、低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、及/或超真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、或上述之組合。磊晶結構134b、134d的形成製程可使用氣態及/或液態前驅物(precursor)，其可與鰭片110b、110d之下的組成(composition)交互作用。
在磊晶製程期間，磊晶結構134b、134d可為原位(in-situ)摻雜或未原位摻雜的。舉例來說，磊晶成長SiGe磊晶結構可使用硼(boron)摻雜。可藉由離子佈植製程、電漿浸沒離子佈植(plasma immersion ion implantation,PIII)製程、氣體及/或固體源擴散製程、其他合適製程或上述之組合以實現此摻雜。可更進一步將磊晶結構134b、134d曝露至退火(annealing)製程，例如快速熱退火(rapid thermal annealing,RTA)及/或雷射退火製程。上述退火製程可用以活化(activate)摻質。如果磊晶結構134b、134d並未原位摻雜，則進行第二佈植製程(例如，接面(junction)佈植製程)以摻雜磊晶結構134b、134d。
對磊晶結構134b、134d施加應變(strain)及應力(stress)以提升鰭式場效電晶體裝置的載子遷移率且提升鰭式場效電晶體裝置結構性能。P型鰭式場效電晶體結構104的性能可與磊晶結構134b、134d的體積有關。舉例來說，如果磊晶結構134b、134d的體積增加，則P型鰭式場效電晶體結構104的操作速度(operation speed)亦增加。在第13C圖中，各個磊晶結構134b、134d的剖面形狀大體上為菱形(rhombus shape)，因此矽 鍺沿其晶面(crystal plane)更有效率的形成。然而，磊晶結構134b、134d的形狀並非限定於此。
在第14A、14B、及14C圖中，藉由蝕刻製程去除硬遮罩132及犧牲層130。在一實施例中，可藉由濕蝕刻製程去除硬遮罩132及犧牲層130。舉例來說，使用包含H3PO4的濕蝕刻劑(etchant)以去除硬遮罩132及犧牲層130。亦可使用例如HF或相似蝕刻劑的其他合適蝕刻劑。
如第15A、15B、及15C圖所示，在去除硬遮罩132及犧牲層130之後，可在位於P型摻雜區106a及N型摻雜區106b兩者之上的基板106之上形成犧牲層136。配置犧牲層136以在後續P型摻雜區106a中之鰭片凹蝕製程及磊晶製程期間保護第一間隔層128。犧牲層136相似於犧牲層130。犧牲層136可為可承受磊晶沉積製程之製程條件(process condition)且可選擇性自第一間隔層128蝕刻掉的介電材料。舉例來說，犧牲層136可包括氮化矽、氮碳化矽、氧化矽、氮氧化矽、或相似材料其中一者。在一實施例中，犧牲層136包括氮化矽。犧牲層136可藉由電漿增強化學氣相沉積、低壓化學氣相沉積、原子層沉積、或其他適用製程形成犧牲層136。犧牲層136可具有範圍在約40埃至約60埃的厚度。
在16A、16B、及16C圖中，形成硬遮罩138於N型摻雜區106b之上以覆蓋P型鰭式場效電晶體結構104，同時露出P型摻雜區106a中的N型鰭式場效電晶體結構102。硬遮罩138可透過光微影製程形成。在一個實施例中，硬遮罩138可為氮化矽或相似材料。
在17A、17B、及17C圖中，進行蝕刻製程以凹蝕N型鰭式場效電晶體結構102中的鰭片110a、110c以形成磊晶源極/汲極區。此蝕刻製程為非等向性蝕刻製程，其中犧牲層136及第一間隔層128沿著Z方向被蝕刻，與此同時X方向及Y方向大體上保持不變。可藉由反應離子蝕刻、中性束蝕刻、或其他合適蝕刻製程進行上述非等向性蝕刻製程。
如第17B圖所示，第一間隔層128及犧牲層136自高達硬遮罩126之中段(middle section)處保留在虛置閘極堆疊120a的側壁上。如第17A圖所示，在蝕刻製程之後，第一間隔層128的間隔部分128r保留在隔離區108的頂表面之上。間隔部分128r的高度142可在約0奈米至約10奈米。形成凹槽140於間隔部分128r之間。在成長磊晶源極/汲極區的初始階段(initial stage)期間，凹槽140可用於限制水平生長。
犧牲層136在凹蝕鰭片100a、100c期間保護第一間隔層128以防止厚度損失。虛置閘極124之側壁具有第一間隔層128殘留於其上，則虛置閘極堆疊120a中的虛置閘極124在蝕刻製程期間可能不會遭受任何側壁損失或傷害。藉由位於虛置閘極堆疊120a的側壁處的第一間隔層128的保護，可進行蝕刻製程以控制間隔部分128r的高度142，因此，實現了適合在後續的磊晶製程中將要成長的磊晶源極/汲極區的尺寸的高度142。藉由間隔部分128r的合適高度，防止了相鄰鰭片之間的源極/汲極區的融合(merge)或合併(coalesce)，因此，改善了臨界(critical dimension,CD)尺寸的控制。在蝕刻製程之前，犧牲層136位於硬遮罩126之上，因此在蝕刻製程的至少一部分持續期 間，硬遮罩層126不曝露於蝕刻製程，因此，允許硬遮罩126保持覆蓋虛置閘極124。在虛置閘極124被覆蓋且沒有非預期的露出時，可防止在後續磊晶製程期間發生任何自虛置閘極124的非預期磊晶成長，此非預期磊晶成長亦稱為蕈狀缺陷。此外，犧牲層136亦可在後續蝕刻製程期間防止隔離區108的一些損失。
在第18A、18B、及18C圖中，進行磊晶製程以自凹槽140中的鰭片110a、110c成長磊晶結構134a、134c。形成磊晶結構134a、134c以作為N型鰭式場效電晶體裝置之源極/汲極區。磊晶結構134a、134c可為包括N型摻質的矽，例如磷(phosphorus)、碳(carbon)、或上述之組合。
藉由合適磊晶製程形成磊晶結構134a、134c，舉例來說，選擇性磊晶成長(selective epitaxial growth,SEG)製程、化學氣相沉積(chemical vapor deposition,CVD)製程(例，氣相磊晶(vapor-phase epitaxy,VPE)、低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)、及/或超真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶(molecular beam epitaxy,MBE)、液相磊晶(liquid phase epitaxy,LPE)、或上述之組合。磊晶結構134a、134c的形成製程可使用氣態及/或液態前驅物，其可與鰭片110a、110c之下的成分交互作用。
在磊晶製程期間，磊晶結構134a、134c可為原位(in-situ)摻雜或未原位摻雜的。舉例來說，磊晶成長Si磊晶結構可使用碳摻雜已形成Si：C磊晶結構、使用磷摻雜以形成Si：P 磊晶結構、或同時使用碳及磷摻雜以形成SiCP磊晶結構。可藉由離子佈植製程、電漿浸沒離子佈植(plasma immersion ion implantation,PIII)製程、氣體及/或固體源擴散製程、其他合適製程或上述之組合以實現此摻雜。可更進一步將磊晶結構134a、134c曝露至退火(annealing)製程，例如快速熱退火(rapid thermal annealing,RTA)及/或雷射退火製程。上述退火製程可用以活化摻質。如果磊晶結構134a、134c並未原位摻雜，則進行第二佈植製程(例如，接面佈植製程)以摻雜磊晶結構134a、134c。
對磊晶結構134a、134c施加應變及應力以提升鰭式場效電晶體裝置的載子遷移率且提升鰭式場效電晶體裝置結構性能。如第18A圖所示，磊晶結構134a、134c首先在凹槽140中垂直成長，在此期間磊晶結構134a、134c不會水平成長。在凹槽140被完全填滿之後，磊晶結構134a、134c可同時垂直且水平的成長以形成對應至基板106的晶面的刻面(facet)。在第18A圖中，各個磊晶結構134a、134c的剖面形狀大體上為菱形，因此矽碳(silicon carbon)、矽磷(silicon phosphorous)、或矽碳磷(silicon carbon phosphorous)沿其晶面更有效率的形成。然而，磊晶結構134a、134c的形狀並非限定於此。
在第19A、19B、及19C圖中，藉由蝕刻製程去除硬遮罩138及犧牲層136。在一實施例中，可藉由濕蝕刻製程去除硬遮罩138及犧牲層136。舉例來說，使用包含H3PO4的濕蝕刻劑以去除硬遮罩138及犧牲層136。亦可使用例如HF或相似蝕刻劑的其他合適蝕刻劑。
在第20A、20B、及20C圖中，在基板106之上共型地形成第二間隔層144。第二間隔層144覆蓋虛置閘極堆疊120a、120b的頂表面及側壁、隔離區108的頂表面、以及磊晶結構134a、134c、134b、134d的側壁及頂表面。在一些實施例中，第二間隔層144為或包括碳氧化矽(silicon oxycarbide,SiOC)、氮碳氧化矽(silicon oxycarbonnitride,SiOCN)、或其他適用介電材料。
在一些實施例中，第二間隔層144包括一或多個具有介電常數(dielectric constant,k)等於或小於3.9的低介電常數(low-k)介電材料。在一範例中，第二間隔層144可包括具有範圍在約3.9至約2.5之介電常數的低介電常數介電材料。可藉由電漿增強化學氣相沉積、低壓化學氣相沉積、原子層沉積、或其他適用製程形成第二間隔層144。在一些實施例中，第二間隔層144為多孔(porous)介電薄膜(film)。第二間隔層144可包括中數半徑(median radius)範圍在約0.4奈米至約0.43奈米的孔隙(porous)。第二間隔層144可具有範圍在約2.00%至約3.50%的孔隙度(porosity)。舉例來說，第二間隔層144可具有約3.27%的孔隙度。
在一些實施例中，第二間隔層144的厚度範圍在約20埃至約40埃。在一些實施例中，第二間隔層144的厚度範圍約為閘極間隔物之期望厚度的40%至70%。在一實施例中，第二間隔層144具有範圍在約90%至約100%的共形度(conformity)。
在第21A、21B、及21C圖中，共形地沉積接觸窗蝕 刻終止層(contact etch stop layer,CESL)146於基板106之上以覆蓋第二間隔層144。在一些實施例中，接觸窗蝕刻終止層146由氮化矽、氮氧化矽、及/或其他適用材料組成。可藉由電漿增強化學氣相沉積、低壓化學氣相沉積、原子層沉積、或其他適用製程以形成接觸窗蝕刻終止層146。
在第22A、22B、及22C圖中，根據一些實施例，在位於基板106之上的接觸窗蝕刻終止層146之上形成層間介電(inter-layer dielectric,ILD)層148。層間介電層148可包括一或多層包括例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane,TEOS)、磷矽酸鹽玻璃(phosphosilicate glass,PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass,BPSG)、低介電常數介電材料、及/或其他適用介電材料的介電材料。低介電常數介電材料的範例包括(但不限於)摻雜氟的矽酸鹽玻璃(fluorinated silicate glass,FSG)、摻雜碳的氧化矽、非晶氟碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、雙苯並環丁烯(bis-benzocyclobutenes,BCB)、或聚醯亞胺(polyimide)。可藉由化學氣相沉積、物理氣相沉積、原子層沉積、旋轉塗佈(spin-on coating)或其他適用製程以形成層間介電層148。
如第23A、23B、及23C所示，在形成層間介電層148之後，進行平坦化製程以露出虛置閘極124的頂表面。在一些實施例中，平坦化製程可為化學機械拋光(chemical mechanical polishing,CMP)製程。
如第24A、24B、及24C所示，在平坦化製程之後， 去除虛置閘極124以形成溝槽160。可藉由進行第一蝕刻製程且在第一蝕刻製程之後進行第二蝕刻製程以去除虛置閘極124。
在一些實施例中，第一蝕刻製程為乾蝕刻製程且第二蝕刻製程為濕蝕刻製程。在一些實施例中，乾蝕刻製程包括使用例如CF4、Ar、NF3、Cl2、He、HBr、O2、N2、CH3F、CH4、CH2F2、或上述之組合之蝕刻氣體。在一些實施例中，前述乾蝕刻製程可在約20℃至約80℃的溫度下進行。在一些實施例中，前述乾蝕刻製程可在約1毫托(mtorr)至約100毫托的壓力下進行。在一些實施例中，前述乾蝕刻製程可在約50瓦(W)至約1500瓦的功率(power)下進行。濕蝕刻製程可包括使用HF及NH4OH。在一些實施例中，前述濕蝕刻製程可在約30℃至約200℃的溫度下進行。在一些實施例中，前述濕蝕刻製程可進行約20秒至40秒的時間。
在去除虛置閘極124之後，在溝槽160中形成置換閘極堆疊150a、150b。如第25A、25B、及25C所示，沉積用於N型鰭式場效電晶體結構102及P型鰭式場效電晶體結構104的高介電常數(high-k)介電層162a、162b。在一些實施例中，高介電常數介電層162a、162b為或包括金屬氧化物(metal oxide)、金屬氮化物(metal nitride)、金屬矽酸鹽(metal silicate)、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、或金屬之氮氧化物。高介電常數介電材料之範例包括(但不限於)氧化鉿(hafnium oxide,HfO2)、氧化矽鉿(hafnium silicon oxide,HfSiO)、氮氧化矽鉿(hafnium silicon oxynitride,HfSiON)、氧化鉭鉿(hafnium tantalum oxide,HfTaO)、氧化鈦鉿(hafnium titanium oxide,HfTiO)、氧化鋯鉿(hafnium zirconium oxide,HfZrO)、氮化矽、氮氧化矽、氧化鋯(zirconium oxide)、氧化鈦(titanium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁(hafnium dioxide-alumina,HfO2-Al2O3)合金、或其他適用介電材料。
在一些實施例中，用於N型鰭式場效電晶體結構102及P型鰭式場效電晶體結構104的高介電常數介電層162a、162b可形成自不同的材料。可使用圖案化遮罩以分別形成高介電常數介電層162a、162b。
如第26A、26B、及26C所示，形成功函數調整層(work function tuning layer)164a、164b於高介電常數介電層162a、162b之上。可佈植功函數調整層164a、164b以調整功函數。在一些實施例中，用於N型鰭式場效電晶體結構102及P型鰭式場效電晶體結構104的功函數調整層164a、164b可形成自不同的材料。可使用圖案化遮罩以分別形成功函數調整層164a、164b。
用於N型鰭式場效電晶體結構102的功函數調整層164a可包括N型功函數材料。N型功函數材料的範例包括(但不限於)鋁化鈦(titanium aluminide,TiAl)、氮化鋁鈦(titanium aluminium nitride,TiAlN)、碳氮化鉭(carbo-nitride tantalum,TaCN)、鉿(hafnium,Hf)、鋯(zirconium,Zr)、鈦(titanium,Ti)、鉭(tantalum,Ta)、鋁(aluminum,Al)、金屬碳化物(metal carbides)(例如，碳化鉿(hafnium carbide,HfC)、碳化鋯(zirconium carbide,ZrC)、碳化鈦(titanium carbide,TiC)、碳化 鋁(aluminum carbide,AlC)、鋁化物(aluminide)、及/或其他適用材料。
用於P型鰭式場效電晶體結構104的功函數調整層164b可包括P型功函數材料。P型功函數材料的範例包括(但不限於)氮化鈦(titanium nitride,TiN)、氮化鎢(tungsten nitride,WN)、鎢(tungsten,W)、釕(ruthenium,Ru)、鈀(palladium,Pd)、鉑(platinum,Pt)、鈷(cobalt,Co)、鎳(nickel,Ni)、導電金屬氧化物、及/或其他適用材料。
在第27A、27B、及27C圖中，形成金屬閘極電極層166於功函數調整層164a、164b之上。在一些實施例中，金屬閘極電極層166由導電材料所組成，例如鋁、銅(copper)、鎢、鈦、鉭、氮化鈦、氮化鉭、矽化鎳、矽化鈷、TaC、TaSiN、TaCN、TiAl、TiAlN或其他適用材料。可藉由化學氣相沉積、原子層沉積、物理氣相沉積、金屬有機化學氣相沉積(metal-organic chemical vapor deposition,MOCVD)、電鍍(plating)、及/或其他合適製程形成金屬閘極電極層166。
在第28A、28B、及28C圖中，在金屬閘極電極層166的形成之後進行例如化學機械拋光製程的平坦化製程直到露出第一間隔層128及第二間隔層144。如第28B圖所示，第一間隔層128覆蓋閘極堆疊150a、150b的高介電常數介電層162a、162b、位於通道區域兩端處的鰭片110a、110b、110c、110d的一部份的頂表面及側壁。第二間隔層144覆蓋在閘極堆疊150a、150b的側壁、磊晶結構134a、134b、134c、134d的頂表面及側壁第一間隔層128、以及隔離區108的頂表面處的第一間隔層 128。
本揭露的一些實施例提供透過在凹蝕鰭片之前沉積第一間隔層及犧牲層，且在磊晶成長之後沉積第二間隔層以形成閘極間隔物的一種方法。此方法可用以形成用於P型鰭式場效電晶體或N型鰭式場效電晶體的磊晶源極/汲極區。此方法可防止閘極間隔物的厚度損失、可避免虛置閘極中的側壁損失、防止閘極結構中的角落傷害、避免蕈狀缺陷、及防止隔離區的損失。
本揭露的一實施例提供一種方法，包括在鰭片結構及虛置閘極堆疊之上形成第一介電層，前述虛置閘極堆疊位於鰭片結構之上；在第一介電層之上共形地沉積犧牲(sacrificial)層；進行蝕刻製程以露出部分鰭片結構，同時犧牲層及第一介電層保持覆蓋虛置閘極堆疊的側壁；自鰭片結構的露出部分成長複數源極/汲極區；去除犧牲層以露出第一介電層；以及於第一介電層上沉積第二介電層。
本揭露的另一實施例提供一種結構，包括具有複數源極/汲極區的鰭片結構，位於基板上；金屬閘極結構，位於鰭片結構上的些源極/汲極區之間，其中金屬閘極結構包括共形高介電常數介電層，位於鰭片結構之上；以及閘極電極，位於共形高介電常數介電層之上；第一閘極間隔物，沿著金屬閘極結構的側壁；以及第二閘極間隔物，沿著第一閘極間隔物且位於鰭片結構的源極/汲極區之上，其中第一閘極間隔物設置於金屬閘極結構及第二閘極間隔物之間。
本揭露的又一個實施例提供一種方法，包括在鰭 片結構之上形成虛置閘極堆疊；在鰭片結構及虛置閘極堆疊之上形成第一間隔層；在第一間隔層之上沉積犧牲層；凹蝕虛置閘極堆疊兩側的鰭片結構；自經凹蝕的鰭片結構成長複數源極/汲極區；去除犧牲層以露出第一間隔層；在第一間隔層、源極/汲極區域、及虛置閘極堆疊之上沉積第二間隔層；在第二間隔層之上沉積接觸窗蝕刻終止層；去除虛置閘極堆疊以在第一間隔層的剩餘部分之間形成凹槽；以及於凹槽中形成金屬閘極堆疊。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域內具有通常知識者對於本發明可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本發明實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本發明之精神及保護範圍內，且可在不脫離本發明之精神及範圍內，當可作更動、替代與潤飾。
128‧‧‧第一間隔層
144‧‧‧第二間隔層
162a、162b‧‧‧高介電常數介電層
164a、164b‧‧‧功函數調整層
166‧‧‧金屬閘極電極層

Claims (15)

  1. 一種半導體結構的製造方法，包括：在一鰭片結構及一虛置閘極堆疊之上形成一第一介電層，該虛置閘極堆疊位於該鰭片結構之上；在該第一介電層之上共形地沉積一犧牲(sacrificial)層；進行蝕刻製程以露出部分該鰭片結構，同時該犧牲層及該第一介電層保持覆蓋該虛置閘極堆疊的側壁；自該鰭片結構的露出部分成長複數源極/汲極區；在成長複數源極/汲極區之後，去除該犧牲層以露出該第一介電層；以及於該第一介電層上沉積一第二介電層。
  2. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第二介電層包括一介電材料，該介電材料具有相等或少於3.9之介電常數(dielectric constant,k)。
  3. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第二介電層包括碳氧化矽(silicon oxycarbide,SiOC)、碳氧氮化矽(silicon oxycarbonnitride,SiOCN)、或上述之組合。
  4. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第二介電層為多孔性(porosity)在2.00%至3.50%的多孔(porous)薄膜。
  5. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第一介電層包括氮化矽(silicon nitride,SiN)、碳氧化矽、碳氧氮化矽、或上述之組合。
  6. 如申請專利範圍第1項所述之半導體結構的製造方法，其中該第一介電層具有10埃(angstroms)至30埃之厚度，且該第二介電層具有20埃至40埃之厚度。
  7. 一種半導體結構，包括：具有複數源極/汲極區的一鰭片結構，位於一基板上；以及一隔離區，位於該基板上，其中該等源極/汲極區自該隔離區突出；一金屬閘極結構，位於該鰭片結構上的該些源極/汲極區之間，其中該金屬閘極結構包括：一共形高介電常數介電層，位於該鰭片結構之上；以及一閘極電極，位於該共形高介電常數介電層之上；一第一閘極間隔物，沿著該金屬閘極結構的側壁；以及一第二閘極間隔物，沿著該第一閘極間隔物且位於該鰭片結構的該些源極/汲極區之上，其中該第一閘極間隔物設置於該金屬閘極結構及該第二閘極間隔物之間，其中該第一閘極間隔物的一第一部分位於該隔離區之上，且該第二閘極間隔物的一第一部分位於該第一閘極間隔物的該第一部分之上。
  8. 如申請專利範圍第7項所述之半導體結構，其中該第二閘極間隔物包括一介電材料，該介電材料具有等於或少於3.9之介電常數。
  9. 如申請專利範圍第7項所述之半導體結構，其中該第二閘極間隔物包括碳氧化矽、碳氧氮化矽、或上述之組合。
  10. 如申請專利範圍第7項所述之半導體結構，其中該第二閘極 間隔物為多孔性在2.00%至3.50%的多孔薄膜。
  11. 如申請專利範圍第7項所述之半導體結構，其中該第一閘極間隔物包括氮化矽、碳氧化矽、碳氧氮化矽、或上述之組合。
  12. 一種半導體結構的製造方法，包括：在一鰭片結構之上形成一虛置閘極堆疊；在該鰭片結構及該虛置閘極堆疊之上形成一第一間隔層；在該第一間隔層之上沉積一犧牲層；凹蝕(recess)該虛置閘極堆疊兩側的該鰭片結構；自經凹蝕的該鰭片結構成長複數源極/汲極區；在成長複數源極/汲極區之後，去除該犧牲層以露出該第一間隔層；在該第一間隔層、該些源極/汲極區域、及該虛置閘極堆疊之上沉積一第二間隔層；在該第二間隔層之上沉積一接觸窗蝕刻終止層(contact etch stop layer)；去除該虛置閘極堆疊以在該第一間隔層的剩餘部分之間形成一凹槽；以及於該凹槽中形成一金屬閘極堆疊。
  13. 如申請專利範圍第12項所述之半導體結構的製造方法，其中凹蝕該鰭片結構包括非等向性地(anisotropically)蝕刻該犧牲層及該第一間隔層以露出部分的該鰭片結構，同時該第一間隔層保持覆蓋該虛置閘極堆疊的側壁。
  14. 如申請專利範圍第13項所述之半導體結構的製造方法，其 中凹蝕該鰭片結構包括自該鰭片結構的側壁及頂表面去除該犧牲層及該第一間隔層。
  15. 如申請專利範圍第13項所述之半導體結構的製造方法，其中凹蝕該鰭片結構包括去除該虛置閘極堆疊兩側的部分該鰭片結構，且其中凹蝕該鰭片結構包括留下沉積在該鰭片結構之側壁上的部份該第一間隔層，且於部分該間隔層之間形成一凹槽。
TW107139300A 2017-11-14 2018-11-06 半導體結構及其製造方法 TWI710057B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/812,966 US10490650B2 (en) 2017-11-14 2017-11-14 Low-k gate spacer and methods for forming the same
US15/812,966 2017-11-14

Publications (2)

Publication Number Publication Date
TW201933536A TW201933536A (zh) 2019-08-16
TWI710057B true TWI710057B (zh) 2020-11-11

Family

ID=66433628

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139300A TWI710057B (zh) 2017-11-14 2018-11-06 半導體結構及其製造方法

Country Status (3)

Country Link
US (4) US10490650B2 (zh)
CN (1) CN109786253B (zh)
TW (1) TWI710057B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10490650B2 (en) * 2017-11-14 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
CN112151452B (zh) * 2019-06-28 2024-03-26 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113140461B (zh) * 2020-04-28 2024-08-30 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111599765A (zh) * 2020-05-29 2020-08-28 上海华力集成电路制造有限公司 一种鳍式场效应晶体管及其制造方法
US11984478B2 (en) * 2020-08-14 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. Forming source and drain features in semiconductor devices
US20230121210A1 (en) * 2021-10-12 2023-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Device and Method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201715732A (zh) * 2015-10-16 2017-05-01 台灣積體電路製造股份有限公司 藉由調變源極/汲極間距離而提升輸入/ 輸出之半導體裝置
TW201737339A (zh) * 2016-01-29 2017-10-16 台灣積體電路製造股份有限公司 半導體裝置與形成半導體裝置之方法
TW201735772A (zh) * 2016-01-29 2017-10-16 台灣積體電路製造股份有限公司 鰭式場效電晶體元件及其形成方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421239B2 (en) * 2010-03-16 2013-04-16 International Business Machines Corporation Crenulated wiring structure and method for integrated circuit interconnects
US10832904B2 (en) * 2012-06-12 2020-11-10 Lam Research Corporation Remote plasma based deposition of oxygen doped silicon carbide films
KR20150015187A (ko) * 2013-07-31 2015-02-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9093425B1 (en) * 2014-02-11 2015-07-28 International Business Machines Corporation Self-aligned liner formed on metal semiconductor alloy contacts
CN104953216B (zh) 2014-03-27 2018-04-10 南宁富桂精密工业有限公司 功率处理电路及多路放大电路
US9466669B2 (en) * 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
US9530864B2 (en) * 2014-06-25 2016-12-27 Globalfoundries Inc. Junction overlap control in a semiconductor device using a sacrificial spacer layer
US9431296B2 (en) * 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
KR102265956B1 (ko) * 2014-09-29 2021-06-17 삼성전자주식회사 소스/드레인을 포함하는 반도체 소자 및 그 제조방법
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR20160125208A (ko) * 2015-04-21 2016-10-31 삼성전자주식회사 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US9590077B2 (en) * 2015-05-14 2017-03-07 International Business Machines Corporation Local SOI fins with multiple heights
US9620644B2 (en) * 2015-09-02 2017-04-11 International Business Machines Corporation Composite spacer enabling uniform doping in recessed fin devices
US9425105B1 (en) * 2015-09-15 2016-08-23 International Business Machines Corporation Semiconductor device including self-aligned gate structure and improved gate spacer topography
US9911824B2 (en) 2015-09-18 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with multi spacer
US9536981B1 (en) * 2015-09-29 2017-01-03 International Business Machines Corporation Field effect transistor device spacers
US9793404B2 (en) 2015-11-30 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon germanium p-channel FinFET stressor structure and method of making same
US9449884B1 (en) * 2015-12-15 2016-09-20 International Business Machines Corporation Semiconductor device with trench epitaxy and contact
US9825036B2 (en) * 2016-02-23 2017-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for semiconductor device
US10041873B2 (en) * 2016-05-02 2018-08-07 Kla-Tencor Corporation Porosity measurement of semiconductor structures
US9806155B1 (en) * 2016-05-05 2017-10-31 International Business Machines Corporation Split fin field effect transistor enabling back bias on fin type field effect transistors
US9882028B2 (en) * 2016-06-29 2018-01-30 International Business Machines Corporation Pitch split patterning for semiconductor devices
US10014389B2 (en) * 2016-07-26 2018-07-03 Globalfoundries Inc. Methods of forming IC products comprising a nano-sheet device and a transistor device having first and second replacement gate structures
US9768278B1 (en) * 2016-09-06 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of Fin loss in the formation of FinFETS
US10164103B2 (en) * 2016-10-17 2018-12-25 International Business Machines Corporation Forming strained channel with germanium condensation
US20180212029A1 (en) * 2017-01-20 2018-07-26 Qualcomm Incorporated Semiconductor devices employing reduced area conformal contacts to reduce parasitic capacitance, and related methods
US10490650B2 (en) * 2017-11-14 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201715732A (zh) * 2015-10-16 2017-05-01 台灣積體電路製造股份有限公司 藉由調變源極/汲極間距離而提升輸入/ 輸出之半導體裝置
TW201737339A (zh) * 2016-01-29 2017-10-16 台灣積體電路製造股份有限公司 半導體裝置與形成半導體裝置之方法
TW201735772A (zh) * 2016-01-29 2017-10-16 台灣積體電路製造股份有限公司 鰭式場效電晶體元件及其形成方法

Also Published As

Publication number Publication date
CN109786253A (zh) 2019-05-21
US10490650B2 (en) 2019-11-26
CN109786253B (zh) 2022-06-07
US20200035809A1 (en) 2020-01-30
US20210057546A1 (en) 2021-02-25
TW201933536A (zh) 2019-08-16
US20240113202A1 (en) 2024-04-04
US11855182B2 (en) 2023-12-26
US20190148514A1 (en) 2019-05-16
US10833170B2 (en) 2020-11-10

Similar Documents

Publication Publication Date Title
US11563120B2 (en) FinFET structures and methods of forming the same
TWI710057B (zh) 半導體結構及其製造方法
US20230215935A1 (en) Fets and methods of forming fets
KR102058219B1 (ko) FinFET 구조체 및 이를 형성하는 방법
US9704883B2 (en) FETS and methods of forming FETS
KR102016814B1 (ko) 소스/드레인에서의 확산을 이용한 금속간 도핑 박막
TWI673778B (zh) 半導體元件以及其製造方法
US11855178B2 (en) Semiconductor devices having air-gap
US10510861B1 (en) Gaseous spacer and methods of forming same
TWI739147B (zh) 半導體裝置及其形成方法
TWI707388B (zh) 鰭式場效電晶體裝置的製造方法
TW202201629A (zh) 半導體元件及形成半導體元件之方法
US12021147B2 (en) FinFET structures and methods of forming the same
TWI814212B (zh) 半導體裝置的製造方法