TW201737339A - 半導體裝置與形成半導體裝置之方法 - Google Patents

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Abstract

本案介紹形成半導體裝置的一種方法，此方法包括接收具有複數個閘極結構之基板；在閘極結構側壁上形成間隔物；評估閘極結構之間距差異；根據間距差異決定蝕刻配方；藉由使用蝕刻配方對與閘極結構關連之極區域執行蝕刻製程，從而形成具有各自深度之源極/汲極凹槽；以及藉由使用半導體材料執行磊晶生長以在源極/汲極凹槽中形成源極/汲極特徵。

Description

半導體裝置與形成半導體裝置之方法
本揭露有關於一種半導體裝置及其製造方法，特別是關於一種用於具有改良的汲極和源極鄰近度的半導體裝置的製造方法。
半導體積體電路(integrated circuit；IC)工業已經歷指數增長。IC材料及設計之技術進步已產生數代IC，其中每一代都具有比上一代更小及更複雜的電路。在IC進化過程中，功能密度(亦即單位晶片面積中之互連裝置數目)已大致上增大，同時幾何形狀尺寸(亦即可藉由使用製程而產生之最小組件(或線路))已縮小。此種按比例縮小之製程大致上藉由提高生產效率及降低關連成本而提供益處。此種按比例縮小亦已增大處理及製造IC之複雜度。
在一些IC設計中，隨著技術節點縮小而實施的一個進展是利用金屬閘電極替代典型的多晶矽閘電極，以改良裝置之效能同時特徵尺寸縮小。形成金屬閘極堆疊之一個製程被稱作替換閘極或「後閘極」製程，在此製程中，「最 後」製造最終閘極堆疊，此允許後續製程數目減少，包括在形成閘極之後執行之高溫處理。所實施的另一進展是應變源極及汲極，以獲得增強的載流子遷移率。然而，實施此種IC製造流程存在問題，尤其是針對縮小比例之IC特徵的進階製程節點，如N20、N16及以上。
本揭露有關一種形成半導體裝置之方法，包含接收一基板，基板具有複數個閘極結構；在這些閘極結構之側壁上形成間隔物；評估這些閘極結構之一間距差異；根據這些間距差異決定一蝕刻配方；藉由使用蝕刻配方對與這些閘極結構相關連之源極/汲極區域執行一蝕刻製程，從而形成具有各自深度的源極/汲極凹槽；及藉由使用一半導體材料來執行一磊晶生長以在這些源極/汲極凹槽中形成源極/汲極特徵。
本揭露有關一種形成半導體裝置之方法。方法包含接收一基板，基板具有複數個閘極結構；在這些閘極結構之側壁上形成間隔物；根據一間距準則將這些閘極結構分類，從而將這些閘極結構分組如下：這些閘極結構之一第一子集，其間距小於間距準則；以及這些閘極結構之一第二子集，其間距大於間距準則；根據這些閘極結構之第一子集之一第一平均間距及這些閘極結構之第二子集之一第二平均間距，分別決定一第一蝕刻配方及一第二蝕刻配方；藉由使用第一蝕刻配方對與這些閘極結構之第一子集相關連的第 一源極/汲極區域執行一第一蝕刻製程，從而形成第一凹槽；以及藉由使用第二蝕刻配方對與這些閘極結構之第二子集相關連的第二源極/汲極區域執行一第二蝕刻製程，從而形成第二凹槽。
本揭露有關一種半導體裝置包括半導體基板、數個第一閘極堆疊及數個第二閘極堆疊、數個第一源極/汲極特徵以及數個第二源極/汲極特徵。半導體基板具有一第一區域及一第二區域。第一閘極堆疊位於第一區域中，第二閘極堆疊位於第二區域中。第一閘極堆疊具有一第一間距及第二閘極堆疊具有一第二間距，第二間距大於第一間距。這些第一源極/汲極特徵分別與第一閘極堆疊相關連，形成第一場效應電晶體。第二源極/汲極特徵分別與第二閘極堆疊相關連，形成第二場效應電晶體。第一源極/汲極特徵具有一第一底表面，第二源極/汲極特徵具有位於第一底表面上方的一第二底表面。
10‧‧‧基板
12‧‧‧虛設閘極結構
14‧‧‧間隔物
16‧‧‧摻雜矽特徵
18‧‧‧虛線圓形
22‧‧‧最終閘極堆疊
26‧‧‧閘極
28‧‧‧閘極間隔物
30‧‧‧源極及汲極特徵
32‧‧‧通道
200‧‧‧方法
202‧‧‧步驟
204‧‧‧操作步驟
206‧‧‧操作步驟
208‧‧‧操作步驟
210‧‧‧操作步驟
212‧‧‧操作步驟
214‧‧‧步驟
216‧‧‧操作步驟
218‧‧‧子操作步驟
220‧‧‧子操作步驟
222‧‧‧操作步驟
224‧‧‧操作步驟
300‧‧‧半導體結構
302‧‧‧基板
302a‧‧‧第一區域
302b‧‧‧第二區域
304a、304b‧‧‧鰭狀有效區域
306‧‧‧淺溝槽隔離特徵
308a‧‧‧閘極結構
308b‧‧‧閘極結構
310‧‧‧第一源極/汲極區域、第二源極/汲極區域
312‧‧‧通道區域
322‧‧‧閘極介電質層
324‧‧‧閘電極層
326‧‧‧硬質遮罩層
328‧‧‧離子佈植
340‧‧‧間隔物
352a‧‧‧第一凹槽
352b‧‧‧第二凹槽
360a‧‧‧應變源極/汲極特徵
360b‧‧‧應變源極/汲極特徵
370‧‧‧間層介電層
372a‧‧‧第一開口
372b‧‧‧第二開口
374‧‧‧界面層
376‧‧‧介電質層
378‧‧‧功函數金屬層
380‧‧‧充填層
382a‧‧‧最終閘極堆疊
382b‧‧‧最終閘極堆疊
400‧‧‧方法
402‧‧‧操作步驟
404‧‧‧子操作步驟
406‧‧‧子操作步驟
408‧‧‧子操作步驟
410‧‧‧子操作步驟
412‧‧‧子操作步驟
414‧‧‧子操作步驟
502‧‧‧第一圖案化遮罩層
504‧‧‧第二圖案化遮罩層
A‧‧‧線
A'‧‧‧線
B‧‧‧線
B'‧‧‧線
B1‧‧‧底表面
B2‧‧‧底表面
P1‧‧‧第一平均間距
P2‧‧‧第二平均間距
本揭示最佳在閱讀附圖時根據下文之詳細描述來進行理解。應強調，依據工業中之標準實務，多個特徵並未按比例繪製，及僅用於繪示說明目的。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1A圖、第1B圖及第1C圖繪示後閘極製程中可能發生的一些問題； 第2圖繪示根據本揭示之多個態樣形成半導體裝置之一方法的方塊圖；第3圖及第4圖繪示，依據一些實施例，一半導體結構在根據第2圖中方法之一製造階段的透視圖；第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10圖及第11圖繪示，依據一些實施例，此半導體結構根據第2圖中方法在多個製造階段的橫剖面視圖；第5B圖、第6B圖、第7B圖、第8B圖及第9B圖繪示，依據一些實施例，此半導體結構根據第2圖中方法在多個製造階段的橫剖面視圖；第12圖繪示根據本揭示之多個態樣形成半導體裝置之一方法的方塊圖；以及第13圖及第14圖繪示，依據一些實施例，此半導體結構根據第12圖中方法在多個製造階段的橫剖面視圖。
以下揭示內容提供眾多不同的實施例或實例以用於實施本案提供之標的物的不同特徵。下文中描述組件及排列之特定實例以簡化本揭示。此等組件及排列當然僅為實例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包括其中第一特徵與第二特徵以直接接觸方式形成的實施例，及亦可包括其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無法直接接觸之實施例。此外，本揭示在多個實例中可 重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施例及/或配置之間的關係。
此外，本案中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等之空間相對術語在以便於描述，以描述一個元件或特徵與另一或更多個元件或特徵之關係，如圖式中所示。空間相對術語意欲包含在使用或操作中之裝置除圖式中繪示之定向以外的不同定向。設備可經定向(旋轉90度或其他定向)，及本案中使用之空間相對描述詞同樣可相應地進行解釋。
本揭示大致上關於用於半導體裝置製造之方法，及更特定而言，為關於藉由使用後閘極製程而形成場效電晶體(field effect transistors；FETs)之方法。在典型後閘極製程中，虛設閘極結構作為實際閘極堆疊的佔位器而形成於基板上方。隨後，閘極間隔物形成於虛設閘極結構之側壁上。隨後，基板在虛設閘極結構及間隔物鄰近處經蝕刻，由此在基板中形成凹槽。隨後，摻雜矽特徵在凹槽中磊晶生長。隨後，移除虛設閘極結構，從而保留被間隔物圍繞之開口。最終，包括金屬層之實際閘極堆疊形成於開口中。隨著半導體製程技術發展至更小領域，如16奈米及以上，已發現上述製程具有一些問題，此等問題在第1A圖至第1C圖中繪示。例如，如第1A圖所示，形成於基板10上方的虛設閘極結構12可具有底腳問題，此結構之下部部分比其上部部 分更寬。因此，環繞虛設閘極結構12之間隔物14之下部部分傾斜，而並未以理想方式直線向上。當基板10經蝕刻以用於使摻雜矽特徵16生長，間隔物14底部可能向下變薄乃至穿透，如第1A圖中的虛線圓形18所指示。發生此情況時，最終閘極堆疊22中之金屬元件可能插入摻雜矽特徵16中，如第1B圖所示，從而導致裝置故障。第1C圖繪示製造諸如鰭狀FET(fin-like FET；FinFET)之FET時應變源極/汲極特徵具有的另一問題。請參看第1C圖，閘極26及閘極間隔物28形成於有效區域(例如鰭狀有效區域)上，及源極及汲極特徵30自(鰭狀)有效區域中之兩個凹槽中磊晶生長而出。源極/汲極特徵30環繞閘極26及閘極間隔物28，及源極/汲極特徵30之下部部分延伸至基板10，從而界定橫跨在源極/汲極特徵30之間位於閘極26下層的通道32。在源極/汲極特徵30之形成期間，控制源極/汲極特徵30與通道32及閘極26的鄰近度存在問題。當源極/汲極特徵30過於接近通道32時，可在通道32中形成洩漏路徑，及導致洩漏問題。當源極/汲極特徵30過於接近閘極26時，可損害閘極間隔物28及導致從源極/汲極特徵到閘極26的短路。本揭示提供用於製造半導體裝置之一方法及藉由此方法製造的半導體結構，此方法克服上述問題及增強由此形成之裝置的品質。
請參看第2圖，圖中繪示根據本揭示之多個態樣形成半導體裝置之一方法200。方法200是一實例，及並非意欲限制本揭示不超出專利申請範圍內明確敘述之內容以外。在方法200之前、期間，及/或之後可提供額外的操作， 及所述一些操作可在此方法之額外實施例中被替換、消除，及/或代替。方法200在下文中結合第3圖至第11圖而描述，此等圖式是根據本揭示之多個態樣的半導體結構300之側視圖及橫剖面視圖。
如圖中將繪示，半導體結構300繪示基板之兩個區域中的兩個FinFET。提供此圖示以用於簡化及易於理解，及並非一定將實施例限制為任何類型之裝置、任何數目之裝置、任何數目之區域，或任何配置之區域結構。例如，本揭露概念可應用於製造平面FET裝置。此外，半導體結構300可為在IC或IC之部分的處理期間製造的中間裝置，此裝置可包括靜態隨機存取記憶體(static random access memory；SRAM)及/或其他邏輯電路、諸如電阻器、電容器及電感器之被動組件，及諸如p型FET(p-type FET；PFET)、n型FET(n-type FET；PFET)、FinFET、金氧半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金氧半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元，及上述各者之組合。
方法200從步驟202開始，即接收半導體結構300，此結構包括基板302，閘極結構形成於此基板上。請參看第3圖，基板302是本實施例中之矽基板。或者，基板302可包括另一元素半導體，如鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，及/或銻化銦之化合物半導體；包括 SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之合金半導體；或上述各者之組合。在又一替代性實施例中，基板302是絕緣體上半導體(semiconductor on insulator；SOI)，如具有埋置式介電質層之半導體基板。
在本實施例中，基板302包括第一區域302a及第二區域302b。第一區域302a包括適合於形成FET之兩個鰭狀有效區域(或鰭)304a。第二區域302b包括適合於形成PFET裝置之兩個鰭狀有效區域(或鰭)304b。鰭狀有效區域(或鰭)304a/304b可藉由使用適合之程序製造而成，此程序包括微影術及蝕刻製程。在一些實施例中，鰭狀有效區域(或鰭)藉由一程序而形成，此程序包括形成淺溝槽隔離(shallow trench isolation；STI)特徵306；以及磊晶生長半導體材料以形成鰭狀有效區域(或鰭)。在一些實施例中，鰭狀有效區域(或鰭)藉由一程序而形成，此程序包括形成淺溝槽隔離(shallow trench isolation；STI)特徵306；以及使STI特徵306形成凹槽以形成鰭狀有效區域(或鰭)。在一些實例中，STI特徵之形成包括用以形成圖案化抗蝕劑層的微影術製程；蝕刻下層硬質遮罩以貫穿圖案化抗蝕劑層之開口；蝕刻基板以貫穿遮罩開口以在基板內形成溝槽；利用一或更多種介電材料充填溝槽；以及執行化學機械研磨(chemical mechanical polishing；CMP)製程以形成STI特徵。微影術製程可包括在基板302上方形成光阻劑(抗蝕劑)層；曝露抗蝕劑層至一圖案，執行曝露後烘焙；以及使 抗蝕劑層顯影以形成圖案化抗蝕劑層。在多個實例中，蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching；RIE)，及/或其他適合的製程。或者，鰭狀有效區域(或鰭)304a/304b可藉由兩次圖案化微影術(double patterning lithography；IDPL)製程而形成。用以在基板302上形成鰭狀有效區域(或鰭)304a/304b之方法的許多其他實施例可為適合的。
鰭狀有效區域(或鰭)304a及304b藉由STI特徵306而隔開。STI特徵(或隔離結構)306可包括氧化矽、氮化矽、氮氧化矽、摻雜氟矽玻璃(fluoride doped silicate glass；FSG)、低介電常數介電材料、氣隙，及/或其他適合的絕緣材料。或者，STI特徵(或隔離結構)可包括其他隔離特徵及藉由其他適合的方法而形成。諸如場氧化物及/或其他適合結構之其他隔離結構亦有可能。STI特徵(或隔離結構)306可包括多層結構，例如具有一或更多個熱氧化襯墊層。
又請參看第3圖，半導體結構300進一步在基板302上方包括複數個第一閘極結構308a及複數個第二閘極結構308b。特定而言，第一閘極結構308a處於第一區域302a中，與鰭狀有效區域(或鰭)304a接合；以及第二閘極結構308b處於第二區域302b中，與鰭狀有效區域(或鰭)304b接合。閘極結構308a/308b中每一者可包括閘極介電質層、閘電極層，及/或一或更多個額外層。在一實施例中，閘極結構308a/308b包括多晶矽。在本實施例中，閘極 結構308a/308b是消耗性閘極結構，亦即，最終閘極堆疊之佔位器。第一閘極結構308a與第一場效電晶體相關連，及第二閘極結構308b與第二場效電晶體相關連。
與第二閘極結構308b相比較，第一閘極結構308a具有不同尺寸。例如，如若發生任何差異或分佈(統稱為第一平均間距P1)，則第一閘極結構308a具有第一間距或第一平均間距，及第二閘極結構308b具有第二間距或第二平均間距(統稱為第二平均間距P2)。第一平均間距不同於第二平均間距。間距被定義為從一個閘極結構之位置到相鄰閘極結構之同一位置之間的距離。
半導體結構300之積體電路包括核心裝置及邏輯裝置。在一些實施例中，核心裝置可包括記憶體單元，如靜態隨機存取記憶體(static random access memory；SRAM)裝置，及邏輯裝置可包括輸入/輸出(input/output；I/O)裝置。核心裝置及邏輯裝置經設計以具有不同尺寸，特定而言，不同間距。在本實施例中，與第一閘極結構308a關連之第一場效電晶體包括核心裝置，及與第二閘極結構308b關連之第二場效電晶體包括邏輯裝置。在一些實例中，第一間距是90奈米及第二間距是200奈米。在一些實例中，第一間距小於100奈米及第二間距大於100奈米。
儘管第3圖中繪示的半導體結構300包括複數個第一閘極結構308a及複數個第二閘極結構308b，但僅為更好地繪示說明起見，以下圖式繪示僅一個第一閘極結構308a及僅一個第二閘極結構308b。例如，第4圖繪示半導 體結構300但繪示第一閘極結構308a中之僅一者及第二閘極結構308b中之一者。
第5A圖是結構300沿第4圖之「A-A」線截取之橫剖面視圖。第5B圖是結構300沿第4圖之「B-B」線截取之橫剖面視圖，此圖在同一繪圖中繪示第一及第二區域302a/302b。請參看第5A圖，在本實施例中，閘極結構308a/308b與各個鰭狀有效區域(或鰭)304a/304b接合，及有效地將每一鰭狀有效區域(或鰭)劃分至三個區域中，亦即鄰近於閘極結構308a/308b之源極/汲極區域310，及閘極結構308a/308b以下之通道區域312。為簡化起見，使用同一元件符號以標識區域302a及302b中之類似特徵。然而，在多個實施例中，區域302a及302b中之特徵，如閘極結構308a及308b及鰭狀有效區域(或鰭)304a及304b，可具有相同或不同材料、組成、結構，及/或其他態樣。
又請參看第5A圖，在本實施例中，閘極結構308a/308b中之每一者包括閘極介電質層322、閘電極層324，及硬質遮罩層326。在本實施例中，閘極介電質層322及閘電極層324亦分別被稱作虛設閘極介電質層322及虛設閘電極層324，因為此等層將被替換為最終的閘極堆疊。閘極介電質層322可包括諸如氧化矽之介電材料，及可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)，及/或其他適合的方法而形成。閘電極層324可包括單層或多層結構。在一實施例中，閘電極層324包括多晶矽 或非晶矽。閘電極層324可由適合的沉積製程形成，如低壓化學氣相沉積(low-pressure chemical vapor deposition；LPCVD)及電漿增強CVD(plasma-enhanced CVD；PECVD)而形成。在一實施例中，閘極介電質層322及閘電極層324首先在基板302上方沉積為毯覆層。隨後，毯覆層藉由包括光微影製程及蝕刻製程的製程經圖案化，從而移除毯覆層中之部分及在基板302上方保留剩餘部分作為介電質層322及閘電極層324。在某實施例中，硬質遮罩層326是氮化矽或氧化矽層。硬質遮罩層326可藉由沉積及蝕刻製程而形成，此等製程類似於形成閘極介電質層322及閘電極層324之彼等製程。在一些實例中，硬質遮罩326可包括兩個或兩個以上薄膜，如氧化矽薄膜及氮化矽薄膜。
請參看第5B圖，第一及第二區域302a/302b中之每一者包括兩個鰭狀有效區域(或鰭)，分別為鰭狀有效區域(或鰭)304a及304b。
方法200(第2圖)可前進至操作204以執行輕微摻雜源極/汲極(lightly doped source/drain；LDD)離子佈植。LDD佈植製程可將n型摻雜劑(如磷(P)或砷(As)用於NFET)或將p型摻雜劑(如硼(B)或銦(In)用於PFET)。在本實例中，第一區域302a及第二區域302b用於同型但不同尺寸的電晶體(都是NFET或PFET)。半導體結構300可包括NFET及PFET以用於核心裝置及邏輯裝置，即使圖式僅繪示一者。此僅為達到說明之目的，而非限制。請參看 第6A圖及第6B圖，實施離子佈植328以在基板302內形成輕微摻雜並與閘極堆疊(閘極介電質層及閘電極)自對準的汲極。遮罩層可用以覆蓋相對類型的區域。例如，當區域302a及302b是用於PFET之區域時，形成遮罩層以覆蓋用於NFET之區域。當區域302a及302b是用於NFET之區域時，形成遮罩層以覆蓋用於PFET之區域。在一些實施例中，遮罩層是圖案化光阻劑。在一些實施例中，遮罩層是利用一材料之圖案化硬質遮罩，此材料如氧化矽、氮化矽、氮氧化矽或上述各者之組合。在區域302a及302b中之LDD佈植完成之後，移除遮罩層。當相對區域經受LDD佈植時，形成類似的遮罩元件以覆蓋區域302a/302b。
方法200繼續進行至操作206以於基板302及閘極結構308a/308b上方形成間隔物340。請參看第7A圖及第7B圖，間隔物340形成在閘極結構308a/308b側壁上。間隔物340包括一介電材料，如氧化矽、氮化矽、氮氧化矽或上述各者之組合。間隔物340可包括多個薄膜，如氧化矽薄膜及氮化矽薄膜。在一實施例中，間隔物340具有自約2至約10奈米之厚度範圍。間隔物340之形成可包括沉積及各向異性蝕刻。在一些實例中，沉積可包括CVD、ALD，或其他適合的方法。在一些實例中，各向同性蝕刻可包括乾式蝕刻，如具有適合蝕刻劑的利用偏壓之電漿蝕刻，此蝕刻劑如CF4、SF6、NF3、CH2F2或上述各者之組合。
方法200繼續進行至操作208，請參看第8A圖及第8B圖，此操作利用最佳化蝕刻負載效應對第一源極/汲 極區域310及第二源極/汲極區域310執行蝕刻製程，從而分別在第一源極/汲極區域310中形成第一凹槽352a，及在第二源極/汲極區域310中形成第二凹槽352b。特定而言，由於最佳化蝕刻負載效應，第一凹槽352a不同於第二凹槽352b。第一凹槽352a在鄰近於閘極結構308a及間隔物340之第一源極/汲極區域310中形成。第一凹槽352a具有第一深度及第一底表面B1。第二凹槽352b形成於鄰近於閘極結構308b及間隔物340之第二源極/汲極區域310中。第二凹槽352b具有第二深度及第二底表面B2。第二底表面B2高於第一底表面B1。
因為核心裝置比邏輯裝置具有更小間距及更小操作電壓，因此應變源極及汲極特徵可形成於更接近閘極結構及通道之處。因此，蝕刻負載效應經設計，以在針對具有第一平均間距的第一閘極結構308a的關連第一區域302a具有比針對具有第二平均間距的第二閘極結構308b的關連第二區域302b更高的蝕刻速率。因此，與第二凹槽352b到對應的第二閘極結構308b相比，第一凹槽352a在側向上更接近於對應的第一閘極結構308a。因此，藉由一個蝕刻製程，形成具有各自深度及其他尺寸的第一及第二凹槽352a/352b。凹槽352a/352b可具有垂直側壁、錐形側壁，或其他輪廓。
依據一些實施例，用以利用最佳化蝕刻負載效應執行蝕刻製程的操作208可隨著以下程序而實施。請參看第2圖，程序包括操作210以評估對基板上之閘極結構的間 距差異。因為半導體結構300包括具有不同間距的閘極結構，因此首先評估間距差異。在一些實例中，可首先根據生產規範及/或設計經驗而選擇諸如100奈米之間距準則。隨後，閘極結構被分類為兩組：第一組間距小於間距準則及第二組間距大於間距準則。在本實例中，第一組包括第一閘極結構308a及第二組包括第二閘極結構308b。隨後，決定每一組的平均間距。在本實例中，結果是第一閘極結構308a為第一平均間距及第二閘極結構308b為第二平均間距。間距比率R被決定為第二平均間距P2與第一平均間距P1之比，R=P2/P1。間距比率R被用作本實施例中之間距差異。
程序進一步包括操作212以根據間距差異決定蝕刻配方。在一些實施例中，操作212可進一步包括子操作216以辨識蝕刻製程以具有蝕刻負載效應。例如，蝕刻製程可選為利用蝕刻劑進行的乾式(電漿)蝕刻，此蝕刻劑包括含氟氣體、含氯氣體、氧氣、氫氣或上述各者之組合。蝕刻製程可進一步使用諸如氬或氦之載氣。在多個實例中，蝕刻劑包括CF4、SF6、NF3、CH2F2、Cl2、CCl2F2或上述各者之組合。在一個實例中，蝕刻劑包括HBr/Cl2/O2/He之組合。操作212亦包括子操作218以根據蝕刻負載效應針對蝕刻參數之靈敏度而辨識蝕刻製程之一或更多個蝕刻參數。在多個實例中，靈敏蝕刻參數包括電漿功率、氣壓、電漿偏壓、氣流速率，或上述各者之組合。操作212進一步包括子操作220以根據間距差異而決定蝕刻參數之值。一個(或更多個)靈敏蝕刻參數根據製造歷史資料及設計經驗而構成為間距 差異之函數(如線性函數或多項式函數)。在一些實施例中，靈敏蝕刻參數是電漿功率。在此情況下，當間距差異更大時，電漿功率隨之增大。或者，氣壓經決定為靈敏蝕刻參數。在此情況下，當間距差異更大時，氣壓隨之最大。在一個實例中，電漿功率及氣壓共同被決定為靈敏蝕刻參數，第一閘極結構308a具有第一平均間距90奈米及第二閘極結構308b具有第二平均間距200奈米，電漿功率經決定處於600W與800W之間的範圍中，及氣壓經決定處於100mT與200mT之間的範圍中。因此，決定蝕刻配方。
隨後，操作208繼續進行至方塊214以執行辨識出的使用具有根據間距差異而決定的蝕刻參數的蝕刻配方的蝕刻製程。在此等實施例中，蝕刻製程是電漿蝕刻製程，如上所述。有時，在比第二凹槽352b更相對接近於對應間隔物340之處蝕刻第一凹槽352a。
隨後，方法200繼續進行至操作222以利用半導體材料在凹槽中磊晶生長，以在凹槽352a及352b中分別形成應變源極/汲極特徵360a及360b，如第9A圖及第9B圖所示。在一實施例中，磊晶生長製程是藉由使用矽基前驅物氣體的低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)製程。此外，在本實例中，磊晶生長製程對所生長的源極/汲極特徵原位摻雜n型摻雜劑，如P、As，或此兩者之組合，以用於形成用於NFET的源極/汲極特徵，或原位摻雜p型摻雜劑，如B，以用於形成用於PFET的源極/汲極特徵。在一些實例中，對於PFET而言，磊晶生 長的半導體材料是矽鍺、鍺或此兩者之組合。對於NFET而言，磊晶生長的半導體材料是矽碳、矽或此兩者之組合。因此，源極/汲極特徵360a及360b具有與凹槽類似的配置及尺寸。例如，第一源極/汲極特徵360a具有一底表面B1，此底表面低於第二源極/汲極特徵360b之底表面B2。源極/汲極特徵360a及360b緊密鄰近於通道區域312而生長，因此向通道區域312提供應變及增強其載流子遷移率。
方法200可包括其他操作。在一實施例中，方法200進一步包括操作224以將閘極結構308a及/或308b替換為高介電常數金屬閘極堆疊。請參看第10圖，間層介電(inter-layer dielectric；ILD)層370在第一區域302a及第二區域302b中藉由一程序而形成於基板302上方，此程序如沉積及CMP。在一實施例中，ILD層370由可流動CVD(flowable CVD；FCVD)製程而形成。在一個實例中，FCVD製程包括在基板302上沉積可流動材料(如液體化合物)以充填閘極結構之間的間隙，及藉由適當技術將可流動材料轉換至固體材料，如退火。隨後，對ILD層370執行CMP製程以曝露閘極結構308a/308b。隨後，閘極結構308a/308b藉由一或更多個選擇性蝕刻製程而移除，從而在第一區域302a中形成第一開口372a及在第二區域302b中形成第二開口372b。間隔物340在蝕刻製程期間殘留。彼等開口372a/372b至少部分地由對應間隔物340圍繞。
請參看第11圖，一或更多個材料層沉積至開口372a/372b中以完成後閘極製程。在第11圖中繪示的實例 中，最終閘極堆疊382a及382b包括界面層374、介電質層376、功函數金屬層378及充填層380。界面層374可包括介電材料，如氧化矽，及可藉由化學氧化、熱氧化、ALD、CVD，及/或其他適合的介電質而形成。介電質層376可包括高介電常數介電層，如氧化鉿(HfO2)、Al2O3、鑭族氧化物、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、上述各者之組合，或其他適合的材料。介電質層376可藉由ALD及/或其他適合的方法而形成。在本實施例中，功函數金屬層378是用於NFET的n型功函數層(或用於PFET的p型功函數層)，及可藉由CVD、PVD，及/或其他適合製程而沉積。充填層380可包括鋁(Al)、鎢(W)，或銅(Cu)，及/或其他適合材料，及可藉由CVD、PVD、電鍍，及/或其他適合的製程而形成。可執行CMP製程以從閘極堆疊移除過量的材料及平面化半導體結構300之頂表面。可隨後執行更多製程，如觸點及通孔形成、互連處理，等等，以完成半導體結構300之製造。
請參看第12圖，圖中繪示在其他一些實施例中，根據本揭示之多個態樣形成半導體裝置之一方法400。方法400是一實例，及並非意欲限制本揭示不超出專利申請範圍內明確敘述之內容。在方法400之前、期間，及/或之後可提供額外的操作，及所述一些操作可在此方法之額外實施例中被替換、消除，及/或代替。方法400在下文中結合第13圖至第14圖而描述，此等圖式是根據本揭示之多個態樣的半導體結構300之側視圖及橫剖面視圖。
方法400類似於方法200，但蝕刻製程是不同的。方法400包括操作402以執行蝕刻製程以在源極/汲極區域中形成凹槽。特定而言，蝕刻製程包括兩個蝕刻步驟以分別形成第一凹槽352a及第二凹槽352b。操作402亦包括形成圖案化遮罩層，以便藉由將對應遮罩層用作蝕刻遮罩而實施每一蝕刻步驟。
在一些實施例中，操作402包括評估閘極結構之間距差異，因為半導體結構300包括具有不同間距的閘極結構。在一些實例中，可首先根據生產規範及/或設計經驗而選擇諸如100奈米之間距準則。操作402包括子操作404，此子操作將閘極結構分類為兩組：第一組，間距小於間距準則；以及第二組，間距大於間距準則。在本實例中，第一組包括第一閘極結構308a及第二組包括第二閘極結構308b。可決定每一組之平均間距。在本實例中，結果是第一閘極結構308a為第一平均間距及第二閘極結構308b為第二平均間距。
操作402可繼續進行至子操作406以決定針對第一區域302a之第一蝕刻配方及針對第二區域302b的第二蝕刻配方，此第一區域302a具有第一閘極結構308a，及此第二區域302b具有第二閘極結構308b。在子操作406中，根據各個平均間距決定一或更多個蝕刻參數，以達到藉由方法200所達到的凹槽之類似結構及尺寸。用於此目的的蝕刻參數可包括蝕刻歷時、蝕刻氣流速率、氣壓、電漿功率、電漿偏壓及上述各者之組合。例如，蝕刻歷時被選為蝕刻參 數。蝕刻歷時具有針對第一蝕刻配方的第一值及針對第二蝕刻配方的一值，在此情況下，蝕刻歷時之第一值長於蝕刻歷時之第二值。當兩個平均間距差異更大時，因此測定的蝕刻歷時值具有一更大的差異。此類似於其他蝕刻參數。在本實例中，根據每一組閘極結構之平均間距而共同決定一個以上蝕刻參數。
隨後，操作402可繼續進行至子操作408以形成第一圖案化遮罩層502以覆蓋第二區域302b，如第13圖中圖示。第一遮罩層之形成類似於上述用以形成遮罩層之程序。例如，第一遮罩層包括由微影術製程形成的圖案化抗蝕劑層。
操作402繼續進行至子操作410以藉由使用第一蝕刻配方執行第一蝕刻步驟，從而形成第一凹槽352a，如第13圖中繪示。隨後，移除第一遮罩層502。
操作402繼續進行至子操作412以形成第二圖案化遮罩層504以覆蓋第一區域302a，如第14圖中繪示。第二圖案化遮罩層504之形成類似於第一圖案化遮罩層502之形成。
操作402繼續進行至子操作414以藉由使用第二蝕刻配方執行第二蝕刻步驟，從而形成第二凹槽352b，如第14圖中繪示。隨後，第二圖案化遮罩層504被移除，所得結構在第8A圖及第8B圖中繪示。
操作402可具有不同的序列。例如，子操作406及408可與子操作410及412切換，以便首先形成第二凹槽 352b，隨後形成第一凹槽352a。在操作402完成之後，方法400製程繼續進行至操作222。
本揭示提供一半導體結構，及製造此半導體結構之一方法。藉由利用所揭示方法，如方法200或方法400，第一應變源極/汲極特徵360a以不同於第二應變源極/汲極特徵360b之方式形成。例如，具有更小(平均)間距的第一應變源極/汲極特徵360a之底表面低於具有更大(平均)間距之第二應變源極/汲極特徵360b之底表面。
本揭示之實施例提供優於現有技術的數項優勢，但應理解，其他實施例可提供不同的優勢，本案中並非必須論述全部優勢，且並無特定優勢為所有實施例所必需。多項優勢可存在於一些實施例中。藉由利用所揭示的半導體結構及方法，場效應電晶體根據各自的電路特性以各自的尺寸特製而成，具有改良的源極與汲極接近度及改良的裝置效能，而沒有裝置洩漏問題。藉由利用方法200，單個蝕刻製程將形成間距不同、具有各自的配置及尺寸的多個場效應電晶體，從而縮短製造週期時間，且降低製造成本。
儘管並非意欲限制，但本揭示之一或更多個實施例向半導體裝置及其形成提供眾多益處。例如，當移除虛設閘極結構時，將基板進一步凹陷形成為通道區域。作為另一實例，在FinFET製造流程中，鰭側壁上之間隔物包括一個以上的薄膜及可使用不同材料以用於增強的耐蝕刻性。在又一實例中，應變源極/汲極特徵可磊晶生長，以與基板頂表面共面，或位於基板上方。
在一個示例性態樣中，本揭示涉及形成半導體結構之一方法。方法包括接收具有複數個閘極結構之基板；在閘極結構側壁上形成間隔物；評估閘極結構之間距差異；根據間距差異決定蝕刻配方；藉由使用蝕刻配方對與閘極結構關連之源極/汲極區域執行蝕刻製程，從而形成具有各自深度之源極/汲極凹槽；以及藉由使用半導體材料來執行磊晶生長以在源極/汲極凹槽中成源極/汲極特徵。
在一個示例性態樣中，本揭示涉及形成半導體結構之一方法。此方法包括接收具有複數個閘極結構之基板；在閘極結構之側壁上形成間隔物；根據間距準則將閘極結構分類，從而使閘極結構分組如下：閘極結構之一第一子集，其間距小於間距準則；及閘極結構之一第二子集，其間距大於間距準則；分別根據閘極結構第一子集之第一平均間距及閘極結構第二子集之第二平均間距決定第一蝕刻配方及第二蝕刻配方；藉由使用第一蝕刻配方對與閘極結構第一子集關連的第一源極/汲極區域執行第一蝕刻製程，從而形成第一凹槽；以及藉由使用第二蝕刻配方對與閘極結構第二子集關連的第二源極/汲極區域執行第二蝕刻製程，從而形成第二凹槽。
在一個示例性態樣中，本揭示涉及半導體結構。半導體結構包括半導體基板、數個第一閘極堆疊及數個第二閘極堆疊、數個第一源極/汲極特徵以及數個第二源極/汲極特徵。半導體基板具有一第一區域及一第二區域。第一閘極位於第一區域中，第二閘極堆疊位於第二區域中。第一 閘極堆疊具有一第一間距及第二閘極堆疊具有一第二間距，第二間距大於第一間距。這些第一源極/汲極特徵分別與第一閘極堆疊相關連，形成第一場效應電晶體。第二源極/汲極特徵分別與第二閘極堆疊相關連，形成第二場效應電晶體。第一源極/汲極特徵具有一第一底表面，第二源極/汲極特徵具有位於第一底表面上方的一第二底表面。
前述內容概括數個實施例之特徵，以便此項技術之一般技術者可更好地理解本揭示之態樣。此項技術之一般技術者應瞭解，本揭示可易於用作設計或修正其他製程及結構之基礎，以實現與本案介紹之實施例相同的目的及/或達到與其相同的優勢。此項技術之一般技術者亦應瞭解，此種同等構造不脫離本揭示之精神及範疇，及可在不脫離本揭示精神及範疇之情況下在本案中進行多種變更、取代及更動。
200‧‧‧方法
202‧‧‧步驟
204‧‧‧操作步驟
206‧‧‧操作步驟
208‧‧‧操作步驟
210‧‧‧操作步驟
212‧‧‧操作步驟
214‧‧‧步驟
216‧‧‧操作步驟
218‧‧‧子操作步驟
220‧‧‧子操作步驟
222‧‧‧操作步驟
224‧‧‧操作步驟

Claims (10)

  1. 一種形成半導體裝置之方法，包括：接收一基板，該基板具有複數個閘極結構；在該等閘極結構之側壁上形成間隔物；評估該等閘極結構之一間距差異；根據該等間距差異決定一蝕刻配方；藉由使用該蝕刻配方對與該等閘極結構相關連之源極/汲極區域執行一蝕刻製程，從而形成具有各自深度的源極/汲極凹槽；以及藉由使用一半導體材料來執行一磊晶生長以在該等源極/汲極凹槽中形成源極/汲極特徵。
  2. 如請求項1所述之方法，其中決定該蝕刻配方之步驟包括：辨識該蝕刻製程以具有蝕刻負載效應；根據該蝕刻負載效應對該蝕刻參數之靈敏度，辨識該蝕刻製程之一蝕刻參數；以及根據該間距差異決定該蝕刻參數之一值。
  3. 如請求項1所述之方法，其中評估該等閘極結構的該間距差異之步驟包括決定一間距比率以作為該間距差異，其中決定該間距比率之步驟包括：根據一間距準則將該等閘極結構分類，從而將該等閘極結構分組如下：該等閘極結構之一第一子集，其間距小 於該間距準則；以及該等閘極結構之一第二子集，其間距大於該間距準則；決定該等閘極結構之該第一子集的一第一平均間距，及該等閘極結構之該第二子集的一第二平均間距；以及決定該間距比率為該第二平均間距對該第一平均間距之一比率。
  4. 如請求項3所述之方法，其中該等源極/汲極區域包括與該第一閘極結構關連之第一源極/汲極區域，及與該第二閘極結構關連之第二源極/汲極區域；以及該蝕刻製程之該蝕刻負載效應包括：該蝕刻製程對該等第一源極/汲極區域具有一第一蝕刻速率，及對該等第二源極/汲極區域具有一第二蝕刻速率，其中該第一蝕刻速率大於該第二蝕刻速率。
  5. 如請求項4所述之方法，其中該蝕刻製程包括一第一蝕刻及一第二蝕刻；根據該間距差異而決定該蝕刻配方的該步驟包括為該第一蝕刻決定一第一子配方及為該第二蝕刻決定一第二次配方；以及對該等源極/汲極區域執行該蝕刻製程之該步驟包括：藉由使用該第一子配方對該等第一源極/汲極區域應用該第一蝕刻，及對藉由使用該第二子配方對該等第二源極/汲極區域應用該第二蝕刻。
  6. 一種形成半導體裝置之方法，包括：接收一基板，該基板具有複數個閘極結構；在該等閘極結構之側壁上形成間隔物；根據一間距準則將該等閘極結構分類，從而將該等閘極結構分組如下：該等閘極結構之一第一子集，其間距小於該間距準則；以及該等閘極結構之一第二子集，其間距大於該間距準則；根據該等閘極結構之該第一子集之一第一平均間距及該等閘極結構之該第二子集之一第二平均間距，分別決定一第一蝕刻配方及一第二蝕刻配方；藉由使用該第一蝕刻配方對與該等閘極結構之該第一子集相關連的第一源極/汲極區域執行一第一蝕刻製程，從而形成第一凹槽；以及藉由使用該第二蝕刻配方對與該等閘極結構之該第二子集相關連的第二源極/汲極區域執行一第二蝕刻製程，從而形成第二凹槽。
  7. 如請求項6所述之方法，其中執行該第一蝕刻製程之步驟包括形成該等第一凹槽，該等第一凹槽具有一第一平均深度；執行該第二蝕刻製程之步驟包括形成該等第二凹槽，該等第二凹槽具有一第二平均深度；以及該第二平均深度小於該第一平均深度。
  8. 如請求項6所述之方法，進一步包括：形成一第一硬質遮罩，該遮罩裸露該等第一源極/汲極區域及覆蓋該等第二源極/汲極區域，其中該第一蝕刻製程之該執行步驟包括藉由使用該第一硬質遮罩作為蝕刻遮罩而執行該第一蝕刻製程；移除該第一硬質遮罩；及形成一第二硬質遮罩，該遮罩裸露該等第二源極/汲極區域及覆蓋該等第一源極/汲極區域，其中該第二蝕刻製程之該執行步驟包括藉由使用該第二硬質遮罩作為蝕刻遮罩而執行該第二蝕刻製程。
  9. 一種半導體裝置，包括：一半導體基板，具有一第一區域及一第二區域；數個第一閘極堆疊及數個第二閘極堆疊，該等第一閘極堆疊位於該第一區域中，該等第二閘極堆疊位於該第二區域中，其中該等第一閘極堆疊具有一第一間距及該等第二閘極堆疊具有一第二間距，該第二間距大於該第一間距；數個第一源極/汲極特徵，分別與該等第一閘極堆疊相關連，形成第一場效應電晶體；以及數個第二源極/汲極特徵，分別與該等第二閘極堆疊相關連，形成第二場效應電晶體，其中該等第一源極/汲極特徵具有一第一底表面，該等第二源極/汲極特徵具有位於該第一底表面上方的一第二底表面。
  10. 如請求項9所述之半導體裝置，其中每一該等第一源極/汲極特徵與其所對應之該等第一閘極堆疊其中之一係側向間隔達一第一距離；以及每一該等第二源極/汲極特徵與其所對應之該等第二閘極堆疊其中之一係側向隔開，其中該第一距離小於該第二距離。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833170B2 (en) 2017-11-14 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043903B2 (en) * 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
US10163912B2 (en) 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
US10811507B2 (en) * 2017-09-20 2020-10-20 International Business Machines Corporation Vertical transistors having multiple gate thicknesses for optimizing performance and device density
CN109671674A (zh) * 2017-10-13 2019-04-23 联华电子股份有限公司 半导体装置的制作方法
US10510883B2 (en) 2017-11-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric source and drain structures in semiconductor devices
US10804378B2 (en) * 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved epitaxial source/drain proximity control
US10755964B1 (en) * 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
US20220254778A1 (en) * 2021-02-05 2022-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Method for Manufacturing the Same
US11735483B2 (en) * 2021-02-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming epitaxial source/drain features using a self-aligned mask and semiconductor devices fabricated thereof

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080248598A1 (en) 2007-04-09 2008-10-09 Rohit Pal Method and apparatus for determining characteristics of a stressed material using scatterometry
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR100924549B1 (ko) * 2007-11-14 2009-11-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101409374B1 (ko) * 2008-04-10 2014-06-19 삼성전자 주식회사 반도체 집적 회로 장치의 제조 방법 및 그에 의해 제조된반도체 집적 회로 장치
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
US20100078728A1 (en) 2008-08-28 2010-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Raise s/d for gate-last ild0 gap filling
US8080302B2 (en) 2008-09-19 2011-12-20 Macneil Ip Llc All vehicle mats
DE102008054075B4 (de) 2008-10-31 2010-09-23 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
US8299564B1 (en) * 2009-09-14 2012-10-30 Xilinx, Inc. Diffusion regions having different depths
TWI585861B (zh) 2010-02-10 2017-06-01 格羅方德半導體公司 具有磊晶成長之應力引發源極與汲極區之金氧半導體裝置的製造方法
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
DE102010029532B4 (de) 2010-05-31 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
US8304840B2 (en) * 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
US8507386B2 (en) * 2010-09-13 2013-08-13 Texas Instruments Incorporated Lateral uniformity in silicon recess etch
KR101797964B1 (ko) * 2010-10-01 2017-11-15 삼성전자주식회사 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치
JP2012089784A (ja) 2010-10-22 2012-05-10 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
US8552503B2 (en) * 2010-11-30 2013-10-08 United Microelectronics Corp. Strained silicon structure
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9196708B2 (en) 2013-12-30 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a semiconductor device structure
US9647113B2 (en) * 2014-03-05 2017-05-09 International Business Machines Corporation Strained FinFET by epitaxial stressor independent of gate pitch
KR102017611B1 (ko) * 2014-04-04 2019-09-04 삼성전자주식회사 반도체 장치 및 그 제조방법
US10164108B2 (en) * 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9871042B2 (en) * 2015-12-03 2018-01-16 Samsung Electronics Co., Ltd. Semiconductor device having fin-type patterns
US10163912B2 (en) 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
US9748389B1 (en) * 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
US9991167B2 (en) * 2016-03-30 2018-06-05 Globalfoundries Inc. Method and IC structure for increasing pitch between gates

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833170B2 (en) 2017-11-14 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same
TWI710057B (zh) * 2017-11-14 2020-11-11 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US11855182B2 (en) 2017-11-14 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and methods for forming the same

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