CN116230738A - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本发明的实施例提供了一种制造半导体器件的方法以及半导体器件。在制造半导体器件的方法中，形成鳍结构，其中，第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上方。在鳍结构上方形成牺牲栅极结构。蚀刻鳍结构的源极/漏极区，从而形成源极/漏极空间。通过源极/漏极空间横向蚀刻第一半导体层。在每个蚀刻的第一半导体层的端部上形成内间隔件。在源极/漏极空间形成一层或多层外延层，并且牺牲栅极结构被金属栅极结构替换。源极/漏极空间位于第一半导体层的最底部一层处的宽度小于源极/漏极空间位于第一半导体层的最底部一层上方的第一半导体层处的宽度。

Description

制造半导体器件的方法和半导体器件
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及制造半导体器件的方法和半导体器件。
背景技术
随着半导体行业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战造成了三维设计的发展，例如多栅极场效应晶体管(FET)，包括鳍式FET(FinFET)和全环栅(GAA)FET。在鳍式FET中，栅电极与沟道区的三个侧面相邻，同时栅极介电层介于栅电极和沟道区之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管本质上具有三个栅极来控制通过鳍或沟道区的电流。不幸的是，第四面，即，沟道的底部远离栅电极，因此不在栅极的紧密控制下。相比之下，在GAA FET中，沟道区的所有侧面都被栅电极包围，这使得沟道区的耗尽更充分，并且由于更陡峭的亚阈值电流摆幅(SS)导致更小的短沟道效应和较小的漏致势垒降低(DIBL)。随着晶体管尺寸不断缩小到亚10nm-15nm技术节点，需要此外改进GAA FET。
发明内容
本发明的一个方面提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上方；在所述鳍结构上方形成牺牲栅极结构；蚀刻所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区，从而形成源极/漏极空间；通过所述源极/漏极空间横向蚀刻所述第一半导体层；在经过蚀刻的所述第一半导体层的每个第一半导体层的端部上形成由介电材料制成的内间隔件；在所述源极/漏极空间中形成一个或多个外延层；以及用金属栅极结构代替所述牺牲栅极结构，其中，位于所述第一半导体层中的最底部一层处的所述源极/漏极空间的宽度小于位于所述第一半导体层中的最底部一层上方的所述第一半导体层处的所述源极/漏极空间的宽度。
本发明的另一个方面提供了一种制造半导体器件的方法，包括：形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上方；在所述鳍结构上方形成牺牲栅极结构；蚀刻所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区，从而形成所述源极/漏极空间；通过所述源极/漏极空间横向蚀刻所述第一半导体层；在经过蚀刻的所述第一半导体层的每个第一半导体层的端部上形成由介电材料制成的内间隔件；在所述源极/漏极空间中形成一个或多个外延层；以及用金属栅极结构代替所述牺牲栅极结构，其中，所述第一半导体层的最底部一层的厚度大于除了所述第一半导体层的最底部一层之外的所述第一半导体层的厚度。
本发明的又一个方面提供了一种半导体器件，包括：半导体片或半导体线，设置在从衬底突出的底部鳍结构上方；源极/漏极外延层，与所述半导体片或所述半导体线接触；栅极介电层，设置且环绕在所述半导体片或所述半导体线的每个沟道区上；栅电极层，设置在所述栅极介电层上且环绕在所述沟道区周围；以及平面沟道区，设置在所述底部鳍结构处，其中，所述半导体片中最底部的一个的底面或所述半导体线中最底部的一个的底面与所述底部鳍结构的顶面之间的距离S2大于相邻的所述半导体片或所述半导体线之间的距离S1。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本公开的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了根据本公开实施例的包括一个或多个GAA FET器件的半导体器件的平面图(布局图)。
图2A、图2B、图2C和图2D示出了根据本公开实施例的GAA FET器件的各种视图。图2A为沿对应于图1中的线C1的X方向(源-漏方向)的截面图，图2B为沿对应于图1中的线C2的X方向的截面图，图2C为沿对应于图1中的线C3的Y方向的截面图，以及图2D示出了沿对应于图1的线C4的Y方向的截面图。
图3A、图3B、图3C和图3D示出了根据本公开的实施例的GAA FET器件的各种视图。图3A为沿对应于图1中的线C1的X方向(源-漏方向)的截面图，图3B为沿对应于图1中的线C2的X方向的截面图，图3C为沿对应于图1中的线C3的Y方向的截面图，以及图3D示出了沿对应于图1的线C4的Y方向的截面图。
图4示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图5示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图6A和图6B示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图7示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图8示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图9示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图10示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图11示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图12示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图13示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图14示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图15示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图16示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
图17A、图17B和图17C示出了根据本公开的实施例的制造半导体GAA FET器件的各个阶段之一。
具体实施方式
应当理解，以下公开提供了许多不同的实施例或实例，用于实现本公开的不同部件。下面描述组件和布置的特定实施例或实例以简化本公开。当然，这些仅仅是实例但不旨在进行限制。例如，元件的尺寸不限于所公开的范围或数值，而是可能取决于工艺条件和/或器件的所需特性。此外，在下面的描述中，在第二部件上方或上面形成第一部件可以包括第一和第二部件形成为直接接触的实施例，并且还可以包括可介于第一部件和第二部件之间形成附加部件的实施例，使得第一和第二部件可以不直接接触。为了简单和清晰，可以以不同的比例任意绘制各种部件。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上方”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由……制成”可能意味着“包括”或“由……组成”。在本公开中，短语“A、B和C之一”是指“A、B和/或C”(A、B、C，A和B，A和C，B和C或A、B和C)，除非另有说明，否则不表示一种元素来自A、一种元素来自B中的和一种元素来自C。用一个实施例说明的材料、构造、尺寸和/或工艺可以用于其他实施例，因此可以省略其详细说明。在本公开中，源极/漏极指的是源极和/或漏极。需要说明的是，在本公开中，源极和漏极可以互换使用，并且它们的结构基本相同。
本公开总体涉及全环栅(GAA)FET，特别是具有垂直堆叠的多个沟道的GAA FET，这些沟道是水平延伸的纳米片或纳米线(纳米结构)。
图1示出了根据本公开的实施例的包括一个或多个GAA FET器件的半导体器件的平面图(布局图)。在一些实施例中，GAA FET器件是互补金属氧化物半导体(CMOS)器件。在一些实施例中，半导体器件包括设置在p型阱区12P上方的一个或多个N型GAA FET器件(NMOS或NFET)和设置在n型阱区12N上方的一个或多个P型GAA FET器件(PMOS或PFET)。
如图1所示，N型GAA器件和P型GAA器件中的每一个都包括堆叠的沟道区25，该沟道区25包括两个或更多个垂直排列的半导体纳米片或纳米线。包括栅极介电层和栅电极层的栅极结构通常设置在N型GAA FET和P型GAA FET的沟道区25上方。在一些实施例中，栅电极层包括用于N型GAA FET的n型栅电极层84N和用于P型GAA FET的P型栅电极层84P。在一些实施例中，栅极侧壁间隔件45形成在栅电极周围并且栅极端介电层89设置在栅电极的两端。N型GAA FET还包括源极/漏极外延层、设置在源极外延层上方的源极接触件75S和设置在漏极外延层上方的漏极接触件75D。此外，上源极接触件100S设置在源极接触75S上方，上漏极接触件100D设置在漏极接触件75D上方并且栅极接触件100G设置在栅电极上方。
图2A、图2B、图2C和图2D示出了根据本公开的实施例的GAA FET器件的各种视图。图2A为沿对应于图1中的线C1的X方向(源-漏方向)的截面图，图2B为沿对应于图1中的线C2的X方向的截面图，图2C为沿对应于图1中的线C3的Y方向的截面图，以及图2D示出了沿对应于图1的线C4的Y方向的截面图
如图2A-图2D所示，半导体纳米线或纳米片25设置在半导体衬底10上方，并且沿Z方向(衬底10的主表面的法线方向)垂直排列。在一些实施例中，衬底10包括至少在其表面部分上的单晶半导体层。衬底10可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。在某些实施例中，衬底10由单晶Si制成。在一些实施例中，n型GAA FET的沟道区25未掺杂或掺杂有P和/或As，p型GAA FET的沟道区25未掺杂或掺杂有B。
衬底10可以在其表面区域中包括一个或多个缓冲层(未示出)。缓冲层可以用来逐渐改变从衬底的晶格常数到源极/漏极区的晶格常数。缓冲层可以由外延生长的单晶半导体材料形成，诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP和InP。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度可以从最底部缓冲层的原子百分比30的锗增加到最顶部缓冲层的原子百分比70的锗。
如图2A-图2D所示，作为沟道层的半导体纳米片或线25设置在从衬底10突出的底部鳍结构上。每个沟道区25均由栅极介电层82和栅电极层84N或84P包裹。在一些实施例中，半导体纳米片或纳米线25的厚度在约2nm至约20nm的范围内并且半导体纳米片或纳米线25的宽度在约5nm至约50nm的范围内，这取决于设计和/或工艺要求。在一些实施例中，半导体器件包括核心逻辑区域和输入-输出(I/O)区域，并且I/O区域中的GAA FET具有比核心逻辑区域中的GAA FET更厚的栅极介电层，存在的差异在约0.5nm至约3nm的范围内。在一些实施例中，I/O区域中的GAA FET具有比核心逻辑区域中的GAA FET更大的栅极节距(例如，大约1.4倍至大约20倍)，这取决于设计和/或工艺要求。
在一些实施例中，半导体纳米线或纳米片的宽度大于厚度。在某些实施例中，宽度高达半导体纳米线或纳米片25的厚度的两倍或五倍。虽然图2A-图2D显示三个半导体纳米片或纳米线25，但半导体纳米片或纳米线25的数量不限于三个,可以小到一个或三个以上，最多可以到十个。通过调整半导体纳米片或纳米线的数量，可以调整GAA FET器件的驱动电流。在一些实施例中，纳米片或纳米线在垂直方向上的间距在大约12nm至大约24nm的范围内，这取决于设计和/或工艺要求。
在一些实施例中，在沟道区25与栅极介电层82之间形成界面介电层81(参见图17C)。在一些实施例中，栅极介电层82包括一层或多层介电材料，例如氧化硅、氮化硅或高k介电质(例如k≥9或k≥13)材料、其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、氧化钽、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层82包括一种或多种元素，诸如La、Lu、Sc、Sr、Ce、Y、Dy、Eu和Yb。在一些实施例中，栅极介电层82的厚度在大约0.5nm至大约3nm的范围内，这取决于设计和/或工艺要求。
在一些实施例中，栅电极层设置在栅极介电层上方并且包括一个或多个导电层。在一些实施例中，栅电极层包括阻挡层、粘合层、功函调整材料(WFM)层、胶层和/或主体(body)金属层。在一些实施例中，阻挡层、粘合层和/或胶层包括TiN、TaN、Ti或Ta。在一些实施例中，WFM层包括一层或多层。WFM层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或这些材料中的两个或更多个的多层。对于n型GAA FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一个或多个用作栅电极84N中的WFM层，对于p型GAA FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一个或多个用作栅电极84P中的WFM层。主体金属层包括W、Co、Ni、Mo、Ru或任何其他合适材料中的一个或多个。在一些实施例中，WFM层中的至少一个在n型GAA FET与p型GAA FET之间是连续的，并且WFM层中的至少一个在n型GAA FET与p型GAA FET之间是不连续的。在一些实施例中，主体金属层在n型GAA FET与p型GAA FET之间是连续的。
在一些实施例中，栅极侧壁间隔件45包括一层或多层介电材料，诸如氧化硅、氮化硅、SiOC、SiON、SiOCN、SiCN、多孔氧化物或任何其他合适的介电材料。在一些实施例中，栅极覆盖绝缘层90设置在栅电极上方并且包括一层或多层氧化硅、氮化硅、SiOC、SiON、SiOCN、SiCN、多孔氧化物或任何其他合适的介电材料。
此外，源极/漏极外延层50N、50P设置在衬底10上方并且连接至沟道区25。N型GAAFET的源极/漏极外延层50N包括一层或多层的SiP，SiCP、SiC、SiCAs、SiAs和SiAsP，以及P型GAA FET的源极/漏极外延层50P包括一层或多层的Si、SiGe、Ge、SiGeSn或GeSn，并且在一些实施例中还包括硼(B)和/或碳(C)。
在一些实施例中，源极/漏极外延层50N包括具有不同P(和/或As)浓度的第一外延层和第二外延层。在一些实施例中，P(和/或As)的量在约1×1020原子·cm-3至约1×1021原子·cm-3的范围内，并且在其他实施例中，在约2×1020原子·cm-3至大约6×1020原子·cm-3的范围内。在一些实施例中，第二外延层中P(和/或As)的量大于第一外延层中P的量。在一些实施例中，第二外延层中P的量在约1×1021原子·cm-3至约5×1021原子·cm-3的范围内，并且在其他实施例中，在约2×1021原子·cm-3至约4×1021原子·cm-3的范围内。
在其他实施例中，源极/漏极外延层50P包括具有不同的Ge(和/或B)浓度的第一外延层和第二外延层。在一些实施例中，第二外延层的锗量大于第一外延层的锗量。在一些实施例中，第一外延层的Ge量在约原子百分比20至约原子百分比40的范围内，第二外延层的Ge量在约原子百分比35至约原子百分比50的范围内。在一些实施例中，SiGe外延层包含硼作为掺杂剂。在一些实施例中，第二外延层的硼浓度大于第一外延层的硼浓度。第二外延层64中的B量在约1×1020原子·cm-3至约5×1020原子·cm-3的范围内，并且在其他实施例中，第二外延层中的B量在约5×1020原子·cm-3至约1×1021原子·cm-3的范围内。
源极/漏极外延层50N、50P与每个沟道区25的轻掺杂漏(LDD)区直接接触，并且在一些实施例中，延伸到底部鳍结构的量D1为约5nm至约35nm。在一些实施例中，底部鳍结构从衬底10突出且嵌入在隔离绝缘层15中，诸如浅沟槽隔离(STI)。在一些实施例中，源极/漏极外延层50N、50P的底部具有圆形(例如，U形)或锥形，其中，外延层的宽度朝向衬底减小。这样的圆形可以保持源极/漏极外延层与栅极结构之间的隔离裕度。
源极/漏极外延层50N、50P通过绝缘的内间隔件35和栅极介电层82与栅电极层84N、84P隔开。在一些实施例中，内间隔件35包括一个或多个介电层，诸如氧化硅、SiON、SiOC、SiOCN或任何其他合适的介电材料。在一些实施例中，内间隔件包括气隙。在一些实施例中，内间隔件35的介电常数大于栅极侧壁间隔件45的介电常数。在一些实施例中，栅极侧壁间隔件45的厚度(垂直高度)比内间隔件35的厚度(垂直高度)厚度大了例如约0.5nm至约3nm。在一些实施例中，栅极侧壁间隔件45的厚度(水平宽度)在约3nm至约12nm的范围内，并且内间隔件35的厚度(水平宽度)在约3nm至约12nm的范围内，这取决于设计和/或工艺要求。
在一些实施例中，源极接触件75S和漏极接触件75D包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一个或多个。此外，上源极接触件100S、上漏极接触件100D和栅极接触件100G包括Ru、Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN的一层或多层。在一些实施例中，诸如WSi、NiSi、TiSi或CoSi的硅化物层或其他合适的硅化物材料或金属元素与硅和/或锗的合金设置在源极/漏极外延层和源极/漏极接触件之间。
如图2A和图2B所示，在一些实施例中，平面沟道区11(平面FET部分)设置在纳米片或纳米线沟道区25下方。在一些实施例中，接触平面沟道区11的栅极结构在横截面中呈锥形(梯形)。在一些实施例中，梯形或锥形栅电极具有小于底部宽度(G2)的上部宽度(G1)，底部宽度(G2)是上部宽度的约1.01倍至约1.5倍。
在一些实施例中，平面沟道区11(没有栅极介电层)的沟道长度G2大于纳米片或纳米线沟道区25(没有栅极介电层)的沟道长度G1。在一些实施例中，G2/G1在约1.01至约1.6的范围内并且在其他实施例中在约1.05至约1.4的范围内。通常，较长的Lg(栅极长度)有利于底部平面沟道的短沟道控制。为了抑制短沟道泄漏，沟道长度G2应尽可能大。然而，考虑到更精细的器件尺寸(例如，栅极节距)，设置沟道长度G2的上限以保持栅电极与源极/漏极外延层之间的隔离裕度。上述范围可以满足上述两个要求。在一些实施例中，G2/G1为约1.05至1.15。如上所述，较大的G2可以降低GAA FET的截止电流，而较小的G1可以提高器件性能(例如速度)且减小器件尺寸。在一些实施例中，用于平面沟道11和纳米片或纳米线25的最底部一个的梯形或锥形栅电极的上部宽度G2'等于或大于宽度G1且小于G2。在一些实施例中，G2/G2'在约1.05至约1.3的范围内。在一些实施例中，G1在约5nm至约20nm的范围内，并且G2在约6nm至约24nm的范围内，这取决于设计和/或工艺要求。
在一些实施例中，如图2C所示，N型GAA FET的沟道区25的宽度W1等于或小于P型GAA FET的沟道区25的宽度W3。在一些实施例中，W1/W3在约0.7至约1.0的范围内，而在其他实施例中，在约0.8至约0.95的范围内。当该比率大于这些范围时，可能难以平衡N型FET和P型FET之间的导通电流。在一些实施例中，N型GAA FET的沟道区25的厚度T1等于P型GAA FET的沟道区25的厚度T3。
在一些实施例中，N型GAA FET的平面沟道区11的宽度W2等于或大于沟道区25的宽度W1，并且P型GAA FET的平面沟道区11的宽度W4等于或大于沟道区25的宽度W3。
在一些实施例中，N型GAA FET的相邻沟道区25(无栅极介电层)之间的间距S1等于P型GAA FET的相邻沟道区25(无栅极介电层)之间的间距S3。在一些实施例中，间距S1等于N型GAA FET的最底部沟道区25与平面沟道区11(无栅极介电层)之间的间距S2，并且间距S3等于P型GAA FET的最底部沟道区25与平面沟道区11(无栅极介电层)之间的间距S4。在一些实施例中，S1和S2在约6nm至约16nm的范围内，这取决于设计和/或工艺要求。
在一些实施例中，图2D中所示的p型阱区12P和n型阱区12N是通过多次离子注入工艺形成的。在一些实施例中，注入工艺包括抗穿通(APT)注入工艺。在一些实施例中，n型阱区12N通过注入P和/或As形成，并且p型阱区12P通过注入B或BF2形成。在一些实施例中，阱区中的掺杂剂浓度在约1×1019原子·cm-3至约1×1021原子·cm-3的范围内。阱区的掺杂剂浓度大于(例如，10-1000倍)纳米片或纳米线沟道区25的掺杂剂浓度。
图3A、图3B、图3C和图3D示出了根据本公开的实施例的GAA FET器件的各种视图。图3A为沿对应于图1中C1线的X方向(源极/漏极方向)的截面图，图3B为沿对应于图1中C2线的X方向的截面图，图3C为沿对应于图1中C3线的Y方向的截面图，图3D为沿对应于图1中线C4的Y方向的截面图。
图3A-图3D中所示的GAA FET器件与图2A-图2D中所示的GAA FET器件基本相同，除了间距S1小于N型GAA FET的最底部沟道区25与平面沟道区域11(无栅极介电层)之间的间距S2，并且间距S3小于P型GAA FET的最底部沟道区25与平面沟道区11(无栅极介电层)之间的间距S4。在一些实施例中，S2/S1和S4/S3在约1.01至约1.5的范围内并且在其他实施例中在约1.05至约1.3的范围内。当这些比值大于这些范围时，栅电极与源极/漏极之间的寄生电容会增加，而当这些比值小于这些范围时，栅电极难以形成多个金属层。较大的间距S2可以为制造用于平面沟道的较大的沟道长度G2、G4和较宽的源极/漏极底部圆形提供较大的制造裕度。相邻纳米片或纳米线之间较小的间距S1可以减小源极/漏极深度，降低栅电极与源极/漏极外延层之间的电容，并且还可以降低源极/漏极区的电阻。在一些实施例中，S1在约6nm至约16nm的范围内并且S2在约7nm至约20nm的范围内，这取决于设计和/或工艺要求。在一些实施例中，用于平面沟道11和最底部的纳米片或纳米线25两者的梯形或锥形栅电极的上部宽度G4'等于或大于宽度G3且小于G4。在一些实施例中，G4/G4'在约1.05至约1.3的范围内。
在一些实施例中，平面沟道区11(平面FET部分)的阈值电压的绝对值大于纳米片或纳米线沟道区(GAA FET部分)的阈值电压的绝对值。当向栅电极84N(或84P)施加导通电压时，纳米片或纳米线沟道区变为导电(导通)，使得电流在源极和漏极之间流动。当向栅电极84N(或84P)施加截止电压时，纳米片或纳米线沟道区变得不导电(截止)，使得电流不会在源极和漏极之间流动。由于平面沟道区11包括与阱区相同量的掺杂剂，即，更高的掺杂剂浓度，通过源极与漏极之间的平面沟道区的泄漏电流可以被抑制得更多。此外，平面沟道区11的较长沟道长度也抑制了漏电流。
图4至图17A-图17C示出了根据本公开的实施例的制造半导体FET器件的各个阶段。可以理解，对于该方法的其他实施例，可以在图4-图17C所示的工艺之前、期间和之后提供额外的操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。在图4-图17C的实施例中可以采用与前述针对图1-图3D描述的实施例相同或相似的材料、配置、尺寸和/或工艺，因此可以省略其详细说明。
如图4所示，第一半导体层20和第二半导体层25在衬底10上方交替形成。第一半导体层20和第二半导体层25由具有不同晶格常数的材料制成，并且可以包括一层或更多层的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb或InP。在一些实施例中，衬底10例如是p型硅衬底，杂质浓度在约1×1015原子·cm-3至约1×1016原子·cm-3的范围内。在其他实施例中，衬底是n型硅或锗衬底，杂质浓度在约1×1015原子·cm-3至约1×1016原子·cm-3的范围内。
在一些实施例中，在形成堆叠层之前，将杂质离子(掺杂剂)注入到硅衬底10中以形成与阱区12N、12P一致的阱区。执行离子注入以防止穿通效应。在一些实施例中，阱区中的掺杂剂浓度在约1×1019原子·cm-3至约1×1021原子·cm-3的范围内。
在一些实施例中，第一半导体层20和第二半导体层25由Si、Si化合物、SiGe、Ge或Ge化合物制成。在一个实施例中，第一半导体层20为Si1-xGex，其中，x等于或大于约0.1且等于或小于约0.6，第二半导体层25为Si或Si1-yGey，其中，y小于x并且等于或小于约0.2。在本公开中，“M”化合物或“基于M的化合物”是指该化合物的大部分是M。
第一半导体层20和第二半导体层25在衬底10上方外延形成。第一半导体层20的厚度可以等于或大于第二半导体层25的厚度，并且在一些实施例中在约5nm至约60nm的范围内，在其他实施例中在约10nm至约30nm的范围内。在一些实施例中，第二半导体层25的厚度在约5nm至约60nm的范围内，在其他实施例中在约10nm至约30nm的范围内。第一半导体层20的厚度可以与第二半导体层25的厚度相同或不同。虽然在图4中示出了四个第一半导体层20和四个第二半导体层25，但数量不限于四个，可以是1、2、3或大于4，并且小于20。在一些实施例中，第一半导体层20的数量比第二半导体层25的数量大1个(顶部和底部层是第一半导体层)。
在一些实施例中，最底部的第一半导体层20B的厚度大于剩余的第一半导体层20A的厚度。在一些实施例中，最底部的第一半导体层20B的厚度(对应于间距S2、S4)是剩余的第一半导体层20A的每个的厚度(对应于间距S1、S3)的1.05至1.3倍。在一些实施例中，最底部的第一半导体层20B的厚度等于剩余的第一半导体层20A的每个的厚度。
在一些实施例中，至少随后用作沟道区的第二半导体层25是未掺杂的或掺杂有比阱区更少量的杂质。在一些实施例中，第二半导体层25中的掺杂剂浓度小于约1×1017原子·cm-3。
在堆叠半导体层形成之后，鳍结构29通过使用一种或多种光刻和蚀刻操作形成，如图5所示。鳍结构29可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺，例如EUV和DUV光刻，包括双重图案化或多重图案化工艺，来图案化鳍结构。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建具有比例如使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并且使用光刻工艺来图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构。
如图5所示，鳍结构29在X方向上延伸并且在Y方向上排列。鳍结构29的数量不限于如图5所示的两个，并且可以少至一个和三个或更多。在一些实施例中，在鳍结构29的两侧形成一个或多个伪鳍结构以提高图案化操作中的图案保真度。如图5所示，鳍结构29具有由堆叠的半导体层20、25和底部鳍结构13(阱区)构成的上部。
在一些实施例中，鳍结构29的上部沿Y方向的宽度(对应于宽度W1、W3)在约5nm至约50nm的范围内，并且在其他实施例中在约10nm至约30nm的范围内。在一些实施例中，鳍结构29具有顶部宽度小于底部宽度的锥形形状。
在形成鳍结构29之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，使得鳍结构完全嵌入绝缘层中。绝缘层的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料，通过LPCVD(低压化学汽相沉积)、等离子增强CVD(PECVD)或可流动CVD形成。可以在形成绝缘层之后执行退火操作。然后，执行平坦化操作，例如化学机械抛光(CMP)法和/或回蚀法，使得最上面的第二半导体层25的上表面从绝缘材料层处暴露。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成一个或多个鳍衬垫层。在一些实施例中，鳍衬垫层包括形成在衬底10和鳍结构11的底部的侧壁上方的第一鳍衬垫层，以及形成在第一鳍衬垫层上的第二鳍衬垫层。鳍衬垫层由氮化硅或氮化硅基材料(例如，SiON、SiCN或SiOCN)制成。鳍衬垫层可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)的一种或多种工艺沉积，但可以使用任何可接受的工艺。
然后，如图5所示，使绝缘材料层凹陷以形成隔离绝缘层15，从而暴露鳍结构29的上部。通过该操作，各鳍结构29通过隔离绝缘层15彼此分离，这也称为浅沟槽隔离(STI)。隔离绝缘层15可以由合适的介电材料制成，例如氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、例如掺碳氧化物的低k介电质、例如掺杂多孔碳的二氧化硅的极低k介电质、诸如聚酰亚胺的聚合物、这些的组合等。在一些实施例中，隔离绝缘层15是通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺形成的，但是可以使用任何可接受的工艺。
在一些实施例中，绝缘材料层15被凹进，直到底部鳍结构13的上部被暴露。在其他实施例中，底部鳍结构13的上部不被暴露。在一些实施例中，绝缘材料层15被凹进至鳍结构13的上表面的层面。
第一半导体层20是随后被部分去除的牺牲层，并且第二半导体层25随后形成为作为n型GAA FET和/或p型GAA FET的沟道层的半导体线。在一些实施例中，对于p型GAA FET，第二半导体层25是随后被部分去除的牺牲层，并且第一半导体层20随后形成为作为沟道层的半导体线。
在形成隔离绝缘层15之后，形成牺牲(伪)栅极结构49，如图6A和图6B所示。图6A和图6B示出了在暴露的鳍结构29上方形成牺牲栅极结构49之后的结构。牺牲栅极结构49形成在鳍结构中将成为沟道区的部分上方。牺牲栅极结构49限定了GAA FET的沟道区。牺牲栅极结构49包括牺牲栅极介电层41和牺牲栅电极层42。牺牲栅极介电层41包括一层或多层绝缘材料，例如氧化硅基材料。在一个实施例中，使用通过CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层41的厚度在约1nm至约5nm的范围内。
牺牲栅极结构49通过首先在鳍结构上方毯式沉积牺牲栅极介电层41来形成。然后将牺牲栅电极层毯式沉积在牺牲栅电介电层上和鳍结构上方，使得鳍结构完全嵌入牺牲栅电极层中。牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，牺牲栅电极层经受平坦化操作。使用CVD，包括LPCVD和PECVD、PVD、ALD或其他合适的工艺来沉积牺牲栅极介电层和牺牲栅电极层。随后，在牺牲栅电极层上方形成掩模层。掩模层包括垫氮化硅层43和氧化硅掩模层44。
接下来，进行图案化操作，并且将掩模层和牺牲栅电极层图案化为牺牲栅极结构49，如图6A和图6B所示。牺牲栅极结构包括牺牲栅极介电层41、牺牲栅电极层42(例如多晶硅)、垫氮化硅层43和氧化硅掩模层44。通过对牺牲栅极结构进行图案化，第一和第二半导体层的堆叠的各层部分地暴露在牺牲栅极结构的相对两侧上，从而限定源极/漏极区，如图6A和6B所示。在本公开中，源极和漏极可互换使用，它们的结构基本相同。在图6A和图6B中，一个牺牲栅极结构形成在两个鳍结构上方，但是牺牲栅极结构的数量不限于一个。在一些实施例中，两个或更多个牺牲栅极结构布置在X方向上。在某些实施例中，在牺牲栅极结构的两侧形成一个或多个伪牺牲栅极结构以提高图案保真度。
此外，如图6A和图6B所示，在牺牲栅极结构49上方形成用于栅极侧壁间隔件的第一覆盖层45。第一覆盖层45以共形方式沉积，使得它分别在牺牲栅极结构的垂直表面(诸如侧壁)、水平表面和顶部上具有大致相等的厚度。在一些实施例中，第一覆盖层45的厚度在约5nm至约20nm的范围内。第一覆盖层45包括氮化硅、SiON、SiCN、SiCO、SiOCN或任何其他合适的介电材料中的一种或多种。第一覆盖层45可以通过ALD或CVD或任何其他合适的方法形成。
接下来，如图7所示，对第一覆盖层45进行各向异性蚀刻以去除设置在源极/漏极区上的第一覆盖层45，同时将第一覆盖层45作为栅极侧壁间隔件留在牺牲栅极结构49的侧面上。然后，通过一次或多次光刻和蚀刻操作，蚀刻在源极/漏极区的第一半导体层20和第二半导体层25的堆叠结构，从而形成源极/漏极空间21。在一些实施例中，底部鳍结构13的部分也被部分蚀刻至约5nm至约35nm的深度D11。在一些在实施例中，n型场效应管和p型场效应管是分开制造的，在这种情况下，一种类型的场效应晶体管的区域被处理，另一种类型的场效应晶体管的区域被诸如氮化硅的保护层覆盖。
在一些实施例中，如图7所示，由于牺牲栅极结构49的高纵横比(牺牲栅极结构的高度与相邻牺牲栅极结构之间的间距的比)，源极/漏极空间21具有宽度从顶部到底部逐渐减小的锥形形状(例如，U形、圆角锥形或V形)。在一些实施例中，在最底部第一半导体层20B处沿X方向测量的源极/漏极空间21的宽度比在剩余的第一半导体层20A处测得的宽度小约1nm-10nm。在一些实施例中，在第一半导体层20A处测量的源极/漏极空间21的宽度基本恒定。
此外，如图8所示，在源极/漏极空间21内沿X方向横向蚀刻第一半导体层20，从而形成空腔22。
当第一半导体层20为SiGe而第二半导体层25为Si时，可使用湿蚀刻剂(诸如但不限于H2O2、CH3COOH和HF)选择性蚀刻第一半导体层20，然后是H2O清洗。在一些实施例中，混合溶液的蚀刻和水的清洗重复10次至20次。在一些实施例中，使用混合溶液的蚀刻时间在约1分钟至约2分钟的范围内。在一些实施方案中，混合溶液在约60℃至约90℃范围内的温度下使用。可以使用其他蚀刻剂。通过使用混合溶液，第一半导体层20的端部具有弯曲形状。在一些实施例中，当第一半导体层20由具有恒定Ge浓度的SiGe制成时，由于表面张力和毛细作用，湿蚀刻在垂直方向上的中心部分比边缘部分引起更多的蚀刻，因此第一半导体层的端部呈现具有深度蚀刻的中心区域的微笑形状。
在一些实施例中，在横向蚀刻之后，牺牲栅极结构49下方的第一半导体层20A具有基本相同的长度L1(例如，在±约0.5nm内)，而最底部的第一半导体层20B具有大于长度L1的长度L2。长度L1对应于沟道长度G1、G3，长度L2对应于沟道长度G2、G4。在一些实施例中，剩余的各第一半导体层20的长度差不为零。在一些实施例中，在横向蚀刻之后，牺牲栅极结构49下方的各第一半导体层20A具有约0.1nm至约0.5nm变化的不同的长度。
接下来，如图9所示，在源极/漏极空间21中的第一半导体层20的经过蚀刻的横向端部和第二半导体层25的端面上以及牺牲栅极结构49上方共形地形成第一绝缘层30。第一绝缘层30包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。第一绝缘层30由与侧壁间隔件(第一覆盖层)45不同的材料制成。第一绝缘层30具有约1.0nm至约10.0nm范围内的厚度。在其他实施例中，第一绝缘层30的厚度为约2.0nm至约5.0nm。第一绝缘层30可以通过ALD或任何其他合适的方法形成。通过共形地形成第一绝缘层30，空腔22被第一绝缘层30完全填充。在一些实施例中，绝缘层30包括由彼此不同的材料制成的两层或三层。在一些实施例中，绝缘层中的一个通过氧化第一半导体层20的端部形成，并且氧化物层由硅锗氧化物(SiGeOx)制成。在一些实施例中，硅锗氧化物的厚度在约0.1nm至约1nm的范围内。
在形成第一绝缘层30之后，进行蚀刻操作以部分去除第一绝缘层30，从而形成内间隔件35，如图10所示。在一些实施例中，内间隔件35的端面比第二半导体层25的端面凹陷得更多。凹陷量在约0.1nm至约2nm的范围内并且在其他实施例中在约0.2nm至约1nm的范围内。在其他实施例中，凹陷量小于0.5nm，并且可以为零(内间隔件35的端面与第二半导体层25的端面彼此齐平)。
在一些实施例中，在形成第一绝缘层30之前，形成厚度小于第一绝缘层30的附加绝缘层，因此内间隔件35具有两层结构。
随后，如图11所示，在源极/漏极空间21中形成与外延层50N、50P一致的源极/漏极外延层50。n型FET的源极/漏极外延层与p型FET的源极/漏极外延层分开形成。源极/漏极外延层50通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成。如图11所示，源极/漏极外延层50选择性地形成在半导体区域上。源极/漏极外延层50形成为与第二半导体层25的端面接触，并且形成为与内间隔件35接触。
然后，如图12所示，形成蚀刻停止层68。蚀刻停止层68包括氮化硅和氧化硅、SiON、SiOC、SiCN和SiOCN中的一种，或任何其他合适的介电材料。蚀刻停止层68由与侧壁间隔件(第一覆盖层)45不同的材料制成。蚀刻停止层68可以通过ALD或任何其他合适的方法形成。
接下来，如图13所示，在蚀刻停止层68上形成第一层间介电质(ILD)层70。用于ILD层70的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。ILD层70可以使用有机材料，诸如聚合物。在形成ILD层70之后，进行平坦化操作，诸如CMP，使得牺牲栅电极层42的顶部暴露，如图14所示。
然后，去除牺牲栅电极层42和牺牲栅介电层41。ILD层70在去除牺牲栅极结构期间保护源极/漏极外延层50和55。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构。当牺牲栅电极层42是多晶硅并且ILD层70是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极层42。之后使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极介电层41。
在去除牺牲栅极结构之后，去除第一半导体层20，从而形成第二半导体层25的纳米片或纳米线(沟道区)，如图15所示。如上所述，可以使用可选择性地蚀刻第一半导体层20而不蚀刻第二半导体层25的蚀刻剂来去除或蚀刻第一半导体层20。如图15所示，由于形成了第一绝缘层(内间隔件)35，第一半导体层20的蚀刻在第一绝缘层35处停止。换言之，第一绝缘层35用作蚀刻第一半导体层20的蚀刻停止层。
在形成第二半导体层25的半导体纳米片或纳米线(沟道区)之后，在每个沟道区周围形成栅极介电层82。此外，在栅极介电层82上形成栅电极层84，如图16所示。在一些实施例中，n型GAA FET的栅电极的结构和/或材料不同于p型GAA FET的栅电极的结构和/或材料。
栅极介电层82可以通过CVD、ALD或任何合适的方法形成。在一个实施例中，栅极介电层82使用诸如ALD的高共形沉积工艺形成，以确保在每个沟道层周围形成具有均匀厚度的栅极介电层。在一些实施例中，栅极介电层82的厚度在约1nm至约6nm的范围内。
栅电极层84形成在栅极介电层82上以围绕每个沟道层。栅电极层84可以通过CVD、ALD、电镀或其他合适的方法形成。栅电极层也沉积在ILD层70的上表面上方。然后通过使用例如CMP将形成在ILD层70上方的栅极介电层和栅电极层平坦化，直到ILD的上表面第70层显露出来。
在一些实施例中，在形成栅电极层84之前，使栅极侧壁间隔件45凹陷。在一些实施例中，栅极侧壁间隔件45在形成栅极介电层82之前凹陷。
在一些实施例中，在平坦化操作之后，使栅电极层84凹陷，并且在凹陷的栅电极84上方形成覆盖绝缘层90，如图17A和17B所示。图17C示出了内间隔件35周围的放大图。覆盖绝缘层90包括一层或多层氮化硅基材料，诸如氮化硅。覆盖绝缘层90通过沉积绝缘材料然后进行平坦化操作来形成。
随后，通过使用干蚀刻在ILD层70和蚀刻停止层68中形成接触孔，从而暴露源极/漏极外延层50的上部。在一些实施例中，硅化物层72形成在源极/漏极外延层50的上方。硅化物层72包括WSi、CoSi、NiSi、TiSi、MoSi和TaSi中的一种或多种。然后，如图17A所示，在接触孔中形成与源极和漏极接触件75S、75D一致的导电接触层75。导电接触层75包括Co、Ni、W、Ti、Ta、Cu、Al、TiN和TaN中的一种或多种。此外，形成一个或多个ILD层95(参见图2A-图3D)。
应明白，GAA FET经历了进一步的CMOS工艺以形成各种部件，诸如接触件/通孔、互连金属层、介电层、钝化层等。
在本公开的GAA FET器件中，可以降低截止电流、栅电极与源极/漏极外延层之间的电容以及源极/漏极区的电阻，进而提高设备性能。
应当理解，并非所有优点都必须在此处讨论，不是所有实施例或实例都需要某特定的优点，并且其他实施例或实例可以提供不同的优点。
根据本公开的一个方面，在制造半导体器件的方法中，形成鳍结构，在鳍结构中，第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上，在鳍结构上方形成牺牲栅极结构，对鳍结构的未被牺牲栅极结构覆盖的源极/漏极区进行蚀刻，形成源极/漏极空间，穿过所述源极/漏极空间横向蚀刻第一半导体层，在每个蚀刻后的第一半导体层的端部上形成由介电材料制成的内侧间隔件，在源极/漏极空间内形成一个或多个外延层，牺牲栅极结构被替换为金属栅极结构。源极/漏极空间位于第一半导体层中最底部一层的宽度小于源极/漏极空间位于第一半导体层中最底部一层上方的第一半导体层的宽度。在前述和以下实施例中的一个或多个中，源极/漏极空间的底部具有宽度朝向衬底而减小的锥形形状。在前述和以下实施例中的一个或多个中，当牺牲栅极结构被金属栅极结构替换时，牺牲栅极结构中包括的牺牲栅电极和牺牲栅极介电层被去除，从而形成栅极空间、第一半导体层在栅极空间中的部分被去除，从而留下由第二半导体层构成的沟道区，形成栅极介电层以环绕栅极空间中的每个第二半导体层，并且在栅极介电层上方形成栅电极。第二半导体层中的最底部一层的沟道长度G2大于除了第二半导体层中的最底部一层之外的每个第二半导体层的沟道长度G1。在上述和以下实施例中的一个或多个中，G2/G1在1.05至1.4的范围内。在前述和以下实施例中的一个或多个中，栅电极中设置在第二半导体层中最底部一层与底部鳍结构的顶部之间的部分在横截面中具有锥形形状。在前述和以下实施例中的一个或多个中，锥形形状的底部宽度是锥形形状的顶部宽度的1.05至1.4倍。在前述和以下实施例中的一个或多个中，平面沟道区形成在底部鳍结构处。在前述和以下实施例中的一个或多个中，源极/漏极空间穿透底部鳍结构的量为5nm至35nm。在前述和以下实施例中的一个或多个中，第一半导体层中最底部一层的厚度大于除了第一半导体层中最底部一层之外的第一半导体层的厚度。
根据本公开的另一方面，在制造半导体器件的方法中，形成鳍结构，在鳍结构中，第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上方，在鳍结构上方形成牺牲栅极结构，蚀刻鳍结构的未被牺牲栅极结构覆盖的源极/漏极区，从而形成源极/漏极空间，穿过源极/漏极空间横向蚀刻第一半导体层，在每个蚀刻后的第一半导体层的端部上形成由介电材料制成的内侧间隔件，在源极/漏极空间形成一个或多个外延层，牺牲栅极结构被替换为金属栅极结构。第一半导体层中最底部一层的厚度大于除了第一半导体层中最底部一层之外的第一半导体层的厚度。在前述和以下实施例中的一个或多个中，当用金属栅极结构代替牺牲栅极结构时，牺牲栅极结构中包括的牺牲栅极电极和牺牲栅极介电层被去除，从而形成栅极空间，去除第一半导体层在栅极空间中的部分，从而留下由第二半导体层构成的沟道区，形成栅极介电层以环绕栅极空间中的每个第二半导体层，栅电极形成在栅极介电层上方。第二半导体层中最底部一层的沟道长度G2大于除了第二半导体层中最底部一层之外的每个第二半导体层的沟道长度G1。在前述和以下实施例中的一个或多个中，G2/G1在1.05至1.4的范围内。在前述和以下实施例中的一个或多个中，栅电极中设置在第二半导体层中最底部一层与底部鳍结构的顶部之间的部分在横截面中具有锥形形状。在前述和以下实施例中的一个或多个中，锥形形状的底部宽度是锥形形状的顶部宽度的1.05至1.4倍。在前述和以下实施例中的一个或多个中，平面沟道区形成在底部鳍结构处。在前述和以下实施例中的一个或多个中，源极/漏极空间穿透底部鳍结构的量为5nm至35nm。
根据本公开的另一方面，在制造半导体器件的方法中，形成第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上的鳍结构、牺牲栅极在鳍结构上方形成，其中牺牲栅极结构包括牺牲栅电极和牺牲栅极介电层，形成栅侧壁间隔件，蚀刻鳍结构中未被牺牲栅极覆盖的源极/漏极区，从而形成源极/漏极空间，通过源极/漏极空间横向蚀刻第一半导体层，在每个蚀刻的第一半导体层的端部上形成由介电材料制成的内侧间隔件，在源极/漏极空间中形成一个或多个外延层，形成层间介电层，去除牺牲栅电极和牺牲栅极介电层，从而形成栅极空间，使栅极间隔件凹进，去除第一半导体层在栅极空间中的部分，留下由第二半导体层构成的沟道区，形成栅极介电层以环绕栅极空间中的每个第二半导体层，并且在栅极介电层上方形成栅电极。在底部鳍结构处形成平面沟道区，平面沟道区的沟道长度大于由第二半导体层构成的每个沟道区的沟道长度。在前述和以下实施例中的一个或多个中，凹陷的栅极侧壁间隔件的垂直长度大于内间隔件的垂直长度。在前述和以下实施例中的一个或多个中，第一半导体层中最底部一层的厚度S2大于除了第一半导体层中最底部一层之外的第一半导体层的厚度S1。在前述和以下实施例中的一个或多个中，S2/S1在1.05至1.3的范围内。
根据本公开的另一方面，半导体器件包括设置在从衬底突出的底部鳍结构上方的半导体片或线、与半导体片或线接触的源极/漏极外延层、栅极介电层设置在半导体片或线的每个沟道区上且环绕在其周围，栅电极层设置在栅极介电层上且环绕在每个沟道区上。在底部鳍结构处形成平面沟道区，且平面沟道区的沟道长度G2大于半导体片或线的每个沟道区的沟道长度G1。在前述和以下实施例中的一个或多个中，G2/G1在1.05至1.4的范围内。在前述和以下实施例中的一个或多个中，沟道长度G2在5nm到20nm的范围内，并且沟道长度G1在6nm至24nm的范围内。在前述和以下实施例中的一个或多个中，平面沟道区的掺杂剂浓度高于半导体片或线的沟道区的掺杂剂浓度。在前述和以下实施例中的一个或多个中，半导体片或线的沟道区是非掺杂的。在前述和以下实施例中的一个或多个中，栅电极层中设置在半导体片或导线中最底部的一个与底部鳍结构的顶部之间的部分在横截面中具有锥形形状。在前述和以下实施例中的一个或多个中，锥形形状的底部宽度是锥形形状的顶部宽度的1.05至1.4倍。在前述和以下实施例中的一个或多个中，半导体片或线中最底部的一个的底面与底部鳍结构的顶面之间的距离S2大于相邻的半导体片或线之间的距离S1。
根据本公开的另一方面，半导体器件包括设置在从衬底突出的底部鳍结构上方的半导体片或线、与半导体片或线接触的源极/漏极外延层、栅极介电层设置在半导体线或片的每个沟道区域上且将环绕在其周围、设置在栅极介电层上且环绕每个沟道区的栅电极层、以及分别设置在空间中的绝缘间隔件，所述空间由相邻的半导体片或线、栅电极层和源极/漏极区限定。半导体片或线中最底部的一个的底面与底部鳍结构的顶面之间的距离S2大于相邻的半导体片或线之间的距离S1。在前述和以下实施例中的一个或多个中，S2/S1在1.05至1.3的范围内。在前述和以下实施例中的一个或多个中，距离S2在7nm至20nm的范围内，并且距离S1在6nm至16nm的范围内。在前述和以下实施例中的一个或多个中，平面沟道区形成在底部鳍结构处，并且平面沟道区的沟道长度大于半导体片或线的每个沟道区的沟道长度。在前述和以下实施例中的一个或多个中，半导体片或线的每个沟道区的沟道长度是不一致的。在前述和以下实施例中的一个或多个中，栅极侧壁间隔件形成在栅电极层的侧壁上，并且凹陷的栅极侧壁间隔件的垂直长度大于内侧间隔件的垂直长度。在前述和以下实施例中的一个或多个中，半导体器件还包括设置在栅电极层和栅侧壁间隔件上方的栅极覆盖绝缘层。
根据本公开的另一方面，半导体器件包括设置在从衬底突出的底部鳍结构上方的半导体片或线、与半导体片或线接触的源极/漏极外延层、栅极介电质栅电极层设置在半导体片或线的每个沟道区上并且环绕在其周围，栅电极层设置在栅极介电层上并且环绕在每个沟道区上。在底部鳍结构处形成平面沟道区，且平面沟道区的阈值电压的绝对值大于半导体片或线的沟道区的阈值电压。在前述和以下实施例中的一个或多个中，源极/漏极外延层的底部穿透底部鳍结构的量为5nm至35nm。在前述和以下实施例中的一个或多个中，半导体片或线的最底部一个的底面与底部鳍结构的顶面之间的距离S2大于相邻的半导体片或线之间的距离S1。在前述和以下实施例中的一个或多个中，平面沟道区的沟道长度大于半导体片或线的每个沟道区的沟道长度。在前述和以下实施例中的一个或多个中，平面沟道区的掺杂剂浓度高于半导体片或线的沟道区的掺杂剂浓度。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种制造半导体器件的方法，包括：
形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上方；
在所述鳍结构上方形成牺牲栅极结构；
蚀刻所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区，从而形成源极/漏极空间；
通过所述源极/漏极空间横向蚀刻所述第一半导体层；
在经过蚀刻的所述第一半导体层的每个第一半导体层的端部上形成由介电材料制成的内间隔件；
在所述源极/漏极空间中形成一个或多个外延层；以及
用金属栅极结构代替所述牺牲栅极结构，
其中，位于所述第一半导体层中的最底部一层处的所述源极/漏极空间的宽度小于位于所述第一半导体层中的最底部一层上方的所述第一半导体层处的所述源极/漏极空间的宽度。
2.根据权利要求1所述的方法，其中，所述源极/漏极空间的底部具有锥形形状，所述锥形形状的宽度朝着所述衬底而减小。
3.根据权利要求1所述的方法，其中，将所述牺牲栅极结构替换为所述金属栅极结构包括：
去除包括在所述牺牲栅极结构中的牺牲栅电极和牺牲栅极介电层，从而形成栅极空间；
去除所述第一半导体层在所述栅极空间中的部分，从而留下由所述第二半导体层构成的沟道区；
形成栅极介电层以环绕所述栅极空间中的每个第二半导体层；以及
在所述栅极介电层上方形成栅电极，
其中，所述第二半导体层中的最底部一层的沟道长度G2大于除了所述第二半导体层中的最底部一层之外的每个第二半导体层的沟道长度G1。
4.根据权利要求3所述的方法，其中，G2/G1在1.05至1.4的范围内。
5.根据权利要求3所述的方法，其中，所述栅电极中设置在所述第二半导体层的最底部一层与所述底部鳍结构的顶部之间的部分在横截面中具有锥形形状。
6.一种制造半导体器件的方法，包括：
形成鳍结构，在所述鳍结构中，第一半导体层和第二半导体层交替堆叠在从衬底突出的底部鳍结构上方；
在所述鳍结构上方形成牺牲栅极结构；
蚀刻所述鳍结构的未被所述牺牲栅极结构覆盖的源极/漏极区，从而形成所述源极/漏极空间；
通过所述源极/漏极空间横向蚀刻所述第一半导体层；
在经过蚀刻的所述第一半导体层的每个第一半导体层的端部上形成由介电材料制成的内间隔件；
在所述源极/漏极空间中形成一个或多个外延层；以及
用金属栅极结构代替所述牺牲栅极结构，
其中，所述第一半导体层的最底部一层的厚度大于除了所述第一半导体层的最底部一层之外的所述第一半导体层的厚度。
7.根据权利要求6所述的方法，其中，将所述牺牲栅极结构替换为所述金属栅极结构包括：
去除包括在所述牺牲栅极结构中的牺牲栅电极和牺牲栅极介电层，从而形成栅极空间；
去除所述第一半导体层在所述栅极空间中的部分，从而留下由所述第二半导体层构成的沟道区；
形成栅极介电层以环绕所述栅极空间中的每个第二半导体层；以及
在所述栅极介电层上方形成栅电极，
其中，所述第二半导体层中的最底部一层的沟道长度G2大于除了所述第二半导体层中的最底部一层之外的每个第二半导体层的沟道长度G1。
8.根据权利要求7所述的方法，其中，G2/G1在1.05至1.4的范围内。
9.一种半导体器件，包括：
半导体片或半导体线，设置在从衬底突出的底部鳍结构上方；
源极/漏极外延层，与所述半导体片或所述半导体线接触；
栅极介电层，设置且环绕在所述半导体片或所述半导体线的每个沟道区上；
栅电极层，设置在所述栅极介电层上且环绕在所述沟道区周围；以及
平面沟道区，设置在所述底部鳍结构处，
其中，
所述半导体片中最底部的一个的底面或所述半导体线中最底部的一个的底面与所述底部鳍结构的顶面之间的距离S2大于相邻的所述半导体片或所述半导体线之间的距离S1。
10.根据权利要求9所述的半导体器件，其中，所述源极/漏极外延层的底部穿透所述底部鳍结构的量为5nm至35nm。
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