TWI764678B - 半導體結構及其形成方法 - Google Patents

半導體結構及其形成方法

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TWI764678B
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陳冠霖
江國誠
朱熙甯
王志豪
程冠倫
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台灣積體電路製造股份有限公司
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Abstract

半導體結構包含設置在半導體基底上的第一半導體層堆疊物，其中第一半導體層堆疊物包含第一矽鍺層和設置在第一矽鍺層上的複數個矽層，且矽層實質上不含鍺，以及設置相鄰於第一半導體層堆疊物的第二半導體層堆疊物，其中第二半導體層堆疊物包含第一矽鍺層和設置在第一矽鍺層上的複數個第二矽鍺層，且其中第一矽鍺層和第二矽鍺層具有不同的組成。半導體結構更包含與第一半導體層堆疊物交錯以形成第一裝置的第一金屬閘極堆疊物，以及與第二半導體層堆疊物交錯以形成第二裝置的第二金屬閘極堆疊物，第二裝置不同於第一裝置。

Description

半導體結構及其形成方法
本發明實施例係有關於一種半導體結構及其製造方法，特別是有關於在NFET和PFET之通道區配置不同組成之材料的半導體結構及其製造方法。
半導體產業歷經了快速的成長。半導體材料及設計之技術的進步造成半導體裝置世代的產生，每一世代的電路比前一世代更小且更複雜。在積體電路(integrated circuit，IC)的發展過程中，通常增加了功能密度(即每晶片面積中互連的裝置數量)，而降低了幾何尺寸(即使用製程所能創造的最小組件(或線路))。這種微縮化製程一般可藉由增加生產效率及降低相關成本以提供許多利益。但是這些進展也增加了製造和生產半導體裝置的複雜度。
已將多閘極電晶體，例如全繞式閘極(gate-all-around，GAA)場效電晶體(field-effect transistor，FET)併入各種記憶體和核心裝置，以在維持合理之製程裕度(process margin)的情況下降低IC晶片的佔位面積(footprint)。雖然GAA FET的形成方法通常是合適的，但它們仍未在各方面皆令人滿意。舉例而言，當GAA FET的通道區配置複數個在垂直堆疊物中緊密排列的奈米部件(nanoscopic feature，例如奈米片(nanosheet)、奈米棒(nanorod)等)時，涉及沉積和圖案化不同功函數金屬(work function metal，WFM)層之調整金屬閘極結構臨界電壓(threshold voltage)的製程變得具有挑戰性。因此，至少基於這個理由，期望改善在GAA FET中具有合適臨界電壓之金屬閘極結構的形成方法。
一方面，本發明實施例提供半導體結構。半導體結構包含設置在半導體基底上的第一半導體層堆疊物，其中第一半導體層堆疊物包含第一矽鍺(SiGe)層和設置在第一矽鍺層上的複數個矽(Si)層，且其中矽層實質上不含鍺。半導體結構也包含設置相鄰於第一半導體層堆疊物的第二半導體層堆疊物，其中第二半導體層堆疊物包含第一矽鍺層和設置在第一矽鍺層上的複數個第二矽鍺層，且其中第一矽鍺層和第二矽鍺層具有不同的組成。在本實施例中，半導體結構更包含與第一半導體層堆疊物交錯以形成第一裝置的第一金屬閘極堆疊物，以及與第二半導體層堆疊物交錯以形成第二裝置的第二金屬閘極堆疊物，其中第一裝置與第二裝置具有不同的導電類型。
另一方面，本發明實施例提供半導體結構。半導體結構包含從基底突出的第一半導體鰭狀物，其中第一半導體鰭狀物的通道區包含設置在第一矽鍺(SiGe)層上的多個矽(Si)層的堆疊物。半導體結構也包含從基底突出的第二半導體鰭狀物，其中第二半導體鰭狀物的通道區包含設置在第一矽鍺層上的多個第二矽鍺層的堆疊物，其中第二矽鍺層中的鍺含量大於第一矽鍺層中的鍺含量，且其中第二半導體鰭狀物中的第二矽鍺層的數量比第一半導體鰭狀物中的矽層的數量少1。在本實施例中，半導體結構更包含與第一半導體鰭狀物的通道區接合的第一金屬閘極堆疊物，以及與第二半導體鰭狀物的通道區接合的第二金屬閘極堆疊物。
在又一方面，本發明實施例提供半導體結構的形成方法。方法包含在基底上形成第一矽鍺基(SiGe-based)層，在第一矽鍺基層上形成多個矽基(Si-based)層和多個第二矽鍺基層交替的多層堆疊物(ML)，其中第一矽鍺基層和第二矽鍺基層具有不同的組成，且其中多層堆疊物包含的第二矽鍺基層比矽基層少一層。方法也包含在多層堆疊物內形成第一鰭狀物和相鄰於第一鰭狀物的第二鰭狀物，在第一鰭狀物的通道區上和第二鰭狀物的通道區上形成虛設閘極堆疊物，在第一鰭狀物內形成多個N型源極/汲極(S/D)部件，以及在第二鰭狀物內形成多個P型源極/汲極部件。在本實施例中，方法更包含移除N型源極/汲極部件之間和P型源極/汲極部件之間的虛設閘極堆疊物，以分別形成第一閘極溝槽和第二閘極溝槽，移除第一鰭狀物內的第二矽鍺基層，以在矽基層之間形成多個第一開口，移除第二鰭狀物內的矽基層，以在第二矽鍺基層之間以及第二矽鍺基層與第一矽鍺基層之間形成多個第二開口，以及在第一閘極溝槽、第二閘極溝槽、第一開口和第二開口內形成多個金屬閘極堆疊物。
以下揭露提供了許多不同的實施例或範例，用於實施揭露的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，以下在本發明實施例中提及一個部件形成於另一部件上、一個部件連接至另一部件及/或一個部件耦接至另一部件，可能包含這些部件直接接觸的實施例，也可能包含額外的部件形成於這些部件之間，使這些部件不直接接觸的實施例。此外，使用空間相對用詞，例如「下方的」、「上方的」、「水平的」、「垂直的」、「在……上方」、「在……上」、「在……下方」、「在……下」、「上」、「下」、「頂部」、「底部」等，以及前述的衍生(例如「水平地」、「向下地」、「向上地」等)以助於描述本發明實施例之一個部件相對於另一部件之間的關係。這些空間相對用詞係用以涵蓋包含這些部件之裝置的不同轉向。
再者，當用「約」、「大約」及相似的用詞描述一個數字或一個數字範圍時，所述用詞涵蓋在所述數字之合理範圍(含所述數字)內的數字(像是所述數字之+/- 10%或其他本技術領域中具有通常知識者理解的數值)。舉例而言，用詞「約5 nm」涵蓋自4.5 nm至5.5 nm、4.0 nm至5.0 nm的尺寸範圍。再者，本發明實施例在各種範例中可能重複參考數字及/或字母，此重複是為了簡化和清楚，並非在討論的各種實施例及/或組態之間指定其關係。
本發明實施例總體上是針對多閘極金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，在本發明實施例中的MOSFET或FET)的結構及其形成方法，例如全繞式閘極(GAA) FET。明確來說，本發明實施例是針對在N型通道或N型GAA FET(GAA NFET)和P型通道或P型GAA FET(GAA PFET)一起形成之互補式MOSFET(complementary MOSFET，CMOSFET)內之多層通道區的結構及其形成方法。在此提供之GAA FET可為以奈米片為基底(nanosheet-based)的FET、以奈米線為基底(nanowire-based)的FET及/或以奈米棒為基底(nanorod-based)的FET。換言之，本發明實施例並未限定GAA FET具有特定的配置。
一般來說，GAA NFET的通道區和GAA PFET的通道區各自包含交錯於金屬閘極結構之間的多個矽基(silicon-based)通道層(矽層)的堆疊物。儘管這樣的結構通常足以維持GAA裝置的效能，但它們仍未在各方面皆令人滿意。舉例而言，由於NFET和PFET通常在其各自的閘極結構中配置不同的功函數(work function，WF)以達到CMOSFET中特定的臨界電壓(threshold voltage，Vt )需求，因此包含了一或多個不同的功函數金屬(work function metal，WFM)層作為裝置各自之金屬閘極結構的一部分。然而，功函數金屬層的製造可包含一系列的沉積和圖案化製程，在GAA FET之多層結構中縮小長度的尺度下變得複雜。本實施例提供GAA CMOSFET的形成方法，其中NFET的通道區和PFET的通道區配置不同的材料(分別為矽層和矽鍺層)，在功函數金屬層為相同組成的情況下得以調整NFET和PFET的臨界電壓Vt ，藉此降低與製造多個功函數金屬層相關的製程複雜度。
現在請參考第1A和1B圖，根據本發明實施例的各種樣態，顯示半導體裝置(以下稱為裝置)200之形成方法100的流程圖。方法100僅為範例，且並非用以將本發明實施例限定於申請專利範圍所明確記載的範圍之外。可在方法100的前、中、後提供額外的操作，且可取代、消除或移動方法之額外實施例中的一些敘述的操作。以下結合第2A-18圖描述方法100，其中第2A圖為三維透視圖，第2B圖為平面俯視圖，而第3A-17D圖為在方法100的中間步驟，穿過第2A和2B圖描繪之裝置200的各種區域的剖面示意圖。明確來說，第3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和17A圖為沿著線AA’穿過裝置200之鰭狀物主動區(以下稱為鰭狀物)204的剖面示意圖，第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B和17B圖是沿著線BB’穿過裝置200之鰭狀物206的剖面示意圖，第3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、17E和17F圖是沿著線CC’穿過鰭狀物204和鰭狀物206之通道區的剖面示意圖，第3D、4D、5D、6D、7D、8D、9D、10D、11D、12D、13D、14D、15D、16D和17D圖是沿著線DD’穿過鰭狀物204和鰭狀物206之源極/汲極(S/D)區的剖面示意圖，以及第18圖是在此提供之GAA FET實施例中的電流與功函數之間關係的示意圖。
裝置200可為處理IC或前述之一部分的期間所製造的中間裝置，其可包括靜態隨機存取記憶體(static random-access memory，SRAM)及/或其他邏輯電路、被動組件(例如電阻、電容和電感)以及主動組件(例如GAA FET、FinFET、MOSFET、CMOSFET、雙極性電晶體、高電壓電晶體、高頻電晶體及/或其他電晶體)。本發明實施例不限於任何特定數量的裝置或裝置區，或任何特定的裝置配置。可對裝置200添加額外的部件，且在裝置200的其他實施例中可取代、修改或刪除一些上述的部件。
請參考第2A和3A-3D圖，在方法100的操作102中提供半導體基底(以下稱為「基底」)202，且隨後在基底202上形成多層結構ML。基底202可包含元素(即具有單一元素的)半導體，例如矽(Si)、鍺(Ge)或其他合適的材料；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、其他合適的材料或前述之組合；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、其他合適的材料或前述之組合。基底202可為具有均勻組成的單層材料。或者，基底202可包含具有適合製造裝置200之相似或不同組成的多層材料層。
在一些基底202包含FET的範例中，可在基底202內或上設置各種摻雜區。根據設計的需求，可用N型摻雜物(例如磷或砷)及/或P型摻雜物(例如硼或BF2 )來對摻雜區進行摻雜。可直接在基底202上、在P型井結構內、在N型井結構內、在雙井(dual-well)結構內或在抬升的結構內形成摻雜區。可藉由植入摻雜物原子、原位(in-situ)摻雜磊晶成長及/或其他合適的技術來形成摻雜區。當然，這些範例僅為顯示目的，並非用以限定本發明實施例。
在本實施例中，多層結構ML包含沿著Z軸垂直堆疊物排列之交替的矽鍺(SiGe)和矽(Si)層，且多層結構ML係用以提供適合形成至少一個GAA NFET和至少一個GAA PFET的通道區。在所示的實施例中，多層結構ML的最底層為矽鍺層203，且多層結構ML隨後的多層包含交替的矽層205和矽鍺層207，如以下所詳述的，其中矽鍺層207係配置為GAA PFET的通道層。在本實施例中，多層結構ML包含的矽層205數量等於矽鍺層203和矽鍺層207的數量結合。換言之，矽鍺層207的數量比矽層205的數量少一層。一些範例中，多層結構ML可包含三至十個矽層205，並且因此包含二至九個矽鍺層207。
在本實施例中，每一個矽層205包含元素矽，且實質上不含鍺，而矽鍺層203和每一個矽鍺層207實質上包含矽和鍺兩者，儘管矽鍺層203中的鍺含量少於矽鍺層207中的鍺含量。一些實施例中，矽鍺層207中的鍺含量為約20%至約50%，而矽鍺層203中的鍺含量至少約為10%且低於約20%。因此，在本實施例中，矽鍺層207中的矽含量為約50%至約80%，而矽鍺層203中的矽含量至少約為80%且低於約90%。相比之下，每一個矽層205中的矽含量至少約為90%。
在本實施例中，相對於矽層205，約20%之鍺的最小組成增加了矽鍺層207中矽鍺的電洞遷移率(hole mobility)，藉此降低隨後形成之金屬閘極結構(即第17B、17C和18B圖中所示的高介電常數金屬閘極結構280B)調整PFET的臨界電壓Vt 使其與NFET的臨界電壓相容所需的功函數。低於約20%的組成可能不足以產生調整臨界電壓Vt 所需的功函數偏移。就矽鍺層203而言，一方面，約10%之鍺的最小組成確保了矽層205與矽鍺層203之間足夠的蝕刻選擇性，使得在移除矽層205(即非通道層)以在PFET的矽鍺層207(即通道層)之間形成開口時可不蝕刻或不完全蝕刻矽鍺層203。另一方面，矽鍺層203中未超過約20%的鍺(即低於矽鍺層207中鍺的最小組成)確保了矽鍺層203與矽鍺層207之間具有足夠的蝕刻選擇性，使得在移除矽鍺層207(即非通道層)以在NFET的矽層205(即通道層)之間形成開口時可不蝕刻或實質上不蝕刻矽鍺層203。換言之，矽鍺層203係作為停止層，以保護基底202在隨後的多個製程期間不受到無意的損害。
基於相似的理由，矽鍺層207中約20%之鍺的最小組成確保相對於矽鍺層203有足夠的蝕刻選擇性。另一方面，矽鍺層207(即PFET的通道層)中超過約50%的鍺可能在隨後形成之磊晶源極/汲極部件中產生缺陷，加劇了與漏電流有關的問題，及/或因能隙(bandgap)的縮小而產生更嚴重的汲極導致能障降低(drain-induced barrier lowering，DIBL)效應。
在本實施例中，形成多層結構ML包含在採用化學氣相沉積(chemical vapor deposition，CVD)技術(例如氣相磊晶(vapor-phase epitaxy，VPE)、超高真空化學氣相沉積(ultra-high vacuum CVD，UHV-CVD)、低壓化學氣相沉積(low pressure CVD，LP-CVD)及/或電漿輔助化學氣相沉積(plasma-enhanced CVD，PE-CVD))、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth，SEG)製程或前述組合之一系列的磊晶成長製程中，交替成長矽鍺層(即矽鍺層203或矽鍺層207)和矽層(即矽層205)。磊晶製程可使用與下方基底之組成相互作用的氣態及/或液態前驅物。舉例而言，包含矽的基底202可與含鍺的前驅物相互作用以形成矽鍺層203。一些範例中，可將矽鍺層203、矽層205和矽鍺層207形成為奈米片、奈米線(nanowire)或奈米棒的形式。在本實施例中，將矽鍺層203、矽層205和矽鍺層207中的每一者皆形成為如第3A圖所示沿著Z軸測量具有實質上相同的厚度T。
在本實施例中，矽層205係用於形成NFET的通道層，而矽鍺層203和矽鍺層207係用於形成PFET的通道層。因此，設置在NFET的矽層205之間的矽鍺層207係作為NFET的非通道區，而設置在PFET的矽鍺層207之間的矽層205係作為PFET的非通道區。然後可實施露出片狀物(或線路)的製程(sheet (or wire) release process)，以在相應的通道層之間形成多個開口，且隨後在這些開口內形成金屬閘極結構以完成相應的FET製程。值得注意的是，如此處所討論的，由於它們在組成上的差異，在隨後形成NFET之形成片狀物(或露出片狀物)的製程期間，相對於矽鍺層203選擇性地移除矽鍺層207。
現在請參考第2A、2B和4A-4D圖，在方法100的操作104中，在基底202上形成鰭狀物204和鰭狀物206。在所示的實施例中，鰭狀物204和206係相鄰設置且實質上彼此平行，即兩者的長度方向皆沿著X軸定位並沿著Y軸隔開。如以下所詳細討論的，雖然鰭狀物204和206由相同的多層結構ML和基底202製造而成，但是他們係配置以提供不同導電類型的GAA FET，亦即，鰭狀物204和206之一者係配置以提供NFET，而鰭狀物204和206之另一者係配置以提供PFET。在所示的實施例中，鰭狀物204係配置以提供NFET，而鰭狀物206係配置以提供PFET。因此，可在基底202摻雜P型摻雜物的區域(例如P型井結構)內形成鰭狀物204，並在基底202摻雜N型摻雜物的區域(例如N型井結構)內形成鰭狀物206。要注意的是，裝置200的實施例可包含設置在基底202上，用以提供一或多個NFET及/或PFET之額外的鰭狀物(半導體鰭狀物)。
在本實施例中，仍請參考第2A、2B和4A-4D圖，每一個鰭狀物204包含設置在鰭狀物的基座(base)204’上的多層結構ML，且每一個鰭狀物206包含設置在鰭狀物的基座206’上的多層結構ML，其中鰭狀物的基座204’和206’從基底202突出。可使用包含光學微影(photolithography)和蝕刻製程之合適的製程來製造鰭狀物204和206。光學微影製程可包含在多層結構ML上形成具有硬遮罩層220的遮罩元件，在硬遮罩層220上形成硬遮罩層222，在硬遮罩層222上形成光阻層(阻劑；未繪示)，用圖案對光阻層進行曝光，對光阻層實施曝光後烘烤(post-exposure bake)製程，以及對光阻層進行顯影以形成暴露出部分之多層結構ML的圖案化遮罩元件。然後使用圖案化遮罩元件蝕刻多層結構ML和基底202，形成進入多層結構ML和基底202的凹部，留下從基底202突出的鰭狀物204和206。硬遮罩層220和硬遮罩層222具有不同的組成，且可分別包含氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、其他合適的材料或前述之組合。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應式離子蝕刻(reactive ion etching，RIE)、其他合適的製程或前述之組合。
有許多其他適合用以形成鰭狀物204和206之方法的實施例。舉例而言，可使用雙重圖案化或多重圖案化製程對鰭狀物204和206進行圖案化。一般而言，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，得以使形成的圖案具有間距小於使用單一、直接光學微影製程可獲得之間距。舉例而言，在一實施例中，在基底上形成犧牲層，並使用光學微影製程將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁形成間隙物。然後移除犧牲層，並使用剩餘的間隙物或心軸將鰭狀物204和206圖案化。
請參考第2A和5A-5D圖，在方法100的操作106中，在基底202上形成將鰭狀物204和206的底部隔開的隔離結構208。隔離結構208可包含氧化矽、摻氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數(low-k)的介電材料、其他合適的材料或前述之組合。在本實施例中，隔離結構208包含淺溝槽隔離(shallow trench isolation，STI)部件。一些實施例中，隔離結構208的形成係藉由在基底202上沉積介電層，藉此填充鰭狀物204和206之間的溝槽，以及隨後將介電層凹陷使得隔離結構208的頂面低於鰭狀物204和206的頂面，如第5C和5D圖所示。其他隔離結構，例如場氧化物(field oxide)、局部矽氧化(local oxidation of silicon，LOCOS)、其他合適的結構或前述之組合也可作為隔離結構208。一些實施例中，隔離結構208可包含多層結構，例如具有一或多個熱氧化襯層。可藉由任何合適的方法以沉積隔離結構208，例如化學氣相沉積、流動式化學氣相沉積(flowable CVD，FCVD)、旋塗式玻璃(spin-on-glass，SOG)、其他合適的方法或前述之組合。
請參考第6A-6D圖，在方法100的操作108中，在隔離結構208上形成介電鰭狀物223，使得鰭狀物204和206中的每一者皆設置在兩個介電鰭狀物223之間。每一個介電鰭狀物223可為單層結構或多層結構。在本實施例中，介電鰭狀物223為三層結構，包含設置在隔離結構208上的第一層225、由第一層225所包圍的第二層227，以及設置在第一層225和第二層227上的第三層229。第一層225、第二層227和第三層229可分別包含一或多個介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、其他合適的材料或前述之組合。一些實施例中，第一層225、第二層227和第三層229具有不同的組成。可藉由任何合適的製程以形成介電鰭狀物223，包含在裝置200上沉積和圖案化第一層225以填充環繞鰭狀物204和206的空間，將第一層225圖案化(例如藉由光學微影方法)以在鰭狀物204和206之間形成溝槽，在溝槽內沉積和圖案化第二層227，在第一層225和第二層227上沉積第三層229，將第三層229圖案化以暴露出部分的第一層225，以及使用圖案化的第三層229作為硬遮罩來移除第一層225暴露出的部分。可藉由任何合適的沉積製程來形成第一層225、第二層227和第三層229，例如化學氣相沉積、流動式化學氣相沉積、原子層沉積(atomic layer deposition，ALD)、其他合適的製程或前述之組合。在本實施例中，介電鰭狀物223係用以控制隨後分別形成在鰭狀物204和鰭狀物206上的N型和P型磊晶源極/汲極部件。一些範例中，介電鰭狀物223可避免磊晶源極/汲極部件過度成長無意間引起裝置200中的短路。
現在請參考第2A、2B和7A-7D圖，在方法100的操作110中，在鰭狀物204和206中每一者的通道區上形成虛設閘極堆疊物(即占位閘極)210。在本實施例中，在形成裝置200的其他組件之後，以高介電常數金屬閘極結構(high-k metal gate structure，HKMG)(高介電常數係指介電常數高於氧化矽的介電材料，氧化矽的介電常數約為3.9)取代包含多晶矽之部分的虛設閘極堆疊物210。可藉由一系列的沉積和圖案化製程來形成虛設閘極堆疊物210。舉例而言，虛設閘極堆疊物210的形成可藉由在鰭狀物204和206上沉積多晶矽層，以及隨後實施異向性蝕刻製程(例如乾式蝕刻製程)以在鰭狀物204和206的通道區上留下部分的多晶矽。在本實施例中，裝置200更包含界面層209，在沉積虛設閘極堆疊物210之前藉由合適的方法在鰭狀物204和206上形成界面層209，合適的方法例如加熱氧化、化學氧化、其他合適的方法或前述之組合。在所示的實施例中，在虛設閘極堆疊物210上形成硬遮罩層211和硬遮罩層213，以保護虛設閘極堆疊物210在隨後的操作期間不受到蝕刻。硬遮罩層211和213可分別包含任何上述關於硬遮罩層220和222所討論之合適的介電材料，且可藉由合適的沉積製程以形成，例如化學氣相沉積、原子層沉積、物理氣相沉積(physical vapor deposition，PVD)、其他合適的製程或前述之組合。後續在移除虛設閘極堆疊物210之前將硬遮罩層211和213移除以形成高介電常數金屬閘極結構。
此後，請參考第8A-8D圖，在方法100的操作112中，在鰭狀物204的源極/汲極區內形成源極/汲極凹部230A，且在鰭狀物206的源極/汲極區內形成源極/汲極凹部230B。請參考第8A和8B圖，在形成源極/汲極凹部230A和230B之前，方法100先在虛設閘極堆疊物210的側壁上形成頂間隙物212。頂間隙物212可為單層結構或多層結構，且可包含氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、其他合適的材料或前述之組合。頂間隙物212之每一個間隙物層的形成可藉由在虛設閘極堆疊物210上沉積介電層，且隨後在異向性蝕刻製程(例如乾式蝕刻製程)中移除部分的介電層，留下介電層在虛設閘極堆疊物210之側壁上的部分作為頂間隙物212。
隨後，仍請參考第8A和8B圖，且進一步請參考第8D圖，方法100藉由蝕刻製程302移除多層結構ML在鰭狀物204和206之源極/汲極區內的部分，且停在矽鍺層203上，蝕刻製程302可為乾式蝕刻製程、濕式蝕刻製程、反應式離子蝕刻或前述之組合。在本實施例中，在方法100的操作112中，使用蝕刻劑以移除矽鍺層203、矽層205和矽鍺層207。換言之，蝕刻製程302並未對多層結構ML的特定材料層具有選擇性。一些範例中，方法100可使用含氯蝕刻劑(例如Cl2 、SiCl4 、BCl3 、其他含氯氣體、或前述之組合)、含溴蝕刻劑(例如HBr)、其他合適的蝕刻劑或前述之組合來實施乾式蝕刻製程。一些實施例中，藉由調整蝕刻製程302的持續時間、溫度、壓力、電源功率、偏壓、偏壓功率、蝕刻劑流速、其他合適的參數或前述之組合來控制源極/汲極凹部230A和230B的深度。在所示的實施例中，控制蝕刻製程302使得源極/汲極凹部230A和230B暴露出部分的基底202。隨後可實施清潔製程，以氫氟酸(HF)及/或其他合適的溶劑來移除任何源極/汲極凹部230A和230B內的殘餘物。
合併請參考第9A-11D圖，在方法100的操作114-118中，在多層結構ML分別由源極/汲極凹部230A和230B所暴露出的部分中，在非通道層的側壁上形成內間隙物240。在本實施例中，內間隙物240係用以將NFET和PFET的磊晶源極/汲極部件與他們各自在通道層之間形成的高介電常數金屬閘極結構隔開。在本實施例中，分別形成NFET和PFET的內間隙物240，如以下的詳細討論。
請參考第9A-9D圖，在方法100的操作114中，選擇性地移除部分的矽鍺層207以形成凹部234，矽鍺層207係作為NFET的非通道層。為了避免對作為PFET之通道層的矽鍺層207造成無意間的損害，在裝置200上形成遮罩元件232A，且隨後將遮罩元件232A圖案化以在覆蓋鰭狀物206的同時暴露出鰭狀物204的部分。圖案化的遮罩元件232A可至少包含由光學微影方法進行圖案化的光阻(阻劑)層，光學微影方法相似於上面例如關於第4A-4D圖所示形成鰭狀物204和206之方法的細部討論。隨後，方法100使用蝕刻製程304，以在不移除或實質上不移除部分之矽層205和矽鍺層203的情況下，選擇性地移除矽鍺層207在源極/汲極凹部230A中所暴露出的部分。在本實施例中，蝕刻製程304針對至少約20%的鍺含量具有選擇性，使得矽鍺層207的蝕刻速率與矽層205(實質上不含鍺)和矽鍺層203(具有低於約20%的鍺含量)兩者相比較高。一些實施例中，蝕刻製程304為濕式蝕刻製程，使用過氧化氫(H2 O2 )、氫氧化物(例如氫氧化銨(NH4 OH)、氫氧化四甲銨(tetramethylammonium hydroxide，TMAH)等)、醋酸(CH3 COOH)、其他合適的蝕刻劑或前述之組合。一些實施例中，蝕刻製程304為乾式蝕刻製程，使用含氟蝕刻劑，例如HF、F2 、NF3 、其他含氟蝕刻劑或前述之組合。在本實施例中，控制蝕刻製程304的持續期間以確保每一個矽鍺層207僅有部分受到蝕刻以形成凹部234。一些實施例中，調整蝕刻製程304的各種參數(例如使用的蝕刻劑)以確保凹部234之間具有高蝕刻均勻性，使得NFET在矽層205之間的閘極長度LN 可控制在期望值。在實施蝕刻製程304以形成凹部234之後，藉由任何合適的方法，例如電漿灰化(plasma ashing)及/或阻劑剝除(resist stripping)，以從裝置200移除圖案化的遮罩元件232A。
現在請參考第10A-10D圖，在方法100的操作116中，選擇性地移除部分的矽層以形成凹部236，矽層係作為PFET之非通道層。可在裝置200上施加與遮罩元件232A實質上相似的遮罩元件232B，且隨後將遮罩元件232B圖案化以在暴露出部分的鰭狀物206的同時保護部分的鰭狀物204。隨後，方法100使用蝕刻製程306，在不移除或實質上不移除部分之矽鍺層203和矽鍺層207的情況下，選擇性地移除矽層205在源極/汲極凹部230B中暴露出的部分。在本實施例中，蝕刻製程306針對矽具有蝕刻選擇性，使得包含元素矽且實質上不含其它元素(例如鍺)之矽層205的蝕刻速率高於矽鍺層203和矽鍺層207兩者的蝕刻速率。在實施蝕刻製程306以形成凹部236之後，藉由任何合適的方法，例如電漿灰化及/或阻劑剝除，從裝置200移除圖案化的遮罩元件232B。一些實施例中，蝕刻製程306為乾式蝕刻製程，使用氫、含氟蝕刻劑(例如F2 、CF4 、其他含氟蝕刻劑)、含氮蝕刻劑(例如NH3 、其他含氮蝕刻劑)或前述之組合。一些實施例中，蝕刻製程306為濕式蝕刻製程，使用氫氧化物(例如NH4 OH)、其他合適的蝕刻劑或前述之組合。在本實施例中，控制蝕刻製程306的持續期間以確保每一個矽層205僅有部分受到蝕刻以形成凹部236。一些實施例中，調整蝕刻製程306的各種參數(例如使用的蝕刻劑)以確保凹部236之間具有高度的蝕刻均勻性，使得PFET在矽鍺層207和203之間的閘極長度LP 可控制在期望值。在實施蝕刻製程306以形成凹部236之後，藉由任何合適的方法，例如電漿灰化及/或阻劑剝除，從裝置200移除圖案化的遮罩元件232B。要注意的是本發明實施例並未限定分別在矽鍺層207和矽層205中之凹部234和236的形成順序。換言之，儘管此處提及在操作114中先形成凹部234且隨後在操作116中形成凹部236，然而在本發明實施例的一些實施例中，凹部236可改成在凹部234之前先形成。
請參考第11A-11D圖，在方法100的操作118中，在凹部234和236內形成內間隙物240。內間隙物240可包含任何合適的介電材料，包括矽、碳、氧、氮、其他元素或前述之組合。舉例而言，內間隙物240可包含氮化矽、碳化矽、氧化矽、含碳氮化矽(SiCN)、含碳氧化矽(SiOC)、含氧氮化矽(SiON)、摻碳和氧的氮化矽(SiOCN)、低介電常數介電材料、四乙氧基矽烷(tetraethylorthosilicate，TEOS)、經摻雜的氧化矽(例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、摻氟矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻硼矽酸鹽玻璃(boron-doped silicate glass，BSG)等)、空氣、其他合適的介電材料或前述之組合。每一個內間隙物240可配置為單層結構或多層結構，多層結構包含在此所提供之介電材料的組合。一些實施例中，內間隙物240具有與頂間隙物212不同的組成。一些實施例中，內間隙物240具有與頂間隙物212實質上相同的組成。方法100可藉由在凹部234和236內，經由任何合適的沉積製程(例如原子層沉積、化學氣相沉積、其他合適的方法或前述之組合)沉積一或多個介電層，且隨後實施一或多個蝕刻製程移除任何形成在通道層(即鰭狀物204內的矽層205和鰭狀物206內的矽鍺層207)之側壁上的過量介電材料，以形成內間隙物240。
現在請參考第12A-12D圖，在方法100的操作120中，在每一個源極/汲極凹部230A內形成N型磊晶源極/汲極部件250。每一個N型磊晶源極/汲極部件250係配置為與隨後形成之高介電常數金屬閘極結構一起形成NFET。N型磊晶源極/汲極部件250可包含一或多個摻雜N型摻雜物的矽(磊晶Si)或碳化矽(磊晶SiC)磊晶層，N型摻雜物例如砷、磷、其他N型摻雜物或前述之組合。在本實施例中，在裝置200上形成硬遮罩層244A，且隨後將硬遮罩層244A圖案化以在形成N型磊晶源極/汲極部件250之前，暴露出鰭狀物204的同時保護鰭狀物206。硬遮罩層244A可包含合適的介電材料，且可藉由光學微影製程將硬遮罩層244A圖案化，光學微影製程使用的遮罩元件(未繪示)相似於上面詳述關於操作114所討論的遮罩元件232A。在本實施例中，實施一或多個磊晶成長製程以在每一個源極/汲極凹部230A內成長磊晶材料。舉例而言，方法100可使用如上述與形成多層結構ML之矽層205和矽鍺層207有關的磊晶成長製程。一些實施例中，在磊晶成長製程期間，藉由對來源材料添加摻雜物以原位(in-situ)摻雜磊晶材料。一些實施例中，在實施沉積製程之後，藉由離子植入製程對磊晶材料進行摻雜。一些實施例中，隨後實施退火製程以活化N型磊晶源極/汲極部件250中的摻雜物。之後，藉由任何合適的製程，例如乾式蝕刻製程、濕式蝕刻製程或前述之組合，從裝置200移除圖案化的硬遮罩層244A。
隨後，請參考第13A-13D圖，在方法100的操作122中，在每一個源極/汲極凹部230B內形成P型磊晶源極/汲極部件252。每一個P型磊晶源極/汲極部件252係配置為與隨後形成之高介電常數金屬閘極結構一起形成PFET。P型磊晶源極/汲極部件252可包含一或多個摻雜P型摻雜物的矽鍺(磊晶SiGe)磊晶層，P型摻雜物例如硼、鍺、銦、其他P型摻雜物或前述之組合。在本實施例中，在裝置200上形成硬遮罩層244B，且隨後將硬遮罩層244B圖案化以在形成P型磊晶源極/汲極部件252之前，暴露出鰭狀物206的同時保護鰭狀物204。硬遮罩層244B可包含合適的介電材料，且可藉由光學微影製程將硬遮罩層244B圖案化，光學微影製程使用的遮罩元件(未繪示)相似於上面詳述關於操作114所討論的遮罩元件232A。在本實施例中，在一或多個上面討論與形成N型磊晶源極/汲極部件250有關之磊晶成長和摻雜製程中形成並摻雜P型磊晶源極/汲極部件252。之後，藉由相似於上面討論與操作120有關之合適的蝕刻製程，從裝置200移除圖案化的硬遮罩層244B。
請參考第14A-14D圖，在方法100的操作124中，移除虛設閘極堆疊物210以形成暴露出鰭狀物204之通道區的閘極溝槽262A，以及形成暴露出鰭狀物206之通道區的閘極溝槽262B。在移除虛設閘極堆疊物210之前，方法100例如藉由化學氣相沉積、流動式化學氣相沉積、其他合適的方法或前述之組合，在N型磊晶源極/汲極部件250和P型磊晶源極/汲極部件252上形成層間介電(interlayer dielectric，ILD)層260。層間介電層260可包含氧化矽、低介電常數介電材料、TEOS、經摻雜的氧化矽(例如BPSG、FSG、PSG、BSG等)、其他合適的介電材料或前述之組合。一些實施例中，如第14A、14B和14D圖所示，在形成層間介電層260之前，方法100在N型磊晶源極/汲極部件250和P型磊晶源極/汲極部件252上形成蝕刻停止層(etch stop layer，ESL)261。蝕刻停止層261可包含氮化矽、碳化矽、含碳氮化矽(SiCN)、含氧氮化矽(SiON)、摻碳和氧的氮化矽(SiOCN)、氮化鋁、高介電常數介電材料、其他合適的材料或前述之組合，且可藉由化學氣相沉積、原子層沉積、物理氣相沉積、其他合適的方法或前述之組合以形成。隨後，方法100可在一或多個化學機械研磨(chemical mechanical polishing，CMP)製程中將蝕刻停止層261和層間介電層260平坦化，以暴露出虛設閘極堆疊物210的頂面。之後，請參考第14A-14C圖，藉由任何合適的蝕刻製程，例如乾式蝕刻製程，從裝置200移除至少部分的虛設閘極堆疊物210，以形成閘極溝槽262A和閘極溝槽262B。在本實施例中，在移除虛設閘極堆疊物210之後，界面層209留在多層結構ML上。
合併請參考第15A-16D圖，在方法100的操作126和128中，分開實施鰭狀物204和鰭狀物206之形成片狀物的製程，藉此在鰭狀物204中的矽層205之間形成開口264，並在鰭狀物206中的矽鍺層207之間形成開口266。請參考第15A-15D圖，在方法100的操作126中，在裝置200上形成遮罩元件270A，且隨後將遮罩元件270A圖案化以保護鰭狀物206的通道區並暴露出鰭狀物204的通道區。遮罩元件270A可與遮罩元件232A具有實質上相似的組成，如上面例如關於第9A-9D圖所示之凹部234所討論的內容。之後，藉由蝕刻製程308從鰭狀物204的通道區選擇性地移除矽鍺層207，蝕刻製程308並未從鰭狀物204的通道區移除矽鍺層203和矽層205，或實質上並未從鰭狀物204的通道區移除矽鍺層203和矽層205，藉此形成開口264。
如上所討論的，在鰭狀物204之通道區中的矽鍺層207被視為非通道層，而矽層205被視為用以形成NFET的通道層。在本實施例中，蝕刻製程308包含乾式蝕刻、濕式蝕刻、反應式離子蝕刻或前述之組合，且使用的蝕刻劑相對於矽針對鍺(鍺的組成至少約為20%)具有蝕刻選擇性。因此，蝕刻製程308移除矽鍺層207，且不移除或實質上不移除矽鍺層203(包含低於約20%的鍺)和矽層205(實質上不含鍺)。一些實施例中，就使用的一或多個蝕刻劑及/或其他相關的蝕刻參數而言，蝕刻製程308與蝕刻製程304相似。當然，與蝕刻製程304不同之其他合適的蝕刻製程也適用，只要他們相對於矽層205和矽鍺層203能有效地選擇性移除矽鍺層207即可。在本實施例中，控制蝕刻製程308以確保自鰭狀物204移除全部的矽鍺層207，使得開口264形成在NFET之通道層的矽層205之間(以及在矽鍺層203與最底部的矽層205之間)。之後，藉由任何合適的方法，例如電漿灰化及/或阻劑剝除，從裝置200移除圖案化的遮罩元件270A。在去除矽鍺層207之後，或在去除矽鍺層207的同時，在方法100的操作126中移除界面層209設置在鰭狀物204之通道區上的部分。
隨後，請參考第16A-16D圖，在方法100的操作128中，在裝置200上形成遮罩元件270B，且隨後將遮罩元件270B圖案化以保護鰭狀物204的通道區並暴露出鰭狀物206的通道區，遮罩元件270B具有實質上與遮罩元件270A相似的組成。之後，藉由蝕刻製程310，在不移除或實質上不移除矽鍺層203和矽鍺層207的情況下，選擇性地從鰭狀物206之通道區移除矽層205，藉此形成開口266。
如上所討論的，在鰭狀物206之通道區中的矽層205被視為非通道層，而矽鍺層207被視為用以形成PFET的通道層。在本實施例中，蝕刻製程310包含乾式蝕刻、濕式蝕刻、反應式離子蝕刻或前述之組合，且使用的蝕刻劑相對於鍺針對矽具有蝕刻選擇性。一些實施例中，蝕刻製程310係配置以移除具有大於約90%之矽含量的材料層。因此，蝕刻製程310移除矽層205，且不移除或實質上不移除矽鍺層203(包含低於約90%的矽)和矽鍺層207(包含低於約80%的矽)。一些實施例中，就使用的一或多個蝕刻劑及/或其他相關的蝕刻參數而言，操作128的蝕刻製程與蝕刻製程306相似。當然，與蝕刻製程306不同之其他合適的蝕刻製程也適用，只要他們相對於矽鍺層203和207能有效地選擇性移除矽層205即可。在本實施例中，控制蝕刻製程310以確保自鰭狀物206移除全部的矽層205，使得開口266形成在PFET之通道層的矽鍺層207之間(以及在矽鍺層203與最底部的矽鍺層207之間)。之後，藉由任何合適的方法，例如電漿灰化及/或阻劑剝除，從裝置200移除圖案化的遮罩元件270B。在去除矽層205之後，或在去除矽層205的同時，在方法100的操作128中移除界面層209設置在鰭狀物206之通道區上的部分。儘管在所描述的實施例中，開口264係在開口266之前形成，但是開口264和266的形成順序不限於此。舉例而言，方法100可在形成開口264之前先形成開口266。
現在請參考第17A-17D圖，在方法100的操作130中，在鰭狀物204的通道區上形成高介電常數金屬閘極結構280A以形成NFET，並在鰭狀物206的通道區上形成高介電常數金屬閘極結構280B以形成PFET。在本實施例中，高介電常數金屬閘極結構280A和280B的頂部係分別形成在閘極溝槽262A和262B內，且高介電常數金屬閘極結構280A和280B的底部係分別形成在開口264和266內。
在本實施例中，高介電常數金屬閘極結構280A和280B各自至少包含設置在NFET和PFET之通道層上且環繞NFET和PFET之通道層的高介電常數介電層282，以及設置在高介電常數介電層282上的金屬閘極電極。在本實施例中，高介電常數介電層282包含任何合適之高介電常數的介電材料，例如氧化鉿、氧化鑭、其他合適的材料或前述之組合。在本實施例中，高介電常數金屬閘極結構280A的金屬閘極電極至少包含設置在高介電常數介電層282上的功函數金屬(work function metal，WFM)層284A，以及設置在功函數金屬層284A上的導電層286，而高介電常數金屬閘極結構280B的金屬閘極電極至少包含設置在高介電常數介電層282上的功函數金屬層284B，以及設置在功函數金屬層284B上的導電層286。功函數金屬層284A和功函數金屬層284B可分別為單層結構或多層結構，多層結構至少包含P型功函數金屬層、N型功函數金屬層或前述之組合。導電層286可包含Cu、W、Al、Co、Ru、其他合適的材料或前述之組合。在所示的實施例中，高介電常數金屬閘極結構280A和280B各自包含形成在每一個通道層與高介電常數介電層282之間的界面層281。高介電常數金屬閘極結構280A和280B可更包含其他層(未繪示)，例如蓋層、阻障層、其他合適的層或前述之組合。一些實施例中，每一個高介電常數金屬閘極結構280A和280B包含的材料層數量係分別由開口264和266的尺寸所決定。可藉由任何合適的方法以形成高介電常數金屬閘極結構280A和280B的各種層，例如化學氧化、加熱氧化、原子層沉積、化學氣相沉積、物理氣相沉積、鍍覆、其他合適的方法或前述之組合。
一般來說，藉由對裝置之閘極電極所包含的功函數金屬層的類型進行調整，可調控裝置的臨界電壓Vt ，且裝置的Ioff_source (當閘極電壓為0 V且汲極電壓為VDD時的源極漏電流)的值與臨界電壓Vt 值呈指數和反向相關。在NFET和PFET之通道區採用相同材料(例如皆包含矽)的CMOSFET中，Ioff_source 的變化為功函數之函數，且在NFET與PFET之間具有差異。舉例來說，請參考第18圖，線性相關402係描述對於NFET，Ioff_source 為功函數之函數，且線性相關402具有負的斜率，而線性相關404係描述對於PFET，Ioff_source 為功函數之函數，且線性相關404具有正的斜率。在給定臨界電壓Vt 的情況下，功函數之間的這種差異一般無法使NFET和PFET共用相同組成的功函數金屬層，因此增加了與形成高介電常數金屬閘極結構有關的製程複雜度，例如上面討論的操作130。在本實施例中，PFET的通道區係以矽鍺來配置，矽鍺具有與矽不同的能帶結構。這樣的差異導致線性相關404朝線性相關402橫向位移，使得NFET和PFET兩者可在交叉點410調整至相同(或實質上相同)的功函數值，對於與所需之臨界電壓Vt相應之給定的I*值即為WF*。換言之，為了達到裝置200期望的臨界電壓Vt ，結合PFET通道區中的矽鍺降低了配置高介電常數金屬閘極結構280B所需的功函數。因此，可在NFET和PFET兩者中形成具有相同組成或實質上相似組成的功函數金屬層，有效地降低形成高介電常數金屬閘極結構280A和280B的製程複雜度和成本。
在本實施例中，鰭狀物206之通道區中的矽鍺層207得以使功函數金屬層284A和284B具有相同組成或實質上相似組成的功函數層，使得高介電常數金屬閘極結構280A和高介電常數金屬閘極結構280B中每一者的功函數被調整至WF*的近似值，約為4.6 eV ± 0.15 eV，且相應的I*約為0.1 A/m ± 2個數量級。一些實施例中，功函數金屬層284A和284B分別包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2 、MoSi2 、TaSi2 、NiSi2 、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的功函數金屬層或前述之組合。因此，為了獲得包含能夠使NFET和PFET的功函數位移獨立於功函數金屬層之影響的不同半導體材料的通道區，本實施例提供對NFET和PFET分開實施形成片狀物的製程(即分別的選擇性蝕刻製程)的方法，而不是藉由使用不同功函數金屬層來分別調整高介電常數金屬閘極結構280A和280B的功函數。
比較第17A圖與第17B圖，高介電常數金屬閘極結構280A設置在最頂部之矽層205上的部分係在N型磊晶源極/汲極部件250的頂面上，或實質上與N型磊晶源極/汲極部件250的頂面在同一水平(即在層間介電層260的底面上，或實質上與層間介電層260的底面在同一水平)，而設置在最頂部之矽鍺層207上的高介電常數金屬閘極結構280B延伸至低於P型磊晶源極/汲極部件252的頂面(即在層間介電層260的底面下)。閘極高度的這種偏移係由於矽層205和矽鍺層207(和203)交替排列，且為了形成PFET和NFET各自的通道區分別移除矽層205和矽鍺層207(和203)的緣故。再者，請參考第17C、17E和17F圖，其中第17E和17F圖分別繪示出較詳細的高介電常數金屬閘極結構280A和280B，鰭狀物204的通道區係由高度Hn 所定義，而鰭狀物206的通道區係由高度Hp 所定義，其中高度Hn 和Hp 皆從矽鍺層203的頂面開始測量，且高度Hn 大於高度Hp 。對於矽層205和矽鍺層207具有實質上相同之厚度T(如上面關於第3A-3D圖之討論)的實施例，通道高度這樣的差異係由於鰭狀物204之通道區中矽層205的數量比鰭狀物206之通道區中矽鍺層207的數量多一層的緣故。
之後，在方法100的操作132中可對裝置200實施額外的製程步驟。舉例而言，方法100可分別在磊晶源極/汲極部件250和252上形成源極/汲極接觸(未繪示)。每一個源極/汲極接觸可包含任何合適的導電材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、其他合適的導電材料或前述之組合。方法100可經由一系列的圖案化和蝕刻製程在層間介電層260內形成源極/汲極接觸開口，且隨後使用任何合適的方法，例如化學氣相沉積、原子層沉積、物理氣相沉積、鍍覆、其他合適的製程或前述之組合，在源極/汲極接觸開口內沉積沉積導電材料。一些實施例中，在磊晶源極/汲極部件250和252與它們分別的源極/汲極接觸之間形成矽化物層(未繪示)。矽化物層可包含矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鈦、矽化鉑、矽化鉺、矽化鈀、其他合適的矽化物或前述之組合。可藉由沉積製程(例如化學氣相沉積、原子層沉積、物理氣相沉積或前述之組合)在裝置200上形成矽化物層。隨後，儘管未繪示，方法100可在裝置200上形成額外的部件，例如設置在層間介電層260上的蝕刻停止層、設置在蝕刻停止層上的層間介電層、設置在層間介電層內以接觸高介電常數金屬閘極結構280A及/或280B的閘極接觸、垂直互連部件(例如導孔)、水平互連部件(例如導線)、額外的金屬間介電層(例如蝕刻停止層或層間介電層)、其他合適的部件或前述之組合。
儘管無意給予限制，但本發明實施例的一或多個實施例為半導體裝置及其形成方法提供許多好處。舉例而言，本發明實施例提供包含NFET和PFET之GAA裝置的形成方法，其中NFET的通道區與PFET的通道區包含不同材料(分別為矽層和矽鍺層)以調整NFET和PFET各自之金屬閘極堆疊物的功函數，藉此在相同組成之功函數金屬層的情況下得以調整裝置的臨界電壓Vt ，因此簡化與形成金屬閘極有關的製程。在本實施例中，藉由分開的形成片狀物的製程，分別選擇性地移除裝置的非通道層來形成NFET和PFET的通道區(例如相對於NFET的矽層移除矽鍺層)。一些實施例中，在通道層堆疊物與基底之間形成具有較少鍺含量之額外的矽鍺層，且此矽鍺層係用以在露出片狀物的製程期間保護基底，使基底不受到意外的蝕刻。可將揭露之方法的實施例輕易地整合進入現存製造GAA FET之製程和技術中。
一方面，本發明實施例提供半導體結構。半導體結構包含設置在半導體基底上的第一半導體層堆疊物，其中第一半導體層堆疊物包含第一矽鍺(SiGe)層和設置在第一矽鍺層上的複數個矽(Si)層，且其中矽層實質上不含鍺。半導體結構也包含設置相鄰於第一半導體層堆疊物的第二半導體層堆疊物，其中第二半導體層堆疊物包含第一矽鍺層和設置在第一矽鍺層上的複數個第二矽鍺層，且其中第一矽鍺層和第二矽鍺層具有不同的組成。在本實施例中，半導體結構更包含與第一半導體層堆疊物交錯以形成第一裝置的第一金屬閘極堆疊物，以及與第二半導體層堆疊物交錯以形成第二裝置的第二金屬閘極堆疊物，其中第一裝置與第二裝置具有不同的導電類型。
另一方面，本發明實施例提供半導體結構。半導體結構包含從基底突出的第一半導體鰭狀物，其中第一半導體鰭狀物的通道區包含設置在第一矽鍺(SiGe)層上的多個矽(Si)層的堆疊物。半導體結構也包含從基底突出的第二半導體鰭狀物，其中第二半導體鰭狀物的通道區包含設置在第一矽鍺層上的多個第二矽鍺層的堆疊物，其中第二矽鍺層中的鍺含量大於第一矽鍺層中的鍺含量，且其中第二半導體鰭狀物中的第二矽鍺層的數量比第一半導體鰭狀物中的矽層的數量少1。在本實施例中，半導體結構更包含與第一半導體鰭狀物的通道區接合的第一金屬閘極堆疊物，以及與第二半導體鰭狀物的通道區接合的第二金屬閘極堆疊物。
在又一方面，本發明實施例提供半導體結構的形成方法。方法包含在基底上形成第一矽鍺基(SiGe-based)層，在第一矽鍺基層上形成多個矽基(Si-based)層和多個第二矽鍺基層交替的多層堆疊物(ML)，其中第一矽鍺基層和第二矽鍺基層具有不同的組成，且其中多層堆疊物包含的第二矽鍺基層比矽基層少一層。方法也包含在多層堆疊物內形成第一鰭狀物和相鄰於第一鰭狀物的第二鰭狀物，在第一鰭狀物的通道區上和第二鰭狀物的通道區上形成虛設閘極堆疊物，在第一鰭狀物內形成多個N型源極/汲極(S/D)部件，以及在第二鰭狀物內形成多個P型源極/汲極部件。在本實施例中，方法更包含移除N型源極/汲極部件之間和P型源極/汲極部件之間的虛設閘極堆疊物，以分別形成第一閘極溝槽和第二閘極溝槽，移除第一鰭狀物內的第二矽鍺基層，以在矽基層之間形成多個第一開口，移除第二鰭狀物內的矽基層，以在第二矽鍺基層之間以及第二矽鍺基層與第一矽鍺基層之間形成多個第二開口，以及在第一閘極溝槽、第二閘極溝槽、第一開口和第二開口內形成多個金屬閘極堆疊物。
前述內文概述了許多實施例的部件，以使本技術領域中具有通常知識者可以更佳地了解本發明實施例的各種樣態。本技術領域中具有通常知識者應可理解他們可使用本發明實施例為基礎來設計或修改其他製程及結構，以達到相同的目的及/或達到與在此介紹的實施例相同之優點。本技術領域中具有通常知識者也應了解這些相等的架構並未背離本發明實施例的精神與範圍。而在不背離本發明實施例的精神與範圍之前提下，他們可對本文進行各種改變、替換或變更。
100:方法 102:操作 104:操作 106:操作 108:操作 110:操作 112:操作 114:操作 116:操作 118:操作 120:操作 122:操作 124:操作 126:操作 128:操作 130:操作 132:操作 200:裝置 202:基底 203:矽鍺層 204:鰭狀物 204’:鰭狀物的基座 205:矽層 206:鰭狀物 206’:鰭狀物的基座 207:矽鍺層 208:隔離結構 209:界面層 210:虛設閘極堆疊物 211:硬遮罩層 212:頂間隙物 213:硬遮罩層 220:硬遮罩層 222:硬遮罩層 223:介電鰭狀物 225:第一層 227:第二層 229:第三層 230A:源極/汲極凹部 230B:源極/汲極凹部 232A:遮罩元件 232B:遮罩元件 234:凹部 236:凹部 240:內間隙物 244A:硬遮罩層 244B:硬遮罩層 250:磊晶源極/汲極部件 252:磊晶源極/汲極部件 260:層間介電層 261:蝕刻停止層 262A:閘極溝槽 262B:閘極溝槽 264:開口 266:開口 270A:遮罩元件 270B:遮罩元件 280A:高介電常數金屬閘極結構 280B:高介電常數金屬閘極結構 281:界面層 282:高介電常數介電層 284A:功函數金屬層 284B:功函數金屬層 286:導電層 302:蝕刻製程 304:蝕刻製程 306:蝕刻製程 308:蝕刻製程 310:蝕刻製程 402:線性相關 404:線性相關 410:交叉點 Hn:高度 Hp:高度 LN:閘極長度 LP:閘極長度 ML:多層結構 T:厚度 Vt:臨界電壓
藉由以下的詳述配合所附圖式可更加理解本發明實施例。要強調的是，根據工業上的標準做法，各個部件並未按照比例繪製。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。 第1A和1B圖是根據本發明實施例的各種實施例，顯示半導體裝置之示範製造方法的流程圖。 第2A圖是根據本發明實施例的各種實施例，顯示示範之半導體裝置的三維透視圖。 第2B圖是根據本發明實施例的各種實施例，顯示第2A圖所示之半導體裝置的平面俯視圖。 第3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A、15A、16A和17A圖是根據本發明實施例的各種實施例，顯示在第1A和1B圖之示範方法的中間階段，沿著第2A和2B圖中線AA’之半導體裝置的剖面示意圖。 第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B、16B和17B圖是根據本發明實施例的各種實施例，顯示在第1A和1B圖之示範方法的中間階段，沿著第2A和2B圖中線BB’之半導體裝置的剖面示意圖。 第3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C、15C、16C、17C、17E和17F圖是根據本發明實施例的各種實施例，顯示在第1A和1B圖之示範方法的中間階段，沿著第2A和2B圖中線CC’之半導體裝置的剖面示意圖。 第3D、4D、5D、6D、7D、8D、9D、10D、11D、12D、13D、14D、15D、16D和17D圖是根據本發明實施例的各種實施例，顯示在第1A和1B圖之示範方法的中間階段，沿著第2A和2B圖中線DD’之半導體裝置的剖面示意圖。 第18圖是根據本發明實施例的各種實施例，顯示半導體裝置之實施例的電流與功函數之間關係的示意圖。
無
200:裝置
202:基底
203:矽鍺層
204:鰭狀物
205:矽層
206:鰭狀物
207:矽鍺層
208:隔離結構
223:介電鰭狀物
280A:高介電常數金屬閘極結構
280B:高介電常數金屬閘極結構
281:界面層
282:高介電常數介電層
284A:功函數金屬層
284B:功函數金屬層
286:導電層
Hn:高度
Hp:高度
T:厚度

Claims (15)

  1. 一種半導體結構，包括：一第一半導體層堆疊物，設置在一半導體基底上，其中該第一半導體層堆疊物包含一第一矽鍺(SiGe)層和設置在該第一矽鍺層上的複數個矽(Si)層，且其中該些矽層實質上不含鍺；一第二半導體層堆疊物，設置相鄰於該第一半導體層堆疊物，其中該第二半導體層堆疊物包含該第一矽鍺層和設置在該第一矽鍺層上的複數個第二矽鍺層，且其中該第一矽鍺層和該些第二矽鍺層具有不同的組成；一第一金屬閘極堆疊物，與該第一半導體層堆疊物交錯以形成一第一裝置；以及一第二金屬閘極堆疊物，與該第二半導體層堆疊物交錯以形成一第二裝置，其中該第一裝置與該第二裝置具有不同的導電類型。
  2. 如請求項1之半導體結構，其中該第一半導體層堆疊物包含一第一數量的該些矽層，且該第二半導體層堆疊物包含一第二數量的該些第二矽鍺層，且其中該第一數量大於該第二數量。
  3. 如請求項2之半導體結構，其中該第一數量比該第二數量多1。
  4. 如請求項1之半導體結構，其中該第一矽鍺層中的鍺組成低於約20%。
  5. 如請求項4之半導體結構，其中該些第二矽鍺層中每一者的鍺組成至少約為20%。
  6. 如請求項1至5任一項之半導體結構，其中該第一金屬閘極堆疊物包含一第一功函數金屬(WFM)層，其中該第二金屬閘極堆疊物包含一第二功 函數金屬層，且其中該第一功函數金屬層與該第二功函數金屬層具有相同的組成。
  7. 如請求項1至5任一項之半導體結構，其中該第一金屬閘極堆疊物包含設置在該第一半導體層堆疊物上的一第一頂部，其中該第二金屬閘極堆疊物包含設置在該第二半導體層堆疊物上的一第二頂部，且其中該第二頂部延伸至低於該第一頂部的一底面。
  8. 一種半導體結構，包括：一第一半導體鰭狀物，從一基底突出，其中該第一半導體鰭狀物的一通道區包含設置在一第一矽鍺(SiGe)層上的複數個矽(Si)層的堆疊物；一第二半導體鰭狀物，從該基底突出，其中該第二半導體鰭狀物的一通道區包含設置在該第一矽鍺層上的複數個第二矽鍺層的堆疊物，其中該些第二矽鍺層中的鍺含量大於該第一矽鍺層中的鍺含量，且其中該第二半導體鰭狀物中的該些第二矽鍺層的數量比該第一半導體鰭狀物中的該些矽層的數量少1；一第一金屬閘極堆疊物，與該第一半導體鰭狀物的該通道區嚙合；以及一第二金屬閘極堆疊物，與該第二半導體鰭狀物的該通道區嚙合；。
  9. 如請求項8之半導體結構，其中該些矽層的堆疊物具有一第一高度，且該些第二矽鍺層的堆疊物具有一第二高度，且其中該第一高度大於該第二高度。
  10. 如請求項9之半導體結構，其中該第一高度與該第二高度之間相差約5nm至約15nm。
  11. 如請求項8至10任一項之半導體結構，其中該第一金屬閘極堆疊物的功函數實質上與該第二金屬閘極堆疊物的功函數相同。
  12. 一種半導體結構的形成方法，包括：在一基底上形成一第一矽鍺基(SiGe-based)層；在該第一矽鍺基層上形成複數個矽基(Si-based)層和複數個第二矽鍺基層交替的一多層堆疊物(ML)，其中該第一矽鍺基層和該些第二矽鍺基層具有不同的組成，且其中該多層堆疊物包含的該些第二矽鍺基層比該些矽基層少一層；在該多層堆疊物內形成一第一鰭狀物和相鄰於該第一鰭狀物的一第二鰭狀物；在該第一鰭狀物的通道區上和該第二鰭狀物的通道區上形成一虛設閘極堆疊物；在該第一鰭狀物內形成複數個N型源極/汲極(S/D)部件；在該第二鰭狀物內形成複數個P型源極/汲極部件；移除該些N型源極/汲極部件之間和該些P型源極/汲極部件之間的該虛設閘極堆疊物，以分別形成一第一閘極溝槽和一第二閘極溝槽；移除該第一鰭狀物內的該些第二矽鍺基層，以在該些矽基層之間形成複數個第一開口；移除該第二鰭狀物內的該些矽基層，以在該些第二矽鍺基層之間以及該些第二矽鍺基層與該第一矽鍺基層之間形成複數個第二開口；以及在該第一閘極溝槽、該第二閘極溝槽、該些第一開口和該些第二開口內形成複數個金屬閘極堆疊物。
  13. 如請求項12之半導體結構的形成方法，其中形成該些金屬閘極堆疊物，使得該些金屬閘極堆疊物形成在該第二閘極溝槽內的一部分延伸至低於該些金屬閘極堆疊物形成在該第一閘極溝槽內的一部分。
  14. 如請求項12之半導體結構的形成方法，其中形成該些金屬閘極堆疊物包含：在該第一閘極溝槽、該第二閘極溝槽、該些第一開口和該些第二開口內形成一閘極介電層；在該閘極介電層上形成一功函數金屬(WFM)層，其中該功函數金屬層的一第一部分係形成在該第一閘極溝槽和該些第一開口內，其中該功函數金屬層的一第二部分係形成在該第二閘極溝槽和該些第二開口內，且其中該第一部分和該第二部分具有相同的組成；以及在該功函數金屬層上形成一塊材導電層。
  15. 如請求項12至14任一項之半導體結構的形成方法，在形成該虛設閘極堆疊物之前更包括：在該基底上形成複數個隔離結構以將該第一鰭狀物與該第二鰭狀物隔開；以及在該些隔離結構上和該第一鰭狀物與該第二鰭狀物之間形成一介電鰭狀物。
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