KR102553007B1 - 전계효과 트랜지스터의 다층 채널 구조 및 이의 제조 방법 - Google Patents

전계효과 트랜지스터의 다층 채널 구조 및 이의 제조 방법 Download PDF

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시 닝 주
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Abstract

반도체 구조는 반도체 기판 위에 배치된 반도체 층의 제1 스택 - 상기 반도체 층의 제1 스택은 제1 SiGe 층 및 상기 제1 SiGe 층 위에 배치된 복수의 Si 층을 포함하고, 상기 Si 층은 실질적으로 Ge가 없음 -, 및 상기 반도체 층의 제1 스택에 인접하게 배치된 반도체 층의 제2 스택 - 상기 반도체 층의 제2 스택은 제1 SiGe 층 및 상기 제1 SiGe 층 위에 배치된 복수의 제2 SiGe 층을 포함하고, 상기 제1 SiGe 층 및 상기 제2 SiGe 층은 상이한 조성을 구비함 -, 을 포함한다. 상기 반도체 구조는 제1 디바이스를 형성하기 위해 상기 반도체 층의 제1 스택이 인터리빙된 제1 금속 게이트 스택; 및 제2 디바이스를 형성하기 위해 상기 반도체 층의 제2 스택이 인터리빙된 제2 금속 게이트 스택을 더 포함한다.

Description

전계효과 트랜지스터의 다층 채널 구조 및 이의 제조 방법{MULTI-LAYER CHANNEL STRUCTURES AND METHODS OF FABRICATING THE SAME IN FIELD-EFFECT TRANSISTORS}
관련 출원에 대한 상호 참조
본 출원은 2020년 4월 24일에 출원된 미국 임시특허출원 No. 63/015,133의 정규출원으로 이에 대해 우선권을 주장하며, 이 출원의 전체 내용이 본원에 참조로 편입된다.
반도체 산업은 급속한 성장을 경험하였다. 반도체 재료 및 설계에 있어서의 기술 발전은 각 세대(generation)가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 반도체 디바이스 세대를 창출하였다. 집적 회로(IC) 진화 과정에서, 기능적 밀도(functional density)(즉, 칩 면적당 상호 연결된 디바이스의 수)는 일반적으로 증가하는 반면 기하학적 구조의 크기(geometry size)(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인(line))는 감소했다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다. 그러나 이러한 발전은 반도체 디바이스 프로세싱 및 제조의 복잡성도 증가시켰다.
게이트-올-어라운드(gate-all-around, GAA) 전계효과 트랜지스터(FET)와 같은 다중 게이트 트랜지스터는 합리적인 프로세싱 마진을 유지하면서 IC 칩 풋프린트(footprint)를 줄이기 위해 다양한 메모리 및 코어 디바이스에 통합되어 왔다. GAA FET를 형성하는 방법은 일반적으로 적절했지만 모든 측면에서 완전히 만족스럽지는 않았다. 예를 들어, 다양한 일 함수 금속(work function metal, WFM) 층의 퇴적 및 패터닝을 포함하는 금속 게이트 구조의 문턱 전압을 조절(tuning)하는 프로세스는, GAA FET의 채널 영역이 수직 스택(vertical stack)에 밀접하게 배열된 복수의 나노크기의 피쳐(예를 들어, 나노시트(nanosheets), 나노로드(nanorods) 등)로 구성될 때 더 어려워졌다. 따라서, 적어도 이러한 이유로, GAA FET에서 적절한 문턱 전압을 갖는 금속 게이트 구조를 형성하는 방법의 개선이 요구된다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피쳐들(features)이 일정 비율로 도시된 것은 아니며 단지 예시적인 목적에서 사용된 점이 강조된다. 실제로 설명의 명확성을 위해 다양한 피쳐들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1a 및 1b는 본 개시의 다양한 실시형태에 따른 반도체 디바이스를 제조하기 위한 예시적인 방법의 흐름도를 도시한다.
도 2a는 본 개시의 다양한 실시형태에 따른 예시적인 반도체 디바이스의 3차원 사시도이다.
도 2b는 본 개시의 다양한 실시형태에 따른 도 2a에 도시된 반도체 디바이스의 평면도(planar top view)이다.
도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a 및 17a는 본 개시의 다양한 실시형태에 따른 도 1a 및 1b의 예시적인 방법의 중간 단계에서 라인 AA'를 따라 취해진 도 2a 및 2b에 도시된 반도체 디바이스의 단면도이다.
도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b 및 17b는 본 개시의 다양한 실시형태에 따른 도 1a 및 1b의 예시적인 방법의 중간 단계에서 라인 BB'를 따라 취해진 도 2a 및 2b에 도시된 반도체 디바이스의 단면도이다.
도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 12c, 13c, 14c, 15c, 16c, 17c, 17e 및 17f는 본 개시의 다양한 실시형태에 따른 도 1a 및 1b의 예시적인 방법의 중간 단계에서 라인 CC'를 따라 취해진 도 2a 및 2b에 도시된 반도체 디바이스의 단면도이다.
도 3d, 4d, 5d, 6d, 7d, 8d, 9d, 10d, 11d, 12d, 13d, 14d, 15d, 16d 및 17d는 본 개시의 다양한 실시형태에 따른 도 1a 및 1b의 예시적인 방법의 중간 단계에서 라인 DD'를 따라 취해진 도 2a 및 2b에 도시된 반도체 디바이스의 단면도이다.
도 18은 본 개시의 다양한 실시형태에 따른 반도체 디바이스의 일 실시형태에 대한 전류와 일 함수 사이의 관계에 대한 개략도이다.
다음의 개시는 본 발명의 다양한 피쳐들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 다른 피쳐 상에(on), 다른 피쳐에 연결된 및/또는 다른 피쳐에 결합된 하나의 피쳐의 형성은 상기 피쳐들이 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 피쳐들이 직접 접촉하지 않도록 추가적인 피쳐가 상기 피쳐들 사이에 개재하여 형성될 수 있는 실시형태를 포함할 수 있다. 또한 공간적으로 상대적인 용어, 예를 들어 "하부의(lower)", "상부의(upper)", "수평의(horizontal)", "수직의(vertical)", "보다 위에(above)", "위에(over)", "아래에(below)", "밑에(beneath)", "위(up)", "아래(down)", "상단(top)", "바닥(bottom)"등 및 그 파생어(예를 들어, "수평으로(horizontally)", "아래쪽으로(downwardly)", "위쪽으로(upwardly)" 등)는 한 피쳐의 다른 피쳐에 대한 본 설명의 편의를 위해 사용된다. 상기 공간적으로 상대적인 용어들은 상기 피쳐들을 포함하는 디바이스의 다양한 방향(orientations)을 포함하도록 의도된다.
또한, 숫자 또는 숫자의 범위가 "약(about)", "대략의(approximate)" 등으로 기술될 때, 그 용어는 기술된 숫자의 ± 10 % 이내 또는 이 분야의 기술자에 의해 이해되는 기타 값과 같이, 기술된 숫자를 포함하는 합리적인 범위 내의 숫자를 포함하는 것으로 의도된다. 예를 들어, "약 5 nm"라는 용어는 4.5 nm에서 5.5 nm까지의 치수 범위를 포함한다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 설명된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
본 개시는 일반적으로 게이트-올-어라운드(GAA) FET와 같은 다중-게이트 금속-산화물-반도체 전계효과 트랜지스터(본 개시에서 MOSFET 또는 FET)의 구조 및 형성 방법에 관한 것이다. 보다 구체적으로, 본 개시는 함께 상보형 MOSFET(CMOSFET)을 형성하는, n-채널 또는 n-타입 GAA FET(GAA NFET) 및 p-채널 또는 p-타입 GAA FET(GAA PFET)에서 다층 채널 영역을 형성하는 구조 및 방법에 관한 것이다. 여기서 제공되는 GAA FET는 나노시트-기반 FET, 나노와이어-기반 FET 및/또는 나노로드-기반 FET일 수 있다. 즉, 본 개시는 GAA FET가 특정 구성을 갖도록 제한하지 않는다.
일반적으로, GAA NFET의 채널 영역 및 GAA PFET의 채널 영역은 각각 금속 게이트 구조와의 사이에 인터리빙된(interleaved) 실리콘계 채널층들(Si 층들)의 스택(stack)을 포함한다. 이러한 구조는 일반적으로 GAA 디바이스의 성능을 유지하는 데 적합하지만 모든 측면에서 완전히 만족스러운 것은 아니다. 예를 들어, NFET와 PFET는 일반적으로 CMOSFET에서 특정 문턱 전압(threshold voltage)(Vt) 요구 조건을 달성하기 위해 그들 각각의 게이트 구조에서 상이한 일 함수(work function, WF)로 구성되기 때문에, 상이한 일 함수 금속(work function metal, WFM) 층(들)이 디바이스의 각 금속 게이트 구조의 일 부분으로 포함된다. 그러나, WFM 층의 제조는 일련의 퇴적(deposition) 및 패터닝(patterning) 프로세스를 포함하고, 이는 GAA FET의 다층 구조의 감소된 길이 스케일에서 복잡해질 수 있다. 본 실시형태는 NFET의 채널 영역과 PFET의 채널 영역이 상이한 재료(각각 Si 층 및 SiGe 층)로 구성되어, NFET 및 PFET의 Vt가 동일한 조성의 WFM 층(들)으로 조절되는 것을 허용함으로써, 다수의 WFM 제조와 관련된 처리의 복잡성을 감소시킬 수 있는 GAA CMOSFET를 형성하는 방법을 제공한다.
이제 도 1a 및 1b를 참조하면, 본 개시의 다양한 측면에 따른 반도체 디바이스(이하 디바이스라고 함)(200)를 형성하는 방법(100)의 흐름도가 도시되어 있다. 방법(100)은 단지 예시일 뿐이며 청구범위에 명시적으로 언급된 것 이상으로 본 개시를 제한하려는 것은 아니다. 방법(100, 300)의 이전, 도중 및 이후에 추가 공정이 제공될 수 있으며, 설명된 일부 공정은 상기 방법의 추가 실시형태를 위해 대체, 제거 또는 이동될 수 있다. 방법(100)은 도 2a 내지 19와 함께 아래서 설명되며, 여기서 도 2a는 3차원 사시도이고, 도 2b는 평면도이다. 도 3a-17d는 방법(100)의 중간 단계에서 도 2a 및 2b에 도시된 바와 같은 디바이스(200)의 다양한 영역을 통해 취해진 단면도이다. 특히, 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a 및 17a는 디바이스(200)의 핀 활성 영역(fin active region)(이하, 핀(fin)이라고 함)(204)을 관통하여 취해진 라인 AA'를 따르는 단면도이고, 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b 및 17b는 디바이스(200)의 핀(206)을 관통하여 취해진 라인 BB'를 따르는 단면도이며, 도 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 12c, 13c, 14c, 15c, 16c, 17c, 17e 및 17f는 핀(204) 및 핀(206)의 채널 영역을 관통하여 취해진 라인 CC'를 따르는 단면도이고, 도 3d, 4d, 5d, 6d, 7d, 8d, 9d, 10d, 11d, 12d, 13d, 14d, 15d, 16d 및 17d는 핀(204) 및 핀(206)의 소스/드레인(S/D) 영역을 관통하여 취해진 라인 DD'를 따르는 단면도이며, 도 18은 여기에 제공된 GAA FET의 일 실시형태에서 전류와 일 함수 사이의 관계의 개략도이다.
디바이스(200)는 IC의 프로세싱 중에 제조되는 중간 디바이스 또는 그 일 부분일 수 있으며, 정적 랜덤-액세스 메모리(SRAM) 및/또는 기타 논리 회로, 저항, 커패시터, 및 인덕터와 같은 수동 컴포넌트 및 GAA FET, FinFET, MOSFET, CMOSFET, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터 및/또는 기타 트랜지스터와 같은 능동 컴포넌트를 포함할 수 있다. 본 개시는 임의의 특정 수의 디바이스 또는 디바이스 영역, 또는 임의의 특정 디바이스 구성으로 제한되지 않는다. 추가적인 피쳐(features)가 디바이스(200)에 추가될 수 있고, 아래에 설명되는 피쳐들 중 일부는 디바이스(200)의 다른 실시형태에서는 대체, 수정 또는 제거될 수 있다.
도 2a 및 3a-3d를 참조하여, 방법(100)은 공정(102)에서 반도체 기판(이하 "기판"이라고 함)(202)을 제공하고 이어서 그 위에 다층 구조(multi-layered structure, ML)를 형성한다. 기판(202)은 실리콘(Si), 게르마늄(Ge), 또는 기타 적절한 재료와 같은 원소(즉, 단일 원소를 갖는) 반도체; 실리콘 카바이드(silicon carbide), 갈륨 아세닉(gallium arsenic), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide), 인듐 안티모나이드(indium antimonide), 기타 적절한 재료 또는 이들의 조합과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 기타 적절한 재료 또는 이들의 조합과 같은 합금 반도체, 를 포함할 수 있다. 기판(202)은 균일한 조성을 갖는 단일 층 재료일 수 있다. 대안적으로, 기판(202)은 디바이스(200)를 제조하기에 적합한 유사하거나 상이한 조성을 갖는 다수의 재료 층을 포함할 수 있다.
기판(202)이 FET를 포함하는 일부 실시예에서, 다양한 도핑 영역(doped regions)이 기판(202) 내에 또는 기판 상에 배치될 수 있다. 도핑 영역은 설계 요구 조건에 따라, 인(phosphorus) 또는 비소(arsenic)와 같은 n-타입 도펀트 및/또는 붕소(boron) 또는 BF2와 같은 p-타입 도펀트로 도핑될 수 있다. 도핑 영역은 기판(202) 상에 직접, p-웰 구조, n-웰 구조, 이중-웰 구조 또는 융기 구조에 형성될 수 있다. 도핑 영역은 도펀트 원자의 주입(implantation), 인-사이튜(in-situ) 도핑된 에피택셜 성장(epitaxial growth) 및/또는 기타 적절한 기술에 의해 형성될 수 있다. 물론, 이러한 예는 설명을 위한 것일뿐 제한하고자 하는 의도가 아니다.
본 실시형태에서, ML은 Z 축을 따라 수직한 스택으로 배열된 교번하는(alternating) 실리콘 게르마늄(SiGe) 및 실리콘(Si) 층들을 포함하고, 적어도 하나의 GAA NFET 및 적어도 하나의 GAA PFET를 형성하기에 적합한 채널 영역을 제공하도록 구성된다. 도시된 실시형태에서, ML의 최하부 층은 SiGe 층(203)이고 ML의 이후 층들은 교번하는 Si 층(205) 및 SiGe 층(207)을 포함하며, 여기서 SiGe 층(207)은 아래에서 상세히 설명되는 바와 같이 GAA PFET에 대한 채널층으로 구성된다. 본 실시형태에서, ML은 SiGe 층(203) 및 SiGe 층들(207)의 합쳐진 수와 동일한 수의 Si 층(205)을 포함한다. 즉, SiGe 층(207)의 수는 Si 층(205)의 수보다 1 개 적다. 일부 실시예에서, ML은 3 내지 10 개의 Si 층(205)을 포함할 수 있고, 따라서 2 내지 9 개의 SiGe 층(207)을 포함할 수 있다.
본 실시형태에서, 각각의 Si 층(205)은 원소 Si를 포함하고 실질적으로 Ge가 없으며, 한편 SiGe 층(203) 및 각각의 SiGe 층(207)은 실질적으로 Si 및 Ge를 모두 포함하지만, SiGe 층(203)에서의 Ge의 양은 SiGe 층(207)에서의 Ge의 양보다 작다. 일부 실시형태에서, SiGe 층(207)에서의 Ge의 양은 약 20 % 내지 약 50 %이고, SiGe 층(203)에서의 Ge의 양은 약 10 % 이상 약 20 % 미만이다. 따라서, 본 실시형태에서, SiGe 층(207)에서의 Si의 양은 약 50 % 내지 약 80 %이고, SiGe 층(203)에서의 Si의 양은 약 80 % 이상 약 90 % 미만이다. 이에 비해, 각각의 Si 층(205)에서 Si의 양은 적어도 약 90 %이다.
본 실시형태에서, 약 20 %의 최소 조성에서 Ge는 Si 층(205)에 비해 SiGe 층(207)에서 SiGe의 정공 이동도(hole mobility)를 증가시켜, NFET의 Vt와 양립되도록 PFET의 Vt를 조절(tune)하는데 필요한, 이후에 형성되는 금속 게이트 구조(즉, 도 17b, 17c 및 18b에 도시된 고-유전상수(high-k) 금속 게이트 구조(280B))의 WF를 낮춘다. 약 20 % 보다 작은 조성은 Vt를 조절하는 데 필요한 WF의 이러한 시프트(shift)를 유도하기에 충분하지 않을 수 있다. 한편으로, SiGe 층(203)과 관련하여, 약 10 %의 최소 조성에서 Ge는 Si 층들(205)과 SiGe 층(203) 간에 충분한 에칭 선택성(selectivity)을 보장하여, PFET의 SiGe 층들(207)(즉, 채널층들) 사이에 개구를 형성하기 위해 Si 층들(205)(즉, 비-채널층들)을 제거할 때 SiGe 층(203)이 에칭되지 않거나 완전히 에칭되지 않을 수 있게 한다. 한편, SiGe 층(203)에서 약 20 %를 초과하지 않는(즉, SiGe 층들(207)에서 Ge의 최소 조성 미만) Ge는 SiGe 층(203)과 SiGe 층들(207) 간에 충분한 에칭 선택성을 보장하여, NFET의 Si 층들(205)(즉, 채널층들) 사이에 개구를 형성하기 위해 SiGe 층들(207)(즉, 비-채널층들)을 제거할 때 SiGe 층(203)이 에칭되지 않거나 실질적으로 에칭되지 않을 수 있게 한다. 다시 말해서, SiGe 층(203)은 다수의 후속 제조 프로세스 동안 의도치 않게 손상되는 것으로부터 기판(202)을 보호하기 위한 정지층(stopping layer)으로서 구성된다.
유사한 추론에 따라, SiGe 층들(207)에서의 약 20 %의 최소 조성에서 Ge는 SiGe 층(203)에 대해 충분한 에칭 선택성을 보장한다. 반면에, SiGe 층들(207)(즉, PFET의 채널층)에서 약 50 %를 초과하는 Ge는 이후에 형성되는 에피 택셜 S/D 피쳐에 결함을 유발하고, 누설 전류와 관련된 문제를 악화시키고, 감소된 밴드갭으로 인해 드레인-유도 장벽 감소(Drain-Induced Barrier Lowering, DIBL) 효과를 악화시킬 수 있다.
본 실시형태에서, ML을 형성하는 것은 화학 기상 퇴적(CVD) 기술(예를 들어, 기상 에피택시(vapor-phase epitaxy, VPE), 초-고진공(ultra-high vacuum) CVD(UHV-CVD), 저압(low-pressure) CVD(LP-CVD) 및/또는 플라즈마-강화(plasma-enhanced) CVD(PE-CVD)), 분자빔 에피택시, 기타 적합한 선택적 에피택셜 성장(selective epitaxial growth, SEG) 프로세스, 또는 이들의 조합을 실행하면서 일련의 에피택시 성장 프로세스에서 SiGe 층(즉, SiGe 층(203) 또는 SiGe 층(207)) 및 Si 층(즉, Si 층(205))을 교대로 성장시키는 것을 포함한다. 에피택시 프로세스(epitaxy process)는 밑에 있는 기판의 조성과 상호 작용하는 기체 및/또는 액체 전구체를 사용할 수 있다. 예를 들어, Si를 포함하는 기판(202)은 Ge-함유 전구체와 상호 작용하여 SiGe 층(203)을 형성할 수 있다. 일부 실시예에서, SiGe 층(203), Si 층들(205) 및 SiGe 층들(207)은 나노시트(nanosheets), 나노와이어(nanowires) 또는 나노로드(nanorods)로 형성될 수 있다. 본 실시형태에서, SiGe 층(203), Si 층들(205) 및 SiGe 층들(207)은 각각 도 3a에 도시된 바와 같이 Z 축을 따라 측정된 실질적으로 동일한 두께(T)로 형성된다.
본 실시형태에서, Si 층들(205)은 NFET를 형성하기 위한 채널층으로 구성되고, SiGe 층(203) 및 SiGe 층들(207)은 PFET를 형성하기 위한 채널층으로 구성된다. 따라서, NFET의 Si 층들(205) 사이에 배치된 SiGe 층들(207)은 NFET의 비-채널층으로 구성되고, SiGe 층들(207) 사이에 배치된 Si 층들(205)은 PFET의 비-채널층으로 구성된다. 그 다음 시트(또는 와이어) 릴리스(release) 프로세스가 대응하는 채널층들 사이에 다수의 개구를 형성하기 위해 실행될 수 있고, 금속 게이트 구조가 상기 개구들에 후속적으로 형성되어 각각의 FET의 제조를 완료한다. 특히, 여기서 설명된 바와 같이, SiGe 층들(207)은 조성 차이로 인해, PFET를 형성하기 위한 후속 시트 형성(또는 시트 릴리스) 프로세스 동안 SiGe 층(203)에 대해 선택적으로 제거된다.
이제 도 2a, 2b 및 4a-4d를 참조하면, 방법(100)은 공정(104)에서 기판(202) 위에 핀(204) 및 핀(206)을 형성한다. 도시된 실시형태에서, 핀(204) 및 핀(206)은 서로 인접하고 실질적으로 평행하게 배치, 즉, 둘 다 X 축을 따라 길이방향으로 위치되고 Y 축을 따라 간격을 두고 배치된다. 아래에서 상세히 설명되는 바와 같이, 핀(204, 206)은 동일한 ML 및 기판(202)으로부터 제조되지만, 이들은 상이한 전도성(conductivity) 타입의 GAA FET를 제공하도록 구성, 즉, 핀(204, 206) 중 하나는 NFET를 제공하고 핀(204, 206) 중 다른 하나는 PFET를 제공하도록 구성된다. 도시된 실시형태에서, 핀(204)은 NFET를 제공하도록 구성되고 핀(206)은 PFET를 제공하도록 구성된다. 따라서, 핀(204)은 p-타입 도펀트로 도핑된 기판(202) 영역(즉, p-웰 구조)에 형성될 수 있고, 핀(206)은 n-타입 도펀트로 도핑된 기판(202) 영역(즉, n-웰 구조)에 형성될 수 있다. 디바이스(200)의 실시형태는 하나 이상의 NFET 및/또는 PFET를 제공하도록 구성된 기판(202) 위에 배치된 추가적인 핀(반도체 핀)을 포함할 수 있다는 점에 유의한다.
본 실시형태에서, 도 2a, 2b 및 4a-4d를 계속 참조하면, 각 핀(204)은 베이스 핀(204') 위에 배치된 ML을 포함하고 각 핀(206)은 베이스 핀(206') 위에 배치된 ML을 포함하며, 여기서 베이스 핀(204', 206')은 기판으로부터 돌출된다. 핀(204, 206)은 포토리소그래피 및 에칭 프로세스를 포함하는 적절한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 ML 위에 하드 마스크 층(220), 상기 하드 마스크 층(220) 위에 하드 마스크 층(222), 상기 하드 마스크 층(222) 위에 포토레지스트 층(레지스트; 미도시)을 갖는 마스킹 요소(masking element)를 형성하는 단계, 상기 레지스트를 패턴에 노광시키는 단계, 상기 레지스트에 노광후 베이킹(post-exposure bake) 프로세스를 수행하는 단계, 및 상기 레지스트를 현상하여 ML의 부분들을 노출시키는 패터닝된 마스킹 요소를 형성하는 단계를 포함할 수 있다. 그 다음 상기 패터닝된 마스킹 요소는 기판(202)으로부터 돌출된 핀(204, 206)을 남겨 두고, ML 및 기판(202)의 부분들에 리세스(recesses)를 에칭하기 위해 사용된다. 하드 마스크 층(220, 222)은 상이한 조성을 가지며 각각 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 카바이드(silicon carbide), 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 옥시카바이드(silicon oxycarbide), 기타 적절한 재료, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching, RIE), 기타 적절한 프로세스 또는 이들의 조합을 포함할 수 있다.
핀(204, 206)을 형성하기 위한 방법의 많은 다른 실시형태가 적합할 수 있다. 예를 들어, 핀(204, 206)은 이중 패터닝 또는 다중 패터닝 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기-정렬 프로세스(self-aligned processes)를 결합하여, 예를 들면 단일의, 직접적인 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치(pitches)를 갖는 패턴을 생성하도록 허용한다. 예를 들어, 일 실시형태에서, 희생층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서(spacers)가 자기-정렬 프로세스를 사용하여 패터닝된 희생층 옆에(alongside) 형성된다. 그 다음 희생층은 제거되고 남아 있는 스페이서, 또는 맨드릴(mandrels)이 그 다음 핀(204, 206)을 패터닝하는 데 사용될 수 있다.
도 2a 및 5a-5d를 참조하면, 방법(100)은 공정(106)에서 기판(202) 위에 격리 구조(isolation structures)(208)를 형성하여 핀(204, 206)의 하단 부분(bottom portions)을 분리한다. 격리 구조(208)는 실리콘 옥사이드(silicon oxide), 불소-도핑된 실리케이트 유리(fluoride-doped silicate glass, FSG), 저-유전상수(low-k) 유전체 재료, 기타 적절한 재료, 또는 이들의 조합을 포함할 수 있다. 본 실시형태에서, 격리 구조(208)는 얕은 트렌치 격리(shallow trench isolation, STI) 피쳐를 포함한다. 도 5c 및 5d에 도시된 바와 같이, 일부 실시형태에서, 격리 구조(208)는 기판(202) 위에 유전체 층을 퇴적함으로써, 핀(204, 206) 사이의 트렌치(trenches)를 채우고, 이어서 격리 구조(208)의 상단면이 핀(204, 206)의 상단면 아래에 있도록 상기 유전체 층을 리세싱(recessing)함으로써 형성된다. 필드 산화물(field oxide), 실리콘의 국지적 산화(local oxidation of silicon, LOCOS), 기타 적절한 구조 또는 이들의 조합과 같은 기타 격리 구조도 격리 구조(208)로서 구현될 수 있다. 일부 실시형태에서, 격리 구조(208)는 예를 들면, 하나 이상의 열 산화물 라이너 층(thermal oxide liner layers)을 구비하는, 다층 구조를 포함할 수 있다. 격리 구조(208)는 CVD, 유동성(flowable) CVD(FCVD), 스핀-온-글라스(spin-on-glass, SOG), 기타 적절한 방법 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다.
도 6a-6d를 참조하면, 방법(100)은 공정(108)에서 격리 구조(208) 위에 유전체 핀(223)을 형성하여 핀(204, 206)의 각각이 2 개의 유전체 핀(223) 사이에 배치되도록 한다. 각각의 유전체 핀(223)은 단일 층 구조 또는 다층 구조일 수 있다. 본 실시형태에서, 유전체 핀(223)은 격리 구조(208) 상에 배치된 제1 층(225), 상기 제1 층(225)에 의해 둘러싸인 제2 층(227), 및 상기 제1 층(225) 및 상기 제2 층(227) 위에 배치된 제3 층(229)을 포함하는 3 층(tri-layer) 구조이다. 제1 층(225), 제2 층(227) 및 제3 층(229)은 각각 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 카바이드(silicon carbide), 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 옥시카바이드(silicon oxycarbide), 기타 적절한 재료, 또는 이들의 조합와 같은 하나 이상의 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 제1 층(225), 제2 층(227) 및 제3 층(229)은 조성이 상이하다. 유전체 핀(223)은 핀(204, 206)을 둘러싸는 공간을 채우기 위해 디바이스(200) 위에 제1 층(225)을 퇴적하고 평탄화하는 단계, 제1 층(225)을 (예를 들어, 포토리소그래피 방법에 의해) 패터닝하여 핀(204, 206) 사이에 트렌치를 형성하는 단계, 상기 트렌치에 제2 층(227)을 퇴적하고 평탄화하는 단계, 상기 제1 층(225) 및 제2 층(227) 위에 제3 층(229)을 퇴적하는 단계, 상기 제3 층(229)을 패터닝하여 제1 층(225)의 부분들을 노출하는 단계, 및 상기 패터닝된 제3 층(229)을 하드 마스크(hard mask)로 사용하여 제1 층(225)의 상기 노출된 부분들을 제거하는 단계, 를 포함하는, 임의의 적절한 프로세스에 의해 형성될 수 있다. 제1 층(225), 제2 층(227) 및 제3 층(229)은 CVD, FCVD, ALD, 기타 적합한 프로세스, 또는 이들의 조합과 같은 임의의 적합한 퇴적 프로세스에 의해 형성될 수 있다. 본 실시형태에서, 유전체 핀(223)은 핀(204) 및 핀(206) 위에 각각 n-타입 및 p-타입 에피택셜 S/D 피쳐의 후속 형성을 제어하도록 구성된다. 일부 실시예에서, 유전체 핀(223)은 디바이스(200)에 의도치 않게 단락(shorting)을 초래하는 에피택셜 S/D 피쳐의 과잉 성장(over-growth)을 방지할 수 있다.
이제 도 2a, 2b 및 7a-7d를 참조하면, 방법(100)은 공정(110)에서 핀(204, 206) 각각의 채널 영역 위에 더미(dummy) 게이트 스택(즉, 플레이스 홀더(placeholder) 게이트)(210)을 형성한다. 본 실시형태에서, 폴리실리콘을 포함하는 더미 게이트 스택(210)의 부분들은, 디바이스(200)의 다른 구성 요소를 형성한 후 고 유전상수(high-k)(유전 상수가 약 3.9인 실리콘 옥사이드보다 더 큰 유전상수를 가지는 유전체 재료를 의미함) 금속 게이트 구조(HKMG)로 대체된다. 더미 게이트 스택(210)은 일련의 퇴적(deposition) 및 패터닝 프로세스에 의해 형성될 수 있다. 예를 들어, 더미 게이트 스택(210)은 핀(204, 206) 위에 폴리실리콘 층을 퇴적하고, 이어서 상기 핀(204, 206)의 채널 영역 위에 폴리실리콘 부분들을 남기기 위해 이방성(anisotropic) 에칭 프로세스(예를 들어, 건식 에칭 프로세스)를 수행함으로써 형성될 수 있다. 본 실시형태에서, 디바이스(200)는 계면층(209)을 더 포함할 수 있고, 이는 열 산화, 화학적 산화, 기타 적절한 방법, 또는 이들의 조합과 같은 적절한 방법에 의해 더미 게이트 스택(210)을 퇴적하기 전에 핀(204, 206) 상에 형성된다. 도시된 실시형태에서, 하드 마스크 층(211) 및 하드 마스크 층(213)이 더미 게이트 스택(210) 위에 형성되어 후속 공정 중에 더미 게이트 스택(210)이 에칭되는 것을 방지한다. 하드 마스크 층(211, 213)은 각각 하드 마스크 층(220, 222)과 관련하여 위에서 설명된 임의의 적합한 유전체 재료를 포함할 수 있고, CVD, ALD, PVD, 기타 적합한 프로세스, 또는 이들의 조합과 같은 임의의 적절한 퇴적 프로세스에 의해 형성될 수 있다. 하드 마스크 층(211, 213)은 HKMG를 형성하기 위해 더미 게이트 스택(210)을 제거하기 전에 나중에 제거된다.
그 후에, 도 8a-8d를 참조하면, 방법(100)은 공정(112)에서 핀(204)의 S/D 영역에 S/D 리세스(230A) 및 핀(206)의 S/D 영역에 S/D 리세스(230B)를 형성한다. 도 8a 및 8b를 참조하면, S/D 리세스(230A, 230B)를 형성하기 전에, 방법(100)은 먼저 더미 게이트 스택(210)의 측벽에 상단 스페이서(212)를 형성한다. 상단 스페이서(212)는 단일 층(single-layer) 구조 또는 다층(multi-layer) 구조일 수 있으며, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 옥시나이트라이드, 실리콘 옥시카바이드, 기타 적합한 재료, 또는 이들의 조합을 포함할 수 있다. 상단 스페이서(212)의 각각의 스페이서 층은, 먼저 더미 게이트 스택(210) 위에 유전체 층을 퇴적하고, 이어서 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스)에서 유전체 층의 부분들을 제거하면서, 더미 게이트 스택(210)의 측벽 상의 상기 유전체 층의 부분들을 상단 스페이서(212)로 남김으로써 형성될 수 있다.
이어서, 도 8a 및 8b 및 추가로 도 8d를 계속 참조하면, 방법(100)은 건식 에칭 프로세스, 습식 에칭 프로세스, RIE 또는 이들의 조합일 수 있는 에칭 프로세스(302)에 의해, 핀(204, 206)의 S/D 영역에서 ML의 부분들을 제거하고 SiGe 층(203) 상에서 중지한다. 본 실시형태에서, 방법(100)은 공정(112)에서 SiGe 층(203), Si 층(205) 및 SiGe 층(207)을 제거하도록 구성된 에칭제(etchant)를 시행한다. 즉, 에칭 프로세스(302)는 ML의 특정 재료 층에 대해 선택적이지 않다. 일부 실시예에서, 방법(100)은 염소-함유 에칭제(예를 들어, Cl2, SiCl4, BCl3, 기타 염소-함유 가스, 또는 이들의 조합), 브롬-함유 에칭제(예를 들어, HBr), 기타 적절한 에칭제 또는 이들의 조합을 사용하여 건식 에칭 프로세스를 구현할 수 있다. 일부 실시형태에서, S/D 리세스(230A, 230B)의 깊이는 에칭 프로세스(302)의 지속 시간, 온도, 압력, 소스 파워, 바이어스 전압, 바이어스 파워, 에칭제 유속, 기타 적절한 파라미터, 또는 이들의 조합을 조정함으로써 제어된다. 도시된 실시형태에서, 에칭 프로세스(302)는 S/D 리세스(230A, 230B)가 기판(202)의 부분들을 노출시키도록 제어된다. S/D 리세스(230A, 230B) 내의 임의의 에칭 잔류물을 제거하기 위해 후속적으로 플루오린화 수소산(hydrofluoric acid)(HF) 및/또는 기타 적절한 용매를 사용하여 세정 프로세스가 수행될 수 있다.
집합적으로 도 9a-11d를 참조하면, 방법(100)은 공정(114-118)에서 S/D 리 세스(230A, 230B)에서 노출된 ML의 부분들에서 비-채널층의 측벽 상에 내부 스페이서(240)를 각각 형성한다. 본 실시형태에서, 내부 스페이서(240)는 채널층들 사이에 형성된 각각의 HKMG들로부터 NFET 및 PFET의 에피택셜 S/D 피쳐를 분리하도록 구성된다. 본 실시형태에서, 내부 스페이서(240)는 아래에서 상세히 설명되는 바와 같이 NFET 및 PFET에 대해 별도로 형성된다.
도 9a-9d를 참조하면, 방법(100)은 공정(114)에서 NFET의 비-채널층으로 구성된 SiGe 층(207)의 부분들을 선택적으로 제거하여 리세스(234)를 형성한다. PFET의 채널층으로 구성된 SiGe 층(207)에 대한 의도하지 않은 손상을 방지하기 위해, 마스킹 요소(232A)가 디바이스(200) 위에 형성되고 이어서 핀(206)의 부분들을 덮으면서 핀(204)의 부분들을 노출하도록 패터닝된다. 패터닝된 마스킹 요소(232A)는 예를 들면, 도 4a-4d에 도시된 바와 같이 핀(204, 206)을 형성하는 것과 관련하여 위에서 상세히 설명된 것과 유사한, 포토리소그래피 방법에 의해 패터닝 가능한 적어도 포토레지스트(레지스트) 층을 포함할 수 있다. 그 뒤에, 방법(100)은 Si 층들(205) 및 SiGe 층(203)의 부분들을 제거하지 않거나 실질적으로 제거하지 않고, S/D 리세스(230A)에 노출된 SiGe 층(207)의 부분들을 선택적으로 제거하기 위해 에칭 프로세스(304)를 실시한다. 본 실시형태에서, 에칭 프로세스(304)는 적어도 약 20 %의 함량(content)의 Ge에 대해 선택적이어서, SiGe 층(207)은 실질적으로 Ge가 없는 Si 층(205) 및 약 20 % 미만의 Ge 함량을 가지는 SiGe 층(203) 모두 보다 더 높은 속도로 에칭된다. 일부 실시형태에서, 에칭 프로세스(304)는 하이드로겐 페록사이드(H2O2), 하이드록사이드(예를 들어, 암모늄 하이드록사이드(NH4OH), 테트라메틸암모늄 하이드록사이드(TMAH) 등), 아세트산(CH3COOH), 기타 적합한 에칭제, 또는 이들의 조합을 실시하는 습식 에칭 프로세스이다. 일부 실시형태에서, 에칭 프로세스(304)는 HF, F2, NF3, 기타 불소(fluorine)-함유 에칭제 또는 이들의 조합과 같은 불소-함유 에칭제를 실시하는 건식 에칭 프로세스이다. 본 실시형태에서, 에칭 프로세스(304)의 지속 시간은 각 SiGe 층(207)의 부분들만이 에칭되어 리세스(234)를 형성하는 것을 보장하도록 제어된다. 일부 실시형태에서, 에칭 프로세스(304)의 다양한 파라미터(예를 들어, 사용되는 에칭제)가 NFET에 대한 게이트 길이(LN)가 Si 층들(205) 사이에서 원하는 값으로 제어될 수 있도록, 리세스들(234) 사이에 높은 에칭 균일성(uniformity)을 보장하도록 조절된다. 리세스(234)를 형성하기 위한 에칭 프로세스(304)를 수행한 후, 패터닝된 마스킹 요소(232A)는 플라즈마 애싱(ashing) 및/또는 레지스트 스트리핑(stripping)과 같은 임의의 적절한 방법에 의해 디바이스(200)로부터 제거된다.
이제 도 10a-10d를 참조하면, 방법(100)은 공정(116)에서 PFET의 비-채널층으로 구성된 Si 층의 부분들을 선택적으로 제거하여 리세스(236)를 형성한다. 마스킹 요소(232A)와 실질적으로 유사한 마스킹 요소(232B)가 디바이스(200) 위에 적용될 수 있고, 핀(206)의 부분들을 노출시키면서 핀(204)의 부분들을 보호하도록 후속적으로 패터닝된다. 그 뒤에, 방법(100)은 SiGe 층(203) 및 SiGe 층(207)의 부분들을 제거하지 않거나 실질적으로 제거하지 않고 S/D 리세스(230B)에 노출된 Si 층(205)의 부분들을 선택적으로 제거하기 위해 에칭 프로세스(306)를 실시한다. 본 실시형태에서, 에칭 프로세스(306)는 Si를 향해(toward) 에칭 선택성(selectivity)을 가지며, 따라서 원소 Si를 포함하고 다른 원소(예를 들어, Ge)가 실질적으로 없는 Si 층들(205)이 SiGe 층(203) 및 SiGe 층들(207) 모두보다 더 큰 속도로 에칭된다. 에칭 프로세스(306)을 수행하여 리세스(236)를 형성한 후, 패터닝된 마스킹 요소(232B)는 플라즈마 애싱 및/또는 레지스트 스트리핑과 같은 임의의 적절한 방법에 의해 디바이스(200)로부터 제거된다. 일부 실시형태에서, 에칭 프로세스(306)는 수소, F2, CF4, 기타 불소-함유 에칭제와 같은 불소(fluorine)-함유 에칭제, NH3, 기타 질소-함유 에칭제와 같은 질소-함유 에칭제, 또는 이들의 조합을 실시하는 건식 에칭 프로세스이다. 일부 실시형태에서, 에칭 프로세스(306)는 NH4OH와 같은 하이드록사이드, 기타 적절한 에칭제 또는 이들의 조합을 실시하는 습식 에칭 프로세스이다. 본 실시형태에서, 에칭 프로세스(306)의 지속 시간은 Si 층(205)의 일부분만이 에칭되어 리세스(236)를 형성하도록 제어된다. 일부 실시형태에서, 에칭 프로세스(306)의 다양한 파라미터(예를 들어, 사용되는 에칭제)는 PFET에 대한 게이트 길이(LP)가 SiGe 층들(207, 203) 사이에서 원하는 값으로 제어될 수 있도록 리세스들(236) 사이에 높은 에칭 균일성을 보장하도록 조절된다. 리세스(236)를 형성하기 위한 에칭 프로세스(306)를 수행한 후, 패터닝된 마스킹 요소(232B)는 플라즈마 애싱 및/또는 레지스트 스트리핑과 같은 임의의 적절한 방법에 의해 디바이스(200)로부터 제거된다. 본 실시형태는 SiGe 층(207) 및 Si 층(205)에 리세스(234, 236)가 각각 형성되는 순서를 제한하지 않는다는 점에 유의한다. 다시 말하면, 여기에 설명된 바와 같이 리세스(234)가 공정(114)에서 먼저 형성되고 리세스(236)가 공정(116)에서 후속적으로 형성되지만, 본 발명의 일부 실시형태에서는 대안적으로 리세스(236)가 리세스(234)를 형성하기 전에 형성될 수 있다.
도 11a-11d를 참조하면, 방법(100)은 공정(118)에서 리세스(234, 236)에 내부 스페이서(240)를 형성한다. 내부 스페이서(240)는 실리콘, 탄소, 산소, 질소, 기타 원소, 또는 이들의 조합을 포함하는 임의의 적절한 유전체 재료를 포함할 수 있다. 예를 들어, 내부 스페이서(240)는 실리콘 나이트라이드, 실리콘 카바이드, 실리콘 옥사이드, 탄소-함유 실리콘 나이트라이드(SiCN), 탄소-함유 실리콘 옥사이드(SiOC), 산소-함유 실리콘 나이트라이드(SiON), 탄소 및 산소 도핑된 실리콘 나이트라이드(SiOCN), 저-유전상수(low-k) 유전체 재료, 테트라에틸오르토 실리케이트(tetraethylorthosilicate, TEOS), 도핑된 실리콘 옥사이드(예를 들어, 보로포스포실리케이트 유리(borophosphosilicate glass, BPSG), 불소-도핑된 실리케이트 유리(fluoride-doped silicate glass, FSG), 포스포실리케이트 유리(phosphosilicate glass, PSG), 붕소-도핑된 실리케이트 유리(boron-doped silicate glass, BSG) 등), 공기, 기타 적합한 유전체 재료 또는 이들의 조합을 포함할 수 있다. 내부 스페이서(240)는 여기서 제공된 유전체 재료의 조합을 포함하는 단일 층 구조 또는 다층 구조로 각각 구성될 수 있다. 일부 실시형태에서, 내부 스페이서(240)는 상단 스페이서(212)와 상이한 조성을 갖는다. 일부 실시형태에서, 내부 스페이서(240) 및 상단 스페이서(212)는 실질적으로 동일한 조성을 갖는다. 방법(100)은 ALD, CVD, 기타 적합한 방법, 또는 이들의 조합과 같은 임의의 적합한 퇴적 프로세스를 통해 리세스(234, 236)에 하나 이상의 유전체 층을 퇴적하고, 이어서 채널층의 측벽(즉, 핀(204)의 Si 층들(205) 및 핀(206)의 SiGe 층들(207)) 상에 형성된 임의의 과잉 유전체 재료를 제거하기 위한 하나 이상의 에칭 프로세스를 수행함으로써 내부 스페이서(240)를 형성할 수 있다.
이제 도 12a-12d를 참조하면, 방법(100)은 공정(120)에서 각각의 S/D 리세스(230A)에 n-타입 에피택셜 S/D 피쳐(250)를 형성한다. n-타입 에피택셜 S/D 피처(250)의 각각은 이후에 형성되는 HKMG와 함께 NFET를 형성하도록 구성된다. n-타입 에피택셜 S/D 피쳐(250)는 비소(arsenic), 인(phosphorus), 기타 n-타입 도펀트, 또는 이들의 조합과 같은 n-타입 도펀트로 도핑된 실리콘(epi Si) 또는 실리콘 카본(epi SiC)의 하나 이상의 에피택셜 층을 포함할 수 있다. 본 실시형태에서, n-타입 에피택셜 피쳐(250)를 형성하기 전에, 하드 마스크 층(244A)이 디바이스(200) 위에 형성되고, 핀(204)을 노출시키면서 핀(206)은 보호하기 위해 후속적으로 패터닝된다. 하드 마스크 층(244A)은 적절한 유전체 재료를 포함할 수 있으며, 공정(114)과 관련하여 위에서 상세히 설명된 마스킹 요소(232A)와 유사한 마스킹 요소(미도시)를 사용하는 포토리소그래피 프로세스에 의해 패터닝된다. 본 실시형태에서는, 하나 이상의 에피택시 성장 프로세스가 각각의 S/D 리세스(230A)에서 에피택셜 재료를 성장시키기 위해 수행된다. 예를 들어, 방법(100)은 ML의 Si 층(205) 및 SiGe 층(207)을 형성하는 것과 관련하여 위에서 설명된 바와 같이 에피택시 성장 프로세스를 구현할 수 있다. 일부 실시형태에서, 에피택셜 재료는 에피택시 성장 프로세스 중에 소스 재료에 도펀트를 첨가함으로써 인-사이튜(in-situ)로 도핑된다. 일부 실시형태에서, 에피택셜 재료는 퇴적 프로세스를 수행한 후 이온 주입(ion implantation) 프로세스에 의해 도핑된다. 일부 실시형태에서, n-타입 에피택셜 S/D 피쳐(250)에서 도펀트를 활성화하기 위해 어닐링(annealing) 프로세스가 후속적으로 수행된다. 그 후, 패터닝된 하드 마스크 층(244A)은 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합과 같은 적절한 프로세스에 의해 디바이스(200)로부터 제거된다.
이어서, 도 13a-13b를 참조하면, 방법은 공정(122)에서 각각의 S/D 리세스(230B)에 p-타입 에피택셜 S/D 피쳐(252)를 형성한다. 각각의 p-타입 에피택셜 S/D 피쳐(252)는 이후에 형성된 HKMG와 함께 PFET를 형성하도록 구성된다. p-타입 에피택셜 S/D 피쳐(252)는 붕소(boron), 게르마늄(germanium), 인듐(indium), 기타 p-타입 도펀트, 또는 이들의 조합과 같은 p-타입 도펀트로 도핑된 실리콘 게르마늄(epi SiGe)의 하나 이상의 에피택셜 층을 포함할 수 있다. 본 실시형태에서, p-타입 에피택셜 S/D 피쳐(252)를 형성하기 전에 하드 마스크 층(244B)이 디바이스(200) 위에 형성되고, 핀(206)을 노출시키면서 핀(204)을 보호하도록 후속적으로 패터닝된다. 하드 마스크 층(244B)은 적합한 유전체 재료를 포함할 수 있으며, 공정(114)과 관련하여 위에서 상세히 설명된 바와 같이 마스킹 요소(232A)와 유사한 마스킹 요소(미도시)를 사용하여 포토리소그래피 프로세스에 의해 패터닝된다. 본 실시형태에서, p-타입 에피택셜 S/D 피쳐(252)는 n-타입 에피택셜 피쳐(250)를 형성하는 것과 관련하여 위에서 설명된 하나 이상의 에피택시 성장 및 도핑 프로세스에서 형성되고 도핑된다. 그 후, 패터닝된 하드 마스크 층(244B)은 공정(120)과 관련하여 위에서 설명된 것과 유사한 적절한 에칭 프로세스에 의해 디바이스(200)로부터 제거된다.
도 14a-14d를 참조하면, 방법(100)은 공정(124)에서 핀(204)의 채널 영역을 노출하는 게이트 트렌치(262A) 및 핀(206)의 채널 영역을 노출하는 게이트 트렌치(262B)를 형성하기 위해 더미 게이트 스택(210)을 제거한다. 더미 게이트 스택(210)을 제거하기 전에, 방법(100)은 예를 들어, CVD, FCVD, 기타 적절한 방법, 또는 이들의 조합에 의해 n-타입 에피택셜 S/D 피쳐(250) 및 p-타입 에피택셜 S/D 피쳐(252) 위에 층간 유전체(interlayer dielectric, ILD) 층(260)을 형성한다. ILD 층(260)은 실리콘 옥사이드, 저 유전상수(low-k) 유전체 재료, TEOS, 도핑된 실리콘 옥사이드(예를 들어, BPSG, FSG, PSG, BSG 등), 기타 적절한 유전체 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 도 14a, 14b 및 14d에 도시된 바와 같이, 방법(100)은 ILD 층(260)을 형성하기 전에 n-타입 에피택셜 S/D 피처(250) 및 p-타입 에피택셜 S/D 피쳐(252) 위에 에칭 정지층(etch-stop layer, ESL)(261)을 먼저 형성한다. ESL(261)은 실리콘 나이트라이드, 실리콘 카바이드, 탄소-함유 실리콘 나이트라이드(SiCN), 산소-함유 실리콘 나이트라이드(SiON), 탄소 및 산소 도핑된 실리콘 나이트라이드(SiOCN), 알루미늄 나이트라이드, 고-유전상수(high-k) 유전체 재료, 기타 적절한 재료, 또는 이들의 조합을 포함할 수 있고, CVD, ALD, PVD, 기타 적합한 방법, 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 방법(100)은 더미 게이트 스택(210)의 상단면을 노출시키기 위해 하나 이상의 CMP 프로세스에서 ESL(261) 및 ILD 층(260)을 평탄화할 수 있다. 그 후에, 도 14a-14c를 참조하면, 더미 게이트 스택(210)의 적어도 부분들이 건식 에칭 프로세스와 같은 임의의 적절한 에칭 프로세스에 의해 게이트 트렌치(262A) 및 게이트 트렌치(262B)를 형성하기 위해 디바이스(200)로부터 제거된다. 본 실시형태에서, 계면층(209)은 더미 게이트 스택(210)을 제거한 후에 ML 위에 남아 있다.
집합적으로 도 15a-16d를 참조하면, 방법(100)은 공정(126, 128)에서 핀(204) 및 핀(206)에 대해 시트(sheet) 형성 프로세스를 개별적으로 수행하여, 핀(204)의 Si 층들(205) 사이에 개구(264)를, 핀(206)의 SiGe 층들(207) 사이에 개구(266)를 형성한다. 도 15a-15d에 참조하면, 방법(100)은 공정(126)에서 디바이스(200) 위에 마스킹 요소(270A)를 형성하고, 이어서 핀(206)의 채널 영역을 보호하고 핀(204)의 채널 영역을 노출시키기 위해 마스킹 요소(270A)를 패터닝한다. 마스킹 요소(270A)는 예를 들어, 도 9a-9d에 도시된 바와 같이 리세스(234)를 형성하는 것과 관련하여 위에서 설명된 바와 같이 구성에서 마스킹 요소(232A)와 실질적으로 유사할 수 있다. 그 후에, SiGe 층들(207)은 핀(204)의 채널 영역으로부터 SiGe 층(203) 및 Si 층들(205)을 제거하지 않거나 실질적으로 제거하지 않는 에칭 프로세스(308)에 의해 핀(204)의 채널 영역으로부터 선택적으로 제거되고, 이에 의해 개구(264)를 형성한다.
전술한 바와 같이, 핀(204)의 채널 영역에 있는 SiGe 층들(207)은 비-채널층으로 간주되는 반면, Si 층들(205)은 NFET를 형성하도록 구성된 채널층으로 간주된다. 본 실시형태에서, 에칭 프로세스(308)는 건식 에칭, 습식 에칭, RIE 또는 이들의 조합을 포함하고, Si에 비해 Ge의 조성이 적어도 약 20 %인 Ge를 향한 에칭 선택성(selectivity)을 갖는 에칭제를 사용한다. 따라서, 에칭 프로세스(308)는 약 20 % 미만의 Ge를 포함하는 SiGe 층(203) 및 실질적으로 Ge가 없는 Si 층(205)을 제거하지 않거나 실질적으로 제거하지 않고 SiGe 층(207)을 제거한다. 일부 실시형태에서, 에칭 프로세스(308)는 사용되는 에칭제(들) 및/또는 기타 관련 에칭 파라미터의 측면에서 에칭 프로세스(304)와 유사하다. 물론, Si 층들(205) 및 SiGe 층(203)과 관련하여 SiGe 층들(207)을 선택적으로 제거하는 데 효과적인 한, 에칭 프로세스(304)와 상이한 다른 적절한 에칭 프로세스도 적용될 수 있다. 본 실시형태에서, 에칭 프로세스(308)는 모든 SiGe 층들(207)이 핀(204)으로부터 제거되는 것을 보장하도록 제어되어, 개구(264)가 NFET의 채널층인 Si 층들(205) 사이(및 SiGe 층(203)과 최하부 Si 층(205) 사이)에 형성된다. 그 후, 패터닝된 마스킹 요소(270A)는 플라즈마 애싱(ashing) 및/또는 레지스트 스트리핑(stripping)과 같은 임의의 적절한 방법에 의해 디바이스(200)로부터 제거된다. SiGe 층들(207)의 제거에 이어서 또는 그와 동시에, 방법(100)은 공정(126)에서 핀(204)의 채널 영역 위에 배치된 계면층(209)의 부분들을 제거한다.
이어서, 도 16a-16d를 참조하면, 방법(100)은 공정(128)에서 핀(204)의 채널 영역을 보호하고 핀(206)의 채널 영역을 노출시키기 위해 디바이스(200) 위에 마스킹 요소(270B)를 형성하고, 이어서 마스킹 요소(270B)를 패터닝하며, 마스킹 요소(270B)는 구성에 있어서 마스킹 요소(270A)와 실질적으로 유사할 수 있다. 그 후, Si 층들(205)은 핀(206)의 채널 영역으로부터 SiGe 층(203) 및 SiGe 층ㄷ들07)을 제거하지 않거나 실질적으로 제거하지 않는 에칭 프로세스(310)에 의해 핀(206)의 채널 영역으로부터 선택적으로 제거되고, 이에 의해 개구(266)를 형성한다.
전술한 바와 같이, 핀(206)의 채널 영역에 있는 Si 층들(205)은 비-채널층으로 간주되는 반면, SiGe 층들(207)은 PFET를 형성하도록 구성된 채널층으로 간주된다. 본 실시형태에서, 에칭 프로세스(310)는 건식 에칭, 습식 에칭, RIE 또는 이들의 조합을 포함하고, Ge에 비해 Si를 향한 에칭 선택성(selectivity)을 갖는 에칭제를 이용한다. 일부 실시형태에서, 에칭 프로세스(310)는 약 90 %보다 큰 Si 함량을 갖는 재료 층을 제거하도록 구성된다. 따라서, 에칭 프로세스(310)는 약 90 % 미만의 Si를 포함하는 SiGe 층(203) 및 약 80 % 미만의 Si를 포함하는 SiGe 층들(207)을 제거하지 않거나 실질적으로 제거하지 않고, Si 층들(205)을 제거한다. 일부 실시형태에서, 공정(128)에서의 에칭 프로세스는 사용되는 에칭제(들) 및/또는 기타 관련 에칭 파라미터의 측면에서 에칭 프로세스(306)와 유사하다. 물론, SiGe 층들(203, 207)과 관련하여 Si 층들(205)을 선택적으로 제거하는 데 효과적인 한, 에칭 프로세스(306)와 상이한 다른 적절한 에칭 프로세스도 적용될 수 있다. 본 실시형태에서, 에칭 프로세스(310)는 모든 Si 층들(205)이 핀(206)으로부터 제거되는 것을 보장하도록 제어되어, 개구(266)가 PFET의 채널층들인 SiGe 층들(207) 사이(및 SiGe 층(203)과 최하부 SiGe 층(207) 사이)에 형성된다. 그 후에, 패터닝된 마스킹 요소(270B)는 플라즈마 애싱 및/또는 레지스트 스트리핑과 같은 임의의 적절한 방법에 의해 디바이스(200)로부터 제거된다. Si 층들(205)의 제거에 이어서 또는 그와 동시에, 방법(100)은 공정(128)에서 핀(206)의 채널 영역 위에 배치된 계면층(209)의 부분들을 제거한다. 도시된 실시형태에서 개구(264)는 개구(266) 이전에 형성되지만, 개구(264, 266)가 형성되는 순서는 그와 같이 제한되지 않는다. 예를 들어, 방법(100)은 개구(264)를 형성하기 전에 먼저 개구(266)를 형성할 수 있다.
이제 도 17a-17d를 참조하면, 방법(100)은 공정(130)에서 핀(204)의 채널 영역 위에 HKMG(280A)를 형성하여 NFET를 형성하고, 핀(206)의 채널 영역 위에 HKMG(280B)를 형성하여 PFET를 형성한다. 본 실시형태에서, HKMG(280A, 280B)의 상부 부분(top portions)은 게이트 트렌치(262A, 262B)에 각각 형성되고, HKMG(280A, 280B)의 하단 부분(bottom portions)은 개구(264, 266)에 각각 형성된다.
본 실시형태에서, HKMG(280A, 280B)는 각각 적어도 NFET 및 PFET의 채널층 위에 배치되고 이를 둘러싸는 고-유전상수(high-k) 유전체 층(282) 및 상기 고-유전상수 유전체 층(282) 위에 배치된 금속 게이트 전극을 포함한다. 본 실시형태에서, 고-유전상수 유전체 층(282)은 하프늄 옥사이드(hafnium oxide), 란타늄 옥사이드(lanthanum oxide), 기타 적합한 재료 또는 이들의 조합과 같은 임의의 적합한 고-유전상수(high-k) 유전체 재료를 포함한다. 본 실시형태에서, HKMG(280A)의 금속 게이트 전극은 적어도 고-유전상수 유전체 층(282) 위에 배치된 일 함수 금속(work function metal, WFM) 층(284A)과 상기 WFM 층(284A) 위에 배치된 전도성 층(286)을 포함하고, HKMG(280B)의 금속 게이트 전극은 적어도 상기 고-유전상수 유전체 층(282) 위에 배치된 WFM 층(284B) 및 상기 WFM 층(284B) 위에 배치된 전도성 층(286)을 포함한다. WFM 층(284A) 및 WFM 층(284B)은 각각 적어도 p-타입 WFM 층, n-타입 WFM 층 또는 이들의 조합을 포함하는 단일 층 구조 또는 다층 구조일 수 있다. 전도성 층(286)은 Cu, W, Al, Co, Ru, 기타 적절한 재료, 또는 이들의 조합을 포함할 수 있다. 도시된 실시형태에서, HKMG(280A, 280B)는 각 채널층과 고-유전상수(high-k) 유전체 층(282) 사이에 형성된 계면층(281)을 각각 포함한다. HKMG(280A, 280B)는 캡핑 층(capping layer), 배리어 층(barrier layer), 기타 적절한 층 또는 이들의 조합과 같은 다른 층(미도시)을 더 포함할 수 있다. 일부 실시형태에서, 각각의 HKMG(280A, 280B)에 포함된 재료 층의 수는 각각 개구(264, 266)의 크기에 의해 결정된다. HKMG(280A, 280B)의 다양한 층들은 화학적 산화, 열 산화, ALD, CVD, PVD, 도금, 기타 적합한 방법 또는 이들의 조합과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
일반적으로, 디바이스의 문턱전압(Vt)은 디바이스의 게이트 전극에 포함된 WFM 층(들)의 타입(들)을 조정함으로써 조절될(tuned) 수 있고, 디바이스의 Ioff-source, 즉, 게이트 전압이 0 V이고 드레인 전압이 VDD일 때 소스 누설 전류(source leakage current)는 Vt의 값과 지수적으로(exponentially) 반비례하는 값을 가진다. NFET와 PFET의 채널 영역에 사용되는 재료가 동일한, 예를 들어, 둘 다 Si를 포함하는 CMOSFET에서, WF의 함수로서 Ioff-source의 변화는 NFET와 PFET간에 상이하다. 예를 들어, 도 18을 참조하면, NFET에 대한 WF의 함수로서 Ioff_source를 나타내는 선형 상관(linear correlation)(402)은 음의 기울기를 가지며, PFET에 대한 WF의 함수로서 Ioff_source를 나타내는 선형 상관(404)은 양의 기울기를 갖는다. 주어진 Vt에서 WF들 사이의 이러한 불일치는 통상적으로 NFET 및 PFET가 동일한 조성(들)의 WFM 층(들)을 공유하는 것을 허용하지 않으며, 따라서 HKMG 형성, 예를 들어 위에서 설명된 공정(130)과 관련된 처리의 복잡성을 증가시킨다. 본 실시형태에서, PFET의 채널 영역은 Si와 상이한 에너지 밴드 구조를 갖는 SiGe로 구성된다. 이러한 차이는 선형 상관(404)의 선형 상관(402)을 향한 측방향 시프트(shift)를 초래하여, 크로스오버 포인트(410)에서 NFET 및 PFET가 모두 원하는 Vt에 대응하는 주어진 I* 값에 대해 동일한(또는 실질적으로 동일한) WF 값, 즉 WF*로 조절될 수 있다. 즉, PFET의 채널 영역에의 SiGe의 편입(incorporation)은 디바이스(200)에 대해 원하는 Vt를 달성하기 위해 HKMG(280B)를 구성하는 데 필요한 WF를 감소시킨다. 따라서, 동일하거나 실질적으로 유사한 조성의 WFM 층(들)이 NFET 및 PFET 모두에 형성될 수 있어, HKMG(280A, 280B)를 형성하는 데 드는 처리 복잡성 및 비용을 효과적으로 감소시킨다.
본 실시형태에서, 핀(206)의 채널 영역에서 SiGe 층들(207)은 WFM 층(284A, 284B)이 동일하거나 실질적으로 유사한 조성의 WFM 층을 가지는 것을 허용하여, 각각의 HKMG(280A) 및 HKMG(280B)의 WF는, 약 0.1 A/m ± 2 크기 자릿수(orders of magnitude)의 대응하는 I*에서, 약 4.6 eV ± 0.15 eV인 대략적인 WF* 값으로 조절된다. 일부 실시형태에서, WFM 층(284A, 284B)은 각각 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 기타 적합한 WFM 층, 또는 이들의 조합을 포함한다. 따라서, 상이한 WFM 층을 포함함으로써 HKMG(280A, 280B)의 WF를 독립적으로 조정하는 대신, 본 실시형태는 WFM 층의 영향과 관계없이 NFET 및 PFET의 WF를 시프팅(shifting)할 수 있는 상이한 반도체 재료를 포함하는 채널 영역을 얻기 위해 NFET 및 PFET에 대해 시트 형성 프로세스를 개별적으로 수행하는 방법(즉, 별도의 선택적 에칭 프로세스)을 제공한다.
도 17a와 도 17b를 비교하면, 최상단 Si 층(205) 위에 배치된 HKMG(280A)의 부분은 n-타입 에피택셜 S/D 피쳐(250)의 상단면과 실질적으로 동일한 높이에 또는 그 위에(즉, ILD 층(260)의 바닥면과 실질적으로 동일한 높이 또는 그 위에) 있고, 한편, 최상단 SiGe 층(207) 위에 배치된 HKMG(280B)는 p-타입 에피택셜 S/D 피쳐(252)의 상단면 아래(즉, ILD 층(260)의 바닥면 아래)까지 연장된다. 게이트 높이의 이러한 오프셋(offset)은 PFET 및 NFET의 채널 영역을 각각 형성하기 위해 개별적으로 제거되는, 교번하는 Si 층들(205) 및 SiGe 층들(207)(및 203)의 배열에 기인한다. 또한, 17c, 17e 및 17f를 참조하면(여기서 도 17e 및 17f는 각각 HKMG(280A, 280B)를 보다 상세히 도시함), 핀(204)의 채널 영역은 높이(Hn)로 정의되고 핀(206)의 채널 영역은 높이(Hp)로 정의되며, 여기서 Hn 및 Hp는 모두 SiGe 층(203)의 상단면으로부터 측정되고, 여기서 Hn은 Hp보다 크다. 도 3a-3d와 관련하여 위에서 설명된 바와 같이 Si 층(205) 및 SiGe 층(207)이 실질적으로 동일한 두께(T)를 갖는 실시형태들에 대해, 채널 높이의 이러한 차이는 핀(204)의 채널 영역에 있는 Si 층들(205)의 수가 핀(206)의 채널 영역에 있는 SiGe 층들(207)의 수보다 하나 더 많은 것에 기인한다.
그 후에, 방법(100)의 공정(132)에서는 디바이스(200)에 대한 추가 처리 단계를 수행할 수 있다. 예를 들어, 방법(100)은 에피택셜 S/D 피쳐(250, 252) 위에 S/D 콘택트(contacts)(미도시)를 각각 형성할 수 있다. 각각의 S/D 콘택트는 Co, W, Ru, Cu, Al, Ti, Ni, Au, Pt, Pd, 기타 적합한 전도성 재료, 또는 이들의 조합과 같은 임의의 적합한 전도성 재료를 포함할 수 있다. 방법(100)은 일련의 패터닝 및 에칭 프로세스를 통해 ILD 층(260)에 S/D 콘택트 개구를 형성하고, 이어서 CVD, ALD, PVD, 도금, 기타 적절한 프로세스, 또는 이들의 조합과 같은 임의의 적절한 방법을 사용하여 S/D 콘택트 개구에 전도성 재료를 퇴적할 수 있다. 일부 실시형태에서, 실리사이드(silicide) 층(미도시)이 에피택셜 S/D 피쳐(250, 252)와 그들의 각각의 S/D 콘택트 사이에 형성된다. 실리사이드 층은 니켈 실리사이드(nickel silicide), 코발트 실리사이드(cobalt silicide), 텅스텐 실리사이드(tungsten silicide), 탄탈륨 실리사이드(tantalum silicide), 티타늄 실리사이드(titanium silicide), 플래티넘 실리사이드(platinum silicide), 에르븀 실리사이드(erbium silicide), 팔라듐 실리사이드(palladium silicide), 기타 적절한 실리사이드, 또는 이들의 조합을 포함할 수 있다. 실리사이드 층은 CVD, ALD, PVD 또는 이들의 조합과 같은 퇴적 프로세스에 의해 디바이스(200) 위에 형성될 수 있다. 도시되지는 않았지만, 후속적으로, 방법(100)은 ILD 층(260) 위에 배치된 ESL, ESL 위에 배치된 ILD 층, HKMG(280)와 접촉하기 위한 ILD 층의 게이트 콘택트, 수직 인터커넥트(interconnect) 피쳐(예를 들어, 비아(vias)), 수평 인터커넥트 피쳐(예를 들어, 전도성 라인), 추가적인 금속간 유전체 층(intermetal dielectric layers)(예를 들어, ESL 및 ILD 층), 기타 적절한 피쳐, 또는 이들의 조합과 같은, 추가적인 피쳐를 디바이스(200) 위에 형성할 수 있다.
비록 제한하고자 하는 것은 아니지만, 본 개시의 하나 이상의 실시형태는 반도체 디바이스 및 그 형성에 많은 이점을 제공한다. 예를 들어, 본 개시는 NFET 및 PFET를 포함하는 GAA 디바이스를 형성하는 방법을 제공하며, 여기서 NFET의 채널 영역과 PFET의 채널 영역은 NFET 및 PFET에서 각 금속 게이트 스택의 WF를 조정하도록 구성된, 상이한 재료(각각, Si 층 및 SiGe 층)를 포함함으로써, 디바이스의 Vt가 동일한 조성의 WFM 층(들)으로 조절되도록 허용하여 금속 게이트 형성과 관련된 제조 프로세스를 단순화한다. 본 실시형태에서, NFET 및 PFET의 채널 영역은 디바이스의 비-채널층의 제거에 각각 선택적인 개별 시트 형성 프로세스에 의해 형성된다(예를 들어, NFET에 대해, Si 층에 대해 SiGe 층을 제거함). 일부 실시형태에서, 더 적은 Ge 함량을 갖는 추가적인 SiGe 층이 채널층의 스택(stacks)과 기판 사이에 형성되어, 시트 릴리스(sheet release) 프로세스 중에 기판이 의도치 않게 에칭되는 것으로부터 보호하도록 구성된다. 개시된 방법의 실시형태는 GAA FET를 제조하기 위한 기존 프로세스 및 기술에 용이하게 통합될 수 있다.
일 측면에서, 본 개시는 반도체 기판 위에 배치된 반도체 층의 제1 스택 - 상기 반도체 층의 제1 스택은 제1 실리콘 게르마늄(SiGe) 층 및 상기 제1 SiGe 층 위에 배치된 복수의 실리콘(Si) 층을 포함하고, 상기 Si 층은 실질적으로 Ge가 없음 -, 상기 반도체 층의 제1 스택에 인접하게 배치된 반도체 층의 제2 스택 - 상기 반도체 층의 제2 스택은 제1 SiGe 층 및 상기 제1 SiGe 층 위에 배치된 복수의 제2 SiGe 층을 포함하고, 상기 제1 SiGe 층 및 상기 제2 SiGe 층은 상이한 조성을 구비함 -, 을 포함하는 반도체 구조를 제공한다. 본 실시형태에서, 상기 반도체 구조는 제1 디바이스를 형성하기 위해 상기 반도체 층의 제1 스택이 인터리빙된 제1 금속 게이트 스택, 및 제2 디바이스를 형성하기 위해 상기 반도체 층의 제2 스택이 인터리빙된 제2 금속 게이트 스택 - 상기 제1 디바이스 및 상기 제2 디바이스는 상이한 전도성(conductivity) 타입을 가짐 -, 을 더 포함한다.
다른 측면에서, 본 개시는 기판으로부터 돌출된 제1 반도체 핀 - 상기 제1 반도체 핀의 채널 영역은 제1 실리콘 게르마늄(SiGe) 층 위에 배치된 실리콘(Si) 층들의 스택을 포함함 -, 상기 기판으로부터 돌출된 제2 반도체 핀 - 상기 제2 반도체 핀의 채널 영역은 상기 제1 SiGe 층 위에 배치된 제2 SiGe 층들의 스택을 포함하고, 상기 제2 SiGe 층들에 있는 Ge의 양은 상기 제1 SiGe 층에 있는 Ge의 양보다 더 크고, 상기 제2 반도체 핀에서 상기 제2 SiGe 층들의 수는 상기 제1 반도체 핀에서 상기 Si 층들의 수보다 하나 더 많음 -, 을 포함하는 반도체 구조를 제공한다. 본 실시형태에서, 상기 반도체 구조는 상기 제1 반도체 핀의 상기 채널 영역과 결합된(engaged with) 제1 금속 게이트 스택, 및 상기 제2 반도체 핀의 상기 채널 영역과 결합된 제2 금속 게이트 스택, 을 더 포함한다.
또 다른 측면에서, 본 개시는 반도체 구조를 형성하는 방법으로서, 기판 위에 제1 실리콘 게르마늄계(SiGe계) 층을 형성하는 단계, 상기 제1 SiGe계 층 위에 교번하는(alernating) 실리콘계(Si계) 층들과 제2 SiGe계 층들의 다층 스택(ML)을 형성하는 단계 - 상기 제1 SiGe계 층과 상기 제2 SiGe계 층들은 서로 상이한 조성을 구비하고, 상기 ML은 Si계 층들보다 제2 SiGe계 층들을 하나 더 포함함 -, 상기 ML에 제1 핀 및 상기 제1 핀에 인접한 제2 핀을 형성하는 단계, 상기 제1 핀의 채널 영역 및 상기 제2 핀의 채널 영역 위에 더미(dummy) 게이트 스택을 형성하는 단계, 상기 제1 핀에 n-타입 소스/드레인(S/D) 피쳐들(features)을 형성하는 단계, 및 상기 제2 핀에 p-타입 S/D 피쳐들을 형성하는 단계, 를 포함하는, 방법을 제공한다. 본 실시형태에서, 상기 방법은 제1 게이트 트렌치 및 제2 게이트 트렌치를 각각 형성하기 위해, 상기 n-타입 S/D 피쳐들 사이 및 상기 p-타입 S/D 피쳐들 사이의 상기 더미 게이트 스택을 제거하는 단계, 상기 Si계 층들 사이에 제1 개구들을 형성하기 위해 상기 제1 핀에서 상기 제2 SiGe계 층들을 제거하는 단계, 상기 제2 SiGe계 층들 사이 및 상기 제2 SiGe계 층과 상기 제1 SiGe계 층 사이에 제2 개구들을 형성하기 위해 상기 제2 핀에서 상기 Si계 층들을 제거하는 단계, 및 상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 상기 제1 개구들 및 상기 제2 개구들에 금속 게이트 스택을 형성하는 단계, 를 더 포함한다.
전술한 내용은 이 분야의 통상의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 통상의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 통상의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
<부기>
1. 반도체 구조로서,
반도체 기판 위에 배치된 반도체 층들의 제1 스택 - 상기 반도체 층들의 제1 스택은 제1 실리콘 게르마늄(SiGe) 층 및 상기 제1 SiGe 층 위에 배치된 복수의 실리콘(Si) 층들을 포함하고, 상기 Si 층은 실질적으로 Ge가 없음 -;
상기 반도체 층들의 제1 스택에 인접하게 배치된 반도체 층들의 제2 스택 - 상기 반도체 층들의 제2 스택은 상기 제1 SiGe 층 및 상기 제1 SiGe 층 위에 배치된 복수의 제2 SiGe 층들을 포함하고, 상기 제1 SiGe 층 및 상기 제2 SiGe 층들은 조성들을 가짐 -;
제1 디바이스를 형성하기 위해 상기 반도체 층들의 제1 스택이 인터리빙된(interleaving) 제1 금속 게이트 스택; 및
제2 디바이스를 형성하기 위해 상기 반도체 층들의 제2 스택이 인터리빙된 제2 금속 게이트 스택 - 상기 제1 디바이스 및 상기 제2 디바이스는 상이한 전도성 타입을 가짐 -,
을 포함하는, 반도체 구조.
2. 청구항 1에 있어서,
상기 반도체 층들의 제1 스택은 제1 수의 Si 층들을 포함하고, 상기 반도체 층들의 제2 스택은 제2 수의 SiGe 층들을 포함하고, 상기 제1 수는 상기 제2 수보다 큰, 반도체 구조.
3. 청구항 2에 있어서,
상기 제1 수는 상기 제2 수보다 1만큼 큰, 반도체 구조.
4. 청구항 1에 있어서,
상기 제1 SiGe 층에서의 Ge의 조성은 약 20 % 미만인, 반도체 구조.
5. 청구항 4에 있어서,
상기 각각의 제2 SiGe 층에서의 Ge의 조성은 적어도 약 20 % 인, 반도체 구조.
6. 청구항 1에 있어서,
상기 제1 금속 게이트 스택은 제1 일 함수 금속(work function metal, WFM) 층을 포함하고, 상기 제2 금속 게이트 스택은 제2 WFM 층을 포함하고, 상기 제1 WFM 층 및 상기 제2 WFM 층의 조성들은 동일한, 반도체 구조.
7. 청구항 1에 있어서,
상기 제1 금속 게이트 스택은 상기 반도체 층들의 제1 스택 위에 배치된 제1 상부 부분을 포함하고, 상기 제2 금속 게이트 스택은 상기 반도체 층들의 제2 스택 위에 배치된 제2 상부 부분을 포함하고, 상기 제2 상부 부분은 상기 제1 상부 부분의 바닥면 아래까지 연장되는, 반도체 구조.
8. 반도체 구조로서,
기판으로부터 돌출된 제1 반도체 핀(fin) - 상기 제1 반도체 핀의 채널 영역은 제1 실리콘 게르마늄(SiGe) 층 위에 배치된 실리콘(Si) 층들의 스택을 포함함 -;
상기 기판으로부터 돌출된 제2 반도체 핀 - 상기 제2 반도체 핀의 채널 영역은 상기 제1 SiGe 층 위에 배치된 제2 SiGe 층들의 스택을 포함하고, 상기 제2 SiGe 층들에서의 Ge의 양은 상기 제1 SiGe 층에서의 Ge의 양보다 더 크고, 상기 제2 반도체 핀에서의 상기 제2 SiGe 층들의 수는 상기 제1 반도체 핀에서의 상기 Si 층들의 수보다 하나 더 많음 -;
상기 제1 반도체 핀의 상기 채널 영역과 결합하는 제1 금속 게이트 스택; 및
상기 제2 반도체 핀의 상기 채널 영역과 결합하는 제2 금속 게이트 스택
을 포함하는, 반도체 구조.
9. 청구항 8에 있어서,
상기 Si 층들의 스택은 제1 높이를 갖고, 상기 제2 SiGe 층들의 스택은 제 2 높이를 가지며, 상기 제1 높이는 상기 제2 높이보다 큰, 반도체 구조.
10. 청구항 9에 있어서,
상기 제1 높이와 상기 제2 높이 사이의 차이는 약 5 nm 내지 약 15 nm인, 반도체 구조.
11. 청구항 8에 있어서,
상기 제1 금속 게이트 스택의 일 함수는 상기 제2 금속 게이트 스택의 일 함수와 실질적으로 동일한, 반도체 구조.
12. 청구항 11에 있어서,
상기 제1 금속 게이트 스택은 제1 일 함수 금속(WFM) 층을 포함하고, 상기 제2 금속 게이트 스택은 제2 WFM 층을 포함하고, 상기 제1 WFM 층 및 상기 제2 WFM 층은 실질적으로 동일한 조성을 갖는, 반도체 구조.
13. 청구항 8에 있어서,
상기 제1 SiGe 층은 적어도 약 10 % 이며 약 20 % 미만의 Ge를 포함하는, 반도체 구조.
14. 방법으로서,
기판 위에 제1 실리콘 게르마늄계(SiGe계) 층을 형성하는 단계;
상기 제1 SiGe계 층 위에 교번하는 실리콘계(Si계) 층들과 제2 SiGe계 층들의 다층 스택(multi-layer stack, ML)을 형성하는 단계 - 상기 제1 SiGe계 층과 상기 제2 SiGe계 층들은 서로 상이한 조성들을 갖고, 상기 ML은 Si계 층들보다 제2 SiGe계 층들을 하나 더 포함함 -;
상기 ML에 제1 핀 및 상기 제1 핀에 인접한 제2 핀을 형성하는 단계;
상기 제1 핀의 채널 영역 및 상기 제2 핀의 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
상기 제1 핀에 n-타입 소스/드레인(S/D) 피쳐들을 형성하는 단계;
상기 제2 핀에 p-타입 S/D 피쳐들을 형성하는 단계;
제1 게이트 트렌치 및 제2 게이트 트렌치를 각각 형성하기 위해, 상기 n-타입 S/D 피쳐들 사이 및 상기 p-타입 S/D 피쳐들 사이의 상기 더미 게이트 스택을 제거하는 단계;
상기 Si계 층들 사이에 제1 개구들을 형성하기 위해, 상기 제1 핀에서 상기 제2 SiGe계 층들을 제거하는 단계;
상기 제2 SiGe계 층들 사이, 및 상기 제2 SiGe계 층과 상기 제1 SiGe계 층 사이에 제2 개구들을 형성하기 위해, 상기 제2 핀에서 상기 Si계 층들을 제거하는 단계; 및
상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 상기 제1 개구들, 및 상기 제2 개구들에 금속 게이트 스택들을 형성하는 단계
를 포함하는, 방법.
15. 청구항 14에 있어서,
상기 제1 SiGe계 층은 제1 양의 Ge를 포함하고, 각각의 제2 SiGe계 층은 제2 양의 Ge를 포함하고, 상기 제2 양은 상기 제1 양보다 큰, 방법.
16. 청구항 15에 있어서,
상기 제2 SiGe계 층들을 제거하는 단계는, 상기 제1 SiGe계 층 및 상기 Si계 층들에 대해 상기 제2 SiGe계 층들을 선택적으로 에칭하는 단계를 포함하는, 방법.
17. 청구항 15에 있어서,
상기 Si계 층들을 제거하는 단계는, 상기 제1 SiGe계 층 및 상기 제2 SiGe계 층들에 대해 상기 Si계 층들을 선택적으로 에칭하는 단계를 포함하는, 방법.
18. 청구항 14에 있어서,
상기 금속 게이트 스택을 형성하는 단계는, 상기 제2 게이트 트렌치에 형성된 상기 금속 게이트 스택의 일 부분이 상기 제1 게이트 트렌치에 형성된 상기 금속 게이트 스택의 일 부분 아래로 연장되는 결과를 갖는 것인, 방법.
19. 청구항 14에 있어서,
상기 금속 게이트 스택을 형성하는 단계는,
상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 상기 제1 개구들, 및 상기 제2 개구들에 게이트 유전체 층을 형성하는 단계;
상기 게이트 유전체 층 위에 일 함수 금속(WFM) 층을 형성하는 단계 - 상기 WFM 층의 제1 부분은 상기 제1 게이트 트렌치 및 상기 제1 개구들에 형성되고, 상기 WFM 층의 제2 부분은 상기 제2 게이트 트렌치 및 상기 제2 개구들에 형성되고, 상기 제1 부분 및 상기 제2 부분은 동일한 조성들을 가짐 -; 및
상기 WFM 층 위에 벌크 전도성 층을 형성하는 단계
를 포함하는, 방법.
20. 청구항 14에 있어서,
상기 더미 게이트 스택을 형성하는 단계 전에,
상기 제1 핀을 상기 제2 핀으로부터 분리하기 위해, 상기 기판 위에 격리(isolation) 구조들을 형성하는 단계; 및
상기 격리 구조들 위에 및 상기 제1 핀과 상기 제2 핀 사이에 유전체 핀을 형성하는 단계
를 더 구비하는, 방법.

Claims (10)

  1. 반도체 구조로서,
    반도체 기판 위에 배치된 반도체 층들의 제1 스택 - 상기 반도체 층들의 제1 스택은 제1 실리콘 게르마늄(SiGe) 층 및 상기 제1 SiGe 층 위에 배치된 복수의 실리콘(Si) 층들을 포함하고, 상기 Si 층은 Ge가 없음 -;
    상기 반도체 층들의 제1 스택에 인접하게 배치된 반도체 층들의 제2 스택 - 상기 반도체 층들의 제2 스택은 상기 제1 SiGe 층 및 상기 제1 SiGe 층 위에 배치된 복수의 제2 SiGe 층들을 포함하고, 상기 제1 SiGe 층 및 상기 제2 SiGe 층들은 상이한 조성들을 가짐 -;
    N형 전계 효과 트랜지스터(NFET)를 포함하는 제1 디바이스를 형성하기 위해 상기 반도체 층들의 제1 스택이 인터리빙된(interleaving) 제1 금속 게이트 스택; 및
    PFET을 포함하는 제2 디바이스를 형성하기 위해 상기 반도체 층들의 제2 스택이 인터리빙된 제2 금속 게이트 스택
    을 포함하고,
    상기 제1 금속 게이트 스택의 일 함수와 상기 제2 금속 게이트 스택의 일 함수는 동일한, 반도체 구조.
  2. 청구항 1에 있어서,
    상기 반도체 층들의 제1 스택은 제1 개수의 Si 층들을 포함하고, 상기 반도체 층들의 제2 스택은 제2 개수의 제2 SiGe 층들을 포함하고, 상기 제1 개수는 상기 제2 개수보다 큰, 반도체 구조.
  3. 청구항 1에 있어서,
    상기 제1 SiGe 층에서의 Ge의 조성은 20 % 미만인, 반도체 구조.
  4. 청구항 1에 있어서,
    상기 제1 금속 게이트 스택은 제1 일 함수 금속(work function metal, WFM) 층을 포함하고, 상기 제2 금속 게이트 스택은 제2 WFM 층을 포함하고, 상기 제1 WFM 층 및 상기 제2 WFM 층의 조성들은 동일한, 반도체 구조.
  5. 청구항 1에 있어서,
    상기 제1 금속 게이트 스택은 상기 반도체 층들의 제1 스택 위에 배치된 제1 상부 부분을 포함하고, 상기 제2 금속 게이트 스택은 상기 반도체 층들의 제2 스택 위에 배치된 제2 상부 부분을 포함하고, 상기 제2 상부 부분은 상기 제1 상부 부분의 바닥면 아래까지 연장되는, 반도체 구조.
  6. 반도체 구조로서,
    기판으로부터 돌출된 제1 반도체 핀(fin) - 상기 제1 반도체 핀의 채널 영역은 제1 실리콘 게르마늄(SiGe) 층 위에 배치된 실리콘(Si) 층들의 스택을 포함함 -;
    상기 기판으로부터 돌출된 제2 반도체 핀 - 상기 제2 반도체 핀의 채널 영역은 상기 제1 SiGe 층 위에 배치된 제2 SiGe 층들의 스택을 포함하고, 상기 제2 SiGe 층들에서의 Ge의 양은 상기 제1 SiGe 층에서의 Ge의 양보다 더 크고, 상기 제2 반도체 핀에서의 상기 제2 SiGe 층들의 수는 상기 제1 반도체 핀에서의 상기 Si 층들의 수보다 하나 더 많음 -;
    상기 제1 반도체 핀의 상기 채널 영역과 결합하는 제1 금속 게이트 스택; 및
    상기 제2 반도체 핀의 상기 채널 영역과 결합하는 제2 금속 게이트 스택
    을 포함하고,
    상기 제1 금속 게이트 스택의 일 함수는 상기 제2 금속 게이트 스택의 일 함수와 동일한, 반도체 구조.
  7. 삭제
  8. 방법으로서,
    기판 위에 제1 실리콘 게르마늄계(SiGe계) 층을 형성하는 단계;
    상기 제1 SiGe계 층 위에 교번하는 실리콘계(Si계) 층들과 제2 SiGe계 층들의 다층 스택(multi-layer stack, ML)을 형성하는 단계 - 상기 제1 SiGe계 층과 상기 제2 SiGe계 층들은 서로 상이한 조성들을 갖고, 상기 ML은 Si계 층들보다 제2 SiGe계 층들을 하나 더 포함함 -;
    상기 ML에 제1 핀 및 상기 제1 핀에 인접한 제2 핀을 형성하는 단계;
    상기 제1 핀의 채널 영역 및 상기 제2 핀의 채널 영역 위에 더미 게이트 스택을 형성하는 단계;
    상기 제1 핀에 n-타입 소스/드레인(S/D) 피쳐들을 형성하는 단계;
    상기 제2 핀에 p-타입 S/D 피쳐들을 형성하는 단계;
    제1 게이트 트렌치 및 제2 게이트 트렌치를 각각 형성하기 위해, 상기 n-타입 S/D 피쳐들 사이 및 상기 p-타입 S/D 피쳐들 사이의 상기 더미 게이트 스택을 제거하는 단계;
    상기 Si계 층들 사이에 제1 개구들을 형성하기 위해, 상기 제1 핀에서 상기 제2 SiGe계 층들을 제거하는 단계;
    상기 제2 SiGe계 층들 사이, 및 상기 제2 SiGe계 층과 상기 제1 SiGe계 층 사이에 제2 개구들을 형성하기 위해, 상기 제2 핀에서 상기 Si계 층들을 제거하는 단계; 및
    상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 상기 제1 개구들, 및 상기 제2 개구들에 금속 게이트 스택들을 형성하는 단계
    를 포함하는, 방법.
  9. 청구항 8에 있어서,
    상기 금속 게이트 스택을 형성하는 단계는, 상기 제2 게이트 트렌치에 형성된 상기 금속 게이트 스택의 일 부분이 상기 제1 게이트 트렌치에 형성된 상기 금속 게이트 스택의 일 부분 아래로 연장되는 결과를 갖는 것인, 방법.
  10. 청구항 8에 있어서,
    상기 금속 게이트 스택을 형성하는 단계는,
    상기 제1 게이트 트렌치, 상기 제2 게이트 트렌치, 상기 제1 개구들, 및 상기 제2 개구들에 게이트 유전체 층을 형성하는 단계;
    상기 게이트 유전체 층 위에 일 함수 금속(WFM) 층을 형성하는 단계 - 상기 WFM 층의 제1 부분은 상기 제1 게이트 트렌치 및 상기 제1 개구들에 형성되고, 상기 WFM 층의 제2 부분은 상기 제2 게이트 트렌치 및 상기 제2 개구들에 형성되고, 상기 제1 부분 및 상기 제2 부분은 동일한 조성들을 가짐 -; 및
    상기 WFM 층 위에 벌크 전도성 층을 형성하는 단계
    를 포함하는, 방법.
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