KR101938533B1 - 반도체 디바이스를 형성하는 방법 - Google Patents

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Abstract

반도체 디바이스를 형성하는 방법은 복수의 게이트 구조를 갖는 기판을 수용하는 단계와, 게이트 구조의 측벽 상에 스페이서를 형성하는 단계와, 게이트 구조에 대한 피치 변동을 평가하는 단계와, 피치 변동에 따라 에칭 레시피를 결정하는 단계와, 에칭 레시피를 이용해 게이트 구조와 연관된 소스/드레인 영역에 에칭 공정을 수행하여, 각각의 깊이를 갖는 소스/드레인 오목부를 형성하는 단계와, 반도체 재료를 이용하여 소스/드레인 오목부에 소스/드레인 피처를 형성하기 위해 에피택시 성장을 수행하는 단계를 포함한다.

Description

반도체 디바이스를 형성하는 방법{METHOD OF FORMING SEMICONDUCTOR DEVICE}
<우선권 데이터>
본 출원은 2016년 1월 29일에 출원한 발명의 명칭이 "Method For Semiconductor Device Fabrication With Improved Source Drain Proximity"인 미국 가출원 번호 62/289,009의 이익을 주장하며, 이것의 전체는 참조로 본 명세서에 포함된다.
<배경>
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 또한 IC 처리 및 제조의 복잡성을 증가시키고 있다.
기술 노드가 감소함에 따라 실현되는 한가지 진보사항은, 일부 IC 설계에 있어서 저감된 피처 사이즈로 디바이스 성능을 향상시키기 위해 통상의 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하고 있다는 것이다. 금속 게이트 스택을 형성하는 한 공정은, "대체-게이트(replacement-gate)" 또는 "게이트 라스트(gate-last) 공정이라고 칭해지는데, 이 공정에서는 최종 게이트 스택이 "마지막"에 제조되어, 게이트 형성 후에 행해지는 고온 처리를 비롯한 후속 공정의 수를 줄인다. 실현되는 다른 진보사항은 캐리어 이동성 강화를 위해 소스와 드레인이 변형되는 것이다. 그러나, 이러한 IC 제조 공정을, 특히나 N20, N16 등을 넘는 진보된 공정 노드로 스케일 축소된 IC 피처에 의해 구현하는 것은 난제이다.
본 개시내용은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 기법에 따라, 다양한 피처가 실측으로 도시되지 않으며, 예시적인 용도로만 이용됨을 강조한다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1a, 도 1b, 및 도 1c는 게이트 라스트 공정에서 발생할 수 있는 몇몇 문제를 도시하고 있다.
도 2는 본 개시내용의 다양한 양태에 따른 반도체 디바이스를 제조하는 방법의 블록도를 보여준다.
도 3과 도 4는 일부 실시형태에 따라, 도 2의 방법에 따른 제조 스테이지에서의 반도체 구조의 사시도를 도시하고 있다.
도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10과 도 11은 일부 실시형태에 따라, 도 2의 방법에 따른 다양한 제조 스테이지에서의 반도체 구조의 단면도를 도시하고 있다.
도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 일부 실시형태에 따라, 도 2의 방법에 따른 다양한 제조 스테이지에서의 반도체 구조의 단면도를 도시하고 있다.
도 12는 본 개시내용의 다양한 양태에 따라, 반도체 디바이스를 제조하는 방법의 블록도를 보여준다.
도 13과 도 14는 일부 실시형태에 따라, 도 12의 방법에 따른 다양한 제조 스테이지에서의 반도체 구조의 단면도를 도시하고 있다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 배향과 함께, 사용 또는 동작 시의 디바이스의 상이한 배향을 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
본 개시내용은 개괄적으로 반도체 디바이스 제조 방법에 관한 것이며, 보다 구체적으로는 게이트 라스트 공정을 이용하여 FET(field effect transistor)를 형성하는 방법에 관한 것이다. 통상의 게이트 라스트 공정에서는, 실제 게이트 스택을 위한 플레이스홀더로서, 기판 위에 더미 게이트 구조가 형성된다. 그런 다음에, 그 더미 게이트 구조의 측벽 상에 게이트 스페이서가 형성된다. 후속하여, 더미 게이트 구조 및 스페이서에 인접한 기판이 에칭됨에 따라 기판 내에 오목부를 형성한다. 그리고, 도핑된 실리콘 피처가 그 오목부 내에 에피택셜 성장한다. 그후에, 더미 게이트 구조가 제거되고 스페이서에 둘러싸인 개구부가 남는다. 마지막으로, 금속층을 포함하는 실제 게이트 스택이 개구부 내에 형성된다. 반도체 공정 기술이 예컨대 16 나노미터(nm)를 지나서 더 작은 체제(regime)로 발전함에 따라, 상기한 공정에서 도 1a 내지 도 1c에 도시하는 몇몇 문제들이 발견되고 있다. 예컨대, 도 1a에 도시하는 바와 같이, 기판(10) 위에 형성된 더미 게이트 구조(12)는 풋팅 이슈(footing issue)를 가질 수 있는데, 즉 하위부가 상위부보다 넓어지는 것이다. 그 결과, 더미 게이트 구조(12)를 둘러싸는 스페이서(14)는 이상적으로 똑바로 서는 것 대신에 하위부에서 경사지게 된다. 도핑된 실리콘 피처(16)를 성장시키기 위해 기판(10)이 에칭될 때에, 스페이서(14)의 풋은 도 1a에서 점선으로 이루어진 원(18)으로 표시하는 바와 같이, 얇아지거나 심지어 파손될 수도 있다. 이것이 발생할 경우 도 1b에 나타내는 바와 같이, 최종 게이트 스택(22) 내의 금속 엘리먼트가 도핑된 실리콘 피처(16)에 침입하여 디바이스 고장(device failure)을 일으킬 수도 있다. 도 1c는 핀형의 FET(FinFET) 등의 FET를 제조할 때에 변형된 소스/드레인 피처에 의한 다른 문제를 나타내고 있다. 도 1c를 참조하면, 게이트(26)와 게이트 스페이서(28)는 활성 영역(예컨대, 핀형 활성 영역) 상에 형성되고, 소스 및 드레인 피처(30)는 (핀형) 활성 영역 내의 2개의 오목부로부터 에피택셜 성장하게 된다. 소스/드레인 피처(30)가 게이트(26)와 게이트 스페이서(28)를 둘러싸고, 소스/드레인 피처(30)의 하위부가 기판(10)으로 연장되어, 소스/드레인 피처(30)들 사이에 걸쳐서 게이트(26) 아래에 채널(32)을 형성한다. 소스/드레인 피처(30)의 형성 중에는, 채널(32)과 게이트(26)에 대한 소스/드레인 피처(30)의 근접성(proximity)을 통제하는 것이 과제이다. 소스/드레인 피처가 채널(32)에 너무 가까우면, 채널 내에 누설 경로를 형성하여 누설 문제를 유발할 수 있다. 소스/드레인 피처가 게이트(28)에 너무 가까우면, 게이트 스페이서(28)를 손상시켜 소스/드레인 피처로부터 게이트(26)까지가 짧아질 수 있다. 본 개시내용은 전술한 문제들을 해결하고 이에 형성된 디바이스의 품질을 향상시키는, 반도체 디바이스를 제조하는 방법 및 이 방법에 의해 제조된 반도체 구조의 실시형태를 제공한다.
도 2를 참조하면, 본 개시내용의 다양한 양태에 따라 반도체 디바이스를 제조하는 방법(200)을 보여준다. 방법(200)은 일례이며, 본 개시내용을, 청구범위에 명시적으로 기재하는 것을 넘어서 제한하려는 의도는 없다. 추가 단계들이 방법(200)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명하는 단계들의 일부는 방법(200)의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 방법(200)에 대해서는, 본 개시내용의 다양한 양태에 따른 반도체 구조(300)의 측면도 및 단면도인 도 3 내지 도 11을 참조하여 후술한다.
도시하겠지만, 반도체 구조(300)는 기판의 2개의 영역 내에 2개의 FinFET를 나타내고 있다. 이것은 편의상 그리고 이해를 돕기 위한 것이며, 실시형태들을 반드시 임의의 타입의 디바이스, 임의의 수의 디바이스, 임의의 수의 영역, 또는 영역의 구조의 임의의 구성으로 제한하지 않는다. 예를 들면, 같은 발명의 개념이 평면형 FET 디바이스 제조에 적용될 수도 있다. 또한, 반도체 구조(300)는 집적 회로(IC), 또는 그 일부의 처리 중에 제조되는 중간 디바이스일 수 있으며, SRAM(static random access memory) 및/또는 기타 로직 회로와, 레지스터, 커패시터, 및 인덕터 등의 수동 소자, p타입의 FET(PFET), n타입의 FET(NFET), FinFET, MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 기타 메모리 셀, 및 이들의 조합 등의 능동 소자를 포함할 수 있다.
방법(200)은 게이트 구조가 형성되어 있는 기판(302)을 포함하는 반도체 구조(300)를 수용하는 블록 202에서 시작한다. 도 3을 참조하면, 기판(302)은 본 실시형태에서는 실리콘 기판이다. 한편, 기판(302)은 게르마늄 등의 다른 원소 반도체, 실리콘 탄화물, 갈륨비소, 갈륨인, 인듐인, 인듐비소, 및/또는 안티몬화인듐을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 그 조합 등을 포함할 수 있다. 또 다른 대안으로, 기판(302)은 매립된 유전층을 가진 반도체 기판 등의 SOI(semiconductor-on-insulator)이다.
본 실시형태에 있어서, 기판(302)은 제1 영역(302a)과 제2 영역(306b)을 포함한다. 제1 영역(302a)은 FET 디바이스를 형성하기에 적합한 2개의 핀형 활성 영역(304a)을 포함한다. 제2 영역(302b)은 PFET을 형성하기에 적합한 2개의 핀(304b)을 포함한다. 핀(304a/b)은 리소그래피 및 에칭 공정을 포함하는 적절한 절차를 이용해 제조될 수 있다. 일부 실시형태에 있어서, 핀은, STI(shallow trench isolation) 피처(306)를 형성하는 단계와, 반도체 재료를 에피택시 성장시켜 핀을 형성하는 단계를 포함하는 절차에 의해 형성된다. 일부 실시형태에 있어서, 핀은, STI(shallow trench isolation) 피처를 형성하는 단계와, STI 피처를 리세싱하여 핀을 형성하는 단계를 포함하는 절차에 의해 형성된다. 일부 예에서는, STI 피처의 형성은, 패터닝된 레지스트층을 형성하기 위한 리소그래피, 패터닝된 레지스트층의 개구부를 통해 하부의 마스크층을 에칭, 마스크의 개구부를 통해 기판을 에칭하여 기판 내에 트렌치를 형성, 하나 이상의 유전체 재료로 트렌치를 충전, 그리고 CMP(chemical mechanical polishing) 공정을 수행하여 STI 피처를 형성하는 것을 포함한다. 리소그래피 공정은, 기판(302) 위에 포토레지스트(레지스트)층을 형성하는 단계, 레지스트층을 패턴에 노출시키는 단계와, 노출후 베이킹(post-exposure baking)을 수행하는 단계와, 레지스트층을 현상하여 패터닝된 레지스트층을 형성하는 단계를 포함할 수 있다. 다양한 예에 있어서, 에칭 공정은, 건식 에칭, 습식 에칭, RIE(reactive ion etching), 및/또는 기타 적절한 공정을 포함할 수 있다. 한편, 핀(304a/b)은 더블 패터닝 리소그래피(DPL) 공정에 의해 형성될 수도 있다. 기판(302) 상에 핀(304a/b)을 형성하기 위한 여러 다른 방법들도 적절할 수 있다.
핀 활성 영역(304a, 304b)은 STI 피처(306)에 의해 분리된다. STI 피처(또는 절연 구조)(306)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FSG(fluoride-doped silicate glass), 로우-k(low-k) 유전체 재료, 에어 갭, 및/또는 기타 적절한 절연 재료를 포함할 수 있다. 절연 구조는 대신에 기타 절연 피처를 포함할 수도 있으며, 기타 적절한 방법으로 형성된다. 필드 산화물층(field oxide) 등의 기타 절연 구조 및/또는 기타 적절한 구조도 가능하다. 절연 구조(306)는 예컨대 하나 이상의 열산화물 라이너층을 구비한 다층 구조를 포함할 수도 있다.
계속 도 3을 참조하면, 반도체 구조(300)는 기판(302) 위에 복수의 제1 게이트 구조(308a)와 복수의 제2 게이트 구조(308b)를 더 포함한다. 구체적으로, 제1 게이트 구조(308a)는 제1 영역(302a) 내에 있어 핀(304a)과 관계하고, 제2 게이트 구조(308b)는 제2 영역(302b) 내에 있어 핀(304b)과 관계한다. 게이트 구조(308a/b)는 각각, 게이트 유전체층, 게이트 전극층, 및/또는 하나 이상의 추가 층을 포함할 수 있다. 일 실시형태에 있어서, 게이트 구조(308a/b)는 폴리실리콘을 포함한다. 본 실시형태에 있어서, 게이트 구조(308a/b)는 희생성 게이트 구조, 즉 최종 게이트 스택을 위한 플레이스홀더이다. 제1 게이트 구조(308a)는 제1 전계 효과 트랜지스터와 연관되고, 제2 게이트 구조(308b)는 제2 전계 효과 트랜지스터와 연관된다.
제2 게이트 구조(308a)는 제2 게이트 구조(308b)와 비교해 상이한 치수를 갖는다. 예를 들면, 제1 게이트 구조(308a)는 제1 피치 또는 어떤 편차나 분포가 있다면 제1 평균 피치(총괄해서 제1 평균 피치(P1)라고 칭함)를 갖고, 제2 게이트 구조(308b)는 제2 피치 또는 어떤 편차나 분포가 있다면 제2 평균 피치(총괄해서 제2 평균 피치(P2)라고 칭함)를 갖는다. 제1 평균 피치는 제2 평균 피치와는 상이하다. 피치(pitch)는 한 게이트 구조의 위치로부터 인접한 게이트 구조의 동일한 위치까지의 거리로서 정의된다.
반도체 구조(300)의 집적 회로는 코어 디바이스와 로직 디바이스를 포함한다. 일부 실시형태에 있어서, 코어 디바이스는 SRAM(static random access memory) 디바이스 등의 메모리 셀을 포함할 수 있고, 로직 디바이스는 입출력(I/O) 디바이스를 포함할 수 있다. 코어 디바이스와 로직 디바이스는 상이한 치수, 구체적으로는 상이한 피치를 갖도록 설계된다. 본 실시형태에 있어서, 제1 게이트 구조(308a)와 연관된 제1 전계 효과 트랜지스터는 코어 디바이스를 포함하고, 제2 게이트 구조(308b)와 연관된 제2 전계 효과 트랜지스터는 로직 디바이스를 포함한다. 일부 예에서는, 제1 피치가 90 nm이고, 제2 피치가 200 nm이다. 일부 예에서는, 제1 피치가 100 nm 미만이고, 제2 피치가 100 nm보다 크다.
도 3에 도시하는 반도체 구조(300)가 복수의 제1 게이트 구조(308a)와 복수의 제2 게이트 구조(308b)를 포함하더라도, 후속의 도면들은 도시의 편의상, 단 하나의 제1 게이트 구조(308a)와 단 하나의 제2 게이트 구조(308b)만을 보여준다. 예를 들면, 도 4는 반도체 구조(300)를 도시하지만 제1 게이트 구조(308a)와 제2 게이트 구조(308b)를 하나씩만 보여준다.
도 5a는 도 4의 "A-A'" 선을 따른 구조(300)의 단면도이다. 도 5b는 도 4의 "B-B'" 선을 따른 구조(300)의 단면도로서, 같은 도면 내에 제1 및 제2 영역(302a/b)을 둘다 보여주고 있다. 도 5a를 참조하면, 본 실시형태에 있어서, 게이트 구조(308a/b)는 각각의 핀(304a/b)과 관계하고, 각각의 핀을, 3개의 영역 - 게이트 구조(308a/b)에 인접한 소스/드레인 영역(310) 및 게이트 구조(308a/b) 아래의 채널 영역(312)으로 사실상 나눈다. 편의상, 영역(302a, 302b) 내의 유사한 피처에 부여하기 위해 동일한 참조 번호가 이용된다. 그러나, 다양한 실시형태에 있어서, 게이트 구조(308a, 308b)뿐만 아니라 핀(304a, 304b) 등의, 영역(302a, 302b) 내의 피처는 재료, 조성, 구조, 및/또는 기타 양태가 동일하거나 상이할 수 있다.
계속 도 5a를 참조하면, 본 실시형태에 있어서, 게이트 구조(308a/b) 각각은 게이트 유전체층(322), 게이트 전극층(324), 및 하드 마스크층(326)을 포함한다. 본 실시형태에 있어서, 게이트 유전체층(322) 및 게이트 전극층(324)은 이들이 최종 게이트 스택으로 대체될 것이기 때문에, 더미 게이트 유전체층(322) 및 더미 게이트 전극층(324)으로도 불려진다. 게이트 유전체층(322)은 실리콘 산화물 등의 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, ALD(atomic layer deposition), CVD(chemical vapor deposition), 및/또는 기타 적절한 방법으로 형성될 수 있다. 게이트 전극층(324)은 단층 또는 다층 구조를 포함할 수 있다. 일 실시형태에 있어서, 게이트 전극층(324)은 다결정 실리콘(폴리실리콘) 또는 비정질 실리콘을 포함한다. 게이트 전극층(324)은 LPCVD(low-pressure chemical vapor deposition) 및 PECVD(plasma-enhanced CVD) 등의 적절한 퇴적 공정에 의해 형성될 수 있다. 일 실시형태에 있어서, 게이트 유전체층(322)과 게이트 전극층(324)은 기판(302) 위에 블랭킷층으로서 최초 퇴적된다. 그런 다음 블랭킷층이 포토리소그래피 공정 및 에칭 공정을 포함한 공정을 통해 패터닝됨으로써, 블랭킷층의 부분은 제거되고, 기판(302) 위의 잔여 부분들은 유전체층(322)과 게이트 전극층(324)으로 남는다. 일부 실시형태에 있어서, 하드 마스크층(326)은 실리콘 질화물 또는 실리콘 산화물 층이다. 하드 마스크층(326)은 게이트 유전체층(322)과 게이트 전극층(324)을 형성하는 것과 유사한 퇴적 및 에칭 공정에 의해 형성될 수 있다. 일부 예에서는, 하드 마스크(326)가 실리콘 산화물막과 실리콘 질화물막 등의 2개 이상의 막을 포함할 수도 있다.
도 5b를 참조하면, 제1 및 제2 영역(302a/b) 각각은 2개의 핀, 즉 핀(304a, 304b)을 각각 포함한다.
방법(200, 도 2)은 LDD(lightly doped source/drain) 이온 주입을 수행하는 단계 204로 이행할 수 있다. LDD 주입 공정은 NFET의 경우 인(P) 또는 비소(As) 등의 n타입 도펀트, 또는 PFET의 경우, 붕소(B) 또는 인듐(In) 등의 p타입 도펀트를 이용할 수 있다. 본 예에서는, 제1 영역(302a)과 제2 영역(302b) 둘다 동일한 타입의 트랜지스터(둘다 NFET이거나 PFET)이지만, 치수는 상이하다. 반도체 구조(300)는 도면에는 하나만 도시하더라도, 코어 디바이스와 로직 디바이스마다 NFET와 PFET 둘다를 포함할 수 있다. 이것은 제한하는 것이 아니라 예시를 위한 것이다. 도 6a와 도 6b를 참조하면, 기판(302)에 약도핑된(lightly doped) 드레인을 형성하기 위해 이온 주입(328)이 실시되어 게이트 스택(게이트 유전체층과 게이트 전극)과 셀프얼라인된다. 반대 타입의 영역을 덮기 위해 마스크층이 이용될 수 있다. 예를 들어, 영역(302a, 302b)이 PFET용 영역이라면, 마스크층은 NFET용 영역을 덮기 위해 형성된다. 영역(302a, 302b)이 NFET용 영역이라면, 마스크층은 PFET용 영역을 덮기 위해 형성된다. 일부 실시형태에 있어서, 금속층은 패터닝된 포토레지스트이다. 일부 실시형태에 있어서, 마스크층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합 등의 재료의 패터닝된 하드 마스크이다. 마스크층은, 영역(302a, 302b)에서 LDD 주입이 완료된 후에 제거된다. 반대쪽 영역에 LDD 주입이 이루어질 때에 영역(302a/302b)을 덮기 위해 유사한 마스킹 엘리먼트가 형성된다.
방법(200)은 기판(302)과 게이트 구조(308a/b) 위에 스페이서(330)를 형성하는 단계 206으로 이행한다. 도 7a와 도 7b를 참조하면, 스페이서(340)는 게이트 구조의 측벽 상에 형성된다. 스페이서(340)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물 또는 이들의 조합 등의 유전체 재료를 포함한다. 스페이서(340)는 실리콘 산화물막과 실리콘 질화물막 등의 복수의 막을 포함할 수도 있다. 일 실시형태에 있어서, 스페이서(340)는 약 2 nm 내지 약 10 nm의 범위에 속하는 두께를 갖는다. 스페이서(340)의 형성은 퇴적 및 비등방성 에칭을 포함할 수 있다. 일부 예에서는, 퇴적은 CVD, ALD, 또는 기타 적절한 방법을 포함할 수 있다. 일부 예에 있어서, 등방성 에칭은 CF4, SF6, NF3, CH2F2 또는 이들의 조합과 같은 적절한 에칭제를 이용한 바이어스를 가진 플라즈마 에칭 등의 건식 에칭을 포함할 수 있다.
방법(200)은 제1 소스/드레인(350a)과 제2 소스/드레인 영역(350b)에 대해 최적화된 에칭 로딩 이펙트(etch loading effect)를 가진 에칭 공정을 수행하여, 제1 소스/드레인(350a)에 제1 오목부(352a)를, 제2 소스/드레인 영역(350b)에 제2 오목부(352b)를 각각 형성하는 단계 208로 이행한다. 구체적으로, 최적화된 에칭 로딩 이펙트 때문에, 제1 오목부(352a)는 제2 오목부(352b)와는 상이하다. 도 8a와 도 8b를 참조하면, 제1 오목부(352a)는 게이트 구조(308a)와 스페이서(340)에 인접한 제1 소스/드레인 영역(310)에 형성된다. 제1 오목부(352a)는 제1 깊이 및 제1 바닥면(B1)을 갖는다. 제2 오목부(352b)는 게이트 구조(308b)와 스페이서(340)에 인접한 제2 소스/드레인 영역(310)에 형성된다. 제2 오목부(352b)는 제2 깊이 및 제2 바닥면(B2)을 갖는다. 제2 바닥면(B2)은 제1 바닥면(B1)보다 높다.
코어 디바이스가 로직 디바이스보다 피치가 더 작고 더 작은 동작 전압을 갖기 때문에, 변형된 소스 및 드레인 피처는 게이트 구조 및 채널에 더 가깝게 형성될 수 없다. 이에, 에칭 로딩 이펙트는 제2 평균 피치를 가진 제2 게이트 구조(308b)와 연관된 제2 영역(302b)에 대한 에칭률보다, 제1 평균 피치를 가진 제1 게이트 구조(308a)와 연관된 제1 영역(302a)에 대한 에칭률이 더 높도록 설계된다. 따라서, 제1 오목부(352a)는 대응하는 제2 게이트 구조(308b)보다 대응하는 제1 게이트 구조(308a)에 횡방향으로 더 가깝다. 이에, 한 에칭 공정으로, 제1 및 제2 오목부(251a/352b) 둘다 각각의 깊이 및 다른 치수로 형성된다. 오목부(352a/352b)는 수직 측벽, 테이퍼링된 측벽, 또는 기타 프로파일을 가질 수 있다.
최적화된 에칭 로딩 이펙트를 가진 에칭 공정을 수행하는 단계 208은 일부 실시형태에 따라 다음의 절차로 구현될 수도 있다. 도 2를 참조하면, 이 절차는 기판 상의 게이트 구조에 대한 피치 변동(pitch variation)을 평가하는 단계 210을 포함한다. 반도체 구조(300)가 상이한 피치를 가진 게이트 구조를 포함하기 때문에, 피치 변동이 먼저 평가된다. 일부 예에서는, 제품 사양 및/또는 엔지니어링 경험에 따라 약 100 nm 등의 피치 기준이 먼저 선택될 수 있다. 그런 다음 게이트 구조는 2개의 그룹, 즉 피치 기준보다 더 작은 피치를 가진 제1 그룹과 피치 기준보다 더 큰 피치를 가진 제2 그룹으로 분류된다. 본 예에 있어서, 제1 그룹은 제1 게이트 구조(308a)를 포함하고, 제2 그룹은 제2 게이트 구조(308b)를 포함한다. 그 후 각 그룹에 대해 평균 피치가 결정된다. 본 예에서는, 그 결과가 제1 게이트 구조(308a)에 대한 제1 평균 피치와, 제2 게이트 구조(308b)에 대한 제2 평균 피치이다. 피치비(pitch ratio)(R)는 제1 평균 피치(P1)에 대한 제2 평균 피치(P2)로서 결정되며, 즉 R=P2/P1이다. 피치비(R)는 본 실시형태에서는 피치 변동으로서 이용된다.
절차는 피치 변동에 따라 에칭 레시피를 결정하는 단계 212도 포함한다. 일부 실시형태에 있어서, 단계 212는 에칭 로딩 이펙트를 갖는 에칭 공정을 식별하는 하위 단계 216도 포함할 수 있다. 예컨대, 에칭 공정은 불소 함유 가스, 염소 함유 가스, 산소, 수소, 또는 이들의 조합을 포함하는 에칭제를 가진 건식 에칭(플라즈마)으로서 선택될 수 있다. 에칭 공정은 아르곤이나 헬륨 등의 캐리어 가스도 이용할 수 있다. 다양한 예에 있어서, 에칭제는 CF4, SF6, NF3, CH2F2, Cl2, CCl2F2, 또는 이들의 조합을 포함한다. 일례에서는 에칭제가 HBr/Cl2/O2/He의 조합을 포함한다. 단계 212는 또한 에칭 파라미터에 대한 에칭 로딩 이펙트의 감도에 따라 에칭 공정의 하나 이상의 에칭 파라미터를 식별하는 하위 단계 218을 포함한다. 다양한 예에서는, 민감한 에칭 파라미터가 플라즈마 전력, 가스 압력, 플라즈마 바이어스, 가스 유량, 또는 이들의 조합을 포함한다. 단계 212는 피치 변동에 따라 에칭 파라미터의 값을 결정하는 하위 단계 220도 포함한다. 하나(또는 하나 이상)의 민감한 에칭 파라미터는 제조 이력 데이터 및 엔지니어 경험에 따라 파라미터 변동의 함수(예컨대 선형 함수 또는 다항식 함수)로서 구성된다. 일부 실시형태에서는 민감한 에칭 파라미터가 플라즈마 전력이다. 이 경우에, 에칭 변동이 클 때에, 플라즈마 전력은 그에 따라 상승한다. 대안으로, 가스 압력이 민감한 에칭 파라미터로서 결정된다. 이 경우에, 에칭 변동이 클 때에, 플라즈마 압력은 그에 따라 상승한다. 일례로, 플라즈마 전력과 가스 압력 둘다가 민감한 에칭 파라미터로서 결정되는데, 제1 게이트 구조(308a)는 제1 평균 피치 90 nm를 갖고, 제2 게이트 구조(308b)는 제2 평균 피치 200 nm를 갖는다면, 플라즈마 전력은 600 W과 800 W 사이의 범위에서 결정되고, 가스 압력은 100 mT와 200 mT 사이의 범위에서 결정된다. 이에, 에칭 레시피가 결정된다.
그런 다음 피치 변동에 따라 결정된 에칭 파라미터를 가진 에칭 레시피를 이용하여 식별된 에칭 공정을 수행하는 블록 214로 이행한다. 본 실시형태에 있어서, 에칭 공정은 전술한 바와 같이 플라즈마 에칭 공정이다. 일부 경우에, 제1 오목부(352a)는 제2 오목부(352b)보다 대응하는 스페이서(340)에 상대적으로 가깝게 에칭된다.
방법(200)은 이어서, 도 9a와 도 9b에 도시하는 바와 같이 오목부(352a, 352b)에 각각 변형된 소스/드레인 피처(360a, 360b)를 형성하기 위해 오목부에서 반도체 재료로 에칭택셜 성장하는 단계 222로 이행한다. 일 실시형태에 있어서, 에피택셜 성장 공정은 실리콘계 전구체 가스를 이용하는 LPCVD(low pressure chemical vapor deposition)이다. 또한, 본 예에 있어서, 에피택셜 성장 공정은 성장한 S/D 피처를, NFET의 경우 소스/드레인 피처를 형성하기 위한, 예컨대 P, As, 또는 이들의 조합 등의 n타입 도펀트로, 또는 PFET의 경우 소스/드레인 피처를 형성하기 위한, 예컨대 B 등의 p타입 도펀트로 인시추 도핑한다. 일부 예에서는, PFET의 경우, 에피택셜 성장한 반도체 재료가 실리콘 게르마늄, 게르마늄, 또는 이들의 조합이다. NFET의 경우, 에피택셜 성장한 반도체 재료가 실리콘 탄소, 실리콘, 또는 이들의 조합이다. 따라서, S/D 피처(360a, 360b)는 오목부에서 유사한 구성 및 치수를 갖는다. 예컨대, 제1 S/D 피처(360a)는 제2 S/D 피처(360b)의 바닥면보다 낮은 바닥면을 갖는다. S/D 피처(360a, 360b)는 채널 영역(312)에 밀접하게 성장하여, 채널 영역(312)에 응력을 제공하고 캐리어 이동성을 향상시킨다.
방법(200)은 다른 단계를 포함할 수도 있다. 일 실시형태에 있어서, 방법(200)은 게이트 구조(308a 및/또는 308b)를 하이-k(high-k) 금속 게이트 스택으로 대체하는 단계 224도 포함한다. 도 10을 참조하면, 퇴적 및 CMP 등의 절차로 기판(302) 위에서 제1 영역(302a)과 제2 영역(302b)에 ILD(inter-layer dielectric)층(370)이 형성된다. 일 실시형태에 있어서, ILD층(370)은 FCVD(flowable CVD) 공정에 의해 형성된다. FCVD 공정은 기판(302) 상에 유동성 재료(예컨대, 액상 화합물 등)를 퇴적하여, 게이트 구조 사이의 갭을 충전하는 것과, 일례로 어닐링 등의 적절한 기술로 유동성 재료를 고체 재료로 개질하는 것을 포함한다. 그런 다음, ILD층(370)에 CMP 공정을 수행하여 게이트 구조(308a)를 노출시킨다. 후속하여, 하나 이상의 선택적 에칭 공정에 의해 게이트 구조(308a)가 제거됨에 따라, 제1 영역(302a)에 제1 개구부(372a)를, 제2 영역(302b)에 제2 개구부(372b)를 형성한다. 스페이서(340)는 에칭 공정 중에 남는다. 이들 개구부(372a/372b)는 대응하는 스페이서(340)에 의해 적어도 부분적으로 둘러싸인다.
도 11을 참조하면, 하나 이상의 재료층이 개구부(372a/372b)에 퇴적되어 게이트 라스트 공정을 완료한다. 도 11에 도시하는 예에서는, 최종 게이트 스택(382a, 382b)이 계면층(374), 유전체층(376), 일함수 금속층(378), 및 충전층(380)을 포함한다. 계면층(374)은 실리콘 산화물 등의 유전체 재료를 포함할 수 있고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 기타 적절한 방법으로 형성될 수 있다. 유전체층(376)은 하프늄 산화물(HfO2), Al2O3, 란탄족(lanthanide) 산화물, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 기타 적절한 재료를 포함할 수 있다. 유전체층(376)은 ALD 및/또는 기타 적절한 방법으로 형성될 수 있다. 본 실시형태에 있어서, 일함수 금속층(378)은 NFET의 경우에는 n타입 일함수층(또는 PFET의 경우에는 p타입 일함수층)이고, CVD, PVD, 및/또는 기타 적절한 공정으로 퇴적될 수 있다. 충전층(380)은 알루미늄(Al), 텅스텐(W), 또는 구리(Cu) 및/또는 기타 적절한 재료를 포함할 수 있고, CVD, PVD, 도금, 및/또는 기타 적절한 공정으로 형성될 수 있다. 게이트 스택으로부터 과잉 재료를 제거하고 반도체 구조(300)의 상면을 평탄화하기 위해 CMP 공정이 행해질 수도 있다. 예컨대, 컨택 및 비아 형성, 배선 처리 등의 추가 공정이 후속으로 행해져 반도체 구조(300) 제조를 완료한다.
도 12를 참조하면, 일부 다른 실시형태에 있어서 본 개시내용의 다양한 양태에 따라 반도체 디바이스를 제조하는 방법(400)을 보여준다. 방법(400)은 일례이며, 본 개시내용을, 청구범위에 명시적으로 기재하는 것을 넘어서 제한하려는 의도는 없다. 추가 단계들이 방법(400)의 이전, 도중, 및 이후에 제공될 수 있으며, 설명하는 단계들의 일부는 방법의 추가 실시형태를 위해 대체, 삭제, 또는 이동할 수도 있다. 방법(400)에 대해서는, 본 개시내용의 다양한 양태에 따른 반도체 구조(300)의 측면도 및 단면도인 도 13 내지 도 14를 참조하여 후술한다.
방법(400)은 방법(200)과 유사하지만 에칭 공정은 상이하다. 방법(400)은 S/D 영역에 오목부를 형성하기 위해 에칭 공정을 행하는 단계 402를 포함한다. 구체적으로, 에칭 공정은 제1 오목부(352a)와 제2 오목부(352b)를 각각 형성하는 2개의 에칭 단계를 포함한다. 단계 402는 또한 각각의 에칭 단계가 에칭 마스크로서 대응하는 마스크를 이용하여 구현되도록 패터닝된 마스크층을 형성하는 것을 포함한다.
일부 실시형태에 있어서, 단계 402는, 반도체 구조(300)가 상이한 피치를 가진 게이트 구조를 포함하기 때문에 게이트 구조의 피치 변동을 평가하는 단계를 포함한다. 일부 예에서는, 제품 사양 및/또는 엔지니어링 경험에 따라 약 100 nm 등의 피치 기준이 먼저 선택될 수 있다. 단계 402는 게이트 구조를 2개의 그룹, 즉 피치 기준보다 더 작은 피치를 가진 제1 그룹과, 피치 기준보다 더 큰 피치를 가진 제2 그룹으로 분류하는 하위 단계 404를 포함한다. 본 예에 있어서, 제1 그룹은 제1 게이트 구조(308a)를 포함하고, 제2 그룹은 제2 게이트 구조(308b)를 포함한다. 각 그룹마다 평균 피치가 결정될 수 있다. 본 예에서는, 그 결과가 제1 게이트 구조(308a)에 대한 제1 평균 피치와, 제2 게이트 구조(308b)에 대한 제2 평균 피치이다.
단계 402는 제1 게이트 구조(308a)를 갖는 제1 영역(302a)에 대해 제1 에칭 레시피를, 제2 게이트 구조(308b)를 갖는 제2 영역(302b)에 대해 제2 에칭 레시피를 결정하는 하위 단계 406으로 이행할 수 있다. 하위 단계 406에서는, 방법(200)에 의한 것과 오목부의 유사한 구조 및 치수를 달성하기 위해 각각의 평균 피치에 따라 하나 이상의 에칭 파라미터가 결정된다. 이러한 목적를 위한 에칭 파라미터는 에칭 지속시간, 에칭 가스 유량, 가스 압력, 플라즈마 전력, 플라즈마 바이어스, 및 이들의 조합을 포함할 수 있다. 예를 들어, 에칭 지속시간이 에칭 파라미터로서 선택된다. 에칭 지속시간은 제1 에칭 레시피에 대해 제1 값과, 제2 레시피에 대해 제2 값을 갖는데, 에칭 지속시간의 제1 값은 에칭 지속시간의 제2 값보다 길다. 2개의 평균 피치차가 더 클 경우에, 에칭 지속시간의 그렇게 결정된 값은 더 큰 차이를 갖는다. 이것은 다른 에칭 파라미터도 마찬가지이다. 본 예에서는, 복수의 에칭 파라미터가 게이트 구조의 각 그룹마다의 평균 피치에 따라 집합적으로 결정된다.
그런 다음 단계 402는 도 13에 도시하는 바와 같이, 제2 영역(302b)을 덮기 위한 제1 패터닝된 마스크층(502)을 형성하는 하위 단계 408로 이행할 수 있다. 제1 마스크층의 형성은 전술한 마스크층의 형성 절차와 같다. 예컨대, 제1 마스크층은 리소그래피로 형성된 패터닝된 레지스트층을 포함한다.
단계 402는 제1 에칭 레시피를 이용해 제1 에칭 단계를 수행하여 도 13에 도시하는 바와 같이, 제1 오목부(352a)를 형성하는 하위 단계 408로 이행한다. 그런 다음 제1 마스크층(502)은 제거된다.
단계 402는 도 14에 도시하는 바와 같이, 제2 영역(302b)을 덮기 위한 제2 패터닝된 마스크층(504)을 형성하는 하위 단계 412로 이행한다. 제2 마스크층의 형성은 제1 마스크층(502)의 형성과 같다.
단계 402는 제2 에칭 레시피를 이용해 제2 에칭 단계를 수행하여 도 14에 도시하는 바와 같이, 제2 오목부(352b)를 형성하는 하위 단계 414로 이행한다. 그런 다음 제2 마스크층(504)이 제거되고, 그 결과 도 8a와 도 8b에 도시하는 구조가 된다.
단계 402는 상이한 순서를 가질 수도 있다. 예를 들어, 제2 오목부(352b)가 먼저 형성되고 제1 오목부(352a)가 그 후에 형성되도록 하위 단계 406 및 408이 하위 단계 410 및 412와 바뀔 수도 있다. 단계 402가 완료되면, 방법(400)의 공정은 단계 222로 이행한다.
본 개시내용은 반도체 구조 및 반도체 구조를 제조하는 방법을 제공한다. 방법(200) 또는 방법(400) 등의 개시한 방법을 이용하여, 제1 변형 소스/드레인 피처(strained source/drain feature)(360a)는 제2 변형 소스/드레인 피처(360b)과는 상이하게 형성된다. 예를 들어, 더 작은 (평균) 피치를 갖는 제1 변형 S/D 피처(360a)의 바닥면은 더 큰 (평균) 피치를 갖는 제2 변형 S/D 피처(360b)의 바닥면보다 낮다.
다른 실시형태들이 상이한 장점을 제공할 수도 있다고 이해되더라도, 본 개시내용의 실시형태는 종래 기술을 능가하는 장점들을 제공하며, 모든 장점이 여기에 반드시 기재되어 있지 않으며, 특정 장점이 모든 실시형태에 요구되는 것은 아니다. 다양한 장점들이 일부 실시형태에서 있을 수 있다. 개시하는 반도체 구조 및 방법을 이용하여, 디바이스 누설 문제 없이, 향상된 소스 드레인 근접성 및 향상된 디바이스 성능을 가진 각각의 회로 사양에 따른 각각의 치수로 전계 효과 트랜지스터가 맞춤화된다. 방법(200)을 이용함으로써, 각각의 구성 및 치수를 가진 상이한 피치의 다양한 전계 효과 트랜지스터를 형성하는 단일 에칭 공정으로 제조 사이클 시간 및 제조 비용을 줄일 수 있다.
제한적인 것으로 의도되지 않지만, 본 개시내용의 하나 이상의 실시형태들은 반도체 디바이스 및 그 형성에 다수의 이점을 제공한다. 예를 들어, 더미 게이트가 제거될 때에, 기판은 추가로 채널 영역이 리세싱된다. 다른 예의 경우, FinFET 제조 공정에 있어서, 핀의 측벽 상의 스페이서는 복수의 막을 포함하고, 향상된 내에칭성에 맞는 상이한 재료를 이용할 수 있다. 또 다른 예에 있어서, 변형된 소스/드레인 피처는 기판의 상면과 동일 평면이 되도록 또는 기판 위에 에피택셜 성장할 수 있다.
일 예시적인 양태에 있어서, 본 개시내용은 반도체 구조를 형성하는 방법에 관한 것이다. 방법은 복수의 게이트 구조를 갖는 기판을 수용하는 단계와, 게이트 구조의 측벽 상에 스페이서를 형성하는 단계와, 게이트 구조에 대한 피치 변동을 평가하는 단계와, 피치 변동에 따라 에칭 레시피를 결정하는 단계와, 에칭 레시피를 이용해 게이트 구조와 연관된 소스/드레인 영역에 에칭 공정을 수행하여, 각각의 깊이를 갖는 소스/드레인 오목부를 형성하는 단계와, 반도체 재료를 이용하여 소스/드레인 오목부에 소스/드레인 피처를 형성하기 위해 에피택시 성장을 수행하는 단계를 포함한다.
일 예시적인 양태에 있어서, 본 개시내용은 반도체 구조를 형성하는 방법에 관한 것이다. 방법은, 복수의 게이트 구조를 갖는 기판을 수용하는 단계와, 게이트 구조의 측벽 상에 스페이서를 형성하는 단계와, 피치 기준에 따라 게이트 구조를 분류하여, 게이트 구조를, 피치 기준보다 더 작은 피치를 갖는 제1 서브세트의 게이트 구조와, 피치 기준보다 더 큰 피치를 갖는 제2 서브세트의 게이트 구조로 그루핑하는 단계와, 제1 서브세트의 게이트 구조의 제1 평균 피치와 제2 서브세트의 게이트 구조의 제2 평균 피치에 따라 제1 에칭 레시피와 제2 에칭 레시피를 각각 결정하는 단계와, 제1 에칭 레시피를 이용해 제1 서브세트의 게이트 구조와 연관된 제1 소스/드레인 영역에 제1 에칭 프로세스를 수행하여, 제1 오목부를 형성하는 단계와, 제2 에칭 레시피를 이용해 제2 서브세트의 게이트 구조와 연관된 제2 소스/드레인 영역에 제2 에칭 프로세스를 수행하여, 제2 오목부를 형성하는 단계를 포함한다.
일 예시적인 양태에 있어서, 본 개시내용은 반도체 구조에 관한 것이다. 반도체 구조는, 제1 영역과 제2 영역을 갖는 반도체 기판과, 제1 영역에서 제1 피치를 갖는 제1 게이트 스택과, 제2 영역에서 제1 피치보다 더 큰 제2 피치를 갖는 제2 게이트 스택과, 제1 전계 효과 트랜지스터를 각각 형성하는 제1 게이트 스택과 연관된 제1 소스/드레인 피처와, 제2 전계 효과 트랜지스터를 각각 형성하는 제2 게이트 스택과 연관된 제2 소스/드레인 피처를 포함하고, 제1 소스/드레인 피처는 제1 바닥면을 가지며, 제2 소스/드레인 피처는 제1 바닥면 위에 제2 바닥면을 갖는다.
이상은 여러 실시형태의 특징을 개관한 것이므로 당업자라면 본 개시내용의 양태를 더 잘 이해할 수 있다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하지 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스를 제조하는 방법에 있어서,
복수의 게이트 구조를 가진 기판을 수용하는 단계와,
상기 게이트 전극의 측벽 상에 스페이서를 형성하는 단계와,
상기 게이트 구조에 대한 피치 변동(pitch variation)을 평가하는 단계와,
상기 피치 변동에 따라 에칭 레시피를 결정하는 단계와,
상기 에칭 레시피를 이용하여 상기 게이트 구조와 연관된 소스/드레인 영역에 에칭 공정을 수행하여 각각의 깊이를 갖는 소스/드레인 오목부를 형성하는 단계와,
제1 반도체 재료를 이용하여 상기 소스/드레인 오목부에 소스/드레인 피처를 형성하기 위해 에피택시 성장(epitaxy growth)을 수행하는 단계를 포함하는 반도체 디바이스 형성 방법.
2. 제1항에 있어서, 상기 에칭 레시피를 결정하는 단계는,
에칭 로딩 이펙트(etch loading effect)를 갖는 에칭 공정을 식별하는 단계와,
상기 에칭 공정의 에칭 파라미터를, 그 에칭 파라미터에 대한 상기 에칭 로딩 이펙트의 감도에 따라 식별하는 단계와,
상기 피치 변동에 따라 상기 에칭 파라미터의 값을 결정하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
3. 제2항에 있어서, 상기 에칭 공정을 식별하는 단계는, 불소 함유 화학물, 염소 함유 화학물, 및 이들의 조합 중 하나를 포함하는 에칭제를 갖는 플라즈마 에칭 공정을 선택하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
4. 제3항에 있어서, 상기 에칭 공정의 에칭 파라미터를 식별하는 단계는, 플라즈마 전력, 가스 압력, 플라즈마 바이어스, 에칭제 가스 유량, 에칭 온도, 및 이들의 조합 중 하나를 선택하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
5. 제4항에 있어서, 상기 피치 변동에 따라 상기 에칭 파라미터의 값을 결정하는 단계는, 상기 피치 변동이 증가할 때에 상기 플라즈마 전력과 가스 압력 중 적어도 하나를 상승시키는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
6. 제1항에 있어서, 상기 기판은 제2 반도체 재료를 포함하고, 상기 제1 반도체 재료는 상기 제2 반도체 재료와는 상이한 것인 반도체 디바이스 형성 방법.
7. 제6항에 있어서, 상기 제2 반도체 재료는 실리콘이고, 상기 제1 반도체 재료는 실리콘 게르마늄인 것인 반도체 디바이스 형성 방법.
8. 제1항에 있어서, 상기 게이트 구조에 대한 피치 변동을 평가하는 단계는 상기 피치 변동으로서 피치비(pitch ratio)를 결정하는 단계를 포함하고, 상기 피치비를 결정하는 단계는,
피치 기준에 따라 상기 게이트 구조를 분류하여, 상기 게이트 구조를, 상기 피치 기준보다 더 작은 피치를 갖는 제1 서브세트의 게이트 구조와, 상기 피치 기준보다 더 큰 피치를 갖는 제2 서브세트의 게이트 구조로 그룹핑하는 단계와,
상기 제1 서브세트의 게이트 구조의 제1 평균 피치와 상기 제2 서브세트의 게이트 구조의 제2 평균 피치를 결정하는 단계와,
상기 피치비를, 상기 제1 평균 피치에 대한 상기 제2 평균 피치의 비로서 결정하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
9. 제8항에 있어서,
상기 소스/드레인 영역은 제1 게이트 구조와 연관된 제1 소스/드레인 영역과, 제2 게이트 구조와 연관된 제2 소스/드레인 영역을 포함하고,
상기 에칭 공정의 에칭 로딩 이펙트는, 상기 에칭 공정이 상기 제1 소스/드레인 영역에 대해 제1 에칭률을 갖고, 상기 제2 소스/드레인 영역에 대해 제2 에칭률을 갖는 것을 포함하고, 상기 제1 에칭률은 상기 제2 에칭률보다 더 큰 것인 반도체 디바이스 형성 방법.
10. 제9항에 있어서,
상기 에칭 공정은 제1 에칭과 제2 에칭을 포함하고,
상기 피치 변동에 따라 상기 에칭 레시피를 결정하는 단계는, 상기 제1 에칭에 제1 서브레시피(sub-recipe)와, 상기 제2 에칭에 제2 서브레시피를 결정하는 단계를 포함하고,
상기 소스/드레인 영역에 에칭 공정을 수행하는 단계는, 상기 제1 서브레시피를 이용하여 상기 제1 소스/드레인 영역에 상기 제1 에칭을 적용하고, 상기 제2 서브레시피를 이용하여 상기 제2 소스/드레인 영역에 상기 제2 에칭을 적용하는 단계를 포함하는 것인 반도체 디바이스 형성 방법.
11. 반도체 디바이스를 형성하는 방법에 있어서,
복수의 게이트 구조를 가진 기판을 수용하는 단계와,
상기 게이트 전극의 측벽 상에 스페이서를 형성하는 단계와,
피치 기준에 따라 상기 게이트 구조를 분류하여, 상기 게이트 구조를, 상기 피치 기준보다 더 작은 피치를 갖는 제1 서브세트의 게이트 구조와, 상기 피치 기준보다 더 큰 피치를 갖는 제2 서브세트의 게이트 구조로 그룹핑하는 단계와,
상기 제1 서브세트의 게이트 구조의 제1 평균 피치와 상기 제2 서브세트의 게이트 구조의 제2 평균 피치에 따라, 제1 에칭 레시피와 제2 에칭 레시피를 결정하는 단계와,
상기 제1 에칭 레시피를 이용해 상기 제1 서브세트의 게이트 구조와 연관된 제1 소스/드레인 영역에 제1 에칭 공정을 수행하여, 제1 오목부를 형성하는 단계와,
상기 제2 에칭 레시피를 이용해 상기 제2 서브세트의 게이트 구조와 연관된 제2 소스/드레인 영역에 제2 에칭 공정을 수행하여, 제2 오목부를 형성하는 단계를 포함하는 반도체 구조 형성 방법.
12. 제11항에 있어서,
상기 제1 에칭 공정을 수행하는 단계는 제1 평균 깊이를 가진 상기 제1 오목부를 형성하는 단계를 포함하고,
상기 제2 에칭 공정을 수행하는 단계는 제2 평균 깊이를 가진 상기 제2 오목부를 형성하는 단계를 포함하며,
상기 제2 평균 깊이는 상기 제1 평균 깊이보다 낮은 것인 반도체 구조 형성 방법.
13. 제11항에 있어서, 제1 반도체 재료를 이용하여 상기 제1 및 제2 오목부에 소스/드레인 피처를 형성하기 위하여 에피택시 성장을 수행하는 단계를 더 포함하고, 상기 기판은 조성에 있어서 상기 제1 반도체 재료와는 상이한 제2 반도체 재료를 포함하는 것인 반도체 구조 형성 방법.
14. 제11항에 있어서,
상기 제1 소스/드레인 영역은 덮지 않고 상기 제2 소스/드레인 영역은 덮는 제1 하드 마스크를 형성하는 단계로서, 상기 제1 에칭 공정을 수행하는 단계는 상기 제1 하드 마스크를 에칭 마스크로서 이용하여 상기 제1 에칭 공정을 수행하는 단계를 포함하는 것인, 상기 제1 하드 마스크 형성 단계와,
상기 제1 하드 마스크를 제거하는 단계와,
상기 제2 소스/드레인 영역은 덮지 않고 상기 제1 소스/드레인 영역은 덮는 제2 하드 마스크를 형성하는 단계로서, 상기 제2 에칭 공정을 수행하는 단계는 상기 제2 하드 마스크를 에칭 마스크로서 이용하여 상기 제2 에칭 공정을 수행하는 단계를 포함하는 것인, 상기 제2 하드 마스크 형성 단계를 더 포함하는 반도체 구조 형성 방법.
15. 제11항에 있어서, 상기 제1 에칭 레시피와 제2 에칭 레시피를 결정하는 단계는, 제1 값을 갖는 상기 제1 에칭 레시피의 에칭 파라미터와, 상기 제1 값과는 상이하는 제2 값을 갖는 상기 제2 에칭 레시피의 에칭 파라미터 중 적어도 하나를 결정하는 단계를 포함하는 것인 반도체 구조 형성 방법.
16. 제15항에 있어서,
상기 제1 및 제2 에칭 공정 각각은 불소, 염소, 산소, 수소, 및 이들의 조합으로 이루어진 그룹에서 선택된 에칭제를 갖는 플라즈마 에칭을 포함하고,
상기 적어도 하나의 에칭 파라미터는 에칭 지속기간, 에칭 가스 유량, 가스 압력, 플라즈마 전력, 플라즈마 바이어스, 및 이들의 조합으로 이루어진 그룹에서 선택된 파라미터인 것인 반도체 구조 형성 방법.
17. 반도체 구조에 있어서,
제1 영역과 제2 영역을 갖는 반도체 기판과,
상기 제1 영역에서 제1 피치를 갖는 제1 게이트 스택과, 상기 제2 영역에서 상기 제1 피치보다 더 큰 제2 피치를 갖는 제2 게이트 스택과,
제1 전계 효과 트랜지스터를 각각 형성하는 제1 게이트 스택과 연관된 제1 소스/드레인 피처와,
제2 전계 효과 트랜지스터를 각각 형성하는 제2 게이트 스택과 연관된 제2 소스/드레인 피처를 포함하고, 상기 제1 소스/드레인 피처는 제1 바닥면을 가지며, 상기 제2 소스/드레인 피처는 상기 제1 바닥면 위에 제2 바닥면을 갖는 것인 반도체 구조.
18. 제17항에 있어서, 상기 제1 전계 효과 트랜지스터는 스태틱 랜덤 액세스 메모리 디바이스의 부분이고, 상기 제2 전계 효과 트랜지스터는 로직 디바이스의 부분이며, 상기 제1 피치는 100 nm보다 작고, 상기 제2 피치는 100 nm보다 큰 것인 반도체 구조.
19. 제17항에 있어서,
상기 제1 소스/드레인 피처 각각은 상기 제1 게이트 스택 중 대응하는 것과 제1 거리만큼 횡방향으로 이격되어 있고,
상기 제2 소스/드레인 피처 각각은 상기 제2 게이트 스택 중 대응하는 것과 제2 거리만큼 횡방향으로 이격되어 있으며, 상기 제1 거리는 상기 제2 거리보다 작은 것인 반도체 구조.
20. 제17항에 있어서,
상기 반도체 기판은 실리콘을 포함하고,
상기 제1 및 제2 소스/드레인 피처는 p타입 도핑된 것이며, 실리콘 게르마늄을 포함하는 것인 반도체 구조.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법에 있어서,
    복수의 게이트 구조를 가진 기판을 수용하는 단계와,
    상기 게이트 구조의 측벽 상에 스페이서를 형성하는 단계와,
    상기 복수의 게이트 구조 중 인접한 게이트 구조 사이의 피치에 기초하여, 상기 게이트 구조에 대한 피치 변동(pitch variation)을 평가하는 단계와,
    상기 피치 변동에 따라 에칭 레시피를 결정하는 단계 - 상기 에칭 레시피를 결정하는 단계는 상기 피치 변동이 증가함에 따라 플라즈마 전력 및 가스 압력 중 적어도 하나를 증가시키는 단계를 포함함 - 와,
    상기 에칭 레시피를 이용해 상기 게이트 구조와 연관된 소스/드레인 영역에 에칭 공정을 수행하여, 각각의 깊이를 갖는 소스/드레인 오목부를 형성하는 단계와,
    제1 반도체 재료를 이용하여 상기 소스/드레인 오목부에 소스/드레인 피처를 형성하기 위해 에피택시 성장(epitaxy growth)을 수행하는 단계
    를 포함하는 반도체 디바이스 형성 방법.
  2. 제1항에 있어서, 상기 에칭 레시피를 결정하는 단계는,
    에칭 로딩 이펙트(etch loading effect)를 갖는 에칭 공정을 식별하는 단계와,
    상기 에칭 공정의 에칭 파라미터를, 그 에칭 파라미터에 대한 상기 에칭 로딩 이펙트의 감도에 따라 식별하는 단계와,
    상기 피치 변동에 따라 상기 에칭 파라미터의 값을 결정하는 단계
    를 포함하는 것인 반도체 디바이스 형성 방법.
  3. 제1항에 있어서, 상기 기판은 제2 반도체 재료를 포함하고, 상기 제1 반도체 재료는 상기 제2 반도체 재료와는 상이한 것인 반도체 디바이스 형성 방법.
  4. 제1항에 있어서, 상기 게이트 구조에 대한 피치 변동을 평가하는 단계는 상기 피치 변동으로서 피치비(pitch ratio)를 결정하는 단계를 포함하고,
    상기 피치비를 결정하는 단계는,
    피치 기준에 따라 상기 게이트 구조를 분류하여, 상기 게이트 구조를, 상기 피치 기준보다 더 작은 피치를 갖는 제1 서브세트의 게이트 구조와, 상기 피치 기준보다 더 큰 피치를 갖는 제2 서브세트의 게이트 구조로 그룹핑하는 단계와,
    상기 제1 서브세트의 게이트 구조의 제1 평균 피치와 상기 제2 서브세트의 게이트 구조의 제2 평균 피치를 결정하는 단계와,
    상기 피치비를, 상기 제1 평균 피치에 대한 상기 제2 평균 피치의 비로서 결정하는 단계
    를 포함하는 것인 반도체 디바이스 형성 방법.
  5. 제4항에 있어서,
    상기 소스/드레인 영역은 제1 게이트 구조와 연관된 제1 소스/드레인 영역과, 제2 게이트 구조와 연관된 제2 소스/드레인 영역을 포함하고,
    상기 에칭 공정의 에칭 로딩 이펙트는, 상기 에칭 공정이 상기 제1 소스/드레인 영역에 대해 제1 에칭률을 갖고, 상기 제2 소스/드레인 영역에 대해 제2 에칭률을 갖는 것을 포함하고, 상기 제1 에칭률은 상기 제2 에칭률보다 더 큰 것인 반도체 디바이스 형성 방법.
  6. 반도체 디바이스를 형성하는 방법에 있어서,
    복수의 게이트 구조를 가진 기판을 수용하는 단계와,
    상기 게이트 구조의 측벽 상에 스페이서를 형성하는 단계와,
    피치 기준에 따라 상기 게이트 구조를 분류하여, 상기 게이트 구조를, 상기 피치 기준보다 더 작은 피치를 갖는 제1 서브세트의 게이트 구조와, 상기 피치 기준보다 더 큰 피치를 갖는 제2 서브세트의 게이트 구조로 그룹핑하는 단계와,
    상기 제1 서브세트의 게이트 구조의 제1 평균 피치와 상기 제2 서브세트의 게이트 구조의 제2 평균 피치에 따라, 제1 에칭 레시피와 제2 에칭 레시피를 각각 결정하는 단계와,
    상기 제1 에칭 레시피를 이용해 상기 제1 서브세트의 게이트 구조와 연관된 제1 소스/드레인 영역에 제1 에칭 공정을 수행하여, 제1 오목부를 형성하는 단계와,
    상기 제2 에칭 레시피를 이용해 상기 제2 서브세트의 게이트 구조와 연관된 제2 소스/드레인 영역에 제2 에칭 공정을 수행하여, 제2 오목부를 형성하는 단계
    를 포함하고,
    상기 제1 에칭 공정 및 상기 제2 에칭 공정을 수행하는 것은 상기 게이트 구조 간에 피치 변동이 증가함에 따라 플라즈마 전력 및 가스 압력 중 적어도 하나를 증가시키는 것을 포함하는 것인, 반도체 구조 형성 방법.
  7. 방법에 있어서,
    기판 상에 제1 세트의 제1 게이트 구조 및 제2 세트의 제2 게이트 구조를 형성하는 단계와,
    상기 제1 세트의 제1 게이트 구조의 제1 평균 피치 및 상기 제2 세트의 제2 게이트 구조의 제2 평균 피치에 기초하여 에칭 레시피를 결정하는 단계 - 상기 에칭 레시피를 결정하는 단계는 상기 제1 평균 피치에 대한 상기 제2 평균 피치의 비(ratio)가 증가함에 따라 플라즈마 전력 및 가스 압력 중 적어도 하나를 증가시키는 단계를 포함함 - 와,
    상기 에칭 레시피에 따라 제1 오목부를 형성하기 위해 상기 제1 세트의 게이트 구조와 연관된 상기 제1 게이트 구조 중 하나의 게이트 구조에 인접한 상기 기판을 에칭하고, 상기 에칭 레시피에 따라 제2 오목부를 형성하기 위해 상기 제2 세트의 게이트 구조와 연관된 상기 제2 게이트 구조 중 하나의 게이트 구조에 인접한 상기 기판을 에칭하는 단계와,
    상기 제1 오목부 내의 제1 소스/드레인 피처 및 상기 제2 오목부 내의 제2 소스/드레인 피처를 형성하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서, 상기 제1 오목부를 형성하기 위해 상기 제1 세트의 게이트 구조와 연관된 상기 제1 게이트 구조 중 하나의 게이트 구조에 인접한 상기 기판을 에칭하는 단계와 상기 제2 오목부를 형성하기 위해 상기 제2 세트의 게이트 구조와 연관된 상기 제2 게이트 구조 중 하나의 게이트 구조에 인접한 상기 기판을 에칭하는 단계는 동일한 하나의 에칭 공정 동안 일어나는 것인, 방법.
  9. 제8항에 있어서, 상기 제1 오목부는 상기 제2 오목부보다 상기 기판 내로 더 연장되는 것인, 방법.
  10. 제7항에 있어서,
    상기 에칭 레시피에 따라 제1 오목부를 형성하기 위해 상기 제1 세트의 게이트 구조와 연관된 상기 제1 게이트 구조 중 하나의 게이트 구조에 인접한 상기 기판을 에칭하는 단계는 제1 에칭 공정 동안 일어나고,
    상기 에칭 레시피에 따라 제2 오목부를 형성하기 위해 상기 제2 세트의 게이트 구조와 연관된 상기 제2 게이트 구조 중 하나의 게이트 구조에 인접한 상기 기판의 에칭하는 단계는 상기 제1 에칭 공정과 다른 제2 에칭 공정 동안 일어나는 것인, 방법.
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