KR102296833B1 - 반도체 디바이스 및 방법 - Google Patents

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신-이 리
지-청 첸
쳉-룽 훙
왱 창
치 온 추이
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Abstract

일함수 금속층을 둘러싸는 배리어층을 포함하는 반도체 디바이스 및 이를 형성하는 방법들이 개시된다. 일 실시예에서, 반도체 디바이스는, 반도체 기판; 반도체 기판 위의 제1 채널 영역; 제1 채널 영역 위의 제2 채널 영역; 제1 채널 영역 및 제2 채널 영역을 둘러싸는 게이트 유전체층들; 게이트 유전체층들을 둘러싸는 일함수 금속층들; 및 일함수 금속층들을 둘러싸는 배리어층들로서, 제1 채널 영역을 둘러싸는 제1 배리어층이 제2 채널 영역을 둘러싸는 제2 배리어층과 병합되는, 배리어층들을 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
반도체 디바이스는, 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용예에 이용된다. 일반적으로, 반도체 디바이스는, 반도체 기판 위에 절연층 또는 유전체층, 전도층 및 반도체 물질층을 순차적으로 퇴적하고, 리소그래피를 이용하여 다양한 물질층을 패터닝하여 반도체 기판 상에 회로 컴포넌트 및 구성 요소를 형성함으로써 제조된다.
반도체 산업은, 최소 피처물 크기의 지속적인 감소로, 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속하여 개선하였고, 이는 더 많은 컴포넌트가 소정의 영역에 통합될 수 있도록 하였다. 그러나 최소 피처물 크기가 줄어들수록, 해결해야할 추가적인 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처물은 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처물의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은, 일부 실시예에 따른 나노시트 전계-효과 트랜지스터(Nanosheet Field-Effect Transistor, NSFET)를 포함하는 반도체 디바이스의 예를 도시하는 3-차원 도면이다.
도 2, 3, 4, 5, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 11b, 12a, 12b, 12c, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 17c, 17d, 18a, 18b, 19a, 19b, 20a, 20b, 21a 및 21b는 일부 실시예에 따라, 반도체 디바이스를 제조하는 데 있어서 중간 단계들의 단면도이다.
아래의 개시는 본 개시의 다양한 피처물을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예컨대, 다음의 설명에서 제2 피처물 위의 또는 그 상의 제1 피처물의 형성은, 제1 및 제2 피처물이 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처물이 제1 및 제2 피처물들 사이에 형성되어 제1 및 제2 피처물이 직접 접촉하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성 및 명료성을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성물 간의 관계를 그 자체로 나타내지 않는다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처물과 다른 요소(들) 또는 피처물(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 디바이스의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
다양한 실시예는, 게이트 전극에서 일함수(work function) 금속층과 충전 물질 사이에 배리어층이 형성되는 반도체 디바이스 및 이를 형성하는 방법을 제공한다. 금속이 제1 채널 영역 상에 퇴적된 일함수 금속층으로부터 인접한 제2 채널 영역 상에 퇴적된 고-k 층으로 그리고 제2 채널 영역 상에 퇴적된 일함수 금속층으로부터 제1 채널 영역 상에 퇴적된 고-k 층으로 이동하는 것을 방지하기 위해, 배리어층이 포함될 수 있다. 배리어층은, 제1 채널 영역 및 제2 채널 영역 상에 퇴적된 일함수 금속층이 병합되는 것을 추가로 방지할 수 있으며, 이것은 일함수 금속층의 두께가 제1 채널 영역 및 제2 채널 영역의 둘레 주위에서 동일하게 되도록 한다. 배리어층은, 반도체 디바이스의 NMOS 영역 및 PMOS 영역 모두에서 게이트 전극에 포함될 수 있다. 일부 실시예에서, NMOS 영역에 배치된 배리어층은 실리콘, 실리콘 산화물 등으로 형성될 수 있고, PMOS 영역에 배치된 배리어층은 탄탈륨 질화물, 텅스텐 질화물, 텅스텐 탄질화물 등으로 형성될 수 있다. 게이트 스택(고-k층, 일함수 금속층, 배리어층 및 충전 물질을 포함함) 내에서 금속의 이동을 방지함으로써, 배리어층은 디바이스 결함을 감소시키고 디바이스 성능을 향상시킨다. 게다가, 일함수 금속층은 채널 영역의 둘레 주위에서 균일한 두께를 가지므로, 전기적 성능이 개선되고 디바이스 결함이 감소된다.
도 1은, 일부 실시예에 따른 나노 구조체(예를 들어, 나노시트, 나노 와이어, 게이트-올-어라운드(Gate-All-Around, GAA) 등) 전계 효과 트랜지스터(Nanostructure Field Effect Transistor, NSFET)들의 예를 도시한다. NSFET들은 기판(50)(예를 들어, 반도체 기판) 위의 나노 구조체들(55)을 포함한다. 나노 구조체들(55)은 나노 구조체들(55)의 채널 영역들로서 작용하는 제2 반도체층들(54A-54C)을 포함한다. 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역들(58)이 기판(50)에 배치되고, 나노 구조체들(55)은 이웃하는 STI 영역들(58) 위에 그리고 그 사이에 배치된다. STI 영역들(58)이 기판(50)과 분리된 것으로 기술/도시되어 있지만, 본 명세서에서 이용되는 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역들의 조합을 지칭할 수 있다.
게이트 유전체층들(100)이, 나노 구조체들(55)의 상단 표면들, 측벽들 및 하단 표면들을 따라, 예컨대 각각의 제2 반도체층들(54A-54C)의 상단 표면들, 측벽들 및 하단 표면들 상에 그리고 기판(50)의 부분들의 상단 표면들 및 측벽들을 따라 위치한다. 게이트 전극들(102)이 게이트 유전체층들(100) 위에 위치한다. 에피택시 소스/드레인 영역들(92)이 나노 구조체들(55), 게이트 유전체층들(100) 및 게이트 전극들(102)의 양측(opposite sides)들 상에 배치된다. 도 1은 이하의 도면에서 이용되는 기준 단면들을 추가로 도시한다. 단면(A-A')는 게이트 전극(102)의 길이 방향 축, 그리고 예를 들어 NSFET들의 에피택시 소스/드레인 영역들(92) 사이의 전류 흐름 방향에 수직인 방향을 따른다. 단면(B-B')는 단면(A-A')에 수직이고, 나노 구조체들(55)의 길이 방향 축, 그리고 예를 들어 NSFET들의 에피택시 소스/드레인 영역들(92) 사이의 전류 흐름 방향을 따른다. 단면(C-C')는 단면(A-A')와 평행하고, NSFET들의 에피택시 소스/드레인 영역들(92)을 통해 연장된다. 후속하는 도면들은 명확성을 위해 이들 기준 단면들을 참조한다.
본 명세서에서 논의되는 일부 실시예는 게이트-라스트 공정을 이용하여 형성된 NSFET들의 맥락에서 논의된다. 다른 실시예에서, 게이트-우선 공정이 이용될 수 있다. 또한, 일부 실시예는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FinFET) 또는 평면형 디바이스들, 예컨대 평면형 FET들을 이용하는 양태들을 고려한다.
도 2 내지 도 21b는 일부 실시예에 따른 NSFET들의 제조 단계에서 중간 스테이지들의 단면도들이다. 도 2 내지 5, 6a, 13a, 14a, 15a, 16a, 17a, 17c, 18a, 19a, 20a 및 도 21a는 도 1에 도시된 기준 단면(A-A')을 도시한다. 도 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 17d, 18b, 19b, 20b 및 21b는 도 1에 도시된 기준 단면(B-B')을 도시한다. 도 7a, 8a, 9a, 10a, 11a, 12a 및 12c는 도 1에 도시된 기준 단면(C-C')을 도시한다.
도 2에서, NSFET들을 형성하기 위해 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 미도핑된 반도체 기판, 예컨대 벌크 반도체 기판, 반도체-온-절연체(Semiconductor-On-Insulator, SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예컨대 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 물질의 층이다. 절연체층은, 예를 들어 매립 산화물(Buried Oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은 n-형 디바이스들, 예컨대 NMOS 트랜지스터들, 예를 들어 n-형 NSFET들을 형성하기 위한 것일 수 있다. 영역(50P)은 p-형 디바이스들, 예컨대 PMOS 트랜지스터들, 예를 들어 p-형 NSFET들을 형성하기 위한 것일 수 있다. 영역(50N)은, (디바이더(51)에 의해 예시된 바와 같이,) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처부(예를 들어, 다른 능동 디바이스들, 도핑 영역들, 격리 구조체들 등)가 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
기판(50)은 p-형 또는 n-형 불순물로 저농도로 도핑될 수 있다. 펀치-스루-방지(Anti-Punch-Through, APT) 영역(53)을 형성하기 위해 기판(50)의 상부 부분에 APT 주입이 수행될 수 있다. APT 주입 동안, 도펀트들이 영역(50N) 및 영역(50P)에 주입될 수 있다. 도펀트들은, 영역(50N) 및 영역(50P) 각각에 형성될 소스/드레인 영역들(예컨대, 도 12a-12c와 관련하여 후술되는 에피택시 소스/드레인 영역들(92))의 전도성 유형과 반대인 전도성 유형을 가질 수 있다. APT 영역(53)은, 결과적인 NSFET들에서 후속하여 형성되는 소스/드레인 영역들 아래로 연장될 수 있으며, 이는 후속 공정에서 형성될 것이다. APT 영역(53)은 소스/드레인 영역들로부터 기판(50)으로의 누설을 감소시키기 위해 이용될 수 있다. 일부 실시예에서, APT 영역(53)의 도핑 농도는 약 1x1018 원자/cm3 내지 약 1x1019 원자/cm3, 예컨대 약 5.5x1018 원자/cm3일 수 있다. 간결성 및 가독성을 위해, APT 영역(53)은 후속 도면에 도시되지 않았다.
또한, 도 2에서, 다층 스택(56)이 기판(50) 위에 형성된다. 다층 스택(56)은, 상이한 반도체 물질들의 교번하는 제1 반도체층(52) 및 제2 반도체층(54)을 포함한다. 제1 반도체층들(52)은, 예를 들어 실리콘 게르마늄(SiGe) 등을 포함할 수 있는 제1 반도체 물질들로 형성될 수 있다. 제2 반도체층(54)은, 예를 들어 실리콘(Si), 실리콘 탄소(SiC) 등을 포함할 수 있는 제2 반도체 물질들로 형성될 수 있다. 다른 실시예에서, 제1 반도체층들(52)은 제2 반도체 물질들로 형성될 수 있고 제2 반도체층들(54)은 제1 반도체 물질들로 형성될 수 있다. 예시의 목적으로, 다층 스택(56)은 세 개의 제1 반도체층(52)(예를 들어, 제1 반도체층들(52A-52C)) 및 세 개의 제2 반도체층(54)(예를 들어, 제2 반도체층들(54A-54C))을 포함한다. 다른 실시예에서, 다층 스택(56)은 임의의 수의 제1 반도체층(52) 및 제2 반도체층(54)을 포함할 수 있다. 다층 스택(56)의 각 층은, 화학적 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD), 기상 에피택시(Vapor Phase Epitaxy, VPE), 분자 빔 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여 에피택시 성장될 수 있다. 일부 실시예에서, 제1 반도체층들(52)의 두께에 대한 제2 반도체층들(54)의 두께의 비는 약 0.5 내지 약 0.9, 예컨대 약 0.7일 수 있다.
예시의 목적으로, 제2 반도체층들(54)은, 완성된 NSFET 디바이스들에서 채널 영역들을 형성하는 것으로 설명될 것이다. 제1 반도체층들(52)은 희생층들일 수 있으며, 이는 후속하여 제거될 수 있다. 그럼에도 불구하고, 일부 실시예에서, 제2 반도체층들(54A-54C)은 완성된 NSFET 디바이스들에서 채널 영역들을 형성할 수 있는 반면, 제1 반도체층들(52A-52D)은 희생층들일 수 있다.
도 3에서, 나노 구조체들(55)이 다층 스택(56)에 형성되고, 기판(50)이 에칭된다. 일부 실시예에서, 나노 구조체들(55)은 다층 스택(56) 및 기판(50)에서 트렌치들을 에칭함으로써 형성될 수 있다. 에칭은, 반응성 이온 에칭(Reactive Ion Etch, RIE), 중성 빔 에칭(Neutral Beam Etch, NBE) 등 또는 이들의 조합과 같은 임의의 적용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
나노 구조체들(55) 및 기판(50)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 나노 구조체들(55) 및 기판(50)은 이중-패터닝 또는 다중-패터닝 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 공정들은 포토 리소그래피와 자기-정렬 공정들을 결합하여, 예를 들어 단일, 직접 포토 리소그래피 공정을 이용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토 리소그래피 공정을 이용하여 패터닝된다. 스페이서들은, 자기-정렬된 공정을 이용하여, 패터닝된 희생층과 함께 형성된다. 이어서 희생층이 제거된 후에, 나머지 스페이서들이 나노 구조체들(55) 및 기판(50)을 패터닝하는 데 이용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는, 나노 구조체들(55) 및 기판(50)을 패터닝한 후에 나노 구조체들(55)상에 남을 수 있다.
도 4에서, 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역들(58)이 나노 구조체들(55) 및 기판(50)의 패터닝된 부분들에 인접하여 형성된다. STI 영역들(58)은, 기판(50) 위에 그리고 이웃하는 나노 구조체들(55)/기판(50)의 패터닝된 부분들 사이에 절연 물질(별도로 도시되지 않음)을 형성함으로써 형성될 수 있다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 증착(High Density Plasma Chemical Vapor Deposition, HDP-CVD), 유동성 CVD(Flowable CVD, FCVD)(예를 들어, 원격 플라즈마 시스템에서 CVD-기반 물질을 퇴적시키고, 사후 경화에 의해 퇴적된 물질을 산화물과 같은 상이한 물질로 변환시킴) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 적용 가능한 공정에 의해 형성된 다른 절연 물질들이 이용될 수 있다. 예시된 실시예에서, 절연 물질은, FCVD 공정에 의해 형성되는 실리콘 산화물이다. 절연 물질이 형성되면, 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 물질은, 과잉의 절연 물질이 나노 구조체들(55)을 덮도록 형성된다. 절연 물질은 단일층을 포함하거나, 다층을 이용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(별도로 도시되지 않음)가 기판(50) 및 나노 구조체들(55)의 표면들을 따라 먼저 형성될 수 있다. 그 후에, 전술한 바와 같은 충전 물질이 라이너 위에 형성될 수 있다.
이어서, 나노 구조체들(55) 위의 과잉의 절연 물질을 제거하도록, 제거 공정이 절연 물질에 적용된다. 일부 실시예에서, 화학적 기계적 연마(Chemical Mechanical Polish, CMP), 에칭-백 공정, 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은 절연 물질 및 나노 구조체들(55)을 평탄화시킬 수 있다. 평탄화 공정은 나노 구조체들(55)을 노출시켜서, 평탄화 공정이 완료된 후에, 나노 구조체들(55) 및 절연 물질의 상단 표면들이 동일 높이가 되도록 한다.
이어서, 도 4에 도시된 바와 같이 STI 영역들(58)을 형성하도록, 절연 물질이 리세싱된다. 나노 구조체들(55) 및 기판(50)의 상부 부분들이, 이웃하는 STI 영역들(58) 사이로부터 돌출되도록, 절연 물질이 리세싱된다. 또한, STI 영역들(58)의 상단 표면들은, 도시된 바와 같이 평평한 표면들, 볼록한 표면들, 오목한 표면들(디싱과 같은), 또는 이들의 조합을 가질 수 있다. STI 영역들(58)의 상단 표면들은, 적절한 에칭에 의해 평평하게, 볼록하게, 및/또는 오목하게 형성될 수 있다. STI 영역들(58)은, 절연 물질의 물질에 선택적인 것(예를 들어, 나노 구조체들(55) 및 기판(50)의 물질보다 빠른 속도로 절연 물질의 물질을 에칭함)과 같은, 적용 가능한 에칭 공정을 이용하여 리세싱될 수 있다. 예를 들어, 희석한 불화 수소(dilute hydrofluoric, dHF)산을 이용한 산화물 제거가 이용될 수 있다.
도 2-4와 관련하여 설명한 공정은 나노 구조체들(55)이 어떻게 형성될 수 있는 지의 일례일 뿐이다. 일부 실시예에서, 나노 구조체들(55)은 에피택시 성장 공정들에 의해 형성될 수 있다. 예를 들어, 유전체층들이 기판(50)의 상단 표면들 위에 형성되고, 트렌치들이 유전체층을 통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 에피택시 구조체들이 트렌치들에서 에피택시 성장될 수 있고, 에피택시 구조체들이 유전체층으로부터 돌출하여 나노 구조체들(55)을 형성하도록 유전체층들이 리세싱될 수 있다. 나노 구조체들(55)에서, 에피택시 구조체들은 제1 반도체 물질들과 제2 반도체 물질들의 교번하는 층들을 포함할 수 있다. 기판(50)은 에피택시 구조체들을 포함할 수 있으며, 이는 호모에피택시들 구조체들 또는 헤테로에피택시 구조체들일 수 있다. 나노 구조체들(55) 및 기판(50)의 부분들이 유전체층으로부터 돌출되도록, 유전체층들이 후속하여 리세싱될 수 있다. 나노 구조체들(55) 및 기판(50)의 부분들이 에피택시 성장되는 실시예에서, 에피택시 성장 물질들은 성장 중에 인 시튜(in situ) 도핑될 수 있으며, 이로 인해, 인 시튜 및 주입(implantation) 도핑이 함께 이용될 수 있지만, 사전 및 사후 주입이 배제될 수 있다.
또한, 영역(50P)(예를 들어, PMOS 영역)의 물질들과 상이한 물질을 영역(50N)(예를 들어, NMOS 영역)에서 에피택시 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 기판(50)의 상부 부분들은, 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위해 이용 가능한 물질들은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 비제한적으로 포함한다.
또한, 도 4에서, 적절한 웰들(별도로 도시되지 않음)이 나노 구조체들(55) 및/또는 기판(50)에 형성될 수 있다. 일부 실시예에서, P 웰들이 영역(50N)에 형성되고, N 웰들이 영역(50P)에 형성될 수 있다. 다른 실시예에서, P 웰들 또는 N 웰들은 영역(50N) 및 영역(50P) 각각에 형성될 수 있다.
상이한 웰 유형들을 포함하는 실시예에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들은, 포토 레지스트 또는 다른 마스크들(별도로 도시되지 않음)을 이용하여 달성될 수 있다. 예를 들어, 포토 레지스트가 영역(50N)의 나노 구조체들(55), 기판(50) 및 STI 영역들(58) 위에 형성될 수 있다. 포토 레지스트는 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토 레지스트는 스핀-온 기술을 이용하여 형성될 수 있고 적용 가능한 포토 리소그래피 기술을 이용하여 패터닝될 수 있다. 포토 레지스트가 패터닝되면, 영역(50P)에 n-형 불순물 주입이 수행되고, 포토 레지스트는 n-형 불순물들이 영역(50N)으로 주입되는 것을 실질적으로 방지하기 위한 마스크로서 작용할 수 있다. N-형 불순물들은 1x1018 원자/cm3 이하, 예컨대 약 1x1016 원자/cm3 내지 약 1x1018 원자/cm3, 또는 약 5.05x1017 원자/cm3의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토 레지스트는, 예컨대 적용 가능한 애싱 공정에 의해 제거될 수 있다.
영역(50P)의 주입 공정에 이어서, 포토 레지스트가 영역(50P)의 나노 구조체들(55), 기판(50) 및 STI 영역들(58) 위에 형성된다. 포토 레지스트는 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토 레지스트는 스핀-온 기술을 이용하여 형성될 수 있고 적용 가능한 포토 리소그래피 기술을 이용하여 패터닝될 수 있다. 포토 레지스트가 패터닝되면, p-형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토 레지스트는 p-형 불순물들이 영역(50P)에 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. P-형 불순물들은 1x1018 원자/cm3 이하, 예컨대 약 1x1016 원자/cm3 내지 약 1x1018 원자/cm3, 또는 약 5.05x1017 원자/cm3의 농도로 영역에 주입되는 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후에, 포토 레지스트는, 예를 들어 적용 가능한 애싱 공정에 의해 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p-형 및/또는 n-형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택시 핀들의 성장된 물질들은 성장 중에 인 시튜 도핑될 수 있으며, 인 시튜 및 주입 도핑이 함께 이용될 수 있지만, 주입이 배제될 수 있다.
도 5에서, 더미 유전체층들(60)이 나노 구조체들(55) 및 기판(50) 상에 형성된다. 더미 유전체층들(60)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등일 수 있으며, 적용 가능한 기술에 따라 퇴적 또는 열 성장될 수 있다. 더미 게이트층(62)은 더미 유전체층들(60) 위에 형성되고, 마스크층(64)이 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층들(60) 위에 퇴적되며, 이어서 CMP와 같은 공정에 의해 평탄화될 수 있다. 마스크층(64)이 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 또는 비-전도성 물질들일 수 있고, 비정질 실리콘, 다결정-실리콘(polysilicon), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(Physical Vapor Deposition, PVD), CVD, 스퍼터링 퇴적, 또는 선택된 물질을 퇴적하기 위해 당 업계에 공지되고 이용된 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(62)은 STI 영역들(58)의 물질로부터 에칭 선택성이 높은 다른 물질들로 만들어질 수 있다. 마스크층(64)은, 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 단지 예시적인 목적으로, 더미 유전체층들(60)이 나노 구조체들(55) 및 기판(50)만을 덮는 것으로 도시되어 있다. 일부 실시예에서, 더미 유전체층들(60)이 더미 게이트층(62)과 STI 영역들(58) 사이에서 연장되어 STI 영역들(58)을 덮도록, 더미 유전체층들(60)이 퇴적될 수 있다.
도 6a 내지 21b는, 실시예 디바이스들의 제조에서 다양한 추가 단계들을 도시한다. 도 6b 내지 21b는 영역(50N) 또는 영역(50P) 중 하나의 피처물들을 도시한다. 예를 들어, 도 6b 내지 21b에 도시된 구조체들은, 영역(50N) 및 영역(50P) 모두에 적용 가능할 수 있다. 영역(50N) 및 영역(50P)의 구조체들에 차이점(있는 경우)은, 각 도면을 수반하는 텍스트에 기술되어 있다.
도 6a 및 6b에서, 마스크들(74)을 형성하기 위해 적용 가능한 포토 리소그래피 및 에칭 기술들을 이용하여 마스크층(64)(도 5 참조)이 패터닝될 수 있다. 적용 가능한 에칭 기술이 이용되어, 마스크들(74)의 패턴을 더미 게이트층(62)으로 전사하여 더미 게이트들(72)을 형성할 수 있다. 일부 실시예에서, 마스크들(74)의 패턴은, 또한, 더미 유전체층들(60)로도 전사될 수 있다. 더미 게이트들(72)은 나노 구조체들(55)의 각각의 채널 영역들을 덮는다. 일 실시예에서, 채널 영역들이, 제2 반도체 물질들을 포함하는 제2 반도체층들(54A-54C)에 형성될 수 있다. 마스크들(74)의 패턴은, 각각의 더미 게이트들(72)을 인접한 더미 게이트들(72)로부터 물리적으로 분리하는 데 이용될 수 있다. 더미 게이트들(72)은 각각의 나노 구조체들(55)의 길이 방향들에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 7b에서, 제1 스페이서층(80) 및 제2 스페이서층(82)이 도 6a 및 6b에 도시된 구조체들 위에 형성된다. 도 7a 및 7b에서, 제1 스페이서층(80)이, STI 영역들(58)의 상단 표면들, 나노 구조체들(55) 및 마스크들(74)의 상단 표면들 및 측벽들, 그리고 기판(50), 더미 게이트들(72) 및 더미 유전체층들(60)의 측벽들 상에 형성된다. 제2 스페이서층(82)이 제1 스페이서층(80) 위에 퇴적된다. 제1 스페이서층(80)은 열 산화에 의해 형성되거나, CVD, ALD 등에 의해 퇴적될 수 있다. 제1 스페이서층(80)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서층(82)은, CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서층(82)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다.
도 8a 및 8b에서, 제1 스페이서들(81) 및 제2 스페이서들(83)를 형성하도록, 제1 스페이서층(80) 및 제2 스페이서층(82)이 에칭된다. 제1 스페이서층(80) 및 제2 스페이서층(82)은 적절한 에칭 공정, 예컨대 등방성 에칭 공정(예를 들어, 습식 에칭 공정), 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등을 이용하여 에칭될 수 있다. 도 8a에 도시된 바와 같이, 제1 스페이서들(81) 및 제2 스페이서들(83)이 나노 구조체들(55) 및 기판(50)의 측벽들 상에 배치된다. 도 8b에 도시된 바와 같이, 마스크들(74), 더미 게이트들(72) 및 더미 유전체층들(60)과 인접한 제1 스페이서층(80) 위로부터 제2 스페이서층(82)이 제거될 수 있고, 제1 스페이서들(81)이 마스크들(74), 더미 게이트들(72) 및 더미 유전체층들(60)의 측벽들 상에 배치된다.
제1 스페이서들(81) 및 제2 스페이서들(83)이 형성된 후에, 저농도로 도핑된 소스/드레인(Lightly Doped Source/Drain, LDD) 영역들을 위한 주입이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예에서, 도 4에서 전술한 주입과 유사하게, 마스크, 예컨대 포토 레지스트가, 영역(50P)을 노출시키면서, 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p-형) 불순물들이 영역(50P)에서 노출된 나노 구조체들(55) 및 기판(50)에 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. 후속하여, 마스크, 예컨대 포토 레지스트가, 영역(50N)을 노출시키면서, 영역(50P) 위에 형성될 수 있고, 적절한 유형(예를 들어, n-형) 불순물들이 영역(50N)에서 노출된 나노 구조체들(55) 및 기판(50)에 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. N-형 불순물들은 전술한 n-형 불순물들 중 임의의 것일 수 있고, p-형 불순물들은 전술한 p-형 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은, 약 1x1015 원자/cm3 내지 약 1x1019 원자/cm3, 예컨대 약 5x1018 원자/cm3의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물들을 활성화시키기 위해 어닐링이 이용될 수 있다.
상기 개시는 스페이서들 및 LDD 영역들을 형성하는 공정을 일반적으로 기술하고 있음에 유의한다. 다른 공정들 및 시퀀스들이 이용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서들이 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있다(예를 들어, 제1 스페이서들(81)은 제2 스페이서들(83)들 형성하는 단계 전에 형성될 수 있고, 추가의 스페이들이 형성 및 제거될 수 있고, 등이다). 또한, n-형 및 p-형 디바이스들이 상이한 구조체들 및 단계들을 이용하여 형성될 수 있다.
도 9a 및 9b에서, 제1 리세스들(86)이 나노 구조체들(55) 및 기판(50)에 형성된다. 제1 리세스들(86)은 제1 반도체층들(52A-52C) 및 제2 반도체층들(54A-54C)을 통해 기판 내로 연장될 수 있다. 도 9a에 도시된 바와 같이, STI 영역들(58)의 상단 표면들은 기판(50)의 상단 표면과 같은 높이일 수 있다. 다양한 실시예에서, 기판(50)을 에칭하지 않고, 제1 리세스들이 기판(50)의 상단 표면으로 연장될 수 있고; 제1 리세스들(86)의 하단 표면들이 STI 영역들(58)의 상단 표면들 아래에 배치되도록 기판(50)이 에칭될 수 있고; 등일 수 있다. 제1 리세스들(86)은, 이방성 에칭 공정, 예컨대 RIE, NBE 등을 이용하여 나노 구조체들(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 제1 리세스들(86)을 형성하기 위해 이용된 에칭 공정들 동안, 제1 스페이서들(81), 제2 스페이서들(83) 및 마스크들(74)이 나노 구조체들(55) 및 기판(50)의 부분들을 마스킹한다. 다층 스택(56)의 각 층을 에칭하는 데 단일 에칭 공정이 이용될 수 있다. 다른 실시예에서, 다층 스택(56)의 각 층을 에칭하는 데, 다중 에칭 공정들이 이용될 수 있다. 제1 리세스들(86)이 원하는 깊이에 도달한 후에 제1 리세스들(86)의 에칭을 정지시키기 위해, 타임드 에칭 공정들이 이용될 수 있다.
도 10a 및 10b에서, 제1 리세스들(86)에 의해 노출된 제1 반도체 물질들(예를 들어, 제1 반도체층들(52A-52C))로 형성된 다층 스택(56)의 층들의 측벽들의 부분들이 에칭되어 측벽 리세스들(88)을 형성한다. 측벽들은 등방성 에칭 공정, 예컨대 습식 에칭 등을 이용하여 에칭될 수 있다. 제1 반도체층들(52A-52C)을 에칭하는 데 이용된 에천트들은, 제1 반도체층들(52A-52C)에 비해, 제2 반도체층들(54A-54C) 및 기판(50)이 상대적으로 에칭되지 않고 유지되도록 제1 반도체 물질들에 대해 선택적일 수 있다. 제1 반도체층들(52A-52C)이 예를 들어 SiGe를 포함하는 실시예에서, 제2 반도체층들(54A-54C)은 예를 들어 Si 또는 SiC을 포함하고, 테트라메틸암모늄 수산화물(Tetramethylammonium Hydroxide, TMAH), 암모늄 수산화물(NH4OH) 등이 다층 스택(56)의 측벽들을 에칭하는 데 이용될 수 있다. 다른 실시예에서, 다층 스택(56)의 층들이 건식 에칭 공정을 이용하여 에칭될 수 있다. 다층 스택(56)의 측벽들을 에칭하기 위해 수소 불화물, 다른 불소-계 가스 등이 이용될 수 있다.
도 11a 및 11b에서, 내부 스페이서들(90)이 측벽 리세스(88)에 형성된다. 내부 스페이서들(90)은, 도 10a 및 10b에 도시된 구조체들 위에 내부 스페이서층(별도로 도시되지 않음)을 퇴적시킴으로써 형성될 수 있다. 내부 스페이서층은, CVD, ALD 등과 같은 컨포멀 퇴적 공정에 의해 퇴적될 수 있다. 내부 스페이서층은, 실리콘 질화물 또는 실리콘 산질화물과 같은 물질을 포함할 수 있지만, 약 3.5 미만의 k-값을 갖는 저-유전 상수(low-k) 물질들과 같은 임의의 적절한 물질이 이용될 수 있다. 이어서, 내부 스페이서들(90)을 형성하기 위해 내부 스페이서층이 에칭될 수 있다. 내부 스페이서층은 이방성 에칭 공정, 예컨대 RIE, NBE 등에 의해 에칭될 수 있다. 내부 스페이서들(90)은 후속하는 에칭 공정들에 의해 후속하여 형성되는 소스/드레인 영역들(예컨대, 도 12a-12c와 관련하여 후술되는 에피택시 소스/드레인 영역들(92))에 대한 손상을 방지하기 위해 이용될 수 있다.
도 12a-12c에서, 나노 구조체들(55)의 제2 반도체층들(54A-54C)에 응력을 가함으로써 성능을 향상시키도록, 에피택시 소스/드레인 영역들(92)이 제1 리세스들(86)에 형성된다. 도 12b에 도시된 바와 같이, 각각의 더미 게이트(72)가 에피택시 소스/드레인 영역들(92)의 각각의 이웃하는 쌍들 사이에 배치되도록, 에피택시 소스/드레인 영역들(92)이 제1 리세스들(86)에 형성된다. 일부 실시예에서, 에피택시 소스/드레인 영역들(92)이 결과적인 NSFET들의 후속하여 형성되는 게이트들을 단락시키지 않도록, 적절한 측방향 거리만큼 더미 게이트들(72)로부터 에피택시 소스/드레인 영역들(92)을 분리시키기 위해, 제1 스페이서들(81)이 이용된다. 에피택시 소스/드레인 영역들(92)과 결과적인 NSFET의 후속하여 형성되는 게이트들 사이의 단락을 방지하도록, 적절한 측방향 거리만큼 제1 반도체층들(52A-52C)으로부터 에피택시 소스/드레인 영역들(92)을 분리시키기 위해 내부 스페이서들(90)이 이용될 수 있다.
영역(50N), 예를 들어 NMOS 영역의 에피택시 소스/드레인 영역들(92)은, 영역(50P), 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택시 소스/드레인 영역들(92)이 제1 리세스들(86)에서 에피택시 성장된다. 에피택시 소스/드레인 영역들(92)은 n-형 NSFET들에 적절한 것과 같은 임의의 적용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 반도체층들(54A-54C)이 실리콘인 경우, 에피택시 소스/드레인 영역들(92)은, 제2 반도체층들(54A-54C)상에 인장 변형을 가하는 물질들, 예컨대 실리콘, 실리콘 탄화물, 인으로 도핑된 실리콘 탄화물, 실리콘 인화물 등을 포함할 수 있다. 에피택시 소스/드레인 영역들(92)은 다층 스택(56)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
영역(50P), 예를 들어 PMOS 영역의 에피택시 소스/드레인 영역들(92)은, 영역(50N), 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택시 소스/드레인 영역들(92)이 제1 리세스들(86)에서 에피택시 성장된다. 에피택시 소스/드레인 영역들(92)은, p-형 NSFET들에 적절한 것과 같은 임의의 적용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 반도체층들(54A-54C)이 실리콘인 경우, 에피택시 소스/드레인 영역들(92)은, 제2 반도체층들(54A-54C)상에 압축 변형을 가하는 물질들, 예컨대 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수 있다. 에피택시 소스/드레인 영역들(92)은, 또한, 다층 스택(56)의 각각의 표면들로부터 상승된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
에피택시 소스/드레인 영역들(92), 제2 반도체층들(54A-54C) 및/또는 기판(50)은, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위해 전술한 공정과 유사하게 도펀트들로 주입되어 소스/드레인 영역들을 형성한 후에, 어닐링이 수행될 수 있다. 소스/드레인 영역들은, 약 1x1019 원자/cm3 내지 약 1x1021 원자/cm3, 예컨대 약 5.05x1020 원자/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n-형 및/또는 p-형 불순물들은 전술한 불순물들 중 임의의 것일 수 있다. 일부 실시예에서, 에피택시 소스/드레인 영역들(92)은 성장 동안 인 시튜 도핑될 수 있다.
영역(50N) 및 영역(50P)에서 에피택시 소스/드레인 영역들(92)을 형성하기 위해 이용된 에피택시 공정들의 결과로서, 에피택시 소스/드레인 영역들의 상부 표면들은 나노 구조체들(55)의 측벽들을 넘어 측방향으로 외측으로 확장되는 패싯들을 갖는다. 일부 실시예에서, 이들 패싯들은, 도 12a에 의해 도시된 바와 같이, 동일한 NSFET의 인접한 에피택시 소스/드레인 영역들(92)이 병합되도록 한다. 다른 실시예에서, 에피택시 공정이 완료된 후에, 도 12C에 도시된 바와 같이, 인접한 에피택시 소스/드레인 영역들(92)은 분리된 상태를 유지한다. 도 12a 및 12c에 도시된 실시예에서, 제1 스페이서들(81)은 STI 영역들(58) 위로 연장되는 나노 구조체들(55) 및 기판(50)의 측벽들의 부분들을 덮도록 형성되어 에피택시 성장을 차단할 수 있다. 일부 다른 실시예에서, 에피택시 성장 영역이 STI 영역(58)의 표면으로 연장되도록 스페이서 물질을 제거하기 위해, 제1 스페이서들(81)을 형성하는 데 이용된 스페이서 에칭이 조정될 수 있다.
도 13a 및 13b에서, 제1 층간 유전체(Interlayer Dielectric, ILD)(96)가 도 6a 및 12b에 도시된 구조체 위에 각각 퇴적된다(도 7a-12b의 공정들은 도 6a에 도시된 단면을 변경하지 않음). 제1 ILD(96)는 유전체 물질로 형성될 수 있고, CVD, 플라즈마-강화 CVD(Plasma-Enhanced CVD, PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 물질들은, 포스포-실리케이트 유리(Phospho-Silicate Glass, PSG), 보로-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-doped Phospho-Silicate Glass; BPSG), 미도핑 실리케이트 유리(Undoped Silicate Glass, USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 이용될 수 있다. 일부 실시예에서, 접촉 에칭 정지층(Contact Etch Stop Layer, CESL)(94)이, 제1 ILD(96)와 에피택시 소스/드레인 영역들(92), 마스크들(74) 및 제1 스페이서들(81) 사이에 배치된다. CESL(94)은, 상부의 제1 ILD(96)의 물질과 상이한 에칭 속도를 갖는 유전체 물질, 예컨대 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다.
도 14a 및 14b에서, 더미 게이트들(72) 또는 마스크들(74)의 상단 표면들과 제1 ILD(96)의 상단 표면의 높이가 동일하도록 하기 위해, CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은, 또한, 더미 게이트들(72) 상의 마스크들(74) 및 마스크들(74)의 측벽들을 따라 위치하는 제1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 공정 후에, 더미 게이트들(72), 제1 스페이서들(81) 및 제1 ILD(96)의 상단 표면들의 높이가 같다. 따라서, 더미 게이트들(72)의 상단 표면들이 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크들(74)이 유지될 수 있으며, 이 경우 평탄화 공정은 마스크들(74) 및 제1 스페이서들(81)의 상단 표면과 제1 ILD(96)의 상단 표면의 높이가 같도록 한다.
도 15a 및 15b에서, 더미 게이트들(72), 및 존재하는 경우 마스크들(74)이 에칭 단계(들)에서 제거되어, 제2 리세스들(98)이 형성된다. 또한, 제2 리세스들(98)의 더미 유전체층들(60)의 부분들도 제거될 수 있다. 일부 실시예에서, 더미 게이트들(72)만이 제거되고, 더미 유전체층들(60)은 유지되고 제2 리세스들(98)에 의해 노출된다. 일부 실시예에서, 더미 유전체층들(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)에서 제2 리세스들(98)로부터 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)에서 제2 리세스들(98)에 유지된다. 일부 실시예에서, 더미 게이트들(72)은 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은, 제1 ILD(96) 또는 제1 스페이서들(81)보다 빠른 속도로 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 이용하는 건식 에칭 공정을 포함할 수 있다. 각각의 제2 리세스들(98)은 후속하여 완성되는 NSFET들에서 채널 영역들로서 작용하는 다층 스택(56)의 부분들을 노출시키고, 및/또는 그 위에 놓인다. 채널 영역들로서 작용하는 다층 스택(56)의 부분들은, 에피택시 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(72)이 에칭될 때, 더미 유전체층들(60)은 에칭 정지층들로서 이용될 수 있다. 이어서, 더미 유전체층들(60)은 더미 게이트들(72)의 제거 후에 선택적으로 제거될 수 있다.
도 16a 및 16b에서, 제1 반도체층들(52A-52C)이 제거되어 제2 리세스들(98)을 연장시킨다. 제1 반도체층들(52A-52C)은 습식 에칭 등과 같은 등방성 에칭 공정에 의해 제거될 수 있다. 제1 반도체층들(52A-52C)은, 제1 반도체층들(52A-52C)의 물질들에 선택적인 에천트들을 이용하여 제거될 수 있는 반면, 제2 반도체층들(54A-54C), 기판(50), STI 영역들(58)은 제1 반도체층들(52A-52C)과 비교하여 상대적으로 에칭되지 않고 유지된다. 제1 반도체층들(52A-52C)이 예를 들어 SiGe를 포함하는 실시예에서, 제2 반도체층들(54A-54C)은 예를 들어 Si 또는 SiC을 포함하고, 제1 반도체층들(52A-52C)을 제거하기 위해 테트라메틸암모늄 수산화물(Tetramethylammonium Hydroxide, TMAH), 암모늄 수산화물(NH4OH) 등이 이용될 수 있다. 일부 실시예에서, 영역(50N) 및 영역(50P)에서, 제2 반도체층들(54A-54C)들 중 인접하는 것들 사이의 거리 또는 제2 반도체층(54A)과 기판(50) 사이의 거리에 대한 제2 반도체층들(54A-54C)의 두께의 비는 약 0.5 내지 약 0.9, 예컨대 0.7일 수 있다.
도 17a 및 17b에서, 게이트 유전체층들(100) 및 게이트 전극들(102)이 대체 게이트들을 위해 형성된다. 도 17c는 도 17a의 영역(101)의 상세도를 도시하고, 도 17d는 도 17b의 영역(103)의 상세도를 도시한다. 제2 리세스들(98), 예컨대 기판(50)의 상단 표면들과 측벽들 및 제2 반도체층들(54A-54C)의 상단 표면들, 측벽들 및 하단 표면들에서, 게이트 유전체층들(100)이 컨포멀하게 퇴적된다. 또한, 게이트 유전체층들(100)은 제1 ILD(96), CESL(94) 및 STI 영역들(58)의 상단 표면들 및 제1 스페이서들(81)의 상단 표면들 및 측벽들 상에도 퇴적될 수 있다.
게이트 전극들(102)은, 게이트 유전체층들(100) 위에 각각 퇴적되고, 제2 리세스들(98)의 나머지 부분들을 충전한다. 제2 리세스들(98)의 충전 후에, 게이트 유전체층들(100) 및 게이트 전극들(102)의 물질의 과잉 부분들 - 과잉 부분들은 제1 ILD(96)의 상단 표면 위에 있음 - 을 제거하도록, CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서, 게이트 전극들(102) 및 게이트 유전체층들(100)의 물질의 나머지 부분들이 결과적인 NSFET들의 대체 게이트들을 형성한다. 게이트 전극들(102) 및 게이트 유전체층들(100)은 총괄적으로 "게이트 스택들"로 지칭될 수 있다.
도 17c 및 17d에 도시된 바와 같이, 게이트 유전체층들(100)은 계면층들(100A) 및 제1 유전체층들(100B)을 포함할 수 있고, 게이트 전극들(102)은 일함수 금속층들(102A), 배리어층들(102B) 및 충전 물질들(102C)을 포함할 수 있다. 계면층들(100A)은, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON) 등과 같은 유전체 물질들을 포함할 수 있다. 계면층들(100A)은, 화학적 산화, 열 산화, ALD, CVD 등에 의해 형성될 수 있다. 계면층들(100A)은 약 10 Å 내지 약 15 Å, 예컨대 약 12.5 Å의 두께들을 가질 수 있다.
제1 유전체층들(100B)은 컨포멀 공정들을 이용하여 계면층(100A) 위에 퇴적될 수 있다. 제1 유전체층들(100B)은, 고-유전 상수(고-k) 물질들, 예컨대 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 란타나이드 산화물(LaO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO2), 탄탈륨 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 이들의 조합 또는 이들의 다층 등일 수 있다. 제1 유전체층들(100B)은 ALD, CVD 등으로 형성될 수 있다. 일부 실시예에서, 계면층들(100A)은 생략될 수 있고, 제1 유전체층들(100B)은 기판(50) 및 제2 반도체층들(54A-54C) 상에 직접 퇴적될 수 있다. 제1 유전체층들(100B)은 약 10 Å 내지 약 20 Å, 예컨대 약 15 Å의 두께들을 가질 수 있다.
영역(50N) 및 영역(50P)에서, 계면층들(100A) 및 제1 유전체층들(100B)의 형성은, 각 영역의 게이트 유전체층들(100)이 동일한 물질들로 형성되도록, 동시에 발생할 수 있다. 일부 실시예에서, 게이트 유전체층들(100)이 상이한 물질들일 수 있도록, 각 영역의 게이트 유전체층들(100)은 별개의 공정들에 의해 형성될 수 있다. 별개의 공정들을 이용할 때, 적절한 영역들을 마스킹하고 노출시키기 위해, 다양한 마스킹 단계들이 이용될 수 있다.
제1 유전체층들(100B)이 형성된 후에, 일함수 금속층들(102A)이 제1 유전체층들(100B) 상에 형성된다. 일함수 금속층들(102A)은 디바이스의 일함수를 튜닝하기 위해 형성된다. 일함수 금속층들(102A)은, 영역(50N)의 n-형 NSFET 디바이스들을 위한 n-형 일함수 물질들 또는 영역(50P)의 p-형 NSFET 디바이스들을 위한 p-형 일함수 물질들일 수 있다. N-형 일함수 물질들의 적절한 예는 Ti, Ag, TaAl, TaAlC, HfAl, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n-형 일함수 금속 물질들 또는 이들의 조합을 포함한다. P-형 일함수 물질들의 적절한 예는 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p-형 일함수 금속 물질들, 또는 이들의 조합을 포함한다. 일함수 금속층들(102A)은 ALD, CVD 등에 의해 형성될 수 있다. 일함수 금속층들(102A)은 약 10 Å 내지 약 40 Å, 예컨대 약 25 Å의 두께들을 가질 수 있다. 일함수 금속층들(102A)은, 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 퇴적된 일함수 금속층들(102A) 사이에 공간이 유지되도록 형성될 수 있다.
일함수 금속층들(102A)이 형성된 후에, 배리어층들(102B)이 일함수 금속층들(102A) 상에 형성된다. 배리어층들(102B)은, 기판(50) 또는 제2 반도체층들(54A-54C) 중 어느 하나 상에 퇴적된 일함수 금속층들(102A)으로부터의 금속이 인접한 기판(50) 또는 제2 반도체층(54A-54C)의 게이트 유전체층들(100)로 확산되는 것을 방지하기 위해 형성된다. 또한, 배리어층들(102B)은, 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 퇴적된 일함수 금속층들(102A)이 병합되는 것을 더 방지할 수 있고, 일함수 금속층들(102A)이 제2 반도체층들(54A-54C) 둘레들 주위에서 동일한 두께를 갖도록 하기 위해 이용될 수 있다. 도 17c에 도시된 바와 같이, 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 형성된 배리어층들(102B)은 서로 병합될 수 있다. 배리어층들(102B)은, 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 퇴적된 일함수 금속층들(102A) 사이에 남겨진 공간들을 충전할 수 있다.
영역(50N)의 배리어층들(102B)을 위한 물질들은 반-전도성 물질들, 비-전도성 물질들 또는 전도성 물질들을 포함할 수 있다. 예를 들어, 영역(50N)의 배리어층들(102B)에 적절한 물질들은 실리콘, 실리콘 산화물, 탄탈륨 질화물 등을 포함한다. 영역(50N)의 배리어층들(102B)은 약 10 Å 내지 약 30 Å, 예컨대 약 20 Å의 두께들을 가질 수 있다. 제2 반도체층들(54A-54C)들 중 인접하는 것들 사이 또는 제2 반도체층(54A)과 기판(50) 사이의 거리들(D1)에 대한 영역(50N)의 배리어층들(102B)의 두께들(T1)의 비는 약 0.1 내지 약 0.5, 예컨대 약 0.3일 수 있다. 배리어층들(102B)의 두께들(T1)은 제2 반도체층들(54A-54C)의 중간(middle)들과 같은 높이의 포인트들에서 그리고 기판(50)의 주표면(major surface)에 평행한 방향들에서 측정될 수 있다. 거리들(D1)은 제2 반도체층들(54A-54C)의 중심(center)들 사이에서 그리고 기판(50)의 주표면에 수직인 방향들에서 측정될 수 있다. 배리어층들(102B)과 제2 반도체층들(54A-54C) 사이의 거리들은, 일함수 금속층들(102A)과 제2 반도체층들(54A-54C) 사이의 거리보다 크고, 따라서, 배리어층들(102B)은, 일함수 금속층들(102A)과 비교하여, 디바이스들의 일함수에 대한 감소된 영향을 가질 수 있다.
영역(50P)의 배리어층들(102B)을 위한 물질들은 반-전도성 물질들, 비-전도성 물질들 또는 전도성 물질들을 포함할 수 있다. 예를 들어, 영역(50P)의 배리어층들(102B)에 적절한 물질들은 실리콘, 탄탈륨 질화물, 텅스텐 질화물, 텅스텐 탄질화물 등을 포함한다. 영역(50P)의 배리어층들(102B)은 약 10 Å 내지 약 30 Å, 예컨대 약 20 Å의 두께들을 가질 수 있다. 제2 반도체층들(54A-54C)들 중 인접하는 것들 사이 또는 제2 반도체층(54A)과 기판(50) 사이의 거리들(D1)에 대한 영역(50P)의 배리어층들(102B)의 두께들(T1)의 비는 약 0.1 내지 약 0.5, 예컨대 약 0.3일 수 있다. 배리어층들(102B)의 두께들(T1)은 제2 반도체층들(54A-54C)의 중간들과 같은 높이의 포인트들에서 그리고 기판(50)의 주표면에 평행한 방향들에서 측정될 수 있다. 거리들(D1)은 제2 반도체층들(54A-54C)의 중심들 사이에서 그리고 기판(50)의 주표면에 수직인 방향들에서 측정될 수 있다. 배리어층들(102B)과 제2 반도체층들(54A-54C) 사이의 거리들은, 일함수 금속층들(102A)과 제2 반도체층(54A-54C) 사이의 거리들보다 크고, 따라서, 배리어층들(102B)은, 일함수 금속층들(102A)과 비교하여, 디바이스들의 일함수에 대한 감소된 영향을 가질 수 있다.
이어서, 충전 물질(102C)이 배리어층들(102B) 위에 퇴적된다. 충전 물질(102C)은, 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 망간(Mn), 지르코늄(Zr), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), AlCu, TiAlN, TaC, TaCN, TaSiN, TiN, TaN, 이들의 합금 또는 조합 등과 같은 물질일 수 있다. 충전 물질(102C)은 ALD, CVD 등에 의해 퇴적될 수 있다. 또한, 충전 물질(102C)은 약 1000 Å 내지 약 2000 Å, 예컨대 약 1500 Å의 두께로 퇴적될 수 있다. 그러나, 임의의 적절한 물질이 이용될 수 있다. 일부 실시예에서, 배리어층들(102B)은 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 사이의 공간을 완전히 충전하지 않을 수 있다. 그러한 실시예에서, 충전 물질(102C)이 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 퇴적된 배리어층들(102B) 사이에 남겨진 임의의 공간들을 충전할 수 있다.
영역(50N) 및 영역(50P)의 일함수 금속층들(102A), 배리어층들(102B) 및 충전 물질들(102C)은 별개의 공정들로 형성되어, 각 영역의 게이트 전극들이 상이한 물질들로 형성될 수 있도록 한다. 별개의 공정들을 이용할 때, 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 이용될 수 있다. 추가의 실시예들에서, 각각의 영역의 게이트 전극들(102)이 동일한 물질들로 형성되도록, 영역(50N) 및 영역(50P)의 일함수 금속층들(102A), 배리어층들(102B) 및 충전 물질들(102C) 각각의 형성이 동시에 발생할 수 있다. 일 실시예에서, 영역(50N) 및 영역(50P)의 일함수 금속층들(102A)은 별개의 공정들을 이용하여 형성될 수 있고, 영역(50N) 및 영역(50P)의 배리어층들(102B) 및 충전 물질들(102C)은 동일한 공정들을 이용하여 동시에 형성될 수 있다. 다른 실시예에서, 영역(50N) 및 영역(50P)의 일함수 금속층들(102A) 및 배리어층들(102B)은 별개의 공정들을 이용하여 형성될 수 있고, 영역(50N) 및 영역(50P)의 충전 물질들(102C)은 동일한 공정들을 이용하여 동시에 형성될 수 있다.
도 18a 및 18b에서, 제2 ILD(110)가 제1 ILD(96) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(110)는 FCVD에 의해 형성된 유동성막이다. 일부 실시예에서, 제2 ILD(110)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예에 따르면, 제2 ILD(110)의 형성 전에, 리세스가 게이트 스택의 바로 위에 그리고 제1 스페이서들(81)의 대향하는 부분들 사이에 형성되도록, 게이트 스택(게이트 유전체층들(100) 및 상응하는 상부 게이트 전극들(102)을 포함함)이 리세싱된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 물질층을 포함하는 게이트 마스크(108)가 리세스에 충전된 후에, 제1 ILD(96) 위로 연장되는 유전체 물질의 과잉 부분들을 제거하기 위한 평탄화 공정이 이어진다. 후속하여 형성되는 (예컨대, 도 19a 및 19b와 관련하여 후술되는 게이트 접촉부들(114)과 같은) 게이트 접촉부들은 게이트 마스크(108)를 관통하여, 리세싱된 게이트 전극들(102)의 상단 표면에 접촉한다.
도 19a 및 19b에서, 소스/드레인 접촉부들(112) 및 게이트 접촉부들(114)이 제2 ILD(110) 및 제1 ILD(96)를 통해 형성된다. 소스/드레인 접촉부들(112)을 위한 개구부들이 제1 ILD(96) 및 제2 ILD(110)를 통해 형성되고, 게이트 접촉부들(114)을 위한 개구부들이 제2 ILD(110) 및 게이트 마스크(108)를 통해 형성된다. 개구부들은, 적용 가능한 포토 리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 확산 배리어층, 접착층 등과 같은 라이너 및 전도성 물질이 개구부들에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(110)의 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은, 개구부들에서 소스/드레인 접촉부들(112) 및 게이트 접촉부들(114)을 형성한다. 에피택시 소스/드레인 영역들(92)과 소스/드레인 접촉부들(112) 사이의 계면에서 규화물을 형성하도록, 어닐링 공정이 수행될 수 있다. 소스/드레인 접촉부들(112)은 에피택시 소스/드레인 영역들(92)에 물리적으로 그리고 전기적으로 커플링되고, 게이트 접촉부들(114)은 게이트 전극들(102)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 접촉부들(112) 및 게이트 접촉부들(114)은 상이한 공정들로 형성될 수 있거나, 동일한 공정으로 형성될 수 있다. 동일한 단면들로 형성되는 것으로 도시되어 있지만, 소스/드레인 접촉부들(112) 및 게이트 접촉부들(114) 각각은 상이한 단면들로 형성될 수 있으며, 이는 접촉부들의 단락을 피할 수 있음을 이해해야 한다.
전술한 바와 같이, 게이트 전극들(102)은, 금속이 일함수 금속층들(102A)으로부터 제1 유전체층들(100B)로 이동하는 것을 방지하는 배리어층들(102B)을 포함한다. 이것은 디바이스 결함들을 줄이고, 디바이스 성능을 향상시킨다. 또한, 배리어층들(102B)은 인접한 제2 반도체층들(54A-54C) 상에 퇴적된 일함수 금속층들(102A)이 병합되는 것을 추가로 방지하여, 일함수 금속층들(102A)이 제2 반도체층들(54A-54C)의 둘레들의 주위에서 균일한 두께를 갖도록 한다. 이것은 디바이스 전기 성능을 향상시키고 디바이스 결함들을 줄인다.
도 20a 및 20b는, 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 형성된 배리어층들(102B)이 서로 병합되지 않는 일부 실시예에 따른 도 17a의 영역(101)의 상세도 및 도 17b의 영역(103)의 상세도를 각각 도시한다. 도 20a 및 도 20b에 도시된 바와 같이, 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 형성된 배리어층들(102B)은 거리만큼 서로로부터 분리된다. 충전 물질(102C)은 배리어층들(102B) 사이에서 연장될 수 있고, 배리어층들(102B) 사이의 갭들을 충전할 수 있다.
도 21a 및 도 21b는, 제2 반도체층들(54A-54C) 및 기판(50)이 라운드형 모서리들을 갖는 일부 실시예에 따른 도 17a의 영역(101)의 상세도 및 도 17b의 영역(103)의 상세도를 각각 도시한다. 도 21a 및 도 21b에 도시된 바와 같이, 계면층들(100A), 제1 유전체층들(100B), 일함수 금속층들(102A) 및 배리어층들(102B)은, 각 층의 표면 프로파일이 하부층의 표면 프로파일을 따르도록 컨포멀하게 퇴적될 수 있다. 도 21a 및 도 21b에 추가로 도시된 바와 같이, 충전 물질(102C)의 일부 부분들이, 기판(50) 및 제2 반도체층들(54A-54C) 중 인접한 것들 상에 형성된 배리어층들(102B) 사이에서 연장될 수 있다.
일 실시예에 따르면, 반도체 디바이스는, 반도체 기판; 반도체 기판 위의 제1 채널 영역; 제1 채널 영역 위의 제2 채널 영역; 제1 채널 영역 및 제2 채널 영역을 둘러싸는 게이트 유전체층들; 게이트 유전체층들을 둘러싸는 일함수(work function) 금속층들; 및 일함수 금속층들을 둘러싸는 배리어층들로서, 제1 채널 영역을 둘러싸는 제1 배리어층이 제2 채널 영역을 둘러싸는 제2 배리어층과 병합되는, 배리어층들을 포함한다. 일 실시예에서, 일함수 금속층들은 n-형 일함수 금속층들을 포함한다. 일 실시예에서, 일함수 금속층들은 p-형 일함수 금속층들을 포함한다. 일 실시예에서, 배리어층들은 실리콘을 포함한다. 일 실시예에서, 일함수 금속층들층들은 티타늄 질화물을 포함한다. 일 실시예에서, 배리어층들은 탄탈륨 질화물을 포함한다. 일 실시예에서, 배리어층들은 실리콘을 포함한다. 일 실시예에서, 일함수 금속층들은 티타늄 알루미늄 탄화물을 포함한다.
다른 실시예에 따르면, 방법은, 반도체 기판 위에 채널 영역을 형성하는 단계; 채널 영역을 둘러싸는 게이트 유전체층을 형성하는 단계; 게이트 유전체층 위에 일함수 금속층을 퇴적하는 단계; 일함수 금속층 위에 배리어층을 퇴적하는 단계 - 배리어층, 일함수 금속층 및 게이트 유전체층은 반도체 기판과 채널 영역 사이의 개구부를 충전함 -; 및 배리어층 위에 충전 물질을 퇴적하는 단계를 포함한다. 일 실시예에서, 배리어층은 원자층 증착(Atomic Layer Deposition, ALD)에 의해 퇴적된다. 일 실시예에서, 채널 영역은 반도체 기판의 제1 영역 위에 형성되며, 방법은, 반도체 기판의 제2 영역 위에 제2 채널 영역을 형성하는 단계; 제2 채널 영역을 둘러싸는 게이트 유전체층을 형성하는 단계; 및 제2 영역에서 게이트 유전체층 위에 제2 일함수 금속층을 퇴적하는 단계 - 제2 일함수 금속층은 일함수 금속층과 상이한 물질을 포함함 - 를 더 포함한다. 일 실시예에서, 방법은 제2 일함수 금속층 위에 제2 배리어층을 퇴적하는 단계를 더 포함하고, 제2 배리어층은 배리어층과 상이한 물질을 포함한다. 일 실시예에서, 방법은 제2 배리어층 위에 충전 물질을 퇴적하는 단계를 더 포함하고, 충전 물질은 배리어층 및 제2 배리어층 위에 동시에 퇴적된다. 일 실시예에서, 방법은 제2 일함수 금속층 위에 제2 배리어층을 퇴적하는 단계를 더 포함하고, 제2 배리어층은 배리어층과 동시에 퇴적되고 배리어층과 동일한 물질을 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스는, 반도체 기판; 반도체 기판 위의 그리고 반도체 기판으로부터 분리된 제1 채널 영역; 제1 채널 영역을 둘러싸는 게이트 유전체층; 게이트 유전체층을 둘러싸는 일함수 금속층으로서, 반도체 기판의 주표면(major surface)에 수직인 방향으로의 일함수 금속층의 두께는 반도체 기판의 주표면에 평행한 방향으로의 일함수 금속층의 두께와 동일한, 일함수 금속층; 및 일함수 금속층을 둘러싸는 배리어층을 포함한다. 일 실시예에서, 반도체 디바이스는, 반도체 기판 상의 제2 게이트 유전체층; 제2 게이트 유전체층 상의 제2 일함수 금속층; 및 제2 일함수 금속층 상의 제2 배리어층 - 제2 배리어층은 제1 채널 영역과 반도체 기판 사이의 배리어층과 병합됨 - 을 더 포함한다. 일 실시예에서, 반도체 디바이스는 반도체 기판 상의 제2 게이트 유전체층; 제2 게이트 유전체층 상의 제2 일함수 금속층; 제2 일함수 금속층 상의 제2 배리어층; 및 배리어층을 둘러싸고 제2 배리어층 상에 위치하는 충전 물질 - 충전 물질은 제1 채널 영역과 반도체 기판 사이에서 배리어층 및 제2 배리어층으로부터 연장됨 - 을 더 포함한다. 일 실시예에서, 일함수 금속층은, 10 Å 내지 40 Å의 두께를 갖는다. 일 실시예에서, 배리어층은 10 Å 내지 30 Å의 두께를 갖는다. 일 실시예에서, 배리어층은 실리콘을 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처물을 개략적으로 설명한다. 당업자는 본 발명이 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예
1. 반도체 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위의 제1 채널 영역;
상기 제1 채널 영역 위의 제2 채널 영역;
상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 게이트 유전체층들;
상기 게이트 유전체층들을 둘러싸는 일함수(work function) 금속층들; 및
상기 일함수 금속층들을 둘러싸는 배리어층들 - 상기 제1 채널 영역을 둘러싸는 제1 배리어층이 상기 제2 채널 영역을 둘러싸는 제2 배리어층과 병합됨 -
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서, 상기 일함수 금속층들은 n-형 일함수 금속층들을 포함하는 것인, 반도체 디바이스.
3. 제1항에 있어서, 상기 일함수 금속층들은 p-형 일함수 금속층들을 포함하는 것인, 반도체 디바이스.
4. 제3항에 있어서, 상기 배리어층들은 실리콘을 포함하는 것인, 반도체 디바이스.
5. 제4항에 있어서, 상기 일함수 금속층들층들은 티타늄 질화물을 포함하는 것인, 반도체 디바이스.
6. 제3항에 있어서, 상기 배리어층들은 탄탈륨 질화물을 포함하는 것인, 반도체 디바이스.
7. 제6항에 있어서, 상기 배리어층들은 실리콘을 포함하는 것인, 반도체 디바이스.
8. 제7항에 있어서, 상기 일함수 금속층들은 티타늄 알루미늄 탄화물을 포함하는 것인, 반도체 디바이스.
9. 방법에 있어서,
반도체 기판 위에 채널 영역을 형성하는 단계;
상기 채널 영역을 둘러싸는 게이트 유전체층을 형성하는 단계;
상기 게이트 유전체층 위에 일함수 금속층을 퇴적하는 단계;
상기 일함수 금속층 위에 배리어층을 퇴적하는 단계 - 상기 배리어층, 상기 일함수 금속층 및 상기 게이트 유전체층은 상기 반도체 기판과 상기 채널 영역 사이의 개구부를 충전함 -; 및
상기 배리어층 위에 충전 물질을 퇴적하는 단계
를 포함하는, 방법.
10. 제9항에 있어서, 상기 배리어층은 원자층 증착(Atomic Layer Deposition, ALD)에 의해 퇴적되는 것인, 방법.
11. 제9항에 있어서, 상기 채널 영역은 상기 반도체 기판의 제1 영역 위에 형성되며, 상기 방법은,
상기 반도체 기판의 제2 영역 위에 제2 채널 영역을 형성하는 단계;
상기 제2 채널 영역을 둘러싸는 상기 게이트 유전체층을 형성하는 단계; 및
상기 제2 영역에서 상기 게이트 유전체층 위에 제2 일함수 금속층을 퇴적하는 단계 - 상기 제2 일함수 금속층은 상기 일함수 금속층과 상이한 물질을 포함함 -
를 더 포함하는 방법.
12. 제11항에 있어서,
상기 제2 일함수 금속층 위에 제2 배리어층을 퇴적하는 단계
를 더 포함하고, 상기 제2 배리어층은 상기 배리어층과 상이한 물질을 포함하는 것인, 방법.
13. 제12항에 있어서,
상기 제2 배리어층 위에 상기 충전 물질을 퇴적하는 단계
를 더 포함하고, 상기 충전 물질은 상기 배리어층 및 상기 제2 배리어층 위에 동시에 퇴적되는 것인, 방법.
14. 제11항에 있어서,
상기 제2 일함수 금속층 위에 제2 배리어층을 퇴적하는 단계
를 더 포함하고, 상기 제2 배리어층은 상기 배리어층과 동시에 퇴적되고 상기 배리어층과 동일한 물질을 포함하는 것인, 방법.
15. 반도체 디바이스에 있어서,
반도체 기판;
상기 반도체 기판 위에 위치하고 상기 반도체 기판으로부터 분리된 제1 채널 영역;
상기 제1 채널 영역을 둘러싸는 게이트 유전체층;
상기 게이트 유전체층을 둘러싸는 일함수 금속층 - 상기 반도체 기판의 주표면(major surface)에 수직인 방향으로의 상기 일함수 금속층의 두께는 상기 반도체 기판의 주표면에 평행한 방향으로의 상기 일함수 금속층의 두께와 동일함 - ; 및
상기 일함수 금속층을 둘러싸는 배리어층
을 포함하는 반도체 디바이스.
16. 제15항에 있어서,
상기 반도체 기판 상의 제2 게이트 유전체층;
상기 제2 게이트 유전체층 상의 제2 일함수 금속층; 및
상기 제2 일함수 금속층 상의 제2 배리어층 - 상기 제2 배리어층은 상기 제1 채널 영역과 상기 반도체 기판 사이의 상기 배리어층과 병합됨 - 을 더 포함하는 반도체 디바이스.
17. 제15항에 있어서,
상기 반도체 기판 상의 제2 게이트 유전체층;
상기 제2 게이트 유전체층 상의 제2 일함수 금속층;
상기 제2 일함수 금속층 상의 제2 배리어층; 및
상기 배리어층을 둘러싸고 상기 제2 배리어층 상에 위치하는 충전 물질 - 상기 충전 물질은 상기 제1 채널 영역과 상기 반도체 기판 사이에서 상기 배리어층 및 상기 제2 배리어층으로부터 연장됨 - 을 더 포함하는 반도체 디바이스.
18. 제15항에 있어서, 상기 일함수 금속층은, 10 Å 내지 40 Å의 두께를 갖는 것인, 반도체 디바이스.
19. 제18항에 있어서, 상기 배리어층은 10 Å 내지 30 Å의 두께를 갖는 것인, 반도체 디바이스.
20. 제15항에 있어서, 상기 배리어층은 실리콘을 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 채널 영역;
    상기 제1 채널 영역 위의 제2 채널 영역;
    상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 게이트 유전체층들;
    상기 게이트 유전체층들을 둘러싸는 일함수(work function) 금속층들; 및
    상기 일함수 금속층들을 둘러싸는 배리어층들 - 상기 제1 채널 영역을 둘러싸는 제1 배리어층이 상기 제2 채널 영역을 둘러싸는 제2 배리어층과 병합됨 -
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 일함수 금속층들은 n-형 일함수 금속층들 또는 p-형 일함수 금속층들을 포함하는 것인, 반도체 디바이스.
  3. 방법에 있어서,
    반도체 기판 위에 채널 영역을 형성하는 단계;
    상기 채널 영역을 둘러싸는 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 위에 일함수 금속층을 퇴적하는 단계;
    상기 일함수 금속층 위에 배리어층을 퇴적하는 단계 - 상기 배리어층, 상기 일함수 금속층 및 상기 게이트 유전체층은 상기 반도체 기판과 상기 채널 영역 사이의 개구부를 충전함 -; 및
    상기 배리어층 위에 충전 물질을 퇴적하는 단계
    를 포함하는, 방법.
  4. 제3항에 있어서, 상기 채널 영역은 상기 반도체 기판의 제1 영역 위에 형성되며, 상기 방법은,
    상기 반도체 기판의 제2 영역 위에 제2 채널 영역을 형성하는 단계;
    상기 제2 채널 영역을 둘러싸는 상기 게이트 유전체층을 형성하는 단계; 및
    상기 제2 영역에서 상기 게이트 유전체층 위에 제2 일함수 금속층을 퇴적하는 단계 - 상기 제2 일함수 금속층은 상기 일함수 금속층과 상이한 물질을 포함함 -
    를 더 포함하는 방법.
  5. 제4항에 있어서,
    상기 제2 일함수 금속층 위에 제2 배리어층을 퇴적하는 단계
    를 더 포함하고, 상기 제2 배리어층은 상기 배리어층과 상이한 물질을 포함하는 것인, 방법.
  6. 제5항에 있어서,
    상기 제2 배리어층 위에 상기 충전 물질을 퇴적하는 단계
    를 더 포함하고, 상기 충전 물질은 상기 배리어층 및 상기 제2 배리어층 위에 동시에 퇴적되는 것인, 방법.
  7. 제4항에 있어서,
    상기 제2 일함수 금속층 위에 제2 배리어층을 퇴적하는 단계
    를 더 포함하고, 상기 제2 배리어층은 상기 배리어층과 동시에 퇴적되고 상기 배리어층과 동일한 물질을 포함하는 것인, 방법.
  8. 반도체 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판 위에 위치하고 상기 반도체 기판으로부터 분리된 제1 채널 영역;
    상기 제1 채널 영역을 둘러싸는 게이트 유전체층;
    상기 게이트 유전체층을 둘러싸는 일함수 금속층 - 상기 반도체 기판의 주표면(major surface)에 수직인 방향으로의 상기 일함수 금속층의 두께는 상기 반도체 기판의 주표면에 평행한 방향으로의 상기 일함수 금속층의 두께와 동일함 - ; 및
    상기 일함수 금속층을 둘러싸는 배리어층
    을 포함하는 반도체 디바이스.
  9. 제8항에 있어서,
    상기 반도체 기판 상의 제2 게이트 유전체층;
    상기 제2 게이트 유전체층 상의 제2 일함수 금속층; 및
    상기 제2 일함수 금속층 상의 제2 배리어층 - 상기 제2 배리어층은 상기 제1 채널 영역과 상기 반도체 기판 사이의 상기 배리어층과 병합됨 - 을 더 포함하는 반도체 디바이스.
  10. 제8항에 있어서,
    상기 반도체 기판 상의 제2 게이트 유전체층;
    상기 제2 게이트 유전체층 상의 제2 일함수 금속층;
    상기 제2 일함수 금속층 상의 제2 배리어층; 및
    상기 배리어층을 둘러싸고 상기 제2 배리어층 상에 위치하는 충전 물질 - 상기 충전 물질은 상기 제1 채널 영역과 상기 반도체 기판 사이에서 상기 배리어층 및 상기 제2 배리어층으로부터 연장됨 - 을 더 포함하는 반도체 디바이스.
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