KR20150033496A - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로 기판 상에 차례로 제공되는 제 1 반도체 패턴 및 제 2 반도체 패턴, 상기 제 2 반도체 패턴 상에 제공되고, 상기 제 1 반도체 패턴의 측벽 및 상기 제 2 반도체 패턴의 하면에 의해 정의되는 갭 영역 내로 연장되는 게이트 전극, 상기 게이트 전극과 상기 제 2 반도체 패턴 사이에 개재되고, 상기 게이트 전극과 상기 제 1 반도체 패턴 사이로 연장되는 게이트 절연막 및 상기 게이트 절연막과 상기 제 1 반도체 패턴 사이에 제공되고, 상기 게이트 절연막보다 유전 상수가 작은 반도체 산화막을 포함하고, 상기 반도체 산화막은 상기 게이트 전극과 상기 기판 사이로 연장되는 반도체 소자가 제공된다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 게이트-올-어라운드 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 게이트-올-어라운드 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 기판 상에 차례로 제공되는 제 1 반도체 패턴 및 제 2 반도체 패턴; 상기 제 2 반도체 패턴 상에 제공되고, 상기 제 1 반도체 패턴의 측벽 및 상기 제 2 반도체 패턴의 하면에 의해 정의되는 갭 영역 내로 연장되는 게이트 전극; 상기 게이트 전극과 상기 제 2 반도체 패턴 사이에 개재되고, 상기 게이트 전극과 상기 제 1 반도체 패턴 사이로 연장되는 게이트 절연막; 및 상기 게이트 절연막과 상기 제 1 반도체 패턴 사이에 제공되고, 상기 게이트 절연막보다 유전 상수가 작은 반도체 산화막을 포함하고, 상기 반도체 산화막은 상기 게이트 전극과 상기 기판 사이로 연장된다.
일 실시예에 따르면, 상기 제 1 반도체 패턴은 상기 제 2 반도체 패턴과 식각 선택성 있는 물질을 포함하되 상기 제 2 반도체 패턴 보다 높은 산화막 성장률을 가질 수 있다.
일 실시예에 따르면, 상기 제 1 및 제 2 반도체 패턴들은 에피층을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극의 양측에 상기 제 1 및 제 2 반도체 패턴들을 관통하는 소드/드레인 영역들을 더 포함하고, 상기 소드/드레인 영역들은 단결정 반도체 물질, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 패턴은 상기 반도체 산화막과 상기 기판 사이로 연장될 수 있다.
일 실시예에 따르면, 상기 게이트 전극은 도전성 금속 질화물 또는 금속을 포함하는 금속 게이트(metal gate)일 수 있다.
일 실시예에 따르면, 상기 제 2 반도체 패턴 상의 제 3 반도체 패턴; 및 상기 제 3 반도체 패턴 상에 제공되고, 상기 게이트 전극을 관통하는 제 4 반도체 패턴을 더 포함하고, 제 3 및 제 4 반도체 패턴들은 각각 제 1 및 제 2 반도체 패턴들과 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제 1 반도체 패턴은 상기 제 3 반도체 패턴보다 두꺼울 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 기판 상에 제 1 반도체층 및 제 2 반도체층을 차례로 형성하는 것; 상기 제 1 및 제 2 반도체층들을 패터닝하여 제 1 및 제 2 반도체 패턴들을 형성하는 것; 상기 제 1 반도체 패턴 내에 갭 영역을 형성하는 것; 상기 갭 영역에 의해 노출되는 상기 제 1 반도체 패턴의 표면 및 상기 제 2 반도체 패턴의 표면에 반도체 산화막을 형성하는 것; 상기 제 2 반도체 패턴의 표면의 상기 반도체 산화막을 제거하는 것; 및 상기 갭 영역 내에 차례로 게이트 절연막 및 게이트 전극을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제 1 반도체층 및 상기 제 2 반도체층은 에피택시얼 공정에 의하여 형성될 수 있다.
일 실시예에 따르면, 상기 반도체 산화막은 상기 제 2 반도체 패턴의 표면보다 상기 제 1 반도체 패턴의 표면에 더 두껍게 형성될 수 있다.
일 실시예에 따르면, 상기 반도체 산화막은 상기 게이트 절연막보다 유전 상수가 작을 수 있다.
일 실시예에 따르면, 상기 갭 영역을 형성하는 것은 상기 제 1 및 제 2 반도체 패턴들의 양측에 상기 제 1 반도체 패턴의 측벽을 노출하는 층간 절연막을 형성하는 것; 및 상기 노출된 제 1 반도체 패턴의 측벽을 통하여 상기 제 1 반도체 패턴이 관통되도록 습식 식각 공정을 수행하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제 2 반도체 패턴 상에 제 3 반도체 패턴을 형성하는 것; 및 상기 제 3 반도체 패턴 상에 제 4 반도체 패턴을 형성하는 것을 더 포함하고, 제 3 및 제 4 반도체 패턴들은 각각 제 1 및 제 2 반도체 패턴들과 동일한 물질을 포함하고, 상기 제 1 반도체 패턴 내에 갭 영역을 형성 시, 상기 제 3 반도체 패턴 내에 갭 영역이 형성될 수 있다.
일 실시예에 따르면, 상기 1 반도체 패턴은 상기 제 3 반도체 패턴보다 두껍게 형성될 수 있다.
본 발명의 실시예들에 따르면, 게이트-올-어라운드(Gate-All-Around: GAA) 구조의 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법을 제공할 수 있다. 즉, 채널 영역들은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어 또는 나노 튜브 구조일 수 있으며, 게이트 절연막 및 게이트 전극은 채널 영역들을 감싸도록 형성될 수 있다. 이에 따라, 소스/드레인 영역들이 채널 영역의 전계에 미치는 영향이 줄어들게 되어 단채널 효과(short channel effect)를 감소시킬 수 있다. 또한, 게이트 절연막은 높은 유전 상수를 갖는 High-k 물질을 포함할 수 있어, 실리콘 산화막을 게이트 절연막으로 사용하는 트랜지스터들의 경우에 비해 게이트 누설 전류를 감소시킬 수 있다.
뿐만 아니라, 본 발명의 실시예들에 따르면, 게이트 절연막과 희생 반도체 패턴들 사이에 게이트 절연막보다 유전 상수가 작은 반도체 산화막을 더 형성함으로써, 게이트 전극과 희생 반도체 패턴들 사이의 기생 커패시턴스를 감소시킬 수 있다. 그 결과, 전기적 성능이 보다 향상된 반도체 소자 및 그의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도로서, 도 1의 A-A'선 및 B-B'선에 따른 도면이다.
도 4 내지 도 13 및 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 A-A' 선 및 B-B' 선에 따른 도면들이다.
도 14는 반도체 산화막을 설명하기 위하여 도 13의 A 부분을 확대한 단면도이다.
도 16은 반도체 산화막을 설명하기 위하여 도 15의 B 부분을 확대한 단면도이다.
도 17은 본 발명의 다른 실시예에 다른 반도체 소자를 설명하기 위한 단면도로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면이다.
도 19 및 도 20은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면들이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도로서, 도 1의 A-A'선 및 B-B'선에 따른 도면이다.
도 4 내지 도 13 및 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 A-A' 선 및 B-B' 선에 따른 도면들이다.
도 14는 반도체 산화막을 설명하기 위하여 도 13의 A 부분을 확대한 단면도이다.
도 16은 반도체 산화막을 설명하기 위하여 도 15의 B 부분을 확대한 단면도이다.
도 17은 본 발명의 다른 실시예에 다른 반도체 소자를 설명하기 위한 단면도로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면이다.
도 19 및 도 20은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면들이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 23은 본 발명의 실시예들에 따른 전자 시스템이 모바일 폰에 적용되는 예를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 개략적인 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 사시도로서, 설명의 명확화를 위해 일부 구성 요소의 도시는 생략한다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도로서, 도 1의 A-A'선 및 B-B' 선에 따른 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판(100) 상에 제 1 방향(이하 x 방향)으로 연장되고, 제 1 방향과 교차하는 제 2 방향(이하 y 방향)으로 상호 이격된 적층 구조체들(FN)을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 기판(100)은 제 1 도전형을 가질 수 있다. 적층 구조체들(FN) 각각은 기판 상에 희생 반도체 패턴들(115a, 115b, 115c) 및 채널 반도체 패턴들(125a, 125b, 125c)이 교대로 반복 적층된 구조일 수 있다. 즉, 적층 구조체(FN)는 기판(100) 상에 차례로 적층된 제 1 희생 반도체 패턴(115a) 및 제 1 채널 반도체 패턴(125a)을 포함할 수 있고, 제 1 채널 반도체 패턴(125a)상에 교대로 반복 적층된 제 2 및 제 3 희생 반도체 패턴들(115b, 115c)과 제 2 및 제 3 채널 반도체 패턴들(125b, 125c)을 더 포함할 수 있다. 본 실시예에 있어서 희생 반도체 패턴들(115a, 115b, 115c) 및 채널 반도체 패턴들(125a, 125b, 125c)이 3회 반복하여 적층된 것으로 도시하였으나, 이에 한정되지 않는다. 희생 반도체 패턴들(115a, 115b, 115c) 및 채널 반도체 패턴들(125a, 125b, 125c)은 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성된 에피층일 수 있다.
희생 반도체 패턴들(115a, 115b, 115c)은 채널 반도체 패턴들(125a, 125b, 125c)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 이러한 식각 선택성(etch selectivity)은 채널 반도체 패턴들(125a, 125b, 125c)의 식각 속도에 대한 희생 반도체 패턴들(115a, 115b, 115c)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생 반도체 패턴들(115a, 115b, 115c)은 채널 반도체 패턴들(125a, 125b, 125c)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 이에 더하여, 희생 반도체 패턴들(115a, 115b, 115c)은 채널 반도체 패턴들(125a, 125b, 125c)보다 높은 산화막 성장률(oxidation rate)을 갖는 물질을 포함할 수 있다. 일 예로, 희생 반도체 패턴들(115a, 115b, 115c)은 SiGe 을 포함하고, 채널 반도체 패턴들(125a, 125b, 125c)은 Si 을 포함할 수 있다. 또한, 희생 반도체 패턴들(115a, 115b, 115c)은 InGaAs 을 포함하고, 채널 반도체 패턴들(125a, 125b, 125c)은 InP 을 포함할 수 있다.
희생 반도체 패턴들(115a, 115b, 115c)의 두께는 서로 다를 수 있다. 일 예로, 최하부에 있는 제 1 희생 반도체 패턴(115a)은 그 위의 제 2 및 제 3 희생 반도체 패턴들(115b, 115c)보다 두꺼울 수 있다. 채널 반도체 패턴들(125a, 125b, 125c)의 두께는 서로 동일하거나, 일부의 두께가 다를 수 있다.
적층 구조체들(FN)은 기판(100)으로부터 수직적으로 이격되고 서로 다른 이격 거리를 갖는 복수의 채널 영역들(CH)을 포함할 수 있다. 채널 영역들(CH)은 제 1 내지 제 3 채널 반도체 패턴들(125a, 125b, 125c) 각각의 일부 영역들일 수 있다. 일 실시예에 있어서, 채널 영역들(CH)은 사각형의 단면을 가질 수 있으나, 이에 한정되지 않는다. 또한, 적층 구조체들(FN)은 채널 영역들(CH)을 사이에 두고 x 방향으로 이격된 소스/드레인 영역들(150)을 포함할 수 있다. 소스/드레인 영역들(150)은 제 3 채널 반도체 패턴(125c)으로부터 제 1 희생 반도체 패턴(115a)까지 연장될 수 있다. 소스/드레인 영역들(150)은 기판(100)의 도전형과 다른 제 2 도전형 불순물이 도핑된 영역일 수 있다.
도 2에 도시된 바와 같이, 채널 영역들(CH) 사이에 갭 영역들(GA)이 제공될 수 있고, 이러한 갭 영역들(GA)을 채우는 게이트 전극(GE)이 제공될 수 있다.
구체적으로, 적층 구조체들(FN)의 채널 영역들(CH) 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 제공될 수 있다. 또한, 게이트 절연막(GD) 및 게이트 전극(GE)은 갭 영역들(GA)로 연장될 수 있다. 즉, 게이트 절연막(GD) 및 게이트 전극(GE)은 채널 영역들(CH)의 상면, 하면 및 측면을 덮을 수 있다. 게이트 절연막(GD) 및 게이트 전극(GE)은 채널 영역들(CH)의 외주면을 둘러싸고, 채널 영역들(CH)은 게이트 전극(GE)을 관통할 수 있다. 일 실시예에 따르면, 제 1 희생 반도체 패턴(115a)은 기판(100)과 게이트 전극(GE) 사이로 연장될 수 있다. 즉, 게이트 절연막(GD) 및 게이트 전극(GE)은 채널 영역들(CH) 아래의 제 1 희생 반도체 패턴(115a)의 상면을 덮으며 y 방향으로 연장될 수 있다.
게이트 절연막(GD)은 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GD)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 게이트 전극(GE)은 도전성 금속 질화물 또는 금속을 포함하는 금속 게이트(metal gate)일 수 있다.
일 실시예에 따르면, 게이트 절연막(GD)과 희생 반도체 패턴들(115a, 115b, 115c)의 사이에 반도체 산화막(LD)이 제공될 수 있다. 즉, 게이트 절연막(GD)과 희생 반도체 패턴들(115a, 115b, 115c)의 측벽 사이 및 게이트 절연막(GD)과 채널 영역들(CH) 아래의 제 1 희생 반도체 패턴(115a)의 상면 사이에 반도체 산화막(LD)이 제공될 수 있다. 반도체 산화막(LD)은 게이트 절연막(GD)보다 유전 상수가 작은 물질을 포함할 수 있다. 일 예로, 반도체 산화막(LD)은 실리콘-게르마늄 산화물을 포함할 수 있다. 게이트 전극(GE)과 희생 반도체 패턴들(115a, 115b, 115c) 사이에 게이트 절연막(GD)보다 유전 상수가 작은 반도체 산화막(LD)이 제공됨으로써, 게이트 전극(GE)의 측면과 희생 반도체 패턴들(115a, 115b, 115c) 간의 기생 커패시턴스(parasitic capacitance) 및 게이트 전극(GE)의 하면과 제 1 희생 반도체 패턴(115a) 간의 기생 커패시턴스(parasitic capacitance)가 감소될 수 있다.
기판(100)의 상부에 소자 분리 패턴들(185)이 제공될 수 있다. 소자 분리 패턴들(185)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 소자 분리 패턴들(185)의 최상면(185a)은 제 3 채널 반도체 패턴(125c)의 상면보다 낮고 그 하면 보다는 높을 수 있다. 반면에, 게이트 전극(GE) 아래의 소자 분리 패턴들(185)의 상면(185b)은 제 1 채널 반도체 패턴(125a)의 하면보다 낮고 제 1 희생 반도체 패턴(115a)의 하면보다는 높을 수 있다.
게이트 전극(GE)의 양측에 스페이서들(135)이 배치될 수 있다. 즉, 스페이서들(135)은 제 3 채널 반도체 패턴(125c) 상에 제공되고, 게이트 전극(GE)을 따라 y 방향으로 연장될 수 있다. 스페이서들(135)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 스페이서들(135) 사이의 제 3 채널 반도체 패턴(125c) 상에 캡핑 반도체 패턴들(141)이 배치될 수 있다. 캡핑 반도체 패턴들(141)은 적층 구조체들(FN) 상에 2차원적으로 배열될 수 있다. 즉, 캡핑 반도체 패턴들(141)은 x 방향 및 y 방향으로 상호 이격되어, 소스/드레인 영역들(150) 상에 제공될 수 있다. 캡핑 반도체 패턴들(141)은 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성된 에피층일 수 있다. 일 예로, 캡핑 반도체 패턴들(141)은 실질적으로 단결정인 실리콘일 수 있다.
소자 분리 패턴들(185) 상에 캡핑 반도체 패턴(141)을 덮으며, y 방향으로 연장되는 층간 절연막(143)이 배치될 수 있다. 층간 절연막(143)은 실리콘 산화막을 포함할 수 있다. 층간 절연막(143) 상에 스페이서들(135)의 상부를 덮으며 게이트 전극(GE)의 상면을 노출하는 캡핑 절연막(145)이 배치될 수 있다. 캡핑 절연막(145)의 상면은 게이트 전극(GE)의 상면과 공면을 이룰 수 있다. 캡핑 절연막(145)은 HDP(High density plasma) 산화막 또는 실리콘 질화막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 게이트-올-어라운드(Gate-All-Around: GAA) 구조의 전계 효과 트랜지스터를 포함할 수 있다. 즉, 채널 영역들은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어 또는 나노 튜브 구조일 수 있으며, 게이트 절연막 및 게이트 전극은 채널 영역들을 감싸도록 형성될 수 있다. 이에 따라, 소스/드레인 영역들이 채널 영역의 전계에 미치는 영향이 줄어들게 되어 단채널 효과(short channel effect)를 감소시킬 수 있다. 또한, 게이트 절연막은 높은 유전 상수를 갖는 High-k 물질을 포함할 수 있어, 실리콘 산화막을 게이트 절연막으로 사용하는 트랜지스터들의 경우에 비해 게이트 누설 전류를 감소시킬 수 있다.
뿐만 아니라, 본 발명의 일 실시예에 따른 반도체 소자는 게이트 절연막과 희생 반도체 패턴들 사이에 게이트 절연막보다 유전 상수가 작은 반도체 산화막을 포함할 수 있다. 이에 따라, 게이트 전극과 희생 반도체 패턴들 사이의 기생 커패시턴스를 감소시킬 수 있다. 그 결과, 전기적 성능이 보다 향상된 반도체 소자가 제공될 수 있다.
도 4 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 A-A'선 및 B-B'선에 따른 도면들이다. 도 14는 반도체 산화막을 설명하기 위하여 도 13의 A 부분을 확대한 단면도이다. 도 16은 반도체 산화막을 설명하기 위하여 도 15의 B 부분을 확대한 단면도이다.
도 1 및 도 4를 참조하면, 기판(100) 상에 희생 반도체층들(110a, 110b, 110c) 및 채널 반도체층들(120a, 120b, 120c)이 교대로 반복 적층되어 형성될 수 있다. 본 실시예에서, 희생 반도체층들(110a, 110b, 110c) 및 채널 반도체층들(120a, 120b, 120c)은 3회 반복하여 적층된 것으로 도시하였으나, 이에 한정되지 않으며, 3회 미만 또는 3회 이상 반복하여 적층될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 기판(100)은 제 1 도전형을 가질 수 있다.
희생 반도체층들(110a, 110b, 110c)은 채널 반도체층들(120a, 120b, 120c)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생 반도체층들(110a, 110b, 110c)을 식각하는 공정에서, 희생 반도체층들(110a, 110b, 110c)은 채널 반도체층들(120a, 120b, 120c)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 채널 반도체층들(120a, 120b, 120c)의 식각 속도에 대한 희생 반도체층들(110a, 110b, 110c)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생 반도체층들(110a, 110b, 110c)은 채널 반도체층들(120a, 120b, 120c)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 이에 더하여, 희생 반도체층들(110a, 110b, 110c)은 채널 반도체층들(120a, 120b, 120c)보다 높은 산화막 성장률(oxidation rate)을 갖는 물질을 포함할 수 있다. 일 예로, 희생 반도체층들(110a, 110b, 110c)은 SiGe 을 포함하고, 채널 반도체층들(120a, 120b, 120c)은 Si 을 포함할 수 있다. 또한, 희생 반도체층들(110a, 110b, 110c)은 InGaAs 을 포함하고, 채널 반도체층들(120a, 120b, 120c)은 InP 을 포함할 수 있다.
희생 반도체층들(110a, 110b, 110c) 및 채널 반도체층들(120a, 120b, 120c)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 희생 반도체층들(110a, 110b, 110c) 및 채널 반도체층들(120a, 120b, 120c)은 동일 챔버에서 연속적으로 형성될 수 있다. 또한, 희생 반도체층들(110a, 110b, 110c) 및 채널 반도체층들(120a, 120b, 120c)은 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고 기판(100)의 전면에 콘포멀하게 성장될 수 있다.
일 실시예에 따르면, 희생 반도체층들(110a, 110b, 110c)의 두께는 서로 다를 수 있다. 즉, 최하부에 있는 제 1 희생 반도체층(110a)은 제 2 및 제 3 희생 반도체층들(110b, 110c)보다 두꺼울 수 있다. 채널 반도체층들(120a, 120b, 120c)의 두께는 서로 동일하거나, 일부의 두께가 다를 수 있다.
제 3 채널 반도체층(120c) 상에 제 1 마스크 패턴들(181)이 형성될 수 있다. 제 1 마스크 패턴들(181)은 제 1 방향(이하 x 방향)으로 나란히 연장되며, 제 1 방향과 교차하는 제 2 방향(이하 y 방향)으로 상호 이격될 수 있다. 제 1 마스크 패턴들(181)은 포토 레지스트, 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제 1 마스크 패턴들(181)은 CVD 공정으로 형성될 수 있다.
도 1 및 도 5를 참조하면, 기판(100) 상에 교대로 반복 적층된 희생 반도체 패턴들(115a, 115b, 115c) 및 채널 반도체 패턴들(125a, 125b, 125c)을 포함하는 적층 구조체들(FN)이 형성될 수 있다.
구체적으로, 적층 구조체들(FN)은 도 4의 제 1 마스크 패턴들(181)을 식각 마스크로 하여 도 4의 희생 반도체층들(110a, 110b, 110c) 및 채널 반도체층들(120a, 120b, 120c)을 이방성 식각함으로써 형성될 수 있다. 이에 따라, 도 4의 희생 반도체층들(110a, 110b, 110c) 및 채널 반도체층들(120a, 120b, 120c)이 패터닝 되어 제 1 내지 제 3 희생 반도체 패턴들(115a, 115b, 115c) 및 제 1 내지 제 3 채널 반도체 패턴들(125a, 125b, 125c)이 형성될 수 있다. 적층 구조체들(FN)은 이들 사이의 기판(100)을 노출시키는 트렌치들(T)을 정의할 수 있다. 적층 구조체들(FN)을 형성하면서, 오버 식각(over etch) 의해 트렌치들(T)에 의해 노출되는 기판(100)의 상부가 소정 깊이 리세스될 수 있다.
적층 구조체들(FN)은 x 방향으로 연장된 라인형태를 가질 수 있으며, y 방향으로 서로 이격될 수 있다. 적층 구조체들(FN)의 형성 후에 도 4의 제 1 마스크 패턴들(181)은 제거될 수 있다.
도 1 및 도 6을 참조하면, 기판(100) 상에 제 3 채널 반도체 패턴(125c)의 상면을 노출하는 소자 분리 패턴들(185)이 형성될 수 있다.
구체적으로, 소자 분리 패턴들(185)은 CVD 공정에 의하여 기판(100) 상에 트렌치들(T)을 채우는 소자 분리 절연막을 형성한 후, 제 3 채널 반도체 패턴(125c)의 상면을 노출하는 평탄화 공정이 수행되어 형성될 수 있다. 일 예로, 소자 분리 절연막은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.
도 1 및 도 7을 참조하면, 소자 분리 패턴들(185)의 상부가 리세스 되어 제 3 희생 반도체 패턴들(115c) 및 제 3 채널 반도체 패턴들(125c)의 측벽들이 노출될 수 있다.
구체적으로, 소자 분리 패턴들(185)은 제 3 채널 반도체 패턴들(125c)의 측벽들은 전부 노출되고, 제 3 희생 반도체 패턴들(115c)의 측벽들은 일부 노출되도록 리세스 될 수 있다. 즉, 리세스된 소자 분리 패턴들(185)의 상면은 제 3 희생 반도체 패턴들(115c)의 상면보다 낮고 그 하면보다는 높을 수 있다. 소자 분리 패턴들(185)을 리세스 하는 것은 습식 또는 건식 식각 공정을 수행하는 것을 포함할 수 있다.
도 1 및 도 8을 참조하면, 더미 게이트 패턴들(131) 및 스페이서들(135)이 형성될 수 있다.
구체적으로, 더미 게이트 패턴들(131)은 상부가 리세스된 소자 분리 패턴들(185) 상에 적층 구조체들(FN)을 덮는 게이트막을 형성한 후, 게이트막에 대한 평탄화 공정 및 패터닝 공정을 수행하여 형성될 수 있다. 평탄화 공정은 화학적 기계 연마(Chemical mechanical polishing) 공정을 포함할 수 있다. 평탄화 공정 결과, 더미 게이트 패턴들(131)은 평탄화된 상면을 가질 수 있다. 패터닝 공정은 평탄화된 게이트막 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하여 이방성 식각공정을 수행하는 것을 포함할 수 있다. 패터닝 공정 결과, 더미 게이트 패턴들(131)은 y 방향으로 연장된 라인 형태를 가질 수 있으며, x 방향으로 서로 이격될 수 있다. 게이트막은 실리콘, 게르마늄 또는 실리콘-게르마늄 중 적어도 하나를 포함하는 반도체 물질로 이루어질 수 있지만, 이에 한정되지 않는다.
스페이서들(135)은 더미 게이트 패턴들(131)이 형성된 결과물 상에 스페이서막을 콘포말하게 형성한 후, 이에 대한 전면 이방성 식각, 즉, 에치백(Etch back)공정을 수행하여 형성될 수 있다. 스페이서막은 절연 물질로 형성될 수 있다. 일 예로, 스페이서막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다. 스페이서막은 화학기상증착(CVD), 원자층 증착(ALD) 방법과 같이 단차 도포성이 우수한 증착 기술을 이용하여 증착될 수 있다. 일 실시예에 있어서, 스페이서막에 대한 에치백 공정은 더미 게이트 패턴들(131) 사이의 적층 구조체들(FN)이 노출될 때까지 수행될 수 있다. 그 결과, 더미 게이트 패턴들(131)의 상면이 노출될 수 있다.
도 1 및 도 9를 참조하면, 스페이서들(135)이 형성된 더미 게이트 패턴들(131) 사이의 제 3 채널 반도체 패턴들(125c) 상에 캡핑 반도체 패턴들(141)이 형성될 수 있다.
구체적으로, 캡핑 반도체 패턴들(141)은 도 8의 결과물 상에 더미 게이트 패턴들(131)의 상면을 덮는 마스크 패턴(미도시)을 형성하고, 제 3 채널 반도체 패턴들(125c)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정을 수행하여 형성될 수 있다. 캡핑 반도체 패턴들(141)은 적층 구조체들(FN) 상에 2차원적으로 배열될 수 있다. 즉, 캡핑 반도체 패턴들(141)은 x 방향 및 y 방향으로 상호 이격되어 제 3 채널 반도체 패턴들(125c) 상에 형성될 수 있다. 캡핑 반도체 패턴들(141)은 에피층을 포함할 수 있다. 일 예로, 캡핑 반도체 패턴들(141)은 실질적으로 단결정인 실리콘일 수 있다.
캡핑 반도체 패턴들(141)이 형성된 결과물 상에 이온 주입 공정이 수행될 수 있다. 그 결과, 캡핑 반도체 패턴들(141) 하부의 적층 구조체들(FN) 내에 소스/드레인 영역들(150)이 형성될 수 있다. 소스/드레인 영역들 (150)은 기판(100)과 다른 제 2 도전형 불순물을 포함할 수 있다. 제 2 도전형 불순물은 적어도 제 1 희생 반도체 패턴(115a)의 상부까지 주입될 수 있다.
도 1 및 도 10을 참조하면, 더미 게이트 패턴들(131) 사이를 채우는 층간 절연막(143) 및 캡핑 절연막(145)이 형성될 수 있다.
구체적으로, 층간 절연막(143)은 도 9의 결과물 상에 더미 게이트 패턴들(131) 사이를 채우는 예비 층간 절연막을 형성한 후, 이에 대한 전면 이방성 식각, 즉, 에치백(Etch back)공정을 수행하여 형성될 수 있다. 에치백(Etch back)공정 시 오버 식각(over etch)되어 절연막의 상부가 일부 리세스 될 수 있다. 그 결과, 층간 절연막(143)은 더미 게이트 패턴들(131) 사이에 국소적으로 형성될 수 있다. 층간 절연막(143)의 상면은 더미 게이트 패턴들(131)의 상면보다 낮은 레벨일 수 있다. 층간 절연막(143)은 캡핑 반도체 패턴들(141)을 덮으며 y 방향으로 연장될 수 있다. 예비 층간 절연막은 실리콘 산화막을 포함할 수 있으며, Flowable CVD 공정에 의해 형성될 수 있다.
캡핑 절연막(145)은 층간 절연막(143)이 형성된 결과물 상에 더미 게이트 패턴들(131) 사이를 채우는 예비 캡핑 절연막을 형성한 후, 평탄화 공정을 수행하여 형성될 수 있다. 평탄화 공은 더미 게이트 패턴들(131)의 상면이 노출될 때까지 수행될 수 있다. 그 결과, 더미 게이트 패턴들(131)의 상면은 캡핑 절연막(145)의 상면과 공면을 이룰 수 있다. 예비 캡핑 절연막은 CVD 공정에 의해 형성될 수 있으며, HDP(High density plasma) 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 1 및 도 11을 참조하면, 도 10의 결과물 상에 건식 및/또는 습식 식각 공정이 수행되어 더미 게이트 패턴들(131, 도 10 참조)이 제거될 수 있다.
구체적으로, 더미 게이트 패턴들(131, 도 10 참조)을 제거하기 위한 식각 공정은 스페이서들(135) 및 캡핑 절연막(145)의 식각을 최소화하며 더미 게이트 패턴들(131, 도 10 참조)을 선택적으로 제거할 수 있는 식각 레시피를 사용하여 수행될 수 있다. 식각 공정은 더미 게이트 패턴들(131, 도 10 참조) 하부의 적층 구조체들(FN) 및 소자 분리 패턴들(185)이 노출될 때까지 수행될 수 있다. 도시하지는 않았지만, 식각 공정 동안 더미 게이트 패턴들(131, 도 10 참조) 하부의 적층 구조체들(FN)의 상부가 오버 식각되어 일부 리세스될 수 있다.
그 다음으로, 게이트 패턴들(131)이 제거된 결과물 상에 건식 및/또는 습식 식각 공정이 수행되어 더미 게이트 패턴들(131, 도 10 참조) 하부의 소자 분리 패턴들(185)이 식각될 수 있다. 이러한 식각 공정은 적층 구조체들(FN)의 식각을 최소화하며, 소자 분리 패턴들(185)을 선택적으로 제거할 수 있는 식각 레시피를 사용하여 수행될 수 있다. 식각 공정은 적층 구조체들(FN)의 하부, 즉 제 1 희생 반도체 패턴들(115a)의 측벽이 노출될 때까지 수행될 수 있다. 그 결과, 소자 분리 패턴들(185)은 일부 잔류될 수 있다. 리세스된 소자 분리 패턴들(185)의 상면은 제 1 희생 반도체 패턴(115a)의 상면보다 낮고 그 하면보다 높을 수 있다.
결과적으로, 더미 게이트 패턴들(131, 도 10 참조) 및 소자 분리 패턴들(185)이 제거된 부분에 리세스 영역(RS)이 형성될 수 있다. 즉, 희생 반도체 패턴들(115a, 115b, 115c) 및 채널 반도체 패턴들(125a, 125b, 125c)은 리세스 영역(RS)에 의해 노출될 수 있다.
도 1 및 도 12를 참조하면, 식각 공정이 수행되어 리세스 영역(RS)에 의해 노출된 희생 반도체 패턴들(115a, 115b, 115c)의 일부가 제거될 수 있다. 이에 따라, 리세스 영역(RS)이 채널 반도체 패턴들(125a, 125b, 125c) 아래로 연장되는 갭 영역들(GA)이 형성될 수 있다. 그 결과, 리세스 영역(RS) 및 갭 영역들(GA) 내에서 채널 반도체 패턴들(125a, 125b, 125c)의 상면, 하면 및 측면이 완전히 노출될 수 있다. 이로써, 적층 구조체(FN)의 채널 영역들(CH)이 형성될 수 있다.
일 실시예에 따르면, 제 1 희생 반도체 패턴(115a)은 제 2 및 제 3 희생 반도체 패턴들(115b, 115c)보다 두껍기 때문에, 리세스 영역(RS)에 의해 노출된 제 2 및 제 3 희생 반도체 패턴들(115b, 115c)이 제거된 후에도 제 1 희생 반도체 패턴(115a)은 기판(100)과 갭 영역(GA) 사이에 잔류될 수 있다. 즉, 제 1 희생 반도체 패턴(115a)은 리세스 영역(RS)에 의해 노출되는 소자 분리 패턴들(185) 사이에 잔류되어 x 방향으로 연장된 라인 형태를 가질 수 있다. 잔류된 제 1 희생 반도체 패턴(115a)의 상면은 인접하는 소자 분리 패턴들(185)의 상면보다 낮을 수 있다.
구체적으로, 희생 반도체 패턴들(115a, 115b, 115c)의 제거를 위한 식각 공정은 채널 반도체 패턴들(125a, 125b, 125c)의 식각을 최소화하며 희생 반도체 패턴들(115a, 115b, 115c)을 제거할 수 있는 선택적 식각 레시피를 사용하여 수행될 수 있다. 일 예로, 채널 반도체 패턴들(125a, 125b, 125c)이 실리콘을 포함하고, 희생 반도체 패턴들(115a, 115b, 115c)이 실리콘-게르마늄을 포함하는 경우, 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 이러한 식각액은 불산(HF) 수용액 및 순수(deionized water)를 더 포함할 수 있다.
이러한 습식 식각 공정이 수행된 결과, 갭 영역들(GA)에 노출되는 희생 반도체 패턴들(115a, 115b, 115c)의 측벽들은 측방으로 움푹 패인 형상을 가질 수 있다. 또한, 갭 영역들(GA)에 노출되는 제 1 희생 반도체 패턴(115a)의 상면은 아래로 움푹 패인 형상을 가질 수 있다. 도시하지는 않았지만, 희생 반도체 패턴들(115a, 115b, 115c)이 제거되는 동안 리세스 영역(RS)에 의해 노출된 채널 반도체 패턴들(125a, 125b, 125c)도 일부 제거될 수 있다.
도 1, 도 13 및 도 14를 참조하면, 도 12의 결과물 상에 산화 공정이 수행되어 리세스 영역(RS) 및/또는 갭 영역들(GA)에 의해 노출되는 희생 반도체 패턴들(115a, 115b, 115c)의 표면 및 채널 반도체 패턴들(125a, 125b, 125c)의 표면에 반도체 산화막(LD)이 형성될 수 있다. 이러한 반도체 산화막(LD)은 이하 설명될 게이트 절연막 보다 낮은 유전 상수를 가질 수 있다. 일 예로, 반도체 산화막(LD)은 실리콘 산화막 및/또는 실리콘-게르마늄 산화막을 포함할 수 있다.
반도체 산화막(LD)의 형성을 위한 산화 공정은 습식 또는 건식 산화 공정을 포함할 수 있다. 이러한 산화 공정의 결과, 희생 반도체 패턴들(115a, 115b, 115c)의 표면에 형성된 반도체 산화막(LD)은 채널 반도체 패턴들(125a, 125b, 125c)의 표면에 형성된 반도체 산화막(LD) 보다 두껍게 형성될 수 있다. 즉, 도 14에 도시된 바와 같이, 갭 영역(GA)에 의해 노출된 제 2 희생 반도체 패턴(115b)의 측벽에 형성된 반도체 산화막(LD)의 두께(W2)는 갭 영역(GA)에 의해 노출된 채널 반도체 패턴들(125a, 125b)의 표면에 형성된 반도체 산화막(LD)의 두께(W1)보다 더 클 수 있다.
이와 같은 두께들(W1, W2)의 차이는 희생 반도체 패턴들(115a, 115b, 115c)과 채널 반도체 패턴들(125a, 125b, 125c) 간의 산화막 성장률(oxidation rate) 차이에 기인할 수 있다. 앞서 설명한 바와 같이, 희생 반도체 패턴들(115a, 115b, 115c)은 채널 반도체 패턴들(125a, 125b, 125c) 보다 높은 산화막 성장률(oxidation rate)을 갖는 물질로 형성될 수 있다. 일 예로, 희생 반도체 패턴들(115a, 115b, 115c)이 실리콘-게르마늄을 포함하고, 채널 반도체 패턴들(125a, 125b, 125c)이 실리콘을 포함하는 경우, 희생 반도체 패턴들(115a, 115b, 115c)의 산화막 성장률은 채널 반도체 패턴들(125a, 125b, 125c)의 산화막 성장률 보다 높을 수 있다. 즉, 희생 반도체 패턴들(115a, 115b, 115c)의 표면에 형성되는 실리콘-게르마늄 산화막은 채널 반도체 패턴들(125a, 125b, 125c) 표면에 형성되는 실리콘 산화막보다 두껍게 형성될 수 있다. 또한, 희생 반도체 패턴들(115a, 115b, 115c)에 포함되는 실리콘과 게르마늄의 조성 비율을 조절하여 채널 반도체 패턴들(125a, 125b, 125c)과의 산화막 성장률의 비율을 조절할 수 있다. 일 예로, SixGey(x+y=1)이 Si0 .7Ge0 .3의 조성 비율을 갖는 경우, Si0 .7Ge0 .3은 Si 대비 3배 높은 산화막 성장률을 가질 수 있다. 이러한 실리콘과 게르마늄의 조성 비율은 희생 반도체 패턴들(115a, 115b, 115c) 간에 서로 다를 수 있다.
도 1, 도 15 및 도 16을 참조하면, 습식 식각 공정이 수행되어 채널 반도체 패턴들(125a, 125b, 125c) 표면의 반도체 산화막(LD)이 제거될 수 있다. 이러한 습식 식각 공정은 불산 용액(hydrogen fluoride solution)을 포함하는 식각액을 사용할 수 있으며, 도 16에 도시된 바와 같이, 채널 반도체 패턴들(125a, 125b, 125c) 표면의 반도체 산화막(LD)이 완전히 제거될 때까지 수행될 수 있다. 즉, 채널 반도체 패턴들(125a, 125b, 125c)의 표면은 갭 영역들(GA)에 의해 노출될 수 있다. 희생 반도체 패턴들(115a, 115b, 115c) 표면의 반도체 산화막(LD)은 채널 반도체 패턴들(125a, 125b, 125c) 표면의 반도체 산화막(LD) 보다 두껍기 때문에, 채널 반도체 패턴들(125a, 125b, 125c) 표면의 반도체 산화막(LD)이 제거된 후에도, 희생 반도체 패턴들(115a, 115b, 115c) 표면의 반도체 산화막(LD)은 잔류될 수 있다.
도 1 내지 도 3을 다시 참조하면, 도 15의 결과물 상에 게이트 절연막(GD) 및 게이트 전극(GE)이 차례로 형성될 수 있다. 게이트 절연막(GD)은 반도체 산화막(LD)이 형성된 희생 반도체 패턴들(115a, 115b, 115c)의 표면, 채널 반도체 패턴들(125a, 125b, 125c)의 표면, 리세스된 소자 분리 패턴들(185)의 상면 및 스페이서들(135)의 측벽을 덮도록 형성될 수 있다. 이 후, 리세스 영역(RS, 도 15참조) 및 갭 영역들(GA, 도 15참조)을 채우며 스페이서들(135) 및 캡핑 절연막(145)의 상면을 노출하는 게이트 전극(GE)이 형성될 수 있다. 게이트 절연막(GD) 및 게이트 전극(GE)은 y 방향(도 1 참조)으로 연장될 수 있다.
게이트 절연막(GD)은 반도체 산화막(LD)보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GD)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다. 게이트 전극(GE)은 도전성 금속 질화물 또는 금속을 포함하는 금속 게이트(metal gate)일 수 있다. 게이트 절연막(GD) 및 게이트 전극(GE)은 증착 공정 및 패터닝 공정에 의하여 형성될 수 있다. 일 예로, 상기 증착 공정은 CVD 또는 스퍼터링 공정일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 따르면, 식각 선택비를 갖는 반도체층들을 성장시키고 이를 패터닝하여 나노 와이어 또는 나노 튜브의 구조의 채널들을 포함하는 게이트-올-어라운드(Gate-All-Around: GAA) 구조의 전계 효과 트랜지스터가 형성될 수 있다. 즉, 채널 영역들의 채널 반도체 패턴들은 그의 폭이 수 나노미터에서 수십 나노미터 사이인 나노 와이어 또는 나노 튜브일 수 있으며, 게이트 절연막 및 게이트 전극은 채널 영역의 채널 반도체 패턴들을 감싸도록 형성될 수 있다. 또한, 희생 반도체 패턴들은 채널 반도체 패턴들 보다 높은 산화막 성장률을 갖는 물질로 형성하므로써, 게이트 절연막과 접하는 희생 반도체 패턴의 표면에 게이트 절연막보다 유전 상수가 작은 반도체 산화막을 선택적으로 형성할 수 있다. 이에 따라, 게이트 전극과 희생 반도체 패턴들 간의 기생 커패시턴스를 감소시킬 수 있다. 그 결과, 전기적 특성이 향상된 게이트-올-어라운드(GAA) 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법이 제공될 수 있다.
도 17은 본 발명의 다른 실시예에 다른 반도체 소자를 설명하기 위한 단면도로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면이다. 설명의 간소화를 위하여 중복되는 구성의 설명은 생략한다.
도 17을 참조하면, 채널 영역들(CH)은 라운드된 표면을 가질 수 있다. 즉, 채널 영역들(CH)의 단면들은 원형 또는 타원형 일 수 있다. 이와 같은 형상의 채널 영역들(CH)은 도 12의 결과물 상에 표면 가공 공정을 수행하여 형성될 수 있다. 일 예로, 상기 표면 가공 공정은 도 12의 결과물을 HCl을 포함하는 가스에 노출시키는 공정 및 H2 분위기에서 어닐링하는 공정을 포함할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면이다. 설명의 간소화를 위하여 중복되는 구성의 설명은 생략한다.
도 1 및 도 18을 참조하면, 적층 구조체들(FN)은 채널 반도체 패턴들(125a, 125b, 125c)과 제 2 및 제 3 희생 반도체 패턴들(115b, 115c)을 관통하는 소스/드레인 영역들(160)을 포함할 수 있다. 평면적 관점에서, 소스/드레인 영역들(160)은 2차원적으로 배열될 수 있다. 즉, 소스/드레인 영역들(160)은 x 방향 및 y 방향으로 상호 이격되어, 적층 구조체들(FN) 내에 제공될 수 있다.
일 실시예에 있어서, 소스/드레인 영역들(160)은 단결정 반도체 물질을 포함할 수 있다. 일 예로, 소스/드레인 영역들(160)은 실리콘, 실리콘-게르마늄 또는 화합물 반도체 중의 어느 하나를 포함할 수 있다. 다른 실시예에 있어서, 소스/드레인 영역들(160)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 소스/드레인 영역들(160)은 기판의 도전형과 다른 제 2 도전형 불순물을 포함할 수 있다. 소스/드레인 영역들(160)은 제 1 희생 반도체 패턴(115a) 상에 제공되는 것으로 도시되었으나, 다른 실시예에 있어서, 소스/드레인 영역들(160)은 제 1 희생 반도체 패턴(115a)내로 연장될 수 있다.
도 19 및 도 20은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A' 선 및 B-B' 선에 따른 도면들이다. 설명의 간소화를 위하여 중복되는 구성의 설명은 생략한다.
도 1 및 도 19를 참조하면, 도 8의 결과물 상에 채널 반도체 패턴들(125a, 125b, 125c)과 제 2 및 제 3 희생 반도체 패턴들(115b, 115c)을 관통하는 홀들(H)이 형성될 수 있다. 이러한 홀들(H)은 도 8의 결과물 상에 마스크 패턴(미도시)을 형성하고, 이를 식각마스크로 하는 식각 공정을 수행하여 형성될 수 있다. 평면적 관점에서, 홀들(H)은 2차원적으로 배열될 수 있다. 즉, 홀들(H)은 x 방향 및 y 방향으로 상호 이격되어, 적층 구조체들(FN) 내에 형성될 수 있다. 홀들(H)은 채널 반도체 패턴들(125a, 125b, 125c)의 측벽, 제 2 및 제 3 희생 반도체 패턴들(115b, 115c)의 측벽 및 제 1 희생 반도체 패턴(115a)의 상면을 노출시킬 수 있고, 인접하는 소자 분리 패턴들(185)의 측벽을 노출시킬 수 있다.
도 1 및 도 20을 참조하면, 도 19의 결과물 상에 홀들(H)을 채우는 소스/드레인 영역들(160)이 형성될 수 있다. 일 실시예에 있어서, 소스/드레인 영역들(160)은 실리콘, 실리콘-게르마늄 또는 화합물 반도체 중의 어느 하나를 포함할 수 있다. 이러한 경우, 소스/드레인 영역들(160)은 홀들(H)에 의해 노출된 제 1 희생 반도체 패턴(115a)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 다른 실시예에 있어서, 소스/드레인 영역들(160)은 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 이러한 경우, 소스/드레인 영역들(160)은 증착 공정 및 패터닝 공정에 의하여 형성될 수 있다. 일 예로, 상기 증착 공정은 CVD 또는 스퍼터링 공정일 수 있다.
일 실시예에 있어서, 소스/드레인 영역들(160)의 형성 시에 인시튜(in-situ)로 제 2 도전형 불순물이 도핑될 수 있다. 다른 실시예에 있어서, 소스/드레인 영역들(160)의 형성 후에 소스/드레인 영역들(160) 내에 제 2 도전형 불순물을 주입하는 이온 주입 공정이 수행될 수 있다.
소스/드레인 영역들(160)의 형성 후에, 소스/드레인 영역들(160)을 덮으며 y 방향으로 연장되는 층간 절연막(143)이 형성될 수 있다. 또한, 층간 절연막(143) 상에 스페이서들(135)의 상부를 덮으며 게이트 전극(GE)의 상면을 노출하는 캡핑 절연막(145)이 형성될 수 있다. 캡핑 절연막(145)의 상면은 게이트 전극(GE)의 상면과 공면을 이룰 수 있다. 이 후, 도 11 내지 도 13 및 도 15의 공정이 수행되어 도 18의 반도체 소자의 제조가 완성된다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 시모스 에스램 셀(CMOS SRAM cell)의 등가 회로도이다. 도 21을 참조하면, 시모스 에스램 셀은 한 쌍의 구동 트랜지스터들(driver transistors: TD1, TD2), 한 쌍의 전송 트랜지스터들(transfer transistors: TT1, TT2), 및 한 쌍의 부하 트랜지스터들(load transistors: TL1, TL2)을 포함할 수 있다. 구동 트랜지스터들(TD1, TD2)은 풀다운 트랜지스터(pull-down transistor)일 수 있고, 전송 트랜지스터들(TT1, TT2)은 패스 트랜지스터(pass transistor)일 수 있고, 부하 트랜지스터들(TL1, TL2)은 풀업 트랜지스터(pull-up transistor)일 수 있다. 구동 트랜지스터들(TD1, TD2) 및 전송 트랜지스터들(TT1, TT2)은 NMOS 트랜지스터들일 수 있고, 부하 트랜지스터들(TL1, TL2)은 PMOS 트랜지스터들일 수 있다. 본 발명의 실시예에 따른 게이트-올-어라운드(GAA) 전계 효과 트랜지스터는 구동 트랜지스터들(TD1, TD2), 전송 트랜지스터들(TT1, TT2), 및 부하 트랜지스터들(TL1, TL2) 중 하나일 수 있다.
제 1 구동 트랜지스터(TD1)와 제 1 전송 트랜지스터(TT1)는 서로 직렬로 연결될 수 있다. 제 1 구동 트랜지스터(TD1)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 1 전송 트랜지스터(TT1)의 드레인 영역은 제 1 비트 라인(BL1)에 전기적으로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)와 제 2 전송 트랜지스터(TT2)는 직렬로 연결될 수 있다. 제 2 구동 트랜지스터(TD2)의 소스 영역은 접지선(Vss)에 전기적으로 연결되고, 제 2 전송 트랜지스터(TT2)의 드레인 영역은 제 2 비트 라인(BL2)에 전기적으로 연결될 수 있다.
제 1 부하 트랜지스터(TL1)의 소스 영역 및 드레인 영역은 각각 전원선(Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역에 전기적으로 연결될 수 있다. 제 2 부하 트랜지스터(TL2)의 소스 영역 및 드레인 영역은 전원선(Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역에 전기적으로 연결될 수 있다. 제 1 부하 트랜지스터(TL1)의 드레인 영역, 제 1 구동 트랜지스터(TD1)의 드레인 영역 및 제 1 전송 트랜지스터(TT1)의 소스 영역은 제 1 노드(N1)에 해당한다. 제 2 부하 트랜지스터(TL2)의 드레인 영역, 제 2 구동 트랜지스터(TD2)의 드레인 영역 및 제 2 전송 트랜지스터(TT2)의 소스 영역은 제 2 노드(N2)에 해당한다. 제 1 구동 트랜지스터(TD1)의 게이트 전극 및 제 1 부하 트랜지스터(TL1)의 게이트 전극은 제 2 노드(N2)에 전기적으로 연결되고, 제 2 구동 트랜지스터(TD2)의 게이트 전극 및 제 2 부하 트랜지스터(TL2)의 게이트 전극은 제 1 노드(N1)에 전기적으로 연결될 수 있다. 제 1 및 제 2 전송 트랜지스터들(TT1, TT2)의 게이트 전극들은 워드라인(WL)에 전기적으로 연결될 수 있다. 제 1 구동 트랜지스터(TD1), 제 1 전송 트랜지스터(TT1), 및 제 1 부하 트랜지스터(TL1)는 제 1 하프 셀(H1)을 구성하고, 제 2 구동 트랜지스터(TD2), 제 2 전송 트랜지스터(TT2), 및 제 2 부하 트랜지스터(TL2)는 제 2 하프 셀(H2)을 구성할 수 있다.
본 발명은 에스램에 한정되지 않으며 디램(DRAM), 엠램(MRAM) 또는 다른 반도체 소자 및 그 제조 방법에 적용될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(도 22의 1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 23은 전자 시스템(도 22의 1100)이 모바일 폰(800)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 22의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 차례로 제공되는 제 1 반도체 패턴 및 제 2 반도체 패턴;
상기 제 2 반도체 패턴 상에 제공되고, 상기 제 1 반도체 패턴의 측벽 및 상기 제 2 반도체 패턴의 하면에 의해 정의되는 갭 영역 내로 연장되는 게이트 전극;
상기 게이트 전극과 상기 제 2 반도체 패턴 사이에 개재되고, 상기 게이트 전극과 상기 제 1 반도체 패턴 사이로 연장되는 게이트 절연막; 및
상기 게이트 절연막과 상기 제 1 반도체 패턴 사이에 제공되고, 상기 게이트 절연막보다 유전 상수가 작은 반도체 산화막을 포함하고,
상기 반도체 산화막은 상기 게이트 전극과 상기 기판 사이로 연장되는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴은 상기 제 2 반도체 패턴과 식각 선택성 있는 물질을 포함하되 상기 제 2 반도체 패턴 보다 높은 산화막 성장률을 가지는 반도체 소자. - 제 1 항에 있어서,
상기 게이트 전극의 양측에 상기 제 1 및 제 2 반도체 패턴들을 관통하는 소드/드레인 영역들을 더 포함하고,
상기 소드/드레인 영역들은 단결정 반도체 물질, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 제 1 반도체 패턴은 상기 반도체 산화막과 상기 기판 사이로 연장되는 반도체 소자. - 제 1 항에 있어서,
상기 제 2 반도체 패턴 상의 제 3 반도체 패턴; 및
상기 제 3 반도체 패턴 상에 제공되고, 상기 게이트 전극을 관통하는 제 4 반도체 패턴을 더 포함하고,
제 3 및 제 4 반도체 패턴들은 각각 제 1 및 제 2 반도체 패턴들과 동일한 물질을 포함하는 반도체 소자. - 제 5 항에 있어서,
상기 제 1 반도체 패턴은 상기 제 3 반도체 패턴보다 두꺼운 반도체 소자. - 기판 상에 제 1 반도체층 및 제 2 반도체층을 차례로 형성하는 것;
상기 제 1 및 제 2 반도체층들을 패터닝하여 제 1 및 제 2 반도체 패턴들을 형성하는 것;
상기 제 1 반도체 패턴 내에 갭 영역을 형성하는 것;
상기 갭 영역에 의해 노출되는 상기 제 1 반도체 패턴의 표면 및 상기 제 2 반도체 패턴의 표면에 반도체 산화막을 형성하는 것;
상기 제 2 반도체 패턴의 표면의 상기 반도체 산화막을 제거하는 것; 및
상기 갭 영역 내에 차례로 게이트 절연막 및 게이트 전극을 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 반도체 산화막은 상기 제 2 반도체 패턴의 표면보다 상기 제 1 반도체 패턴의 표면에 더 두껍게 형성되는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 갭 영역을 형성하는 것은:
상기 제 1 및 제 2 반도체 패턴들의 양측에 상기 제 1 반도체 패턴의 측벽을 노출하는 층간 절연막을 형성하는 것; 및
상기 노출된 제 1 반도체 패턴의 측벽을 통하여 상기 제 1 반도체 패턴이 관통되도록 습식 식각 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법. - 제 7 항에 있어서,
상기 제 2 반도체 패턴 상에 제 3 반도체 패턴을 형성하는 것; 및
상기 제 3 반도체 패턴 상에 제 4 반도체 패턴을 형성하는 것을 더 포함하고,
제 3 및 제 4 반도체 패턴들은 각각 제 1 및 제 2 반도체 패턴들과 동일한 물질을 포함하고,
상기 제 1 반도체 패턴 내에 갭 영역을 형성 시, 상기 제 3 반도체 패턴 내에 갭 영역이 형성되는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |