KR20220041241A - 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터 - Google Patents

희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터 Download PDF

Info

Publication number
KR20220041241A
KR20220041241A KR1020227009152A KR20227009152A KR20220041241A KR 20220041241 A KR20220041241 A KR 20220041241A KR 1020227009152 A KR1020227009152 A KR 1020227009152A KR 20227009152 A KR20227009152 A KR 20227009152A KR 20220041241 A KR20220041241 A KR 20220041241A
Authority
KR
South Korea
Prior art keywords
nanowire
channel region
group
junction regions
nanowires
Prior art date
Application number
KR1020227009152A
Other languages
English (en)
Other versions
KR102492181B1 (ko
Inventor
윌리 라흐마디
매튜 브이. 메츠
반 에이치. 르
잭 티. 카벨리에로스
사나즈 케이. 가드너
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20220041241A publication Critical patent/KR20220041241A/ko
Application granted granted Critical
Publication of KR102492181B1 publication Critical patent/KR102492181B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/068—Nanowires or nanotubes comprising a junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds

Abstract

장치는 채널 영역, 및 채널 영역의 반대 측들 상에 배치되는 접합 영역들을 포함하는 3-차원 반도체 바디 ― 3-차원 반도체 바디는 제2 재료에 의해 접합 영역들에서 분리되는 각자의 면들 내에 배치되는 게르마늄 재료를 포함하는 복수의 나노와이어들을 포함하고, 제2 재료의 격자 상수는 게르마늄 재료의 격자 상수와 유사함 ― ; 및 채널 영역 상에 배치되는 게이트 스택을 포함하고, 게이트 스택은 게이트 유전체 상에 배치되는 게이트 전극을 포함한다. 방법은 기판 상의 별도의 면들 내에 복수의 나노와이어들을 형성하는 단계 ― 복수의 나노와이어들 각각은 게르마늄 재료를 포함하고, 희생 재료에 의해 인접한 나노와이어들로부터 분리됨 ― ; 지정된 채널 영역 내의 복수의 나노와이어들 상에 게이트 스택을 배치하는 단계를 포함하고, 게이트 스택은 유전체 재료 및 게이트 전극을 포함한다.

Description

희생층으로서 GAAS를 가지는 GE 나노와이어 트랜지스터{GE NANO WIRE TRANSISTOR WITH GAAS AS THE SACRIFICIAL LAYER}
낮은 밴드-갭 클래드 층(cladding layer)들을 가지는 채널 영역들을 가지는 비-평면 반도체 디바이스들을 포함하는 반도체 디바이스들.
지난 수십 년간, 집적 회로들에서의 피쳐(feature)들의 스케일링은 점점 더 성장하는 반도체 산업의 원동력이었다. 점점 더 작은 피쳐들에 대한 스케일링은 반도체 칩들의 제한된 면적(real estate) 상의 기능 유닛들의 밀도 증가를 가능하게 한다. 예를 들어, 트랜지스터 사이즈의 축소는 칩 상의 증가한 개수의 메모리 디바이스들의 포함을 허용하여, 증가한 용량을 가지는 제품들의 제조에 도움이 된다. 그러나, 훨씬 더 큰 용량을 위한 드라이브는 늘 이슈가 된다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 커진다.
III-V족 화합물 반도체 재료 시스템들로 형성되는 반도체 디바이스들은 감소한 불순물 산란과 함께 낮은 유효 질량으로 인해 트랜지스터 채널 내에 유난히 높은 캐리어 이동도를 제공한다. III족 및 V족은 원소 주기율표의 13-15족들 내의 반도체 재료의 원소들의 위치(이전에는 III-V족들)를 지칭한다. 이러한 디바이스들은 높은 구동 전류 성능을 제공하고, 향후의 저전력, 고속 논리 응용예들에 대해 유망한 것으로 나타난다.
도 1은 그 위에 형성되는 희생 핀 및 희생 핀에 인접한 유전체 재료를 가지는 웨이퍼의 일부분과 같은, 반도체 기판의 일부분의 최상부 측면 투시도를 도시한다.
도 2는 희생 핀을 제거하여 유전체 재료 내에 트렌치를 형성한 다음의 도 1의 구조체를 도시한다.
도 3은 종횡비 트래핑(aspect ratio trapping)(ART) 방법에 따른 희생 재료 및 나노와이어들의 대체층들의 에피텍셜 성장 다음의 도 2의 구조체를 도시한다.
도 4는 유전체 재료의 함몰 다음의 도 3의 구조체를 도시한다.
도 5는 희생 재료 상의 나노와이어들의 소스 및 드레인의 구현을 가지는, 스페이서들에 인접한 유전체 재료 및 구조체의 지정된 채널 영역 내의 나노와이어 상의 스페이서들 및 희생 또는 더미 게이트 전극의 도입 다음의 도 4의 구조체를 도시한다.
도 6은 지정된 접합 영역들 내에서 제거된 희생 재료 및 나노와이어들로서의 소스 및 드레인의 구현을 가지는, 스페이서들에 인접한 유전체 재료 및 구조체의 지정된 채널 영역 내의 나노와이어 상의 스페이서들 및 희생 또는 더미 게이트 전극의 도입 다음의 도 4의 구조체를 도시한다.
도 7은 그 위에 형성되는 클래드 재료를 가지는 나노와이어들로서 소스 및 드레인의 구현을 가지는, 스페이서들에 인접한 유전체 재료 및 구조체의 지정된 채널 영역 내의 나노와이어 상의 스페이서들 및 희생 또는 더미 게이트 전극들의 도입 다음의 도 4의 구조체를 도시한다.
도 8은 지정된 접합 영역들 내의 나노와이어들 및 희생 재료를 대체하는 성장된 또는 퇴적된 재료로서 소스 및 드레인의 구현을 가지는, 스페이서들에 인접한 유전체 재료 및 구조체의 지정된 채널 영역 내의 나노와이어 상의 스페이서들 및 희생 또는 더미 게이트 전극의 도입 다음의 도 4의 구조체를 도시한다.
도 9는 희생 게이트 전극을 제거하여, 접합 영역들에 인접한 스페이서들을 남긴 다음의 도 5의 구조체를 도시한다.
도 10은 채널 영역 내의 희생층 재료의 제거 다음의 도 9의 구조체를 도시한다.
도 11은 채널 영역 상의 게이트 스택의 도입 다음의 도 10의 구조체를 도시한다.
도 12는 CMOS 구현예에서 기판 상에 NMOS 디바이스 및 PMOS 디바이스를 포함하는 구조체의 실시예의 최상부 전방 투시도를 도시한다.
도 13은 하나 이상의 실시예들을 구현하는 인터포저이다.
도 14는 컴퓨팅 디바이스의 실시예를 예시한다.
본원에 기술되는 하나 이상의 실시예들은 채널 영역 및 채널 영역의 반대 측상에 배치되는 접합 영역들을 포함하는 비-평면 반도체 디바이스(3-차원 디바이스)에 관한 것이다. 채널 영역은 게르마늄 재료를 포함하는 다수의 나노와이어들 또는 나노리본들을 포함한다. 한 가지 이러한 실시예에서, 디바이스의 게이트 스택은 게이트 올 어라운드(gate all around) 구성에서 채널 영역을 둘러싼다.
트랜지스터 채널 내의 상이한 에피텍셜 재료들(예컨대, III-V 화합물 재료들 또는 게르마늄(Ge))의 집적에 당면한 주요 이슈들 중 하나는 그 재료들과 실리콘 간의 격자 부정합, 및 에피텍셜 프로세스 동안 결함 형성을 방지하는 능력이다. 일 실시예에서, 게르마늄 재료를 포함하는 나노와이어들 또는 나노리본들은 게르마늄과 유사한 격자 구조를 가지는 재료 상에 에피텍셜 방식으로 형성된다. 이러한 재료의 예는 갈륨 비화물과 같은 III-V족 화합물 재료이다.
도 1-7은 반도체 디바이스를 형성하는 프로세스를 기술한다. 일 실시예에서, 디바이스는 3-차원 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이고, 격리된 디바이스이거나 또는 복수의 내포된 디바이스(nested device)들 내의 하나의 디바이스이다. 인지될 바와 같이, 통상적인 집적 회로에 대해, N- 및 P-채널 트랜지스터들 모두 단일 기판 상에 제조되어 상보적 금속 산화물 반도체(CMOS) 집적 회로를 형성할 수 있다. 또한, 이러한 디바이스들을 집적 회로 내에 집적시키기 위해 추가적인 상호접속들이 제조될 수 있다.
도 1은 웨이퍼의 일부분과 같은, 반도체 기판의 일부분의 최상부 측면 투시도를 도시한다. 기판(110)은, 일 실시예에서, 실리콘이다. 또다른 실시예에서, 기판(110)은 실리콘 온 절연체(silicon on insulator) 기판이다. 일 실시예에서, 에피텍셜 성장 기법에 의해 도입되는 실리콘 게르마늄의 선택적 버퍼층이 기판(110)의 표면 (보이는 바와 같은 상부면) 상에 존재한다. 따라서 기판(110)은 특정 경우들에서 버퍼층을 포함하는 것으로 이해될 수 있다. 도 1은, 기판(110) 위에 놓이는, 바람직한 나노와이어 또는 바람직한 나노리본 나노와이어 3-차원 회로 디바이스에 대한 바람직한 길이(L), 높이(H), 및 폭(W)을 가지는 희생 핀(120)을 도시한다. 일 실시예에서, 희생 핀(120)은 기판(110)의 재료와 같은, 단일 결정 실리콘 재료이다. 일 실시예에서, 희생 핀(120)은 희생 핀의 바람직한 높이(H)와 동일한 깊이까지 기판(110)을 에칭시킴으로써 형성된다. 희생 핀(120)의 형성에 후속하여, 도 1에 도시된 실시예에서, 유전체 재료(130)가 핀 주위에(예를 들어, 희생 핀(120)의 반대 측들 상에) 도입된다. 일 실시예에서, 유전체 재료(130)는 산화물 재료이다.
도 2는 희생 핀(120)을 제거하여 유전체 재료(130) 내에 트렌치(125)를 형성한 다음의 도 1의 구조체를 도시한다. 희생 핀(120)은 선택적 에칭 프로세스에 의해 제거될 수 있다.
도 3은 종횡비 트래핑(ART) 방법에 따른 희생 재료 및 나노와이어들의 대체 층들의 에피텍셜 성장 다음의 도 2의 구조체를 도시한다. 도 3은 각자, 희생층들(140A, 140B, 및 140C) 상에서 에피텍셜방식으로 성장된 게르마늄 재료의 나노와이어들(150A, 150B 및 150C)을 도시한다. 본원에서 사용되는 바와 같은 단어 나노와이어는 임의의 특정 형상(예를 들어, 원통형, 직사각형 등)으로 제한되지 않으며, 따라서, 다양한 단면 형상들의 나노리본들 및 나노구조체들을 포함한다. 일 실시예에서, 희생층들(140A-C)은 각각 게르마늄의 격자 상수와 유사한 격자 상수를 가지는 재료이다. 일 실시예에서, 희생층들(140A-C)은 각각 트렌치(125) 내에 에피텍셜방식으로 성장된 갈륨 비화물(GaAs)과 같은 III-V족 화합물 구조체이다. 도 3에 예시된 바와 같이, 에피텍셜 성장은 먼저 희생층(140A) 다음에 나노와이어(150A), 다음에 희생층(140B), 나노와이어(150B), 희생층(140C) 및 나노와이어(150C)로 진행한다. 따라서, 희생층 및 나노와이어는 각각이 희생층 상에 형성되는 나노와이어와 교번한다. 도 3에 예시된 바와 같이, 희생층들(140A-C) 및 나노와이어들(150A-C)의 교번층들은 트렌치(125)를 채운다. 도 3 및 4가 3개의 나노와이어를 예시하지만, 구조체는 3개의 나노와이어로 제한되지 않으며, 3개보다 더 적거나 더 많은 나노와이어를 포함할 수 있다.
도 4는 유전체 재료(130)의 함몰 다음의 도 3의 구조체를 도시한다. 일 실시예에서, 실리콘 이산화물의 유전체 재료(130)는 유전체 재료를 제거하며 나노와이어 및 희생 재료의 층들을 제거하지 않도록 선택적으로 에칭된다. 예시된 바와 같이, 함몰은 나노와이어들(150A-C) 각각을 노출시키는 레벨까지 진행한다.
도 5는 구조체의 지정된 채널 영역 내의 나노와이어 상의 스페이서들 및 희생 또는 더미 게이트 전극의 도입 다음의 도 4의 구조체를 도시한다. 도 5는 스페이서들(160), 및 스페이서들(160) 사이에 퇴적되는 희생 재료(165)를 포함하는, 지정된 채널 영역(155)을 도시한다. 일 실시예에서, 도 5의 구조체를 형성하기 위해, 또한 게이트 유전체 재료 상의 전체적인 희생 또는 더미 게이트 재료(예를 들어, 다결정질 실리콘)의 퇴적에 선행하여, 게이트 유전체 재료(예를 들어, 실리콘 이산화물)가 도 4의 구조체 상에 전체적으로 퇴적된다. 희생 또는 더미 게이트 재료 및 게이트 유전체 재료는 이후 지정된 채널 영역(155) 내에 희생 또는 더미 게이트(165) 및 게이트 유전체로 패터닝된다. 스페이서 재료 필름(예를 들어, 실리콘 질화물(SiN) 또는 실리콘 탄소 질화물(SiCN)과 같이 실리콘 이산화물의 유전 상수보다 더 적은 유전 상수를 가지는 유전체 재료(낮은 k 유전체))이 이후 퇴적되고 에칭되어 스페이서들(160)을 형성한다. 다음으로, 소스 및 드레인이 지정된 접합 영역들(180A 및 180B) 내에 형성된다.
소스 및 드레인 구현예에 대한 상이한 가능성들이 존재한다. 일 실시예에서, 지정된 접합 영역들(180A 및 180B) 내의 나노와이어들(150A-150C)은 그 사이에 희생 재료(140A-140C)를 가지는 것으로서 사용될 수 있다. 대표적으로, 나노와이어들(150A-C)은 지정된 접합 영역들(180A 및 180B) 내에 노출되며, 유전체 재료(170)의 전체 도포에 선행하여 적절한 도펀트로 도핑되어 ILD0를 형성할 수 있다. 이 구현예가 도 5에 예시된다.
도 6에 예시된 또다른 실시예에서, 소스 및 드레인 구현예는 지정된 접합 영역들(180A 및 180B) 및 도핑된 나노와이어들(150A-C) 내의 희생 재료(140A-C)의 제거를 수반한다. 대표적으로, 나노와이어들(150A-C) 및 희생 재료(140A-C)는 초기에 노출되고, 이후 나노와이어들(150A-C)에 대해 선택적으로 희생 재료(140A-C)를 제거하는 에칭 프로세스가 후속한다. 갈륨 비화물의 희생 재료에 대해, 이러한 재료는 염산-기반 에칭에 의해 게르마늄 나노와이어들에 대해 선택적으로 제거될 수 있다. 나노와이어들(150A-C)은 이후 유전체 재료(170)의 전체 퇴적에 선행하여 도핑될 수 있다.
도 7에 예시된 추가적인 실시예에서, 소스 및 드레인 구현예는 지정된 접합 영역들(180A 및 180B) 내의 희생 재료(140A-C)의 제거 및 나노와이어들(150A-C) 상의 클래드 재료의 도입을 수반한다. 대표적으로, 나노와이어들(150A-C) 및 희생 재료(140A-C)는, 도 6의 구현예에 기술된 바와 같은 희생 재료의 선택적 제거에 선행하여 노출된다. 도핑된 실리콘 게르마늄 또는 도핑된 게르마늄과 같은 클래드 재료(152)가 이후 나노와이어들(150A-C) 각각 주위에 에피텍셜 프로세스에 의해 도입된다. 유전체 재료(170)의 전체 도포가 후속한다.
도 8에 예시된 또다른 실시예에서, 소스 및 드레인 구현예는 나노와이어들(150A-C)의 제거, 및 희생 재료(140A-C)의 제거, 및 제거된 재료의 소스 및 드레인 재료로의 대체를 수반한다. 대표적으로, 유전체 재료는 지정된 접합 영역들(180A 및 180B) 내에 형성될 수 있다. 이후, 마스킹 및 에칭 프로세스가 사용되어 에피텍셜 프로세스에 선행하여 나노와이어들(150A-C) 및 희생 재료(140A-C)를 제거하여 도핑된 실리콘 게르마늄 또는 도핑된 게르마늄 또는 도핑된 실리콘 게르마늄과 도핑된 게르마늄의 조합과 같은 소스 및 드레인 재료를 도입할 수 있다. 도 8은 나노와이어들(150A-C) 및 희생 재료(140A-C) 대신 지정된 접합 영역들 내에 형성된 소스(156) 및 드레인(158)을 도시한다.
도 5-8의 구현예들 각각은, 예를 들어, 실리콘 이산화물의 유전체 재료(170) 또는 낮은 k 유전체 재료가 스페이서들(160)에 인접한 지정된 접합 영역들(180A 및180B)에 퇴적되고 유전체 재료가 연마되어 희생 또는 더미 게이트(165)를 노출시키는 것을 도시한다.
도 5에 예시된 소스 및 드레인 구현예를 사용하면, 도 9는 희생 게이트 전극(165)을 제거하여, 각자 접합 영역(180A) 및 접합(180B)에 인접한 스페이서들(160)을 남기고, 게이트 전극 영역 및 채널 영역(155)을 정의하는 것 다음의 도 5의 구조체를 도시한다. 일 실시예에서, 예를 들어, 다결정질 실리콘의 더미 게이트는 선택적 에칭 프로세스에 의해 제거된다.
도 10은 채널 영역(155) 내의 희생층 재료의 제거 다음의 도 9의 구조체를 도시한다. 일 실시예에서, 갈륨 비화물의 희생층 재료에 대해, 이러한 재료는 염산-기반 에칭에 의해 게르마늄 나노와이어들에 대해 선택적으로 제거될 수 있다. 접합 영역(180A) 및 접합 영역(180B)에서, 희생층들(140A-140C)의 재료는, 여전히 존재하는 경우, 유전체 재료(170)에 의해 임의의 에칭 프로세스로부터 보호된다. 도 10은 대표적으로 접합 영역들 내의 희생층들(140A-140C)의 재료의 유지 및 채널 영역(155) 내의 이러한 재료의 제거를 예시하도록 접합 영역(180A) 내에서 유전체 재료(170)가 제거된 것을 도시한다. 일부 실시예들에서, 희생 재료의 일부분들 또는 구조체들은 희생 재료가 채널 영역 내에서 에칭된 이후에도 여전히 스페이서들(160) 내에 유지될 수 있다.
도 11은 채널 영역(155) 상의 게이트 스택의 도입 다음의 도 10의 구조체를 도시한다. 게이트 스택은, 일 실시예에서, 게이트 유전체(190) 및 게이트 전극(195)을 포함한다. 일 실시예에서, 게이트 유전체(190)는 실리콘 이산화물 또는 낮은-k 유전체 재료이고, 게이트 전극(195)은 금속 재료이다. 도 11은 유전체 층(190)이 각자 나노와이어(150A, 150B) 및 나노와이어(150C) 각각을 둘러싸고, 게이트 전극(195)이 각각의 게이트 유전체를 둘러싸는 올-어라운드 게이트 구성을 예시한다. 하이-K(high-K) 재료의 게이트 유전체는 원자층 증착 프로세스에 의해 도입될 수 있고, 게이트 금속은 물리적 증착 프로세스에 의해 도입될 수 있다. 게이트 스택의 형성에 후속하여, 접합 영역들(180A 및 180B), 뿐만 아니라 게이트 전극(195)에 대한 접촉들이 이루어져서 디바이스(100)에 대한 전기 접속들을 형성할 수 있다. 일 실시예에서, 게르마늄 나노와이어들을 포함하는 3-차원 나노와이어 구조체는 PMOS 디바이스들에 대해 적합한 게르마늄 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들을 정의한다. 이러한 디바이스들은 NMOS 디바이스들과 함께 CMOS 논리 응용예들에 포함될 수 있다. MOSFET들은 디바이스의 게이트 길이(Lg)가 하향 스케일링됨에 따라 최소 쇼트-채널 효과들을 제공한다. 전술된 디바이스 구조체는 예를 들어, NMOS로서 실리콘 또는 III-V족과 PMOS로서 게르마늄의 통합을 가능하게 하여 웨이퍼-기반의 두꺼운 버퍼층을 요구하지 않고 웨이퍼(예를 들어, 실리콘 웨이퍼) 상에 CMOS를 형성한다. 추가로, 디바이스 구동 전류는 각각의 디바이스 상의 게르마늄 나노와이어들의 수를 증가시킴으로써 또는 나노와이어의 두께를 수직으로(예를 들어, 나노와이어의 높이 디멘젼) 증가시킴으로써 레이아웃 밀도의 희생 없이 상향 스케일링될 수 있다.
도 12는 비-평면 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)들을 포함하는 실리콘 또는 SOI 기판의 일부분의 실시예를 예시한다. 구조체(200)는, 예를 들어, 집적 회로 또는 칩의 일부분이다. 구체적으로, 도 12는 CMOS에 대한 기판 상에 집적되는 2개의 멀티-게이트 디바이스들을 도시한다. 기판이 더 많은 이러한 디바이스들뿐만 아니라 상이한 디바이스들(예를 들어, 평면 디바이스들)을 포함할 수 있다는 것이 인지된다. 도 12를 참조하면, 구조체(200)는 실리콘 또는 SOI의 기판(210)을 포함한다. 버퍼층(220)이 실리콘 기판(210) 위에 있다. 일 실시예에서, 버퍼층(220)은, 일 실시예에서 성장 기법에 의해 기판(210) 상에 도입되는 Si0.3Ge0.7 재료와 같은 실리콘 게르마늄 버퍼이다. 버퍼층(220)은 수백 나노미터(nm)의 대표적 두께를 가진다.
일 실시예에서, n-타입 트랜지스터 디바이스(230) 및 p-타입 트랜지스터 디바이스(240)가 (보이는 바와 같이) 버퍼층(220)의 표면 상에 배치된다. N-타입 트랜지스터 디바이스(230)는 핀(2310)이 버퍼층(220)의 표면(125) 상에 배치되는 것을 포함한다. 핀(2310)의 대표 재료는 인듐 갈륨 비화물(InGaAs) 재료와 같은 III-V족 화합물 반도체 재료이다. 일 실시예에서, 핀(2310)은 높이 디멘젼보다 더 큰 길이 디멘젼(L)을 가진다. 대표적인 길이 범위는 10 nm 내지 1 밀리미터(mm) 정도이고, 대표적인 높이 범위는 5 nm 내지 200 nm 정도이다. 디바이스(230)의 n-타입 트랜지스터의 핀(2310)은 버퍼층(220)의 표면으로부터 확장하는 3-차원 바디이다. 3-차원 바디는 직사각형 바디로서 도 12에 예시되지만, 이러한 바디들의 프로세싱에서, 진짜 직사각형 형태는 이용가능한 툴링(tooling)으로 달성가능하지 않을 수 있고, 다른 형상들이 초래될 수 있다. 대표적인 형상들은 사다리꼴 형상(예를 들어, 베이스가 최상부보다 더 넓고, 아치 형상)을 포함하지만 이에 제한되지 않는다.
3 nm 정도 내의 대표적인 두께를 가지는 알루미늄 산화물(Al2O3) 또는 하프늄 산화물(HfO2)과 같은, 그러나 이에 제한되지 않는, 하이-K 재료로 대표적으로 구성되는 게이트 유전체 층(2330)이 핀(2310) 위에 놓인다.
게이트 전극(2320)이 게이트 유전체 층(2330) 위에 놓인다. 게이트 전극(2320)은, 예를 들어, 금속 질화물, 금속 탄화물, 금속 규화물, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 또는 니켈과 같은, 그러나 이에 제한되지 않는 금속 재료이다.
게이트 전극(2320)은 게이트 아래 측면에 배치되는 채널 영역을 가지는 디바이스의 소스 및 드레인 영역들을 분리시킨다. 채널 영역은 게이트 아래의 핀(2310) 내에 배치된다. 이러한 방식으로, 평면 트랜지스터 동작을 이용하는 것으로서 게이트 아래의 평면에서 전류가 흐르기보다는, 전류는 예시된 바와 같이 핀의 최상부 측 및 반대측 벽들 상에 흐른다.
도 12는 예를 들어, 버퍼층(220)의 표면 상에 형성되는 3-차원 디바이스인 p-타입 트랜지스터 디바이스(240)를 또한 도시한다. p-타입 트랜지스터 디바이스(240)는 직사각형 형상을 가지는 것으로 예시된 핀(2410)을 포함한다. 일 실시예에서, p-타입 핀(2410)은 도 1-11에 관해 전술된 바와 같은 디바이스의 접합 영역들 내의 게르마늄 나노와이어들 및 희생 재료의 교번층들, 및 채널 영역 내의 게르마늄의 나노와이어들의 복합 구조체이다. 예를 들어, 전술된 재료들의 금속 게이트의 게이트 전극(2420) 및 3 nm 정도의 대표적 두께를 가지는 Al2O3 또는 HfO2와 같은, 그러나 이에 제한되지 않는, 대표적으로 하이-K 재료의 게이트 유전체 층(2430)은 게이트 올 어라운드 구성에서 채널 영역 내의 나노와이어들을 둘러싼다.
CMOS 구성을 나타내기 위해, 디바이스(230) 및 디바이스(240)의 게이트들 및 드레인들이 접속된 것으로서 예시된다.
도 13은 하나 이상의 실시예들을 포함하는 인터포저(300)를 예시한다. 인터포저(300)는 제1 기판(302)을 제2 기판(304)에 브리징하도록 사용되는 중간 기판이다. 제1 기판(302)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(304)은 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 또다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(300)의 목적은 더 넓은 피치로 접속을 확산시키거나, 또는 접속을 상이한 접속으로 재라우팅한다. 예를 들어, 인터포저(300)는 제2 기판(304)에 후속적으로 커플링될 수 있는 볼 그리드 어레이(BGA)(306)에 집적 회로 다이를 커플링시킬 수 있다. 일부 실시예들에서, 제1 및 제2 기판들(302/304)은 인터포저(300)의 반대 측들에 부착된다. 다른 실시예들에서, 제1 및 제2 기판들(302/304)은 인터포저(300)의 동일한 측에 부착된다. 추가적인 실시예들에서, 3개 이상의 기판들이 인터포저(300)에 의해 상호접속된다.
인터포저(300)는 에폭시 수지, 섬유유리-강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 폴리머 재료로 형성될 수 있다. 추가적인 구현예들에서, 인터포저는 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같은, 반도체 기판에서 사용하기 위한 전술된 동일한 재료들을 포함할 수 있는 교번하는 단단한 또는 플렉시블한 재료들로 형성될 수 있다.
인터포저는 금속 상호접속들(308) 및 스루-실리콘 비아들(through-silicon vias)(TSVs)(312)을 포함하지만 이에 제한되지 않는 비아들(310)을 포함할 수 있다. 인터포저(300)는, 수동 및 능동 디바이스들 모두를 포함하는, 임베디드 디바이스들(314)을 더 포함할 수 있다. 이러한 디바이스들은, 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 정전기 방전(ESD) 디바이스들을 포함하지만, 이에 제한되지 않는다. 무선 주파수(radio-frequency)(RF) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 더 복잡한 디바이스들이 또한 인터포저(300) 상에 형성될 수 있다.
실시예들에 따르면, 본원에 개시되는 장치들 및 프로세스들은 인터포저(300)의 제조시 사용될 수 있다.
도 14는 일 실시예에 따른 컴퓨팅 디바이스(400)를 예시한다. 컴퓨팅 디바이스(400)는 다수의 컴포넌트들을 포함할 수 있다. 일 실시예에서, 이러한 컴포넌트들은 하나 이상의 마더보드들에 부착된다. 대안적인 실시예에서, 이러한 컴포넌트들은 마더보드보다는 단일의 시스템 온 칩(system-on-a-chip)(SoC) 다이 상으로 제조된다. 컴퓨팅 디바이스(400) 내의 컴포넌트들은 집적 회로 다이(402) 및 적어도 하나의 통신 칩(408)을 포함하지만, 이에 제한되지 않는다. 일부 구현예들에서, 통신 칩(408)은 집적 회로 다이(402)의 일부분으로서 제조된다. 집적 회로 다이(402)는 CPU(404)뿐만 아니라, 임베디드 DRAM(eDRAM) 또는 스핀-전달 토크 메모리(spin-transfer torque memory)(STTM 또는 STTM-RAM)와 같은 기술들에 의해 제공될 수 있는, 캐시 메모리로서 종종 사용되는, 온-다이 메모리(406)를 포함할 수 있다.
컴퓨팅 디바이스(400)는 마더보드에 전기적으로 그리고 물리적으로 커플링될 수 있거나 커플링되지 않을 수 있는, 또는 SoC 다이 내에 제조될 수 있거나 제조되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(410)(예를 들어, DRAM), 비휘발성 메모리(412)(예를 들어, ROM 또는 플래시 메모리), 그래픽 프로세싱 유닛(414)(GPU), 디지털 신호 프로세서(416), 암호 프로세서(442)(하드웨어 내에서 암호화 알고리즘들을 실행하는 특수화된 프로세서), 칩셋(420), 안테나(422), 디스플레이 또는 터치스크린 디스플레이(424), 터치스크린 제어기(426), 배터리(428) 또는 다른 전원, 전력 증폭기(도시되지 않음), 글로벌 포지셔닝 시스템(GPS) 디바이스(444), 나침반(430), 모션 코프로세서 또는 센서들(432)(가속도계, 자이로스코프 및 나침반을 포함할 수 있음), 스피커(434), 카메라(436), 사용자 입력 디바이스들(438)(예컨대, 키보드, 마우스, 스타일러스, 및 터치패드), 및 대용량 저장 디바이스(440)(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다목적 디스크(DVD) 등)를 포함하지만, 이에 제한되지 않는다.
통신 칩(408)은 컴퓨팅 디바이스(400)로의 그리고 컴퓨팅 디바이스(400)로부터의 데이터의 전달을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서, 이들은 그렇지 않을 수도 있다. 통신 칩(408)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는, 그러나 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩들(408)을 포함할 수 있다. 예를 들어, 제1 통신 칩(408)은 Wi-Fi 및 블루투스와 같은 보다 단거리의 무선 통신들에 전용될 수 있고, 제2 통신 칩(408)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 보다 장거리의 무선 통신들에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 전술된 실시예들에 따라 형성되는, 3-차원 트랜지스터들과 같은, 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
통신 칩(408)은 전술된 실시예들에 따라 형성되는, 트랜지스터들 또는 금속 상호접속들과 같은 하나 이상의 디바이스들을 또한 포함할 수 있다.
추가적인 실시예들에서, 컴퓨팅 디바이스(400) 내에 하우징되는 또다른 컴포넌트는 전술된 구현예들에 따라 형성되는, 3-차원 트랜지스터들 또는 금속 상호접속들과 같은, 하나 이상의 디바이스들을 포함할 수 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(400)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, 개인용 디지털 보조단말(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가적인 구현예들에서, 컴퓨팅 디바이스(400)는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
예들
후속하는 예들은 실시예들에 관한 것이다.
예 1은 채널 영역 및 채널 영역의 반대 측들 상에 배치되는 접합 영역들을 포함하는 3-차원 반도체 바디 ― 3차원 반도체 바디는 제2 재료에 의해 접합 영역들 내에서 분리되는 각자의 평면들 상에 배치되는 게르마늄 재료를 포함하는 복수의 나노와이어들을 포함하고, 제2 재료의 격자 상수는 게르마늄 재료의 격자 상수와 유사함 ― ; 및 채널 영역 상에 배치되는 게이트 스택을 포함하는 장치이고, 게이트 스택은 게이트 유전체 상에 배치되는 게이트 전극을 포함한다.
예 2에서, 예 1의 제2 재료는 III족 및 V족 화합물 재료를 포함한다.
예 3에서 예 1 또는 예 2의 제2 재료는 갈륨 비화물을 포함한다.
예 4에서, 예 1-3의 게이트 스택은 채널 영역 내의 복수의 나노와이어들 각각을 둘러싼다.
예 5는 기판 상에 스택화된 배열로 배열되는 복수의 나노와이어들 ― 각각의 나노와이어는 게르마늄 재료를 포함함 ― ; 복수의 나노와이어들 각각을 둘러싸는 게이트 스택 ― 게이트 스택은 게이트 유전체 및 게이트 전극을 포함함 ― ; 게이트 스택의 반대 측들 상의 스페이서들의 쌍; 스페이서들 내의 그리고 나노와이어들 사이의 영역으로 한정되는 복수의 III-V족 재료 구조체들; 및 게이트 스택의 반대 측들 상에 각각이 정의되는 소스 영역 및 드레인 영역을 포함하는 장치이다.
예 6에서, 복수의 나노와이어들 및 복수의 III-V족 재료 구조체들은 소스 및 드레인 영역들 내로 확장하고, 예 5의 III-V족 재료는 게르마늄 재료의 격자 상수와 유사한 격자 상수를 포함한다.
예 7에서, 예 5 및 예 6의 제2 재료는 III족 및 V족 화합물 재료를 포함한다.
예 8에서, 예 5 또는 예 6의 희생 재료는 갈륨 비화물을 포함한다.
예 9는 기판 상의 별도의 평면들 내에 복수의 나노와이어들을 형성하는 것 ― 복수의 나노와이어들 각각은 게르마늄 재료를 포함하고, 희생 재료에 의해 인접 나노와이어로부터 분리됨 ― ; 지정된 채널 영역 내의 복수의 나노와이어들 상에 게이트 스택을 배치하는 것 ― 게이트 스택은 유전체 재료 및 게이트 전극을 포함함 ―을 포함하는 방법이다.
예 10에서, 예 9의 희생 재료는 복수의 나노와이어들의 게르마늄 재료의 격자 상수와 유사한 격자 상수를 포함한다.
예 11에서, 예 9 또는 예 10의 희생 재료는 갈륨 비화물을 포함한다.
예 12에서, 예 9의 복수의 나노와이어들을 형성하는 것은 희생 재료의 각자의 층 상에 복수의 나노와이어들 각각을 에피텍셜방식으로 성장하는 것을 포함한다.
예 13에서, 복수의 나노와이어들을 형성하기 이전에, 예 12의 방법은 반도체 기판 상의 유전체 재료 내에 트렌치를 형성하는 것을 포함하고, 복수의 나노와이어들을 형성하는 것은 트렌치 내에 복수의 나노와이어들을 형성하는 것을 포함한다.
예 14에서, 복수의 나노와이어들을 형성한 이후, 예 13의 방법은 유전체 재료를 제거하는 것을 포함한다.
예 15에서, 유전체 재료를 제거한 이후, 예 14의 방법은 지정된 채널 영역 내의 복수의 나노와이어들 상에 희생 게이트를 형성하는 것; 및 접합 영역들에 대해 지정된 영역들 내의 복수의 나노와이어들 상에 유전체 재료를 형성하는 것을 포함한다.
예 16에서, 예 15의 방법은 희생 게이트 재료를 제거하는 것을 더 포함한다.
예 17에서, 예 16의 방법은 지정된 채널 영역 내의 희생 재료를 제거하는 것을 더 포함한다.
예 18에서, 예 17의 게이트 스택을 형성하는 것은 복수의 나노와이어들 각각 주위에 게이트 스택을 형성하는 것을 포함한다.
예 19에서, 예 18의 게이트 전극은 금속 재료를 포함한다.
예 20에서, 예 9 또는 예 10의 지정된 채널 영역에는 희생 재료가 없다.
요약서에 기술된 것을 포함하는, 예시된 구현예들의 위의 기재는, 완전한 것으로 의도되지도, 발명을 개시된 정확한 형태들로 제한하도록 의도되지도 않는다. 관련 기술분야의 통상의 기술자가 인지할 바와 같이, 발명의 특정 구현예들 및 발명에 대한 예들이 예시적인 목적으로 본원에 기술되지만, 다양한 등가적 수정들이 범위 내에서 가능하다.
이러한 수정들은 위의 상세한 설명의 견지에서 발명에 대해 이루어질 수 있다. 후속하는 청구항들에서 사용되는 용어는 발명을 명세서 및 청구항들에 개시되는 특정 구현예들로 제한하도록 해석되지 않아야 한다. 오히려, 범위는, 설정된 청구항 해석 원칙에 따라 해석되는, 후속하는 청구항들에 의해 전적으로 결정된다.

Claims (20)

  1. 집적 회로 구조체로서,
    기판 위의 나노와이어 - 상기 나노와이어는 채널 영역 및 상기 채널 영역의 양 측면에 있는 접합 영역들을 갖고, 상기 나노와이어는 제1 격자 상수를 갖는 IV족 재료를 포함함 -;
    상기 나노와이어의 상기 접합 영역들의 아래에 있는 반도체 재료 - 상기 반도체 재료는 상기 제1 격자 상수와 유사한 제2 격자 상수를 갖는 III-V족 재료를 포함하고, 상기 나노와이어의 상기 접합 영역들은 상기 반도체 재료 상에 있음 -; 및
    상기 나노와이어의 상기 채널 영역을 둘러싸는 게이트 스택
    을 포함하는, 집적 회로 구조체.
  2. 제1항에 있어서,
    상기 나노와이어 위의 제2 나노와이어 - 상기 제2 나노와이어는 채널 영역 및 상기 채널 영역의 양 측면에 있는 접합 영역들을 갖고, 상기 제2 나노와이어는 상기 IV족 재료를 포함함 -; 및
    상기 나노와이어의 상기 접합 영역들과 상기 제2 나노와이어의 상기 접합 영역들 사이의 제2 반도체 - 상기 제2 반도체 재료는 상기 III-V족 재료를 포함함 -
    를 더 포함하는, 집적 회로 구조체.
  3. 제2항에 있어서,
    상기 게이트 스택은 상기 제2 나노와이어의 상기 채널 영역을 추가로 둘러싸는, 집적 회로 구조체.
  4. 제1항에 있어서,
    상기 IV족 재료는 게르마늄인, 집적 회로 구조체.
  5. 제1항에 있어서,
    상기 III-V족 재료는 갈륨 비화물인, 집적 회로 구조체.
  6. 제1항에 있어서,
    상기 IV족 재료는 게르마늄이고, 상기 III-V족 재료는 갈륨 비화물인, 집적 회로 구조체.
  7. 집적 회로 구조체를 제조하는 방법으로서, 상기 방법은:
    기판 위의 반도체 재료 위에 나노와이어를 형성하는 단계 - 상기 나노와이어는 제1 격자 상수를 갖는 IV족 재료를 포함하고, 상기 반도체 재료는 상기 제1 격자 상수와 유사한 제2 격자 상수를 갖는 III-V족 재료를 포함함 -;
    상기 나노와이어의 채널 영역을 형성하기 위해 상기 반도체 재료의 일부분을 제거하는 단계 - 상기 반도체 재료의 다른 부분은 상기 나노와이어의 접합 영역들 아래에 남음 -; 및
    상기 나노와이어의 상기 채널 영역을 둘러싸는 게이트 스택을 형성하는 단계
    를 포함하는, 방법.
  8. 제7항에 있어서,
    상기 나노와이어 상에 형성된 제2 반도체 재료 위에 제2 나노와이어를 형성하는 단계 - 상기 제2 나노와이어는 상기 IV족 재료를 포함하고, 상기 제2 반도체 재료는 상기 III-V족 재료를 포함함 -; 및
    상기 제2 나노와이어의 채널 영역을 형성하기 위해 상기 제2 반도체 재료의 일부분을 제거하는 단계
    를 더 포함하는, 방법.
  9. 제8항에 있어서,
    상기 게이트 스택을 형성하는 단계는 상기 제2 나노와이어의 상기 채널 영역을 둘러싸는 상기 게이트 스택을 형성하는 단계를 더 포함하는, 방법.
  10. 제8항에 있어서,
    상기 제2 반도체 재료의 상기 일부분 및 상기 반도체 재료의 상기 일부분은 동시에 제거되는, 방법.
  11. 제7항에 있어서,
    상기 IV족 재료는 게르마늄이고, 상기 III-V족 재료는 갈륨 비화물인, 방법.
  12. 컴퓨팅 디바이스로서,
    보드; 및
    상기 보드에 결합된 컴포넌트
    를 포함하고, 상기 컴포넌트는:
    기판 위의 나노와이어 - 상기 나노와이어는 채널 영역 및 상기 채널 영역의 양 측면에 있는 접합 영역들을 갖고, 상기 나노와이어는 제1 격자 상수를 갖는 IV족 재료를 포함함 -;
    상기 나노와이어의 상기 접합 영역들의 아래에 있는 반도체 재료 - 상기 반도체 재료는 상기 제1 격자 상수와 유사한 제2 격자 상수를 갖는 III-V족 재료를 포함하고, 상기 나노와이어의 상기 접합 영역들은 상기 반도체 재료 상에 있음 -; 및
    상기 나노와이어의 상기 채널 영역을 둘러싸는 게이트 스택
    을 포함하는 집적 회로 구조체를 포함하는, 컴퓨팅 디바이스.
  13. 제12항에 있어서,
    상기 보드에 결합된 메모리를 더 포함하는, 컴퓨팅 디바이스.
  14. 제12항에 있어서,
    상기 보드에 결합된 통신 칩을 더 포함하는, 컴퓨팅 디바이스.
  15. 제12항에 있어서,
    상기 보드에 결합된 카메라를 더 포함하는, 컴퓨팅 디바이스.
  16. 제12항에 있어서,
    상기 보드에 결합된 배터리를 더 포함하는, 컴퓨팅 디바이스.
  17. 제12항에 있어서,
    상기 보드에 결합된 안테나를 더 포함하는, 컴퓨팅 디바이스.
  18. 제12항에 있어서,
    상기 컴포넌트는 패키지된 집적 회로 다이인, 컴퓨팅 디바이스.
  19. 제12항에 있어서,
    상기 컴포넌트는 프로세서, 통신 칩, 및 디지털 신호 프로세서로 구성된 그룹으로부터 선택되는, 컴퓨팅 디바이스.
  20. 제12항에 있어서,
    상기 컴퓨팅 디바이스는 모바일 폰, 랩톱, 데스크톱 컴퓨터, 서버, 및 셋톱 박스로 구성된 그룹으로부터 선택되는, 컴퓨팅 디바이스.
KR1020227009152A 2015-06-27 2015-06-27 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터 KR102492181B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2015/038190 WO2017003407A1 (en) 2015-06-27 2015-06-27 Ge nano wire transistor with gaas as the sacrificial layer
KR1020187002224A KR102377909B1 (ko) 2015-06-27 2015-06-27 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187002224A Division KR102377909B1 (ko) 2015-06-27 2015-06-27 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터

Publications (2)

Publication Number Publication Date
KR20220041241A true KR20220041241A (ko) 2022-03-31
KR102492181B1 KR102492181B1 (ko) 2023-01-26

Family

ID=57608565

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020227009152A KR102492181B1 (ko) 2015-06-27 2015-06-27 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터
KR1020187002224A KR102377909B1 (ko) 2015-06-27 2015-06-27 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020187002224A KR102377909B1 (ko) 2015-06-27 2015-06-27 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터

Country Status (6)

Country Link
US (2) US10249740B2 (ko)
EP (1) EP3317900B1 (ko)
KR (2) KR102492181B1 (ko)
CN (1) CN107690704A (ko)
TW (1) TWI697962B (ko)
WO (1) WO2017003407A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102492181B1 (ko) * 2015-06-27 2023-01-26 인텔 코포레이션 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터
DE112015006962T5 (de) * 2015-09-24 2018-06-07 Intel Corporation Hybride tri-gate- und nanodraht-cmos-vorrichtungsarchitektur
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
EP3394898B1 (en) * 2015-12-24 2023-09-20 Intel Corporation Methods of forming self aligned spacers for nanowire device structures
WO2017111873A1 (en) * 2015-12-26 2017-06-29 Intel Corporation A method to achieve a uniform group iv material layer in an aspect ratio trapping trench
US9722022B2 (en) * 2015-12-28 2017-08-01 International Business Machines Corporation Sidewall image transfer nanosheet
US10522694B2 (en) * 2016-12-15 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing semiconductor device
US10211307B2 (en) 2017-07-18 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
CN109390400A (zh) * 2017-08-08 2019-02-26 中芯国际集成电路制造(上海)有限公司 环栅场效应晶体管及其形成方法
KR102381197B1 (ko) * 2017-12-08 2022-04-01 삼성전자주식회사 반도체 소자
CN110660841B (zh) * 2018-06-29 2023-03-21 台湾积体电路制造股份有限公司 半导体元件的制造方法
CN110828541B (zh) * 2018-08-14 2023-05-16 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10727427B2 (en) 2018-08-31 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a field effect transistor using carbon nanotubes and a field effect transistor
US11610887B2 (en) * 2019-01-09 2023-03-21 Intel Corporation Side-by-side integration of III-n transistors and thin-film transistors
US11508625B2 (en) * 2020-01-14 2022-11-22 Tokyo Electron Limited Method of making a continuous channel between 3D CMOS
US11664656B2 (en) 2020-03-18 2023-05-30 Mavagail Technology, LLC ESD protection for integrated circuit devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120007052A1 (en) * 2010-07-07 2012-01-12 Sematech, Inc. Apparatus, System, and Method for Dual-Channel Nanowire FET Device
KR20140134226A (ko) * 2013-05-13 2014-11-21 인텔 코오퍼레이션 패키지에 내장된 실리콘 관통 비아(tsv) 다이를 갖는 멀티칩 집적
KR20150033496A (ko) * 2013-09-24 2015-04-01 삼성전자주식회사 반도체 소자 및 그 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080191317A1 (en) * 2007-02-13 2008-08-14 International Business Machines Corporation Self-aligned epitaxial growth of semiconductor nanowires
US8283653B2 (en) 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
WO2013095341A1 (en) * 2011-12-19 2013-06-27 Intel Corporation Cmos implementation of germanium and iii-v nanowires and nanoribbons in gate-all-around architecture
DE112011106031B4 (de) * 2011-12-23 2018-12-06 Intel Corporation Einaxial gespannte Nanodrahtstrukturen
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US9087863B2 (en) * 2011-12-23 2015-07-21 Intel Corporation Nanowire structures having non-discrete source and drain regions
US9484447B2 (en) 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
KR101958530B1 (ko) * 2012-07-27 2019-03-14 인텔 코포레이션 나노와이어 트랜지스터 디바이스 및 형성 기법
US8785909B2 (en) * 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8716751B2 (en) * 2012-09-28 2014-05-06 Intel Corporation Methods of containing defects for non-silicon device engineering
US8896101B2 (en) * 2012-12-21 2014-11-25 Intel Corporation Nonplanar III-N transistors with compositionally graded semiconductor channels
DE112013007031B4 (de) * 2013-06-28 2022-02-24 Intel Corporation Auf selektiv epitaktisch gezüchteten III-V-Materialien basierende Vorrichtungen
US9362397B2 (en) 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
CN106030810B (zh) * 2013-09-27 2019-07-16 英特尔公司 经由用于硅上异质集成的模板工程的改进的包覆层外延
US9023705B1 (en) 2013-11-01 2015-05-05 Globalfoundries Inc. Methods of forming stressed multilayer FinFET devices with alternative channel materials
US9136332B2 (en) * 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9853107B2 (en) * 2014-03-28 2017-12-26 Intel Corporation Selective epitaxially grown III-V materials based devices
US9698025B2 (en) * 2014-09-04 2017-07-04 Globalfoundries Inc. Directed self-assembly material growth mask for forming vertical nanowires
US9450046B2 (en) * 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
KR102492181B1 (ko) * 2015-06-27 2023-01-26 인텔 코포레이션 희생층으로서 gaas를 가지는 ge 나노와이어 트랜지스터

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120007052A1 (en) * 2010-07-07 2012-01-12 Sematech, Inc. Apparatus, System, and Method for Dual-Channel Nanowire FET Device
KR20140134226A (ko) * 2013-05-13 2014-11-21 인텔 코오퍼레이션 패키지에 내장된 실리콘 관통 비아(tsv) 다이를 갖는 멀티칩 집적
KR20150033496A (ko) * 2013-09-24 2015-04-01 삼성전자주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
TWI697962B (zh) 2020-07-01
KR102377909B1 (ko) 2022-03-23
US10249740B2 (en) 2019-04-02
EP3317900B1 (en) 2023-06-21
US20180138289A1 (en) 2018-05-17
KR20180021118A (ko) 2018-02-28
EP3317900A1 (en) 2018-05-09
TW201709345A (zh) 2017-03-01
KR102492181B1 (ko) 2023-01-26
CN107690704A (zh) 2018-02-13
US10930766B2 (en) 2021-02-23
US20190189770A1 (en) 2019-06-20
WO2017003407A1 (en) 2017-01-05
EP3317900A4 (en) 2019-03-06

Similar Documents

Publication Publication Date Title
US10930766B2 (en) Ge NANO wire transistor with GAAS as the sacrificial layer
US10797139B2 (en) Methods of forming backside self-aligned vias and structures formed thereby
US20220140127A1 (en) Wrap-around source/drain method of making contacts for backside metals
US11935933B2 (en) Backside contact structures and fabrication for metal on both sides of devices
EP3155658B1 (en) Memory die with direct integration to logic die and method of manufacturing the same
US11569370B2 (en) DEPOP using cyclic selective spacer etch
KR102309367B1 (ko) 비대칭 프로파일을 갖는 핀 구조체들을 형성하는 방법 및 장치
US10700039B2 (en) Silicon die with integrated high voltage devices
US20190006296A1 (en) Metal on both sides of the transistor integrated with magnetic inductors
US11335600B2 (en) Integration method for finfet with tightly controlled multiple fin heights
WO2017003411A1 (en) Multi-height finfet device by selective oxidation
TW201813105A (zh) 用以降低閘極誘發障壁下降／短通道效應同時最小化對驅動電流的影響的有欠疊尖端的鍺電晶體結構
US20200066515A1 (en) Engineering tensile strain buffer in art for high quality ge channel
US20170077389A1 (en) Embedded memory in interconnect stack on silicon die

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant