DE112011106031B4 - Einaxial gespannte Nanodrahtstrukturen - Google Patents

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    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

Ein Halbleiterbauelement, umfassend:
eine Vielzahl vertikal gestapelter, einaxial gespannter Nanodrähte (106), die über einem Substrat (102) angeordnet sind, jeder der einaxial gespannten Nanodrähte umfassend:
eine diskrete Kanalregion, die im einaxial gespannten Nanodraht angeordnet ist, wobei die diskrete Kanalregion eine Stromflussrichtung entlang der Richtung der einaxialen Spannung hat, und
Quellen- und Senkenregionen (110, 112), die im Nanodraht an beiden Seiten der diskreten Kanalregion angeordnet sind, wobei die Quellen- und Senkenregionen diskret sind; und
einen Gate-Elektrodenstapel (108), der die diskreten Kanalregionen vollständig umgibt;
einen ersten Kontakt (114), der die diskreten Quellenregionen vollständig umgibt, und
einen zweiten Kontakt (114), der die diskreten Senkenregionen vollständig umgibt.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Erfindung betreffen den Bereich von Nanodraht-Halbleiterbauelementen und, insbesondere, einaxial gespannte Nanodrahtstrukturen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen die treibende Kraft hinter einer ständig wachsenden Halbleiterbranche. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten von Funktionseinheiten auf dem beschränkten Platz von Halbleiterchips. Zum Beispiel ermöglicht die schrumpfende Transistorgröße die Einbeziehung einer zunehmenden Zahl an Speichergeräten auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität beflügelte. Der Drang nach immer mehr Kapazität ist jedoch nicht ohne Probleme. Die Notwendigkeit, die Leistung jedes Geräts zu optimieren, wird immer wichtiger.
  • Die Aufrechterhaltung der Mobilitätsverbesserung und Kurzkanalkontrolle, wenn die Abmessungen von Mikroelektronikgeräten den Wert von 15 Nanometer (nm) unterschreiten, stellt eine Herausforderung bei der Gerätefertigung dar. Für die Herstellung von Geräten verwendete Nanodrähte bieten verbesserte Kurzkanalkontrolle. Zum Beispiel bieten Siliziumgermanium (SixGe1-x)-Nanodraht-Kanalstrukturen (wobei x < 0,5) Mobilitätsverbesserungen bei respektablem Eg, die für die Verwendung in vielen herkömmlichen Produkten geeignet sind, die bei höherer Spannung betrieben werden. Außerdem bieten Siliziumgermanium (SixGe1-x)-Nanodrahtkanäle (wobei x > 0,5) eine verbesserte Mobilität bei geringeren Egs (die z. B. für Niederspannungsprodukte im Mobil-/Handheldbereich geeignet sind). Viele verschiedene Techniken wurden ausprobiert, um die Mobilität von Transistoren zu verbessern. Jedoch sind im Bereich der Elektronen- und/oder Lochmobilitätsverbesserung für Halbleiterbauelemente noch erhebliche Verbesserungen nötig.
  • In WO 2012/074872 A2 ist eine Nanodrahtvorrichtung offenbart. Fin-Strukturen auf einem Substrat werden durch Abstandhalter von einem Gate getrennt. Ein Teil der Fin-Strukturen wird entfernt, um Source-/Drain-Regionen freizulegen.
  • US 2010/0 252 801 A1 offenbart einen Nanodraht, der unter longitudinaler Spannung steht.
  • Der Erfindung liegt die Aufgabe zu Grunde, Kontaktmöglichkeiten für Nanodrähte zu verbessern. Diese Aufgabe wird durch die nebengeordneten Ansprüche gelöst. Die im Folgenden offenbarten Ausführungsformen gehören lediglich insofern zu der Erfindung, als dass sie unter den Schutzbereich der Ansprüche fallen. Alle weiteren Angaben dienen lediglich als Hintergrundinformation für die Erfindung.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der vorliegenden Erfindung umfassen einaxial gespannte Nanodrahtstrukturen.
  • In einer Ausführungsform beinhaltet ein Halbleiterbauelement eine Vielzahl von vertikal gestapelten, einaxial gespannten Nanodrähten, die über einem Substrat angeordnet sind. Jeder der einaxial gespannten Nanodrähte umfasst eine diskrete Kanalregion im einaxial gespannten Nanodraht. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Spannung. Diskrete Quellen- und Senkenregionen sind im Nanodraht an beiden Seiten der diskreten Kanalregion angeordnet. Ein Gate-Elektrodenstapel umgibt die diskreten Kanalregionen vollständig. Ein Kontakt umgibt die Quellenregionen vollständig und ein weitere die Senkenregionen.
  • In einer weiteren Ausführungsform beinhaltet eine Halbleiterstruktur ein erstes Halbleiterbauelement, das einen ersten Nanodraht enthält, der über einem Substrat angeordnet ist. Der erste Nanodraht hat eine einaxiale Zugspannung und beinhaltet einen diskrete Kanalregion und diskrete Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Zugspannung. Das erste Halbleiterbauelemente beinhaltet außerdem einen ersten Gate-Elektrodenstapel, der die diskrete Kanalregion des ersten Nanodrahts vollständig umgibt. Die Halbleiterstruktur umfasst außerdem ein zweites Halbleiterbauelement, das einen zweiten Nanodraht beinhaltet, der über dem Substrat angeordnet ist. Der zweite Nanodraht hat eine einaxiale Druckspannung und beinhaltet einen diskrete Kanalregion und diskrete Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Druckspannung. Das zweite Halbleiterbauelemente beinhaltet außerdem einen zweiten Gate-Elektrodenstapel, der die diskrete Kanalregion des zweiten Nanodrahts vollständig umgibt. Ein erstes Kontaktpaar umgibt die diskreten Quellen- und Senkenregionen des ersten Nanodrahts vollständig umgibt, und ein zweites Kontaktpaar umgibt die diskreten Quellen- und Senkenregionen des zweiten Nanodrahts vollständig.
  • Figurenliste
    • 1A veranschaulicht eine dreidimensionale Querschnittansicht einer nanodrahtbasierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 1B veranschaulicht eine Querschnittansicht des Kanals der nanodrahtbasierten Halbleiterstruktur nach 1A, entlang der Achse A-A, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 1C veranschaulicht eine Querschnittansicht des Abstandselements der nanodrahtbasierten Halbleiterstruktur nach 1A, entlang der Achse B-B, gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 2 ist eine Schrägsicht eines Nanodrahts mit einaxialer Druckspannung gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 3 ist eine Schrägsicht eines Nanodrahts mit einaxialer Zugspannung gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 4A-4F veranschaulichen dreidimensionale Querschnitt-Ansichten, die verschiedene Operationen in einem Verfahren zur Herstellung einer Nanodraht-Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Verbindung darstellten.
    • 5 veranschaulicht eine dreidimensionale Querschnittansicht einer weiteren nanodrahtbasierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung.
    • 6 veranschaulicht ein Computergerät gemäß einer Implementierung mit der Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Einaxial gespannte Nanodrahtstrukturen werden beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Details, wie spezifische Nanodrahtintegration und Materialsysteme angeführt, um ein gründliches Verständnis von Ausführungsformen der vorliegenden Erfindung bereitzustellen. Für einen Fachmann ist es offensichtlich, dass Ausführungsformen der vorliegenden Erfindung ohne diese spezifischen Details ausgeübt werden können. In anderen Fällen werden wohlbekannte Merkmale, wie Layouts des integrierten Schaltungsdesigns nicht im Detail beschrieben, um Ausführungsformen der vorliegenden Erfindung nicht unnötigerweise zu verkomplizieren. Des Weiteren ist es selbstverständlich, dass die verschiedenen in den Figuren gezeigten Ausführungsformen veranschaulichende Repräsentationen und nicht zwangsläufig maßstäblich gezeichnet sind.
  • Ein oder mehrere Ausführungsformen der vorliegenden Erfindung sind auf die Verbesserung der Kanalmobilität für NMOS- oder PMOS-Transistoren oder beide gerichtet. Die Mobilität kann mithilfe von Spannung, z. B. in der Kanalregion verbessert werden. Somit liefern ein oder mehrere der hierin beschriebenen Ansätze die entsprechende Spannung in den Kanalregionen sowohl für NMOS- als auch für PMOS-Transistoren. Ein einer Ausführungsform werden gespannte NMOS- und PMOS-Nanodrähte bereitgestellt.
  • Ein gespannter Silizium-auf-Isolator-Stapel (Silicon-On-Insulator, SOI) kann als Ausgangspunkt für die Herstellung nanodrahtbasierter Elemente mit gespannten Kanalregionen verwendet werden. Zum Beispiel wird in einer Ausführungsform einen gespannte Siliziumschicht eines solchen Substrats als erste aktive Schicht verwendet. Anschließend wird eine zweite aktive Schicht auf der ersten Schicht mithilfe von Siliziumgermanium (SiGe) mit einem höheren Ge-Prozentsatz gebildet, als bei der Herstellung des anfänglichen gespannten Silizium-auf-Isolator-Substrats verwendet. Nach Strukturierung des Stapels mithilfe der ersten und zweiten aktiven Schicht hat der restliche Teil der SiGe-Schicht eine einaxiale Druckspannung entlang der Stromflussrichtung der Lamelle, während der restliche Teil der Siliziumschicht eine einaxiale Druckspannung entlang der Stromflussrichtung der Lamelle hat. Bei einer Metall-Gate-Austauschoperation wird entweder Silizium (für PMOS-Elemente) oder SiGe (für NMOS-Elemente) vom Lamellenstapel entfernt, um Nanodrähte mit einer „Gate-all-Around“-Struktur herzustellen. Der obige Ansatz wird zusammen mit anderen Ansätzen zur Bildung gespannter nanodrahtbasierter Elemente in Verbindung mit den Figuren unten näher beschrieben.
  • Zum Beispiel veranschaulicht 1A eine dreidimensionale Querschnittansicht einer nanodrahtbasierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. 1B veranschaulicht eine Querschnittansicht des Kanals der nanodrahtbasierten Halbleiterstruktur nach 1A, entlang der Achse A-A. 1C veranschaulicht eine Querschnittansicht des Abstandselements der nanodrahtbasierten Halbleiterstruktur nach 1A, entlang der Achse B-B. Unter Bezugnahme auf 1A beinhaltet ein Halbleiterbauelement 100 ein oder mehrere vertikal gestapelte Nanodrähte (Satz 104), die über einem Substrat 102 angeordnet sind. Hierin beschriebene Ausführungsformen zielen sowohl auf Geräte mit einem Draht als auch auf Elemente mit mehreren Drähten. Als ein Beispiel ist ein auf drei Nanodrähten basierendes Element mit Nanodrähten 104A, 104B und 104C zu Veranschaulichungszwecken dargestellt. Zum besseren Verständnis der Beschreibung wird Nanodraht 104A als Beispiel verwendet, während sich die Beschreibung nur auf einen der Nanodrähte konzentriert. Es ist selbstverständlich, dass, wenn Attribute eines Nanodrahts beschrieben werden, Ausführungsformen, die auf einer Vielzahl von Nanodrähten basieren, dieselben Attribute für jeden der Nanodrähte haben können.
  • Jeder der Nanodrähte 104 beinhaltet eine Kanalregion 106, die im Nanodraht angeordnet ist. Die Kanalregion 106 hat eine Länge (L). Unter Bezugnahme auf 1B hat die Kanalregion auch einen Umfang, der orthogonal zur Länge (L) ist. Unter Bezugnahme auf 1A und 1B umgibt ein Gate-Elektrodenstapel 108 den gesamten Umfang jeder der Kanalregionen 106. Der Gate-Elektrodenstapel 108 beinhaltet eine Gate-Elektrode zusammen mit einer dielektrischen Gate-Schicht, die zwischen der Kanalregion 106 und der Gate-Elektrode (nicht dargestellt) angeordnet ist. Die Kanalregion 106 ist diskret insofern, dass sie vollständig vom Gate-Elektrodenstapel 108 umgeben ist, ohne Zwischenmaterial, z. B. ein zugrundeliegendes Substratmaterial oder überlagernde Kanalfertigungsmaterialien. Demgemäß sind in Ausführungsformen mit einer Vielzahl von Nanodrähten 104 die Kanalregionen 106 der Nanodrähte ebenfalls in Bezug zueinander diskret, wie in 1B dargestellt.
  • Unter erneuter Bezugnahme auf 1A beinhaltet jeder der Nanodrähte 104 außerdem Quellen- und Senkenregionen 110 und 112, die im Nanodraht an beiden Seiten der Kanalregion 104 angeordnet sind. Ein Kontaktpaar 114 ist über den Quellen-/Senkenregionen 110/112 angeordnet. Das Kontaktpaar 114 umgibt den gesamten Umfang der Quellen-/Senkenregionen 110/112, wie in 1A dargestellt. Das heißt es sind die Quellen-/Senkenregionen 110/112 insofern diskret, dass sie komplett von Kontakten 114 ohne ein Zwischenmaterial, . B. ein zugrundeliegendes Substratmaterial oder überlagernde Kanalfertigungsmaterialien, umgeben sind. Demgemäß sind in einer solchen Ausführungsform mit einer Vielzahl von Nanodrähten 104 die Quellen-/Senkenregionen 110/112 der Nanodrähte ebenfalls diskret in Bezug zueinander.
  • Unter erneuter Bezugnahme auf 1A beinhaltet in einer Ausführungsform das Halbleiterbauelement 100 des Weiteren ein Paar Abstandselemente 116. Die Abstandselemente 116 sind zwischen dem Gate-Elektrodenstapel 108 und dem Kontaktpaar 114 angeordnet. Wie oben beschreiben sind die Kanalregionen und die Quellen-/Senkenregionen, zumindest in einigen Ausführungsformen, diskret hergestellt. Jedoch müssen, oder können, nicht alle Regionen der Nanodrähte 104 diskret hergestellt sein. Zum Beispiel sind unter Bezugnahme auf 1C Nanodrähte 104A-104C an der Stelle unter den Abstandselementen 116 nicht diskret. In einer Ausführungsform hat der Stapel der Nanodrähte 104A-104C ein Halbleiter-Zwischenmaterial 118 dazwischen, z. B. Siliziumgermanium, das zwischen Siliziumnanodrähten liegt, oder umgekehrt, wir unten in Verbindung mit 4A-4F beschrieben. In einer Ausführungsform ist der untere Nanodraht 104A noch in Kontakt mit einem Teil von Substrat 102, z. B. in Kontakt mit einem Isolationsschichtteil, der auf einem Bulk-Substrat angeordnet ist. Somit ist in einer Ausführungsform ein Teil der Vielzahl vertikal gestapelter Nanodrähte unter einem oder beiden der Abstandselemente nicht diskret.
  • Gemäß der vorliegenden Erfindung sind die ein oder mehreren Nanodrähte 104 des Halbleiterbauelement 100 einaxial gespannte Nanodrähte. Somit kann ein Halbleiterbauelement aus einem einzigen, einaxial gespannten Nanodraht (z. B. 104A) oder aus einer Vielzahl vertikal gestapelter, einaxial gespannter Nanodrähte (104A-104C) hergestellt werden, wie in 1A dargestellt. Der einaxial gespannte Nanodraht oder die Vielzahl von Nanodrähten können mit Zugspannung oder Druckspannung einaxial gespannt sein. Zum Beispiel veranschaulicht 2 eine Schrägsicht eines Nanodrahts mit einaxialer Druckspannung, während 3 eine Schrägsicht eines Nanodrahts mit einaxialer Druckspannung gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung veranschaulicht.
  • Unter Bezugnahme auf 2 hat ein Nanodraht 104-1 eine diskrete Kanalregion (C), die darin angeordnet ist. Eine Quellenregion (S) und eine Senkenregion (D) sind im Nanodraht 104-1 an beiden Seiten der diskreten Kanalregion angeordnet. Die diskrete Kanalregion des Nanodrahts 104-1 hat eine Stromflussrichtung entlang der Richtung einer einaxialen Druckspannung (Pfeile weisen zueinander hin), von der Quellenregion (S) zur Senkenregion (D). In einer Ausführungsform besteht der einaxial gespannte Nanodraht 104-1 mit einaxialer Druckspannung aus Siliziumgermanium (SixGey, wobei 0 < x <100 und 0 < y < 100). In einer spezifischen solchen Ausführungsform ist x ungefähr 30 und y ist ungefähr 70. In einer Ausführungsform wird ein PMOS-Halbleiterbauelement aus dem Nanodraht 104-1 mit einaxialer Druckspannung hergestellt.
  • Unter Bezugnahme auf 3 hat ein Nanodraht 104-2 eine diskrete Kanalregion (C), die darin angeordnet ist. Eine Quellenregion (S) und eine Senkenregion (D) sind im Nanodraht 104-2 an beiden Seiten der diskreten Kanalregion angeordnet. Die diskrete Kanalregion des Nanodrahts 104-2 hat eine Stromflussrichtung entlang der Richtung einer einaxialen Zugspannung (Pfeile weisen voneinander weg), von der Quellenregion (S) zur Senkenregion (D). In einer Ausführungsform besteht der einaxial gespannte Nanodraht 104-2 mit einaxialer Zugspannung aus Silizium. In einer Ausführungsform wird ein NMOS-Halbleiterbauelement aus dem Nanodraht 104-2 mit einaxialer Zugspannung hergestellt.
  • Unter erneuter Bezugnahme auf 1A kann das Substrat 102 aus einem Material bestehen, das für die Herstellung von Halbleiterbauelementen geeignet ist. In einer Ausführungsform beinhaltet Substrat 102 ein unteres Bulk-Substrat, das aus einem Einzelkristall eines Materials besteht, wie z. B., aber nicht beschränkt, auf, Silizium, Germanium, Siliziumgermanium oder ein III-V-Verbindungshalbleitermaterial. Eine obere Isolationsschicht, die aus einem Material besteht, wie z. B., aber nicht beschränkt auf, Siliziumdioxid, Siliziumnitrid oder Siliziumoxinitrid, ist auf dem unteren Bulk-Substrat angeordnet. Somit kann die Struktur 100 aus einem Halbleiter-auf-Isolator-Ausgangssubstrat wie einem Silizium-auf-Isolator (SOI)-Substrat oder einem gespannten Silizium-auf-Isolator (sSOI)-Substrat hergestellt werden. Somit ist in einer Ausführungsform die Vielzahl der vertikal gestapelten, einaxial gespannten Nanodrähte 104 über einem kristallinen Bulk-Substrat angeordnet, auf dem eine dielektrische Zwischenschicht angeordnet ist, wie in 1A-1C dargestellt. Alternativ wird die Struktur 100 direkt vom Bulk-Substrat gebildet und die lokale Oxidation wird verwendet, um elektrisch isolierende Teile statt der oben beschriebenen oberen Isolationsschicht zu bilden. Somit ist in einer weiteren Ausführungsform die Vielzahl der vertikal gestapelten, einaxial gespannten Nanodrähte 104 über einer kristallinen Bulk-Struktur ohne dielektrische Zwischenschicht angeordnet, die darauf angeordnet ist.
  • In einer Ausführungsform können die einaxial gespannten Nanodrähte 104 als Drähte oder Bänder (letzter sind unten beschrieben) dimensioniert sein und sie können rechtwinklige oder abgerundete Ecken haben. In einer Ausführungsform bestehen die einaxial gespannten Nanodrähte 104 aus einem Material wie, aber nicht beschränkt auf, Silizium, Germanium oder einer Kombination daraus. In einer solchen Ausführungsform sind die einaxial gespannten Nanodrähte einzelkristallin. Zum Beispiel kann für einen einaxial gespannten Silizium-Nanodraht 104 ein einzelkristalliner Nanodraht auf einer globalen Ausrichtung (100) basieren, z. B. mit einer Ebene <100> in Z-Richtung. In einer Ausführungsform sind die Abmessungen der einaxial gespannten Nanodrähte 104 aus Querschnittperspektive, wie in 1B dargestellt, im Nanobereich. Zum Beispiel ist in einer spezifischen Ausführungsform die kleinste Abmessung der einaxial gespannten Nanodrähte 104 kleiner als 20 Nanometer.
  • Die Breite und Höhe jeder der Kanalregionen 106 ist in 1B, als ungefähr gleich angegeben, muss dies aber nicht sein. Zum Beispiel ist in einer weiteren Ausführungsform (nicht dargestellt) die Breite der einaxial gespannten Nanodrähte 104 erheblich größer als die Höhe. In einer spezifischen Ausführungsform ist die Breite ungefähr 2 bis 10 Mal größere als die Höhe. Nanodrähte mit einer solchen Geometrie können als Nanobänder bezeichnet werden. In einer alternativen Ausführungsform (ebenfalls nicht dargestellt) sind die Nanobänder vertikal ausgerichtet. Das heißt, jeder der einaxial gespannten Nanodrähte 104 hat eine Breite und eine Höhe, wobei die Breite erheblich kleiner als die Höhe ist.
  • In einer Ausführungsform, unter erneuter Bezugnahme auf 1A, besteht die Gate-Elektrode von Gate-Elektrodenstapel 108 aus einem Metall-Gate und die dielektrische Gate-Schicht besteht aus einem Material mit hohem k. Zum Beispiel besteht in einer Ausführungsform die dielektrische Gate-Schicht aus einem Material wie, aber nicht beschränkt auf, Hafniumoxid, Hafniumoxinitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantaloxid, Barium-Strontium-Titanat, Barium-Titanat, Strontium-Titanat, Yttriumoxid, Aluminiumoxid, Bleiscandium-Tantaloxid, Bleizinkniobat oder einer Kombination daraus. Des Weiteren kann ein Teil der dielektrischen Gate-Schicht eine Schicht aus nativem Oxid enthalten, die sich aus den obersten Schichten des Nanodrahts 104 bildet. in einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Teil mit hohem k und einem unteren Teil, der aus einem Oxid eines Halbleitermaterials besteht. In einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Teil aus Hafniumoxid und einem unteren Teil aus Siliziumdioxid oder Siliziumoxinitrid.
  • In einer Ausführungsform besteht die Gate-Elektrode aus eine Metallschicht wie, aber nicht beschränkt auf, Metallnitride, Metallcarbide, Metallsilizide, Metallaluminide, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitenden Metalloxiden. In einer spezifischen Ausführungsform besteht die Gate-Elektrode aus einem Füllmaterial ohne Austrittsarbeitseinstellung, das sich über einer Metallschicht mit Austrittseinstellung bildet.
  • In einer Ausführungsform bestehen die Abstandselemente 116 aus einem isolierenden, dielektrischen Material wie, aber nicht beschränkt auf, Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid. Die Kontakte 114 sind, in einer Ausführungsform, aus einer Metallart hergestellt. Die Metallarten können reines Metall wie Nickel oder Kobalt oder eine Legierung wie eine Metall-Metall-Legierung oder eine Metall-Halbleiterlegierung (z. B. eine Silizidmaterial) sein. Auch wenn das oben beschriebene Element 100 für ein einziges Element, z. B. ein NMOS- oder ein PMOS-Element ist, kann auch eine CMOS-Architektur gebildet werden, die sowohl nanodrahtbasierte, gespannte NMOS- und PMOS-Kanalelemente umfasst, die auf oder über demselben Substrat angeordnet sind. Zum Beispiel beinhaltet gemäß einer weiteren Ausführungsform der vorliegenden Erfindung eine Halbleiterstruktur ein erstes Halbleiterbauelement. Das erste Halbleiterbauelement beinhaltet einen ersten Nanodraht, der über einem Substrat angeordnet ist. Der erste Nanodraht hat eine einaxiale Zugspannung und beinhaltet einen diskrete Kanalregion und Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Zugspannung. Ein erster Gate-Elektrodenstapel umgibt die diskrete Kanalregion des ersten Nanodrahts vollständig.
  • Die CMOS-Halbleiterstruktur umfasst außerdem ein zweites Halbleiterbauelement, das einen zweiten Nanodraht beinhaltet, der über dem Substrat angeordnet ist. Der zweite Nanodraht hat eine einaxiale Druckspannung und beinhaltet einen diskrete Kanalregion und Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Druckspannung. Ein zweiter Gate-Elektrodenstapel umgibt die diskrete Kanalregion des zweiten Nanodrahts vollständig.
  • In einer Ausführungsform besteht der erste Nanodraht aus Silizium und der zweite Nanodraht besteht aus aus Siliziumgermanium (SixGey, wobei 0 < x <100 und 0 < y < 100). In einer solchen Ausführungsform ist das erste Halbleiterbauelement ein NMOS-Element und das zweite Halbleiterbauelement ist ein PMOS-Element. In einer Ausführungsform ist x ungefähr 30 und y ist ungefähr 70. Jedoch können auch andere Stöchiometrien gewählt werden, solange sie in der Schicht gespannt bleiben, z. B. kann stattdessen Si40Ge60 verwendet werden. In einer Ausführungsform kann die CMOS-Halbleiterstruktur aus einem Halbleiter-auf-Isolator-Ausgangssubstrat hergestellt werden. Somit sind in einer Ausführungsform der erste und zweite Nanodraht über einer kristallinen Bulk-Struktur mit dielektrischer Zwischenschicht angeordnet, die darauf angeordnet ist.
  • Die Quellen- und Senkenregionen des ersten und zweiten Nanodrahts sind diskret. Außerdem umfasst in einer solchen Ausführungsform das erste Halbleiterbauelement des Weiteren ein erstes Kontaktpaar, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahts vollständig umgibt, und das zweite Halbleiterbauelement umfasst des Weiteren ein zweites Kontaktpaar, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahts vollständig umgibt. In einer Ausführungsform umfasst die CMOS-Halbleiterstruktur des Weiteren ein erstes Paar Abstandselemente, die zwischen dem ersten Gate-Elektrodenstapel und dem ersten Kontaktpaar angeordnet sind, und ein zweites Paar Abstandselemente, die zwischen dem zweiten Gate-Elektrodenstapel und dem zweiten Kontaktpaar angeordnet sind.
  • In einer Ausführungsform ist ein Teil des ersten und zweiten Nanodrahts nicht diskret. In einer Ausführungsform umfasst das erste Halbleiterbauelement des Weiteren ein oder mehrere zusätzliche Nanodrähte mit einaxialer Zugspannung und vertikal gestapelt mit dem ersten Nanodraht. Dagegen umfasst das zweite Halbleiterbauelement des Weiteren ein oder mehrere zusätzliche Nanodrähte mit einaxialer Druckspannung und vertikal gestapelt mit dem zweiten Nanodraht.
  • In einem weiteren Aspekt werden Verfahren für die Herstellung einer Nanodraht-Halbleiterstruktur bereitgestellt. Zum Beispiel veranschaulichen 4A-4F dreidimensionale Querschnitt-Ansichten, die verschiedene Operationen in einem Verfahren zur Herstellung einer Nanodraht-Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Verbindung darstellten.
  • Ein Verfahren zur Herstellung einer Nanodraht-Halbleiterstruktur kann, in einer Ausführungsform, die Bildung sowohl eines nanodrahtbasierten PMOS-Halbleiterbauelements als auch eines benachbarten nanodrahtbasierten NMOS-Halbleiterbauelements umfassen. Jedes Element kann durch Bildung eines Nanodrahts über einem Substrat gebildet werden. In einer spezifischen Ausführungsform, die letztendlich die Bildung von zwei einaxial gespannten Nanodrähten für jedes der nanodrahtbasierten NMOS- und PMOS-Halbleiterstrukturen bereitstellt, veranschaulicht 4A eine anfängliche Struktur 400 mit einem Substrat 402 (z. B. bestehend aus einem Bulk-Silziumsubstrat 402A mit einer isolierenden Siliziumdioxidschicht 402B darauf) und einem Siliziumschicht 404/Siliziumgermaniumschicht 406/Siliziumschicht 408/Siliziumgermaniumschicht 410-Stapel darauf angeordnet.
  • Gemäß einer Ausführungsform der vorliegenden Verbindung sind die Siliziumschicht 404, Siliziumgermaniumschicht 406, Siliziumschicht 408 und Siliziumgermaniumschicht 410 jeweils gespannt. In einer solchen Ausführungsform haben die Siliziumschichten 404 und 408 eine Zugspannung, während die Siliziumgermaniumschichten 406 und 410 eine Druckspannung haben. Unter erneuter Bezugnahme auf 4A wird in einer beispielhaften Ausführungsform Struktur 400 durch Wachsen gespannter Siliziumgermanium- und Siliziumschichten auf einem Wafer einer anfänglich gespannten Siliziumschicht bereitgestellt, die sich auf einer Isolationsschicht auf einem zugrundeliegenden Bulk-Substrat bildet (der gespannte Siliziumteil davon ist Schicht 404). Die anfängliche Struktur ist, in einer spezifischen Ausführungsform, ein biaxial zuggespannte Siliziumschicht auf einem Wafer. In einer bestimmten Ausführungsform hat die Siliziumschicht 404 eine Spannung, die der Schicht entspricht, die auf einem entspannten Si70Ge30, d. h. unter Einbeziehung eines „virtuellen Substrats“ gewachsen ist. Als nächstes wächst eine Si30Ge70-Schicht (Schicht 406). Die Si30Ge70-Schicht 406 ist druckgespannt mit einer äquivalenten biaxialen Spannung von 40 % Siliziumgermanium aufgrund des Delta zwischen der gespannten Siliziumschicht 404 und den Si30Ge70-Gitterparametern. Anschließend wachsen eine zweite zuggespannte Siliziumschicht 408 und eine zweite druckgespannte Si30Ge70-Schicht 410.
  • Unter Bezugnahme auf 4B wird ein Teil des Siliziumschicht 404/Siliziumgermaniumschicht 406/Siliziumschicht 408/Siliziumgermaniumschicht 410-Stapels sowie ein oberer Teil der Siliziumdioxidschicht 402B in eine Lamellenstruktur 412 strukturiert, d. h. mit einem Masken- und Plasmaätzvorgang. Somit wird in einer Ausführungsform die freie Fläche auf beiden Seiten der Silizium- und Siliziumgermaniumschichten durch Strukturierung zur Herstellung der lamellenartigen Struktur 412 gebildet. In einer solchen Ausführungsform verringert die Einführung der freien Flächen in Breitenrichtung die biaxiale Spannung in den Silizium- und Siliziumgermaniumschichten in einem gewissen Umfang. Dann werden, nach Bildung diskreter Nanodrähte (wie unten in Verbindung mit 4E beschrieben) die biaxialen Spannungen, die noch in den Silizium- und Siliziumgermaniumschichten vorhanden sind, so umgewandelt, dass sie überwiegend, wenn nicht ganz, einaxial sind, wie oben in Verbindung mit 2 und 3 beschrieben.
  • In einem spezifischen Beispiel, das die Bildung von drei Gate-Strukturen zeigt, veranschaulicht 4C die lamellenartige Struktur 412 mit drei Opfer-Gates 414A, 414B und 414C, die darauf angeordnet sind. In einer solchen Ausführungsform bestehen die drei Opfer-Gates 414A, 414B und 414C aus einer Opfer-Gate-Oxidschicht 416 und einer Opfer-Polisilizium-Gate-Schicht 418, die z. B. ganzflächig aufgebracht und mit einem Plasmaätzprozess strukturiert wird. Nach der Strukturierung zur Bildung der drei Opfer-Gates 414A, 414B und 414C können Abstandselemente an den Seitenwänden der drei Opfer-Gates 414A, 414B und 414C gebildet werden, eine Dotierung kann in Regionen 420 der lamellenartigen Struktur 412 durchgeführt werden, die in 4C abgebildet ist (z. B. Spitzen- und/oder Quellen- und Senkendotierung), und eine dielektrische Zwischenschicht kann gebildet werden, um die drei Opfer-Gates 414A, 414B und 414C zu bedecken und wieder freizulegen. Die dielektrische Zwischenschicht kann dann poliert werden, um die drei Opfer-Gates 414A, 414B und 414C für ein Ersatz-Gate- oder Gate-Zuletzt-Verfahren freizulegen. Unter Bezugnahme auf 4D werden die drei Opfer-Gates 414A, 414B und 414C zusammen mit Abstandselementen 422 und der dielektrischen Zwischenschicht 424 freigelegt.
  • Die Opfer-Gates 414A, 414B und 414C können dann entfernt werden, z. B. in einem Ersatz-Gate- oder Gate-Zuletzt-Verfahrensablauf, um Kanalteile der lamellenartigen Struktur 412 freizulegen. Unter Bezugnahme auf den linken Teil von 4E werden, falls die lamellenartige Struktur 412 für die Herstellung eines NMOS-Elements verwendet wird, die Opfer-Gates 414A, 414B und 414C entfernt, um Gräben 426 zu bilden. Teile der Siliziumgermaniumschichten 406 und 410, die von den Gräben 426 freigelegt werden, sowie freigelegte Teile der isolierenden Siliziumdioxidschicht 402B werden entfernt, um diskrete Teile von Siliziumschichten 404 und 408 übrig zu lassen, z.B. um diskrete Silizium-Nanodrähte mit einaxialer Zugspannung übrig zu lassen.
  • Unter Bezugnahme auf den rechten Teil von 4E werden, falls die lamellenartige Struktur 412 für die Herstellung eines PMOS-Elements verwendet wird, die Opfer-Gates 414A, 414B und 414C entfernt, um Gräben 428 zu bilden. Teile der Siliziumschichten 404 und 408, die von den Gräben 428 freigelegt werden, werden entfernt, um diskrete Teile von Siliziumgermaniumschichten 406 und 410 übrig zu lassen, z.B. um diskrete Silizium-Nanodrähte mit einaxialer Druckspannung übrig zu lassen.
  • In einer Ausführungsform werden die Siliziumschichten 404 und 408 selektiv durch ein Nassätzen geätzt, das das Silizium 404, 408 selektiv entfernt, aber die Siliziumgermanium-Nanodrahtstrukturen 406 und 410 nicht ätzt. Ätzchemien wie wässrige Hydroxidlösungen, z. B. Ammoniumhydroxid und Kaliumhydroxid, können verwendet werden, um das Silizium selektiv zu ätzen. In einer weiteren Ausführungsform werden die Siliziumgermaniumschichten 406 und 410 selektiv durch ein Nassätzen geätzt, das das Siliziumgermanium selektiv entfernt, aber die Silizium-Nanodrahtstrukturen 404 und 408 nicht ätzt. Ätzchemien wie Carbonsäure/Salpetersäure/HF-Chemie und Zitronensäure/Salpetersäure/HF können zum Beispiel verwendet werden, um das Silziumgermanium selektiv zu ätzen. Somit können entweder die Siliziumschichten von der lamellenartigen Struktur 412 entfernt werden, um Siliziumgermanium-Nanodrähte zu bilden, oder die Siliziumgermaniumschichten können von der lamellenartigen Struktur 412 entfernt werden, um Siliziumkanal-Nanodrähte zu bilden.
  • Die diskreten Teile der Siliziumschichten 404 und 408 (NMOS) oder der Siliziumgermaniumschichten (PMOS), die in 4E dargestellt sind, werden, in einer Ausführungsform, letztendlich Kanalregionen in einer nanodrahtbasierten Struktur. Somit kann in der in 4E dargestellten Prozessphase ein Kanal-Engineering oder -Tuning durchgeführt werden. Zum Beispiel werden in einer Ausführungsform die diskreten Teile der Siliziumschichten 404 und 408, die im linken Teil von 4E dargestellt sind, oder die diskreten Teile der Siliziumgermaniumschichten 406 und 410, die im rechten Teil von 4E dargestellt sind, mithilfe von Oxidations- und Ätzprozessen dünner gemacht. Ein solcher Ätzvorgang kann gleichzeitig mit dem Trennen der Drähte durch Ätzen der entgegengesetzten Silizium- und Siliziumgermaniumschichten durchgeführt werden. Demgemäß beginnen die anfänglichen Drähte, die aus Siliziumschichten 404 und 408 oder aus Siliziumgermaniumschichten 406 und 410 gebildet werden, dicker und werden auf eine Größe, die für eine Kanalregion in einem Nanodrahtelement geeignet ist, dünner gemacht, unabhängig von der Dimensionierung der Quellen- und Senkenregionen des Elements.
  • Nach Bildung der diskreten Kanalregionen, wie in 4E dargestellt, kann eine Verarbeitung des dielektrischen Gates mit hohem k und des Metall-Gates durchgeführt werden und Quellen- und Senkenkontakte können hinzugefügt werden. In der spezifischen Ausführungsform, die die Bildung von drei Gate-Strukturen über zwei Silizium-Nanodrähten (NMOS) oder über zwei Siliziumgermanium-Nanodrähten (PMOS) zeigt, veranschaulicht 4F die Struktur nach Abscheidung eines NMOS-Gate-Stapels 430 oder eines PMOS-Gate-Stapels 432. Die Gate-Stapel können aus einer dielektrischen Gate-Schicht mit hohem k bzw. einer Metall-Gate-Elektrodenschicht des N- oder P-Typs bestehen. Außerdem veranschaulicht 4F das Ergebnis der nachfolgenden Entfernung der dielektrischen Zwischenschicht 424 nach Bildung des dauerhaften Gate-Stapels. Kontakte können anstatt der Teile der dielektrischen Zwischenschicht 424 gebildet werden, die in 4E übrig bleiben. In einer Ausführungsform kann in einer Phase des Prozesses des Entfernens 424 und Bildens von Kontakten 434 auch ein Quellen- und Senken-Engineering durchgeführt werden.
  • Somit beinhaltet, allgemeiner ausgedrückt, in einer Ausführungsform ein Verfahren für die Herstellung einer Nanodraht-Halbleiterstruktur die Bildung einer ersten aktiven Schicht über einem Substrat. Die erste aktive Schicht hat eine Gitterkonstante. Dann wird auf der ersten aktiven Schicht eine zweite aktive Schicht gebildet. Die zweite aktive Schicht hat eine Gitterkonstante, die größer als die erste Gitterkonstante ist. In einer solchen Ausführungsform besteht die erste aktive Schicht aus Silizium und die zweite aktive Schicht besteht aus Silziumgermanium (SixGey, wobei 0 < x <100 und 0 < y < 100). Die Anzahl der aktiven Schichten könnte hier stoppen, z. B. für eine CMOS-Struktur mit einem PMOS-Element mit einem einzigen Draht und einem NMOS-Element mit einem einzigen Draht. Alternativ können, wie oben beispielhaft dargestellt, die erste und zweite aktive Schicht wiederholt werden, um letztendlich ein Element mit mehreren Drähten bereitzustellen.
  • In einer Ausführungsform wird die erste aktive Schicht über einem kristallinen Substrat mit dielektrischer Zwischenschicht gebildet, die darauf angeordnet ist. Die erste aktive Schicht wird auf der dielektrischen Zwischenschicht gebildet. In einer solchen Ausführungsform besteht die erste aktive Schicht aus Silizium und wird gebildet, indem zuerst eine Siliziumschicht auf einem Substrat gebildet wird, auf dem sich oben eine Schicht aus ungefähr Si70Ge30 befindet. Die Siliziumschicht wird dann von der Si70Ge30-Schicht zur dielektrischen Zwischenschicht übertragen. In einer spezifischen solchen Ausführungsform besteht die zweite aktive Schicht aus ungefähr Si30Ge70.
  • Das Verfahren umfasst dann die Bildung eines ersten Nanodrahts mit einaxialer Zugspannung aus der ersten Schicht. Der erste Nanodraht beinhaltet einen diskrete Kanalregion und Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Zugspannung. Ein erster Nanodraht mit einaxialer Druckspannung wird aus der zweiten aktiven Schicht gebildet. Der zweite Nanodraht beinhaltet einen diskrete Kanalregion und Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion. Die diskrete Kanalregion hat eine Stromflussrichtung entlang der einaxialen Druckspannung. In einer Ausführungsform umfasst die Bildung des ersten Nanodrahts aus der ersten aktiven Schicht das selektive Entfernen eines Teils der zweiten aktiven Schicht. Dagegen umfasst die Bildung des zweiten Nanodrahts aus der zweiten aktiven Schicht das selektive Entfernen eines Teils der ersten aktiven Schicht.
  • Das Verfahren umfasst dann die Bildung eines ersten Gate-Elektrodenstapels, der die diskrete Kanalregion des ersten Nanodrahts vollständig umgibt. Ein zweiter Gate-Elektrodenstapel wird gebildet, der die diskrete Kanalregion des zweiten Nanodrahts vollständig umgibt. Anschließend können nachfolgende Verarbeitungsprozesse wie Kontaktbildung und Backend-Verbindungsbildung durchgeführt werden.
  • In einer alternativen Ausführungsform werden Elemente , die den oben beschriebenen Nanodrahtelementen ähnlich sind, auf Bulk-Wafern statt auf Silizium-auf-Isolator-Wafern hergestellt. Zum Beispiel veranschaulicht 5 eine dreidimensionale Querschnittansicht einer weiteren nanodrahtbasierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf 5 wird eine entspannte Siliziumgermanium-Pufferschicht 502 verwendet, um eine Vorlage für gespannte Siliziumschichten 504 und 508 (NMOS) oder gespannte Siliziumgermaniumschichten 506 und 510 (PMOS) bereitzustellen. Das Substrat 512, auf dem die entspannte Siliziumgermanium-Pufferschicht 502 entweder mithilfe von Dotierung (z. B. so, dass der untere Draht ein Omega-FET ist) oder einer Nach-Unteroxidation der Lamellen nach der Lamellenstrukturierung isoliert wird. Somit wird in einer Ausführungsform eine zweite aktive Schicht (z. B. SiGe der erste Stöchiometrie) auf einer ersten aktiven Schicht (z. B. Silizium) gebildet, die auf einem kristallinen Bulk-Substrat mit einer Oberflächenschicht (z. B. einer Pufferschicht) mit einer Gitterkonstante zwischen der ersten und zweiten Gitterkonstante gebildet wird (z. B. eine SiGe-Schicht einer zweiten, anderen Stöchiometrie). Zwischen der ersten aktiven Schicht und der Pufferschicht des Bulk-Substrats ist keine globale dielektrische Zwischenschicht angeordnet. In einer spezifischen Ausführungsform werden sowohl zuggespannte Silizium-Nanodrähte als auch druckgespannte Silziumgermanium-Nanodrähte auf entspannten Siliziumgermanium-Substraten hergestellt.
  • Demgemäß umfassen eine oder mehrere Ausführungsformen der vorliegenden Erfindung Druckspannung für verbesserte Lochmobilität für nanodrahtbasierte PMOS-Geräte und Druckspannung für verbesserte Elektronenmobilität für nanodrahtbasierte NMOS-Elemente. In einer Ausführungsform werden ein oder mehrere gespannte Siliziumschichten (z.B. gitterangepasst zu entspanntem Si70Ge30) und ein oder mehrere SiGe-Schichten auf demselben Substrat hergestellt. In einer Ausführungsform werden gespannte Silizium- und gespannte Siliziumgermaniumelemente aus solchen Schichten gebildet, um die Leistung des Elements zu verbessern oder zu maximieren. In einer Ausführungsform können NMOS- und PMOS-Elemente mit einaxial gespannten Nanodrähten oder Nanobändern durch einen oder mehrere der obigen Ansätze hergestellt werden. Die PMOS-Transistoren können SiGe mit einaxialer Druckspannung entlang der Stromflussrichtung beinhalten, während die NMOS-Transistoren, Silizium mit einaxialer Zugspannung entlang der Stromflussrichtung beinhalten können.
  • 6 veranschaulicht ein Computergerät 600 gemäß einer Implementierung mit der Erfindung. Das Computergerät 600 beherbergt eine Platine 602. Die Platine 602 kann eine Reihe von Komponenten enthalten, z. B., aber nicht beschränkt auf, einen Prozessor 604 und mindestens einen Kommunikationschip 606. Der Prozessor 604 ist physisch und elektronisch mit der Platine 602 gekoppelt. In einigen Implementierungen ist mindestens ein Kommunikationschip 606 ebenfalls physisch und elektronisch mit der Platine 602 gekoppelt. In weiteren Implementierungen ist der Kommunikationschip 606 Teil des Prozessors 604.
  • Je nach seinen Anwendungen kann Computergerät 600 andere Komponenten enthalten, die physisch und elektrisch mit der Platine 602 gekoppelt sein können oder nicht. Diese andere Komponenten beinhalten, z. B., aber nicht beschränkt auf, volatilen Speicher (z. B. DRAM), nicht volatilen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, einen Touchscreen-Controller, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, ein GPS-Gerät, einen Kompass, ein Akzelerometer, ein Gyroskop, einen Lautsprecher, eine Kamera und ein Massenspeichergerät (z. B. ein Festplattenlaufwerk, eine Compact-Disk (CD), eine Digital-Versatile-Disk (DVD) usw.).
  • Der Kommunikationschip 606 ermöglicht drahtlose Kommunikation für die Übertragung von Daten zum und vom Computergerät 600. Der Begriff „drahtlos“ und seine Ableitungen kann verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren. Der Begriff deutet nicht an, dass die verbundenen Geräte nicht irgendwelche Drähte enthalten, auch wenn sie es in einigen Ausführungsformen möglicherweise nicht tun. Der Kommunikationschip 606 kann jeden einer Reihe von Drahtlos-Standards oder -Protokollen implementieren, z. B., aber nicht beschränkt auf, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie alle anderen Drahtlosprotokolle, die als 3G, 4G, 5G usw. bezeichnet werden. Das Computergerät 600 kann eine Vielzahl von Kommunikationschips 606 beinhalten. Zum Beispiel kann ein erster Kommunikationschip 706 drahtloser Kommunikation mit kürzeren Reichweite zugeordnet sein, z. B. Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 606 kann drahtloser Kommunikation mit längerer Reichweite zugeordnet sein, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 604 des Computergerät 600 beinhaltet einen integrierten Schaltungschip, der im Prozessor 604 verpackt ist. In einigen Implementierungen der Erfindung beinhaltet der integrierte Schaltungschip des Prozessors ein oder mehrere Geräte, z. B. Nanodraht-Transistoren, die gemäß Implementierungen der Erfindung gebaut werden. Der Begriff „Prozessor“ bezieht sich auf jedes Gerät oder jeden Teil eines Geräts, das/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speichern gespeichert werden können. Der Kommunikationschip 606 beinhaltet außerdem einen integrierten Schaltungschip, der im Kommunikationschip 606 verpackt ist. Gemäß einer Implementierung beinhaltet der integrierte Schaltungschip des Kommunikationschips ein oder mehrere Geräte, z. B. Nanodraht-Transistoren, die gemäß der Erfindung gebaut werden.
  • In weiteren Implementierungen kann eine weitere Komponente, die sich im Computergerät 600 befindet, einen integrierten Schaltungschip enthalten, der ein oder mehrere Geräte beinhaltet, z. B. Nanodraht-Transistoren, die gemäß Implementierungen der Erfindung gebaut werden.
  • In verschiedenen Ausführungsformen kann das Computergerät 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, Ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settop-Box, eine Steuereinheit von Unterhaltungsgeräten, eine Digitalkamera, ein tragbarer Music-Player oder ein digitaler Videorecorder sein. In weiteren Ausführungsformen kann das Computergerät 600 jedes andere elektronische Gerät sein, das Daten verarbeitet. Somit wurden einaxial gespannte Nanodrahtstrukturen offengelegt.

Claims (18)

  1. Ein Halbleiterbauelement, umfassend: eine Vielzahl vertikal gestapelter, einaxial gespannter Nanodrähte (106), die über einem Substrat (102) angeordnet sind, jeder der einaxial gespannten Nanodrähte umfassend: eine diskrete Kanalregion, die im einaxial gespannten Nanodraht angeordnet ist, wobei die diskrete Kanalregion eine Stromflussrichtung entlang der Richtung der einaxialen Spannung hat, und Quellen- und Senkenregionen (110, 112), die im Nanodraht an beiden Seiten der diskreten Kanalregion angeordnet sind, wobei die Quellen- und Senkenregionen diskret sind; und einen Gate-Elektrodenstapel (108), der die diskreten Kanalregionen vollständig umgibt; einen ersten Kontakt (114), der die diskreten Quellenregionen vollständig umgibt, und einen zweiten Kontakt (114), der die diskreten Senkenregionen vollständig umgibt.
  2. Halbleiterbauelement nach Anspruch 1, wobei jeder der einaxial gespannten Nanodrähte im Wesentlichen aus Silizium besteht und die einaxiale Spannung eine einaxiale Zugspannung ist.
  3. Halbleiterbauelement nach Anspruch 2, wobei das Halbleiterbauelement ein NMOS-Element ist.
  4. Halbleiterbauelement nach Anspruch 1, wobei jeder der einaxial gespannten Nanodrähte im Wesentlichen aus Siliziumgermanium, SixGey, wobei 0< x<100 und 0< y < 100, besteht und die einaxiale Spannung eine einaxiale Druckspannung ist.
  5. Halbleiterbauelement nach Anspruch 4, wobei das Halbleiterbauelement ein PMOS-Element ist.
  6. Halbleiterbauelement nach Anspruch 4, wobei x ungefähr 30 und y ungefähr 70 ist.
  7. Halbleiterbauelement nach Anspruch 1, wobei die Vielzahl der vertikal gestapelten, einaxial gespannten Nanodrähte über einer kristallinen Bulk-Struktur mit dielektrischer Zwischenschicht angeordnet ist, die darauf angeordnet ist.
  8. Halbleiterbauelement nach Anspruch 1, wobei die Vielzahl der vertikal gestapelten, einaxial gespannten Nanodrähte über einer kristallinen Bulk-Struktur ohne dielektrische Zwischenschicht angeordnet ist, die darauf angeordnet ist.
  9. Halbleiterbauelement nach Anspruch 1, weiter umfassend: ein Paar Abstandselemente (116), die zwischen dem Gate-Elektrodenstapel und dem ersten und zweiten Kontakt angeordnet sind.
  10. Ein Halbleiterbauelement nach Anspruch 9, wobei ein Teil der Vielzahl vertikal gestapelter Nanodrähte unter einem oder beiden der Abstandselemente nicht diskret ist.
  11. Eine Halbleiterstruktur, umfassend: ein erstes Halbleiterbauelement (426) umfassend: einen ersten Nanodraht, der über einem Substrat angeordnet ist, wobei der ersten Nanodraht einaxiale Zugspannung hat und eine diskrete Kanalregion und Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion umfasst, und die diskrete Kanalregion eine Stromflussrichtung entlang der Richtung der einaxialen Zugspannung hat, und einen ersten Elektrodenstapel (430), der die diskrete Kanalregion des ersten Nanodrahts vollständig umgibt, und ein zweites Halbleiterbauelement (428) umfassend: einen zweiten Nanodraht, der über dem Substrat angeordnet ist, wobei der zweite Nanodraht einaxiale Druckspannung hat und eine diskrete Kanalregion und Quellen- und Senkenregionen an beiden Seiten der diskreten Kanalregion umfasst, und die diskrete Kanalregion eine Stromflussrichtung entlang der Richtung der einaxialen Druckspannung hat, und einen zweiten Elektrodenstapel (432), der die diskrete Kanalregion des zweiten Nanodrahts vollständig umgibt, wobei die Quellen- und Senkenregionen des ersten und zweiten Nanodrahts diskret sind und das erste Halbleiterbauelement des Weiteren ein erstes Kontaktpaar umfasst, das die diskreten Quellen- und Senkenregionen des ersten Nanodrahts vollständig umgibt, und das zweite Haibleiterbauelement des Weiteren ein zweites Kontaktpaar umfasst, das die diskreten Quellen- und Senkenregionen des zweiten Nanodrahts vollständig umgibt.
  12. Halbleiterstruktur nach Anspruch 11, wobei der erste Nanodraht im Wesentlichen aus Silizium besteht und der zweite Nanodraht im Wesentlichen aus Siliziumgermanium, SixGey, wobei 0< x <100 und 0< y< 100, besteht.
  13. Halbleiterstruktur nach Anspruch 12, wobei das erste Halbleiterbauelement ein NMOS-Element und das zweite Halbleiterbauelement ein PMOS-Element ist.
  14. Halbleiterstruktur nach Anspruch 12, wobei x ungefähr 30 und y ungefähr 70 ist.
  15. Halbleiterstruktur nach Anspruch 11, wobei der erste und der zweite Nanodraht über einer kristallinen Bulk-Struktur mit dielektrischer Zwischenschicht angeordnet ist, die darauf angeordnet ist.
  16. Halbleiterstruktur nach Anspruch 11, wobei der erste und der zweite Nanodraht über einer kristallinen Bulk-Struktur ohne dielektrische Zwischenschicht angeordnet ist, die darauf angeordnet ist.
  17. Halbleiterstruktur nach Anspruch 11, weiter umfassend: ein Paar Abstandselemente, die zwischen dem ersten Gate-Elektrodenstapel und dem ersten Kontaktpaar angeordnet sind, und ein zweites Paar Abstandselemente, die zwischen dem zweiten Gate-Elektrodenstapel und dem zweiten Kontaktpaar angeordnet sind.
  18. Halbleiterstruktur nach Anspruch 17, wobei ein Teil des ersten und zweiten Nanodrahts nicht diskret ist.
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