DE112018006806T5 - Halbleiter-nanodrahtvorrichtung mit (111)- ebenenkanalseitenwänden - Google Patents

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Willy Rachmady
Cory E. Weber
Harold W. Kennel
Gilbert W. Dewey
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

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Abstract

Es werden Halbleiter-Nanodrahtvorrichtungen mit (111)-Ebenenkanalseitenwänden und Verfahren zur Fertigung von Halbleiter-Nanodrahtvorrichtungen mit (111)-Ebenenkanalseitenwänden beschrieben. Eine integrierte Schaltungsstruktur enthält beispielsweise eine erste Halbleitervorrichtung, die eine Vielzahl vertikal gestapelter Nanodrähte enthält, die über einem Substrat angeordnet sind, wobei jeder der Nanodrähte einen diskreten Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung enthält. Die integrierte Schaltungsstruktur enthält außerdem eine zweite Halbleitervorrichtung, die eine Halbleiterfinne enthält, die über dem Substrat angeordnet ist, wobei die Halbleiterfinne einen Kanalbereich mit einer oberen und Seitenflächen aufweist, wobei der Kanalbereich <111> laterale Seitenwände entlang einer <110> Trägertransportrichtung aufweist.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarungen fallen in den Bereich von Halbleitervorrichtungen und insbesondere Halbleiternanodrahtvorrichtungen mit (111)-Ebenenkanalseitenwänden und Verfahren zur Herstellung von Halbleiternanodrahtvorrichtungen mit (111)-Ebenenkanalseitenwänden.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltungen eine treibende Kraft für eine ständig wachsenden Halbleiterindustrie. Skalierung auf immer kleinere Merkmale ermöglicht eine höhere Dichte funktionaler Einheiten auf dem begrenzten Platz auf Halbleiterchips. Verkleinerung der Transistorgröße ermöglicht beispielsweise die Integration einer größeren Anzahl von Speichervorrichtungen auf einem Chip, was eine Herstellung von Produkten mit höherer Kapazität möglich macht. Das Streben nach immer mehr Kapazität ist jedoch nicht unproblematisch. Die Notwendigkeit, die Leistung jeder Vorrichtung zu optimieren, gewinnt zunehmend an Bedeutung.
  • Bei der Herstellung integrierter Schaltungsvorrichtungen haben Multi-Gate-Transistoren, wie etwa Tri-Gate-Transistoren, bzw. Gate-All-Around-Vorrichtungen, wie etwa Nanodrähte, bei fortwährender Abwärts Skalierung von Vorrichtungsabmessungen immer mehr an Bedeutung gewonnen. Es wurden viele verschiedene Technik ausprobiert, um parasitäre Kapazität solcher Transistoren zu reduzieren. Es sind jedoch immer noch signifikante Verbesserungen im Bereich der Unterdrückung parasitärer Kapazität erforderlich. Außerdem wurden viele verschiedene Techniken zur Fertigung von Vorrichtungen mit Nicht-Si-Kanalmaterialien ausprobiert, wie etwa SiGe, Ge und III-V-Materialien. Für die Integration dieser Materialien auf Si-Wafern sind jedoch noch signifikante Prozessverbesserungen erforderlich.
  • Darüber hinaus ist die Skalierung von Multi-Gate-Transistoren jedoch nicht ohne Folgen. Mit Reduzierung der Abmessungen dieser fundamentalen Bausteine mikroelektronischer Schaltungen und durch Erhöhung der schieren Anzahl fundamentaler Bausteine, die in einer gegebenen Region gefertigt werden, sind die Einschränkungen der Halbleiterprozesse, die zur Fertigung dieser Bausteine verwendet werden, überwältigend geworden.
  • Figurenliste
    • 1 ist ein Plot der Lochmobilität als eine Funktion der Seitenwandausrichtung für Tri-Gate- und Nanodrahtstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2 veranschaulicht Querschnittsansichten einer PMOS-Nanodraht- (NW) (110) Seitenwandstruktur im Vergleich zu einer PMOS-Nanodraht- (NW) (111) Seitenwandstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3 ist ein Schema, das Querschnittsansichten verschiedener Operationen in einem Fertigungsprozess für CMOS-Transistoren veranschaulicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4 veranschaulicht vergleichende epitaktische Zuchtprozesse für unterschiedliche Wachstumsebenen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A veranschaulicht eine dreidimensionale Querschnittsansicht einer PMOS-Nanodraht-basierten Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5B veranschaulicht eine Querschnittskanalansicht der nanodrahtbasierten Halbleiterstruktur in 5A entlang der a-a' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5C veranschaulicht eine Querschnitts-Abstandshalter-Ansicht der nanodrahtbasierten Halbleiterstruktur in 5A entlang der b-b' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5C' veranschaulicht eine Querschnitts-Abstandshalter-Ansicht einer anderen Ausführungsform der nanodrahtbasierten Halbleiterstruktur in 5A entlang der b-b' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A veranschaulicht eine dreidimensionale Querschnittsansicht einer finnenbasierten NMOS-Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6B veranschaulicht eine Querschnittskanalansicht der finnenbasierten Halbleiterstruktur in 6A entlang der a-a' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A-7H veranschaulichen dreidimensionale Querschnittsansichten, die verschiedene Operationen in einem Verfahren zur Fertigung komplementärer Halbleiter-Nanodraht- und Finnenstrukturen repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung, wobei:
    • 7A eine Ausgangsstruktur veranschaulicht, die eine Finne enthält, die über einem Halbleitersubstrat gebildet ist, wobei die Startstruktur beiden Vorrichtungen, NMOS und PMOS, gemeinsam ist;
    • 7B die Struktur 7A nach Abscheidung des Opfer-Gate-Stapelmaterials und Gate-Strukturierung veranschaulicht;
    • 7C die Struktur der 7B nach Fertigung von Source- und Drain-Strukturen und Bildung einer dielektrischen Zwischenschicht zwischen den drei Opfer-Gates veranschaulicht;
    • 7D die Struktur der 7C nach Entfernen der drei Opfer-Gates veranschaulicht;
    • 7E, für eine NMOS-Vorrichtung, die Struktur in 7D nach Bildung einer homogenen Halbleiterfinne veranschaulicht;
    • 7F, für eine PMOS-Vorrichtung, die Struktur in 7D nach Entfernung der Abschnitte der ersten und zweiten Opferfreisetzungsschichten, die in den Kanalbereichen des hervorstehenden Abschnitts der Finne freigelegt wurden, veranschaulicht;
    • 7G, für NMOS, die Struktur in 7E nach Bildung eines permanenten Gate-Stapels auf den Abschnitten der Finne in den Kanalbereichen veranschaulicht; und
    • 7H, für PMOS, die Struktur in 7F nach Bildung eines permanenten Gate-Stapels auf den Abschnitten der aktiven drahtbildenden Schichten und in den Kanalbereichen veranschaulicht.
    • 8A-8J veranschaulichen dreidimensionale Querschnittsansichten, die verschiedene Operationen in einem Verfahren zur Fertigung einer Halbleiter-Nanodrahtstruktur mit einem Hohlraumabstandshalter repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung, wobei:
    • 8A eine Ausgangsstruktur veranschaulicht, die eine Finne enthält, die über einem Halbleitersubstrat gebildet ist;
    • 8B die Struktur 8A nach Abscheidung des Opfer-Gate-Stapelmaterials und Gate-Strukturierung veranschaulicht;
    • 8C die Struktur in 8B nach Entfernung der Abschnitte der ersten und zweiten Opferfreisetzungsschichten, die in den Source- und Drain-Bereichen des hervorstehenden Abschnitts der Finne freigelegt wurden, veranschaulicht;
    • 8D die Struktur in 8C nach Abscheidung einer Abstandshalter-bildenden Materialschicht veranschaulicht.
    • 8E die Struktur in 8D nach Ätzen der Abstandshalter-bildenden Materialschicht zum Bilden von Hohlraumabstandshaltern veranschaulicht;
    • 8F die Struktur in 8E nach Züchten der Source- und Drain-Strukturen zwischen den Hohlraumabstandshaltern veranschaulicht;
    • 8G die Struktur in 8F nach Bildung eines Planarisierungsoxids und Entfernung der drei Opfer-Gates veranschaulicht;
    • 8H die Struktur in 8G nach Entfernung der Abschnitte der ersten und zweiten Opferfreisetzungsschichten, die in den Kanalbereichen des hervorstehenden Abschnitts der Finne freigelegt wurden, veranschaulicht;
    • 8I die Struktur in 8H nach Bildung einer dielektrischen Gate-Schicht auf Abschnitten der aktiven drahtbildenden Schichten und in den Kanalbereichen veranschaulicht; und
    • 8J die Struktur in 8I nach Bildung permanenter Gate-Elektroden veranschaulicht.
    • 9 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung von Ausführungsformen der Offenbarung.
    • 10 ist ein Interposer, der eine oder mehrere Ausführungsformen der Offenbarung implementiert.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es werden Halbleiter-Nanodrahtvorrichtungen mit (111)-Ebenenkanalseitenwänden und Verfahren zur Fertigung von Halbleiter-Nanodrahtvorrichtungen mit (111)-Ebenenkanalseitenwänden beschrieben. In der folgenden Beschreibung werden zahlreiche konkrete Details dargelegt, wie etwa spezifische Integration und Materialregime, um ein genaues Verständnis der Ausführungsformen der vorliegenden Offenbarung zu ermöglichen. Es wird dem Fachmann jedoch offensichtlich sein, dass Ausführungsformen der vorliegenden Offenbarung auch ohne diese konkreten Details praktiziert werden können. In anderen Fällen werden weithin bekannte Merkmale, wie etwa Entwurfslayouts für integrierte Schaltungen, nicht ausführlich beschrieben, um Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verundeutlichen. Darüber hinaus ist zu würdigen, das die in den Figuren gezeigten verschiedenen Ausführungsformen veranschaulichende Darstellungen und nicht zwangsläufig maßstabsgetreu gezeichnet sind.
  • In der folgenden Beschreibung kann ausschließlich zum Zweck der Bezugnahme bestimmte Terminologie verwendet werden und sie ist somit nicht als einschränkend beabsichtigt. Zum Beispiel beziehen sich Begriffe, wie „obere“, „untere“, „über“, „unter“, „Boden“ und „Oberseite“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Begriffe, wie etwa „vordere“, „rückwärtige“, „hintere“ und „seitliche“, beschreiben die Ausrichtung und/oder Position von Abschnitten der Komponente innerhalb eines konsistenten, aber willkürlichen Bezugsrahmens, was durch Bezugnahme auf den Text und die zugehörigen Zeichnungen, die die zur Diskussion stehende Komponente beschreiben, deutlich gemacht wird. Diese Terminologie kann die vorstehend konkret genannten Wörter, Ableitungen davon und Wörter von ähnlicher Bedeutung umfassen.
  • Hierin beschriebene Ausführungsformen können sich an Front-End-of-Line (FEOL) Halbleiterverarbeitung und -strukturen richten. FEOL ist der erste Abschnitt der Fertigung einer integrierten Schaltung (IC), in dem individuelle Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleitersubstrat oder der Schicht strukturiert werden. FEOL deckt im Allgemeinen alles bis zu (aber nicht einschließlich) der Abscheidung von Metallverbindungsschichten ab. Nach dem letzten FEOL-Vorgang ist das Resultat typischerweise ein Wafer mit isolierten Transistoren (z.B. ohne Drähte).
  • Hierin beschriebene Ausführungsformen können sich an Back-End-of-Line (BEOL) Halbleiterverarbeitung und -strukturen richten. BEOL ist der zweite Abschnitt der IC-Fertigung, in dem die individuellen Vorrichtungen (z.B. Transistoren, Kondensatoren, Widerstände usw.) untereinander durch Verdrahtung auf dem Wafer verbunden werden, z.B. die Metallisierungsschicht oder -schichten. BEOL umfasst Kontakte, Isolierschichten (Dielektrika), Metallniveaus und Bondingpositionen für Chip-to-Package-Verbindungen. In dem BEOL-Teil der Fertigungsphase werden Kontakte (Pads), Verbindungsdrähte, Durchkontaktierungen und dielektrische Strukturen gebildet. In modernen IC-Prozessen können mehr als zehn Metallschichten im BEOL hinzugefügt werden.
  • Nachfolgend beschriebene Ausführungsformen können für FEOL-Verarbeitung und - Strukturen, BEOL-Verarbeitung und -Strukturen oder beides, FEOL- und BEOL-Verarbeitung und Strukturen, Anwendung finden. Insbesondere können solche Ansätze, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenarios veranschaulicht sein mag, auch für BEOL-Verarbeitung Anwendung finden. Gleichermaßen können solche Ansätze, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines BEOL-Verarbeitungsszenarios veranschaulicht sein mag, auch für FEOL-Verarbeitung Anwendung finden.
  • Eine oder mehrere hierin beschriebene Ausführungsformen richten sich auf ultraskalierte Kanalgeometrien mit niedriger Variation, die durch (111)-Kanalseitenwände mit III-V NMOS- und Nanodraht-PMOS-Architekturen ermöglicht werden. Ausführungsformen können zur Herstellung hochskalierter CMOS-Vorrichtungen mit hoher Dichte, hohem Treibstrom und niedriger Kapazität implementiert sein.
  • Zur Verdeutlichung des Zusammenhangs: Hierin beschriebene Ausführungsformen können auf Probleme eingehen, die mit der Fertigung dünner, einheitlicher Finnen und Nanodrähten für MOSFET-Vorrichtungen unter Erhaltung der Vorrichtungsleistung verbunden sind. Dünnere Finnen reduzieren beispielsweise typischerweise MOSFET-Leckstrom und Schwellspannung, aber die Fertigung einer möglichst dünnen Finne kann durch Variation der Finnenbreite eingeschränkt sein. Hierin beschriebene Ausführungsformen können implementiert werden, um Variation der Finnenbreite unter Erhalt der Vorrichtungsleistung zu reduzieren.
  • Gemäß einer oder mehreren der hierin beschriebenen Ausführungsformen, wird (111)-Ausrichtung als eine Finnenseitenwand und <110>-Transport für ein CMOS-Integrationsschema mit PMOS-Gruppe IV Nanodrahtvorrichtungen und NMOS III-V Tri-Gate- oder finFET- oder Nanodrahtvorrichtungen verwendet. Es ist zu würdigen, dass (111)-Finnenseitenwände atomar flache Flächen und dünne, einheitliche Finnen produzieren können, was für Skalierung von CMOS zu kürzeren Gate-Längen äußerst wünschenswert ist. Lochtransport für Gruppe IV FinFETS mit (111)-Seitenwänden ist aufgrund schwerer Lochtransportmasse jedoch schlecht. Andererseits leiden III-V finFETs ebenso wie Gruppe IV PMOS-Nanodrähte nicht unter diesem Problem schwerer Masse. Darüber hinaus kann durch (111)-facettiertes Züchten verursachtes Finnenepitaxiewachstum durch Implementieren von (111)-Seitenwänden vermieden werden.
  • Zur weiteren Verdeutlichung des Zusammenhangs: 1 ist ein Plot (100) der Lochmobilität als eine Funktion der Seitenwandausrichtung für Tri-Gate- und Nanodrahtstrukturen gemäß einer Ausführungsform der vorliegenden Offenbarung. Dünne, hohe Finnen mit (111)-Seitenwänden können einer niedrigen Lochmobilität zugeordnet werden. Simulationen sagen einen Lochmobilitätsverlust (111)-ausgerichteter Seitenwände für Tri-Gate-Vorrichtungen von ca. 65 % voraus, wie sich in 1 sehen lässt. Es wird festgestellt, dass (111)-Seitenwände keinen Mobilitätsverlust für Nanodraht- (engl. „Nanowire“; NW) Vorrichtungen verursachen. Für alle Vorrichtungen in 1 ist die Transportrichtung <110>. Darüber hinaus kann der Plot 100 in 1 am besten auf siliziumbasierte Vorrichtungen anwendbar sein. In einer Ausführungsform kann eine III-V NMOS-Vorrichtung, wie etwa eine Finne, der Ausrichtung gegenüber relativ unempfindlich sein, weil die Elektronenbandstruktur in der Nähe des Bandrandes isotrop ist.
  • 2 veranschaulicht Querschnittsansichten einer PMOS-Nanodraht- (NW) (110) Seitenwandstruktur 200 im Vergleich zu einer PMOS-Nanodraht- (NW) (111) Seitenwandstruktur 250 gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 1 und 2 ist die Nanodraht- (NW) Vorrichtung gegenüber der Seitenwandausrichtung unempfindlich, da die kreisförmige NW-Fläche bereits tangential zu allen drei der in 1 gezeigten Ausrichtungen ist, wie in 2 veranschaulicht. Es ist zu würdigen, dass eine Änderung der Seitenwandausrichtung aufgrund der Symmetrie der Struktur einer Änderung der Achsenkennzeichnungen gleichkommt. Es ist weiterhin zu würdigen, dass viele III-V NMOS-Vorrichtungen der Ausrichtung gegenüber unempfindlich sind, weil die Elektronenbandstruktur in der Nähe des Bandrandes isotrop ist.
  • 3 ist ein Schema, das Querschnittsansichten verschiedener Operationen in einem Fertigungsprozess für CMOS-Transistoren veranschaulicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf Teil (a) der 3, beginnt der Prozess mit einem unstrukturiertem Si-Wafer mit alternierenden Schichten von PMOS-NW-Kanalmaterial 302 (z.B. Silizium) und Nanodrahtseparationsmaterial 304 (z.B. Silizium-Germanium), das darauf gebildet ist.
  • In Teil (b) der 3, werden Finnen 306 strukturiert und geätzt, wobei das Strukturieren durchgeführt wird, um sicherzustellen, dass die Finnenseitenwände in der <111> Richtung ausgerichtet sind, wie gezeigt. In einer Ausführungsform enthalten die Finnen 306 einen strukturierten Abschnitt 302' des Substrats 300, wie gezeigt. Dann wird ein Isolationsmaterial 308 (z.B. Siliziumoxid) auf den Seitenwänden der Finnen 306 aufgebracht.
  • In Teil (c) der 3 wird eine PMOS-Finne 310 mit einer Maskierungsschicht 312 maskiert. Andererseits wird eine beträchtliche Menge einer NMOS-Finne geätzt, um einen Graben 314 mit Seitenwänden aus Isolationsmaterial 308 bereitzustellen. In einer Ausführungsform hinterlässt das Ätzen einen strukturierten Abschnitt 300' verbleibenden Substrats 300, wie gezeigt.
  • In Teil (d) der 3 wird eine NMOS-Finne 316 im Graben 314 gebildet. In einer Ausführungsform ist oder beinhaltet NMOS-Finne 316 ein III-V Kanalmaterial.
  • In Teil (e) der 3 werden Seitenwände aus Isolationsmaterial 308 von der NMOS-Finne 316 entfernt. Außerdem werden Maskierungsschicht 312 und jedwede Seitenwände aus Isolationsmaterial 308 von der PMOS-Finne 310 entfernt.
  • In Teil (f) der 3 wird das Nanodrahtseparationsmaterial 304 selektiv von der PMOS-Finne 310 entfernt, so dass PMOS-Nanodrähte 318 (z.B. Silizium-Nanodrähte) über dem strukturierten Abschnitt 300' des Substrats 300 zurückbleiben.
  • In Teil (g) der 3 wird ein Gate-Dielektrikum 320 auf den PMOS-Nanodrähten 318 und auf der NMOS-Finne 316 gezüchtet oder abgeschieden. Es ist zu würdigen, dass, gemäß einer Ausführungsform, Entfernung des Nanodrahtseparationsmaterials 304 durch einen SiGe-Ätz- und Oxidationsprozess die Ecken derart abrundet, dass die Nanodrähte 318 kreisförmig und nicht quadratisch erscheinen, wie in Teil (g) der 3 gezeigt. In einer anderen Ausführungsform bleiben die Ecken der Nanodrähte jedoch im Wesentlichen quadratisch, wie in Teil (f) der 3 gezeigt.
  • In Teil (h) der 3, wird ein Gate-Material auf der Struktur des Teils (g) der 3 gebildet. In einer Ausführungsform ist oder beinhaltet das Gate-Material ein Metall. Obwohl in 3 nicht gezeigt, kann die Struktur des Teils (h) der 3 zusätzlichen Prozessvorgängen unterzogen werden, wie etwa Source-/Drain-Bildung. In einer Ausführungsform enthält eine PMOS-Vorrichtung dann einen Siliziumkanalbereich mit einem oder mehreren Nanodrähten mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung. Eine NMOS-Vorrichtung enthält einen III-V Materialkanalbereich mit einer Finne mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung.
  • Wiederum unter Bezugnahme auf 3 ist zu würdigen, dass die gezeigten Ansichten Querschnittsansichten sind, die in den Kanalbereichen der entsprechenden NMOS- und PMOS-Fertigungsflüsse gezeigt werden. Es ist weiterhin zu würdigen, dass zu Veranschaulichungszwecken beispielhafte Materialien beschrieben sind, sie aber nicht hierauf beschränkt sind. Es können beispielsweise auch andere geeignete Kombinationen aus alternierenden Halbleiterschichten zum Bilden von Finnen verwendet werden, die dem Verarbeitungsschema der 3 unterzogen werden können, wie etwa Materialien, die aus verschiedenen Kombinationen von Silizium, Germanium, Silizium-Germanium oder einem Gruppe III-V Material gewählt werden. Es ist außerdem zu würdigen, dass die NMOS- und PMOS-Prozessflüsse für den komplementären Vorrichtungstyp in manchen Ausführungsformen getauscht werden können.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung verbessert Fertigung von Vorrichtungen mit (111)-Seitenwänden einen III-V epitaktischen Wachstumsprozess. Bei modernen Wafer-Ausrichtungen bildet sich eine Spitze in der Mitte eines Wachstumsgrabens, in dem ein III-V Material (wie etwa InGaAs) gezüchtet wird. Die Spitze stellt eine Position dar, an der zwei unterschiedliche (111)-Ebenen aufeinander treffen. Bei InGaAs-Finnen kann sich Gallium zu der Spitze hin absondern, was in unerwünschten Variationen der InGaAs-Zusammensetzung über der gezüchteten Finne resultiert.
  • Als einen beispielhaften Vergleich veranschaulicht 4 vergleichende Epitaxiewachstumsprozesse für unterschiedliche Wachstumsebenen gemäß einer Ausführungsform der vorliegenden Offenbarung. In der Struktur auf der linken Seite in 4 enthält ein Siliziumsubstrat 400 einen Graben 402 darin und eine darauf gebildete Grabenstruktur 404. Ein III-V Material 406 (wie etwa InGaAs) mit (110)-Seitenwänden wird in dem Graben 402 und in der Grabenstruktur 404 gezüchtet und wird mit Facetten 408 gezeigt. In der Struktur rechts in 4, die effektiv Wafer-Rotation relativ zu der Struktur auf der linken Seite der 4 repräsentiert, weist ein Siliziumsubstrat 450 einen Graben 452 darin und eine darauf gebildete Grabenstruktur 454 auf. Ein III-V Material 456 (wie etwa InGaAs) mit (111)-Seitenwänden wird in dem Graben 452 und in der Grabenstruktur 454 gezüchtet und wird mit einer einzelnen Facette 458 gezeigt. Somit wird in der Struktur auf der rechten Seite der 4 Bildung einer Spitze verhindert, was in einer einheitlicheren Zusammensetzung einer InGaAs-Finne resultieren kann. In einer Ausführungsform resultiert eine einheitlichere Finnenzusammensetzung in höheren Ion/Ioff-Strom-Verhältnissen.
  • Eine oder mehrere hierin beschriebene Ausführungsform(en) richten sich an nanodrahtbasierte MOS- (Metalloxidhalbleiter) Feldeffekttransistoren (FETs) und Tri-Gate- oder finnenbasierte MOS-FETs. Bestimmte Ausführungsformen richten sich an differenzierte CMOS-Architekturen, die sowohl nanodrahtbasierte MOS-FETs, als auch Tri-Gate- oder finnenbasierte MOS-FETs enthalten.
  • Zur Verdeutlichung des Zusammenhangs: Ausführungsformen hierin können auf Probleme eingehen, die mit Mobilität und Treibstromverschlechterung bei NMOS- und PMOS-Vorrichtungen bei Skalierung von Vorrichtungen in der Multi-Gate-Silizium-Technologie einhergehen. Eine frühere Lösung umfasst Fertigung einer einzelnen Vorrichtungsarchitektur (z.B. Tri-Gate) auf einer einzelnen Wafer-Ausrichtung. Solch ein Ansatz liefert optimalen Treibstrom für eine Vorrichtung (z.B. PMOS-Tri-Gate), aber verminderten Treibstrom für die komplementäre Vorrichtung (z.B. NMOS-Tri-Gate). Eine andere frühere Lösung umfasst Fertigung einer hybriden Ausrichtungstechnologie, wobei ein Wafer mit zwei unterschiedlichen Kristallausrichtungen bereitgestellt wird. Solch ein Ansatz kann jedoch mit Defektproblemen verbunden sein und erfordert wahrscheinlich Pufferzonen, die zusätzlichen Chipraum in Anspruch nehmen. Eine dritte frühere Lösung beinhaltete den Einsatz von Stress, um Treibstromverschlechterung aus der Ausrichtung zu bewältigen. Solch ein Ansatz erweist sich jedoch bei skalierten Vorrichtungsgeometrien als schwierig zu implementieren, da möglicherweise nicht genügend Platz für Source-/Drain-Stressoren vorhanden ist.
  • Gemäß einer oder mehreren hierin beschriebenen Ausführungsformen und auf eine oder mehrere der vorstehend dargelegten Probleme eingehend weist eine PMOS-Vorrichtung in einer CMOS-Architektur eine Nanodraht- (NW) Vorrichtungsarchitektur auf, während eine NMOS-Vorrichtung in der CMOS-Architektur eine Tri-Gate (TG) Vorrichtungsarchitektur aufweist. In einer solchen Ausführungsform werden NMOS TG-Vorrichtungen bzw. finFET-Vorrichtungen zusammen mit PMOS NW- oder Nanoband- (engl. „Nanoribbon“; NR) Vorrichtungen gefertigt. In bestimmten Ausführungsformen wird ein verbesserter Treibstrom im Vergleich zu einer Einzel-Wafer-Ausrichtung und Einzel-Vorrichtungstypoption erzielt. Zusätzliche können im Vergleich zu der Hybrid-Ausrichtungsoption kleinere Chipflächen verwendet werden. Darüber hinaus werden möglicherweise keine starken Stressquellen benötigt (obwohl zu würdigen ist, dass sie immer noch enthalten sein können).
  • Somit beinhalten die hierin beschriebenen Ausführungsformen, wie unten im Zusammenhang mit 1, 5A, 5B, 5C, 5C', 6A, 6B und 7A-7H noch ausführlicher erläutert, die Kombination einer PMOS-Vorrichtung basierend auf einer NW-Vorrichtungsarchitektur und eine NMOS-Vorrichtung basierend auf einer TG- (oder Finnen-) Architektur auf einem gemeinsam ausgerichtetem Substrat. Es ist zu würdigen, dass für Implementierungen nach dem Stand der Technik beide, NMOS- und PMOS-Vorrichtungen, normalerweise entweder eine NW-Architektur oder TG-Architektur sind und keine Kombination der beiden.
  • Als ein Beispiel für manche der strukturellen Verzweigungen der Implementierung der hierin beschriebenen Ansätze veranschaulicht 5A eine dreidimensionale Querschnittsansicht einer Nanodraht-basierten PMOS-Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung. 5B veranschaulicht eine Querschnittskanalansicht der nanodrahtbasierten Halbleiterstruktur in 5A entlang der a-a' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung. 5C veranschaulicht eine Querschnitts-Abstandshalter-Ansicht der nanodrahtbasierten Halbleiterstruktur in 5A entlang der b-b' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung. 5C' veranschaulicht eine Querschnitts-Abstandshalter-Ansicht einer anderen Ausführungsform der nanodrahtbasierten Halbleiterstruktur in 5A entlang der b-b' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 5A enthält eine PMOS-Halbleitervorrichtung 500 einen oder mehrere vertikal gestapelte Nanodrähte (Satz 504), der bzw. die über einem Substrat 502 angeordnet ist bzw. sind. Ausführungen hierin richten sich sowohl auf Einzeldrahtvorrichtungen, wie auch Mehrdrahtvorrichtungen. Zu Veranschaulichungszwecken wird als ein Beispiel eine PMOS-Vorrichtung auf Basis von drei Nanodrähten mit Nanodrähten 504A, 504B und 504C gezeigt. Zur Vereinfachung der Beschreibung wird Nanodraht 504A als ein Beispiel verwendet, wobei sich die Beschreibung nur auf einen der Nanodrähte konzentriert. Es ist zu würdigen, dass, wo Attribute eines Nanodrahtes beschrieben sind, Ausführungsformen, die auf einer Vielzahl von Nanodrähten basieren, die gleichen Attribute für jeden der Nanodrähte aufweisen können. In einer Ausführungsform weist jeder der Nanodrähte 504A, 504B und 504C <111> laterale Seitenwände entlang einer <110> Trägertransportrichtung (Source-zu-Drain-Richtung) auf.
  • Unter Bezugnahme auf beide 5A und 5B enthält jeder der Nanodrähte 504 (z.B. als 504A, 504B und 504C) einen Kanalbereich 506, der in dem Nanodraht angeordnet ist. Der Kanalbereich 506 hat eine Länge (L). Ein Gate-Elektrodenstapel 508 umgibt den gesamten Umfang jeder der Kanalbereiche 506. Der Gate-Elektrodenstapel 508 enthält eine Gate-Elektrode zusammen mit einer dielektrischen Gate-Schicht, die zwischen dem Kanalbereich 506 und der Gate-Elektrode angeordnet sind (die einzelne Elektrode und die dielektrische Gate-Schicht werden hier nicht gezeigt, unten aber ausführlicher beschrieben). Der Kanalbereich 506 ist insofern diskret, als dass er vollständig von dem Gate-Elektrodenstapel 508 ohne dazwischenliegendes Material, wie etwa darunter liegendes Substratmaterial oder darüber liegende Kanalfertigungsmaterialien, umgeben ist. Dementsprechend sind in Ausführungsformen mit einer Vielzahl von Nanodrähten 504, wie zum Beispiel Nanodrähte 504A, 504B und 504C, die Kanalbereiche 506 ebenfalls relativ zueinander diskret. Es ist jedoch zu würdigen, dass der unterste Draht oder die untersten Drähte in manchen Ausführungsformen möglicherweise nicht vollständig diskret sind und eine Tri-Gate-ähnliche Architektur an dem Bodenabschnitt des Drahtstapels aufweisen können. In einer Ausführungsform weist jeder der Nanodrähte 504A, 504B und 504C <111> laterale Seitenwände entlang einer <110> Trägertransportrichtung auf.
  • Wiederum unter Bezugnahme auf 5A ist jeder der Nanodrähte 504 mit gemeinsamen Source- und Drain-Bereichen 510 und 512 gekoppelt, die auf jeder Seite der Kanalbereiche 506 angeordnet sind. In einer Ausführungsform sind die gemeinsamen Source- und Drain-Bereiche 510 und 512 Halbleiterbereiche. Obwohl nicht gezeigt, kann auf den gemeinsamen Source-/Drain-Bereichen 510/512 ein Paar leitfähiger Kontakte gebildet werden. Es ist zu würdigen, dass in alternativen Ausführungsformen Source- und Drain-Bereiche diskrete Bereiche von Nanodrähten sind. In solchen Ausführungsformen können Source- und Drain-Kontakte gebildet sein, um die Source- und Drain-Bereiche jedes der Nanodrähte jeweils zu umgeben.
  • Unter kollektiver Bezugnahme auf 5A und 5C enthält die Halbleitervorrichtung 500 in einer Ausführungsform ferner ein Paar Abstandshalter 516. Die Abstandshalter 516 sind zwischen dem Gate-Elektrodenstapel 508 und den gemeinsamen Source- und Drain-Bereichen 510 und 512 angeordnet. In einer Ausführungsform ist jeder des Paares von Abstandshaltern 516 ein durchgehender Abstandshalter, im Gegensatz zu unterschiedlichen äußeren und inneren Abstandshaltern. In einer solchen Ausführungsform enthält jeder Abstandshalter des Paares Abstandshalter 516 ein durchgehendes Material, das entlang einer Seitenwand des Gate-Elektrodenstapels 508 angeordnet ist und einen diskreten Abschnitt jedes der vertikal gestapelten Nanodrähte 504 umgibt.
  • Unter kollektiver Bezugnahme auf 5A und 5C' umgeben die Abstandshalter 516 in manchen Ausführungsformen diskrete Abschnitte der Nanodrähte 504 nicht. Stattdessen verbleibt ein dazwischenliegender Materialopferabschnitt 599 (z.B. Silizium-Germanium-Abschnitte zwischen Silizium-Nanodrähten) nach Nanodrahtverarbeitung (z.B. in dem Fall, dass Entfernen des Materialopferabschnitts 599 entweder durch Ätzeinschränkungen oder durch die Art des eingesetzten Verarbeitungsintegrationsschemas behindert wird).
  • Als ergänzendes Beispiel zu 5A veranschaulicht für manche der strukturellen Verzweigungen der Implementierung der hierin beschriebenen Ansätze 6A eine dreidimensionale Querschnittsansicht einer finnenbasierten NMOS-Halbleiterstruktur gemäß einer Ausführungsform vorliegenden Offenbarung. 6B veranschaulicht eine Querschnittskanalansicht der finnenbasierten Halbleiterstruktur in 6A entlang der a-a' Achse gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 6A und 6B enthält eine NMOS-Halbleitervorrichtung 600 eine Finne 604, die über einem Substrat 502 angeordnet ist. Die Finne 604 enthält einen Kanalbereich 606. Der Kanalbereich 606 hat eine Länge (L). Ein Gate-Elektroden-Stapel 608 umgibt den gesamten Umfang (z.B. obere und seitliche Flächen) des Kanalbereichs 606. Der Gate-Elektrodenstapel 608 enthält eine Gate-Elektrode zusammen mit einer dielektrischen Gate-Schicht, die zwischen dem Kanalbereich 606 und der Gate-Elektrode angeordnet sind (die einzelne Elektrode und die dielektrische Gate-Schicht werden hier nicht gezeigt, unten aber ausführlicher beschrieben). In einer Ausführungsform ist der Kanalbereich 606 eine Finne, die aus III-V Material besteht, mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung (Source-zu-Drain-Richtung).
  • Wiederum unter Bezugnahme auf 6A ist die Finne 604 mit Source- und Drain-Bereichen 610 und 612 gekoppelt, die auf jeder Seite des Kanalbereichs 606 angeordnet sind. In einer Ausführungsform sind die Source- und Drain-Bereiche 610 und 612 Halbleiterbereiche. Obwohl nicht gezeigt, kann auf den Source-/Drain-Bereichen 610/612 ein Paar leitfähiger Kontakte gebildet werden. Wiederum unter Bezugnahme auf 6A enthält die Halbleitervorrichtung 600 in einer Ausführungsform ferner ein Paar Abstandshalter 616. Die Abstandshalter 616 sind zwischen dem Gate-Elektrodenstapel 608 und den Source- und Drain-Bereichen 610 und 612 angeordnet.
  • Unter Bezugnahme auf 5A und 6A kann Substrat 502 aus einem für Halbleitvorrichtungsfertigung geeignetem Material bestehen. In einer Ausführungsform enthält Substrat 502 ein Substrat mit geringerer Masse, das aus einem einzelnen Kristall eines Materials besteht, das Silizium enthalten kann, aber nicht darauf beschränkt ist. In einer Ausführungsform besteht eine obere Isolatorschicht 503 aus einem Material, das Siliziumdioxid, Siliziumnitrid oder Siliziumoxynitrid enthalten kann, aber nicht darauf beschränkt ist, das auf dem Substrat mit geringerer Masse angeordnet ist. Somit können die Strukturen 500 und 600 aus einem Ausgangs-Halbleiter-auf-Isolator-Substrat gefertigt werden. Alternativ werden die Strukturen 500 und 600 direkt aus einem Massensubstrat gebildet und lokale Oxidation wird verwendet, um elektrisch isolierende Abschnitte anstelle der vorstehend beschriebenen oberen Isolatorschicht zu bilden. In einer anderen alternativen Ausführungsform werden die Strukturen 500 und 600 direkt aus einem Massensubstrat gebildet und es kann Dotierung verwendet werden, um jeweils elektrisch isolierte aktive Bereiche darauf zu bilden, wie etwa Nanodrähte und Finnen.
  • Wie für eine typische integrierte Schaltung zu würdigen ist, können N- und P-Kanaltransistoren auf einem einzelnen gemeinsamen Substrat 502 gefertigt werden, um eine integrierte CMOS-Schaltung zu bilden. Gemäß hierin beschriebenen Ausführungsformen sind die PMOS-Vorrichtungen wie jene, die im Zusammenhang mit Struktur 500 beschrieben wurden (d.h. nanodrahtbasierte Vorrichtungen) und die NMOS-Vorrichtungen sind wie jene, die im Zusammenhang mit Struktur 600 beschrieben wurden (d.h. finnenbasierte Vorrichtungen). In alternativen Ausführungsformen sind die NMOS-Vorrichtungen jedoch wie jene, die im Zusammenhang mit Struktur 500 beschrieben wurden (d.h. nanodrahtbasierte Vorrichtungen) und die PMOS-Vorrichtungen sind jene, die im Zusammenhang mit Struktur 600 beschrieben wurden (d.h. finnenbasierte Vorrichtungen).
  • Unter Bezugnahme auf 5A können die Nanodrähte 504 in einer Ausführungsform als Drähte oder Bänder dimensioniert sein und quadratische oder abgerundete Ecken aufweisen. In einer Ausführungsform sind die Nanodrähte 504 einkristallin. In einer Ausführungsform liegen die Abmessungen der Nanodrähte 504, aus einer End-zu-Querschnitts-Perspektive, auf der Nanoskala. In einer konkreten Ausführungsform ist die kleinste Abmessung jedes der Nanodrähte 504 beispielsweise kleiner als etwa 50 Nanometer. In einer Ausführungsform bestehen die Nanodrähte 504 aus einem gespannten Material, insbesondere in den Kanalbereichen 506. In einer Ausführungsform sind die Nanodrähte 504A-504C uniaxial gespannte Nanodrähte. In dem Fall von PMOS können der uniaxial gespannte Nanodraht bzw. die Vielzahl der Nanodrähte uniaxial mit Druckdehnung gestreckt sein. Die Breite und Höhe jedes der Nanodrähte 504A-504C wird als ungefähr gleich gezeigt, dies muss aber nicht so sein. In einer anderen Ausführungsform (nicht gezeigt) ist die Breite der Nanodrähte 504A-504C im Wesentlichen größer als die Höhe. In einer konkreten Ausführungsform ist die Breite ungefähr zwei- bis zehnmal größer als die Höhe. Nanodrähte mit solcher Geometrie können als Nanobänder bezeichnet werden. In einer alternativen Ausführungsform (ebenfalls nicht gezeigt) sind die Nanobänder vertikal ausgerichtet. Das heißt, jeder der Nanodrähte 504A-504C hat eine Breite und eine Höhe, wobei die Breite im Wesentlichen kleiner ist als die Höhe.
  • Unter Bezugnahme auf 6A kann die Finne 604 in einer Ausführungsform quadratische oder abgerundete Ecken aufweisen. In einer Ausführungsform ist die Finne 604 einkristallin. Es ist zu würdigen, dass auch andere Ausrichtungen erwogen werden können. In einer Ausführungsform liegen die Abmessungen der Finne 604, aus einer End-zu-Querschnitts-Perspektive, auf der Nanoskala. In einer konkreten Ausführungsform ist die kleinste Abmessung jeder der Finnen 604 beispielsweise kleiner als etwa 20 Nanometer. In einer Ausführungsform besteht die Finne 604 aus einem gespannten Material, insbesondere in den Kanalbereichen 606. In einer Ausführungsform ist die Finne 604 eine uniaxial gespannte Finne. In dem Fall von NMOS kann die uniaxial gespannte Finne uniaxial mit Druckdehnung gespannt sein.
  • Wiederum unter Bezugnahme auf 5A und 6A besteht die Gate-Elektrode des Gate-Elektrodenstapels 508 oder 608 aus einem Metall-Gate und die dielektrische Gate-Schicht besteht aus einem Material mit hohem K. In einer Ausführungsform besteht die dielektrische Gate-Schicht beispielsweise aus einem Material, wie etwa Hafniumoxid, Hafniumoxynitrid, Hafniumsilikat, Lanthanoxid, Zirkoniumoxid, Zirkoniumsilikat, Tantalumoxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Blei-Scandium-Tantaloxid, Blei-Zink-Niobat oder einer Kombination davon, ist aber nicht darauf beschränkt. Darüber hinaus kann ein Abschnitt der dielektrischen Gate-Schicht eine Schicht nativen Oxids enthalten, das aus den oberen Schichten des Nanodrahts oder der Finne gebildet ist. In einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Abschnitt mit hohem k und einem unteren Abschnitt, der aus einem Oxid eines Halbleitermaterials besteht. In einer Ausführungsform besteht die dielektrische Gate-Schicht aus einem oberen Abschnitt aus Hafniumoxid und einem Bodenabschnitt aus Siliziumdioxid oder Siliziumoxynitrid.
  • In einer Ausführungsform besteht die Gate-Elektrode aus einer Metallschicht, wie etwa, aber nicht beschränkt auf Metallnitride, Metallkarbide, Metallsilizide, Metallaluminide, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähige Metalloxide. In einer konkreten Ausführungsform besteht die Gate-Elektrode aus einem nicht arbeitsfunktionshärtendem Füllmaterial, das über einer metallischen arbeitsfunktionshärtenden Schicht gebildet wird. In einer Ausführungsform ist die Gate-Elektrode des Gate-Stapels 508 eine Gate-Elektrode vom P-Typ, während die Gate-Elektrode des Gate-Stapels 608 eine Gate-Elektrode vom N-Typ ist.
  • In einer Ausführungsform sind die Source- und Drain-Bereiche 510/512 bzw. 610/612 eingebettete Source- und Drain-Bereiche, z.B. wird mindestens ein Abschnitt der Nanodrähte bzw. der Finne entfernt und durch einen Source-/Drain-Materialbereich ersetzt, wie in 5A und 6A gezeigt. In einer Ausführungsform sind die Source- und Drain-Bereiche 510/512 bzw. 610/612 Halbleiterbereiche. In einer solchen Ausführungsform sind die Halbleiterbereiche von den Enden der Nanodrähte 504 (oder Finne 604) und/oder von einem freiliegendem Abschnitt eines darunter liegendem Massenhalbleitersubstrats gezüchtet. In einer Ausführungsform bestehen die Source- und Drain-Bereiche 510/512 bzw. 610/612 aus einem Material, wie etwa, aber nicht beschränkt auf Silizium, Germanium, Silizium-Germanium oder ein Gruppe III-V Material. In einer Ausführungsform sind die Source- und Drain-Bereiche 510/512 bzw. 610/612 mit Fremdatomen dotiert. In einer Ausführungsform bestehen die Source- und Drain-Bereiche 510/512 bzw. 610/612 aus einem Material, das sich von dem Kanalmaterial unterscheidet (z.B. anders als das Material der Nanodrähte 504 oder Finne 604).
  • Wiederum unter Bezugnahme auf 5A und 6A bestehen die Abstandshalter 516 oder 616 in einer Ausführungsform aus einem isolierenden dielektrischen Material, wie etwa, aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid. Überlagernde Source-/Drain-Kontakte (nicht gezeigt) sind in einer Ausführungsform aus einer Metallspezies gefertigt. Die Metallspezies kann ein reines Metall sein, wie Nickel oder Kobalt, oder eine Legierung, wie etwa eine Metall-Metall-Legierung oder eine Metall-Halbleiter-Legierung (z.B. ein Silizidmaterial).
  • Wiederum unter Bezugnahme auf 5A und 6A ist zu würdigen, dass zusätzliche/r elektrischer Kontakt und Verbindungsverdrahtung gefertigt werden kann, um Vorrichtungen, wie etwa 500 und 600, in eine integrierte Schaltung zu integrieren.
  • In einem anderen Aspekt kann ein Opfer- oder Ersatz-Gate-Prozess verwendet werden, um Zugang zu Kanalbereichen zum Bilden von Nanodrahtvorrichtungen und komplementären Finnenvorrichtungen zu erhalten. 7A-7H veranschaulichen beispielsweise dreidimensionale Querschnittsansichten, die verschiedene Operationen in einem Verfahren zur Fertigung komplementärer Halbleiter-Nanodraht- und Finnenstrukturen repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 7A enthält eine Ausgangsstruktur 700, die NMOS- und PMOS-Vorrichtungen gemeinsam ist, eine Finne 711, die über einem Halbleitersubstrat 702 gebildet ist. Die Finne 711 enthält einen begrabenen Abschnitt 713 und einen vorstehenden Abschnitt 712. Der vorstehende Abschnitt 712 enthält aktive drahtbildende Schichten 704 und 708, wie etwa drahtbildende Schichten aus Silizium. Eine erste Opferfreisetzungsschicht 706 (wie etwa eine erste Silizium-Germanium-Opferfreisetzungsschicht) ist zwischen den aktiven drahtbildenden Schichten 704 und 708 angeordnet. Eine zweite Opferfreisetzungsschicht 710 (wie etwa eine zweite Silizium-Germanium-Opferfreisetzungsschicht) ist zwischen der aktiven drahtbildenden Schicht 704 und dem begrabenem Abschnitt 713 der Finne 711 angeordnet. In einer Ausführungsform wird ein Isolationsmaterialbereich 714 (wie etwa ein Siliziumoxidbereich) auf beiden Seiten des begrabenen Abschnitts 713 der Finne 711 gebildet, aber der vorstehende Abschnitt 712 bleibt elektrisch mit dem Substrat 702 gekoppelt, wie in 7A gezeigt. Es ist jedoch zu würdigen, dass in anderen Ausführungsformen, in dem Fall der Fertigung von Massenvorrichtungen, ein später gebildeter permanenter Gate-Stapel durch einen flachen Grabenisolationsbereich (Shallow Trench Isolation; STI), der nach Finnenstrukturierung gebildet wird, von dem Halbleitersubstrat 702 isoliert ist. Alternativ kann ein später gebildeter permanenter Gate-Stapel von dem Halbleitersubstrat 702 durch eine Boden-Gate-Isolationsstruktur (Bottom Gate Isolation; BGI), die zum Zeitpunkt der Fertigung des permanenten Gate-Stapels gefertigt werden kann, isoliert sein.
  • Wiederum unter Bezugnahme auf 7A können die Nanodrähte für eine PMOS-Vorrichtung in einer Ausführungsform dann letztlich durch erstes Stapeln von aktiven und von Opfermaterialien und dann Ätzen des gewünschten Finnenstapels, gefolgt von Isolationsmaterialabscheidung, Planarisierung und Ätzen und schließlich Entfernen der Opferschicht zumindest in dem Kanalbereich gebildet werden. In dem beschriebenen, konkreten Beispiel wird die Bildung von zwei Silizium-Nanodrähten in Betracht gezogen. Die komplementäre NMOS-Vorrichtung kann schließlich durch Entfernen der aktiven und Opfermaterialien und dann Züchten einer homogenen Finne, wie etwa einer III-V Material Finne, gebildet werden, wie unten beschrieben. 7B veranschaulicht die Struktur 7A nach Abscheidung des Opfer-Gate-Stapelmaterials und Gate-Strukturierung. In einem konkreten Beispiel, das die Bildung von drei Gate-Strukturen zeigt, veranschaulicht 7B den vorstehenden Abschnitt 712 der Finne 711 mit drei Opfer-Gates 716A, 716B und 716C, die darauf angeordnet sind. In einer solchen Ausführungsform bestehen die drei Opfer-Gates 716A, 716B und 716C aus einer Opfer-Gate-Oxid-Schicht und einer Opfer-Polysilizium-Gate-Schicht, die beispielsweise deckend abgeschieden und mit einem Plasmaätzprozess strukturiert werden. Es ist zu würdigen, dass die Strukturierung der drei Opfer-Gates 716A, 716B und 716C Source- und Drain-Bereiche 718 des vorstehenden Abschnitts 712 der Finne 711 freilegt. Es ist weiterhin zu würdigen, dass, obwohl nicht dargestellt, isolierende Abstandshalter entlang den Seitenwänden jedes der drei Opfer-Gates 716A, 716B und 716C gebildet werden können.
  • 7C veranschaulicht die Struktur der 7B nach Fertigung der Source- und Drain-Strukturen 728 und Bildung einer dielektrischen Zwischenschicht 720 zwischen den drei Opfer-Gates 716A, 716B und 716C. Die Fertigung von Source- und Drain-Strukturen 728 kann einfach Dotierung der Bereiche 718, die durch die drei Opfer-Gates 716A, 716B und 716C freigelegt wurden (wie in 7B dargestellt), umfassen, kann Entfernung der Bereiche 718 und Neuzüchten eines Halbleitermaterials umfassen oder kann Züchten eines zusätzlichen Halbleitermaterials auf den Bereichen 718 umfassen. In einer Ausführungsform kann Dotieren der Source- und Drain-Strukturen 728 entweder in situ oder nach epitaktischem Züchten durchgeführt werden.
  • 7D veranschaulicht die Struktur der 7C nach Entfernung der drei Opfer-Gates 716A, 716B und 716C. In einer Ausführungsform wird beispielsweise ein Oxid abgeschieden und vor Entfernung der drei Opfer-Gates 716A, 716B und 716C planarisiert (z.B. zum Bilden von dielektrischen Zwischenschichtbereichen 720). Solche dielektrischen Zwischenschichtbereiche 720 bedecken die Source- und Drain-Strukturen 728. Entfernung der Opfer-Gates 716A, 716B und 716C wird dann ohne Beschädigung der benachbarten Strukturen durchgeführt, wodurch Kanalbereiche 732 freigelegt werden.
  • 7E veranschaulicht, für eine NMOS-Vorrichtung, die Struktur in 7D nach Bildung einer homogenen Halbleiterfinne 740. Somit werden freiliegende Finnen- 740 Abschnitte in den Kanalbereichen 732 der NMOS-Vorrichtung bereitgestellt. Die Bildung der Finne 740 kann durch Entfernen der Opfer- und nanodrahtbildenden Schichten in dem NMOS-Bereich und Neuzüchten mit einem III-V-Material, wie etwa InGaAs, durchgeführt werden, wie im Zusammenhang mit 3 beschrieben. In einer Ausführungsform ist oder beinhaltet Finne 740 ein III-V-Material mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung.
  • 7F veranschaulicht, für eine PMOS-Vorrichtung, die Struktur in 7D nach Entfernung der Abschnitte der ersten 706 und zweiten 710 Opferfreisetzungsschichten, die in den Kanalbereichen 732 des hervorstehenden Abschnitts 712 der Finne 711 freigelegt wurden. Das Entfernen bildet Beabstandungen 734 zwischen den aktiven drahtbildenden Schichten 704 und 708 und zwischen der aktiven drahtbildenden Schicht 704 und dem begrabenen Abschnitt 713 der Finne 711. In einer Ausführungsform weisen die aktiven drahtbildenden Schichten <111> laterale Seitenwände entlang einer <110> Trägertransportrichtung auf.
  • In einer Ausführungsform kann Ätzchemie, wie beispielsweise Carbonsäure/Salpetersäure/HF-Chemie und Zitronensäure/Salpetersäure/HF, verwendet werden, um die Abschnitte der ersten und zweiten Silizium-Germanium-Opfer-Freigabe-Schichten (selektiv zu Silizium-aktiven Drähten), die in den Kanalbereichen 732 des vorstehenden Abschnitts 712 der Finne 711 freiliegen, selektiv zu ätzen. Alternativ kann ein isotropes Trockenätzen verwendet werden. Die resultierenden diskreten Abschnitte der aktiven drahtbildenden Schichten 704 und 708, die in den Kanalbereichen 732 gebildet wurden, werden in einer Ausführungsform schließlich zu Kanalbereichen in einer Nanodraht-basierten Vorrichtung. Somit kann, in dem in 7F dargestellten Prozessschritt, Kanal-Engineering oder -Abstimmung durchgeführt werden. In einer Ausführungsform werden die diskreten Abschnitte der aktiven drahtbildenden Schichten 704 und 708, die in 7F gezeigt sind, anschließend unter Verwendung von Oxidations- und Ätzprozessen dünner gemacht.
  • 7G veranschaulicht, für NMOS, die Struktur in 7E nach Bildung eines permanenten Gate-Stapels 750 auf den Abschnitten der Finne 740 in den Kanalbereichen 732. 7H veranschaulicht, für PMOS, die Struktur in 7F nach Bildung eines permanenten Gate-Stapels 760 auf den Abschnitten der aktiven drahtbildenden Schichten 704 und 708 in den Kanalbereichen 732.
  • Unter Bezugnahme auf 7G und 7H enthält der Gate-Stapel 750 oder 760 in einer Ausführungsform eine dielektrische Gate-Schicht mit hohem k, die beispielsweise durch Atomlagenabscheidung (ALD) gebildet wird. In einer Ausführungsform enthält der Gate-Stapel 750 oder 760 ferner eine Metall-Gate-Elektrode, die beispielsweise durch Abscheiden eines Metalls (oder metallhaltigen Materials) oder einem Stapel von Metallen (oder metallhaltigen Stapelmaterialien) in den Kanalbereichen 732 gebildet wird. Es ist zu würdigen, dass weitere Fertigung der NMOS-Vorrichtung und der PMOS-Vorrichtung Bildung leitfähiger Kontakte an Source- und Drain-Strukturen 728 und/oder Gate-Elektroden-Stapeln 750 oder 760 beinhalten kann.
  • In einem anderen Aspekt richten sich ein oder mehrere hierin beschriebene Ausführungsformen auf die Fertigung von Hohlraumabstandshaltern für Nanodrahtvorrichtungen.
  • Zur Verdeutlichung des Zusammenhangs: Reduzierung parasitärer Kapazität in Nanodrähten und auch Reduzieren von Dotierstoffverunreinigung in aktiven Drähten kann die Leistung solcher Vorrichtungen stark verbessern. Gemäß einer Ausführungsform der vorliegenden Offenbarung wird parasitäre Kapazität durch Bilden eines Hohlraumabstandshalters durch Entfernen einer Opferschicht nach Gate-Strukturierung reduziert. Der Prozess kann isotropes Abscheiden eines Abstandshaltermaterials, gefolgt von einem Abstandshalterätzprozess, der in Source- und Drain-Bereichen der Vorrichtung durchgeführt wird, umfassen. Zusätzlich zur Reduzierung parasitärer Kapazität können hierin beschriebene Ausführungsformen auch für Einschränkung des Eintritts von Source- und Drain-Dotiermaterial in aktive Kanalbereiche nützlich sein, was ansonsten durch eine Opfer-Halbleiterschicht auftreten könnte.
  • Ein Opfer- oder Ersatz-Gate-Prozess kann verwendet werden, um zunächst Zugang zu Source- und Drain-Bereichen zu erhalten und um dann Zugang zu Kanalbereichen zum Bilden von Nanodrahtvorrichtungen mit niedriger parasitärer Kapazität zu erhalten. 8A-8J veranschaulichen beispielsweise dreidimensionale Querschnittsansichten, die verschiedene Operationen in einem Verfahren zur Fertigung einer Halbleiter-Nanodrahtstruktur mit einem Hohlraumabstandshalter repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 8A enthält eine Ausgangsstruktur 800 eine Finne 811, die über einem Halbleitersubstrat 802 gebildet ist. Die Finne 811 enthält einen begrabenen Abschnitt 813 und einen vorstehenden Abschnitt 812. Der vorstehende Abschnitt 812 enthält aktive drahtbildende Schichten 804 und 808, wie etwa drahtbildende Schichten aus Silizium. Eine erste Opferfreisetzungsschicht 806 (wie etwa eine erste Silizium-Germanium-Opferfreisetzungsschicht) ist zwischen den aktiven drahtbildenden Schichten 804 und 808 angeordnet. Eine zweite Opferfreisetzungsschicht 810 (wie etwa eine zweite Silizium-Germanium-Opferfreisetzungsschicht) ist zwischen der aktiven drahtbildenden Schicht 804 und dem begrabenem Abschnitt 813 der Finne 811 angeordnet. In einer Ausführungsform wird ein Isolationsmaterialbereich 814 (wie etwa ein Siliziumoxidbereich) auf beiden Seiten des begrabenen Abschnitts 813 der Finne 811 gebildet, aber der vorstehende Abschnitt 812 bleibt elektrisch mit dem Substrat 802 gekoppelt, wie in 8A gezeigt. Es ist jedoch zu würdigen, dass in anderen Ausführungsformen, in dem Fall der Fertigung von Massenvorrichtungen, ein später gebildeter permanenter Gate-Stapel durch einen flachen Grabenisolationsbereich (Shallow Trench Isolation; STI), der nach Finnenstrukturierung gebildet wird, von dem Halbleitersubstrat 802 isoliert ist. Alternativ kann ein später gebildeter permanenter Gate-Stapel von dem Halbleitersubstrat 802 durch eine Boden-Gate-Isolationsstruktur (Bottom Gate Isolation; BGI), die zum Zeitpunkt der Fertigung des permanenten Gate-Stapels gefertigt werden kann, isoliert sein.
  • Wiederum unter Bezugnahme auf 8A können die Nanodrähte in einer Ausführungsform dann letztlich durch erstes Stapeln von aktiven und von Opfermaterialien und dann Ätzen des gewünschten Finnenstapels, gefolgt von Isolationsmaterialabscheidung, Planarisierung und Ätzen gebildet werden. In dem beschriebenen konkreten Beispiel wird die Bildung von zwei Silizium-Nanodrähten in Erwägung gezogen, beispielsweise für eine PMOS-Vorrichtung mit einem Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung.
  • 8B veranschaulicht die Struktur 8A nach Abscheidung des Opfer-Gate-Stapelmaterials und Gate-Strukturierung. In einem konkreten Beispiel, das die Bildung von drei Gate-Strukturen zeigt, veranschaulicht 8B den vorstehenden Abschnitt 812 der Finne 811 mit drei Opfer-Gates 816A, 816B und 816C, die darauf angeordnet sind. In einer solchen Ausführungsform bestehen die drei Opfer-Gates 816A, 816B und 816C aus einer Opfer-Gate-Oxid-Schicht und einer Opfer-Polysilizium-Gate-Schicht, die beispielsweise deckend abgeschieden und mit einem Plasmaätzprozess strukturiert werden. Es ist zu würdigen, dass die Strukturierung der drei Opfer-Gates 816A, 816B und 816C Source- und Drain-Bereiche 818 des vorstehenden Abschnitts 812 der Finne 811 freilegt.
  • 8C veranschaulicht die Struktur in 8B nach Entfernung der Abschnitte der ersten 806 und zweiten 810 Opferfreisetzungsschichten, die in den Source- und Drain-Bereichen 818 des vorstehenden Abschnitts 812 der Finne 811 freigelegt wurden. Das Entfernen bildet Beabstandungen 820 zwischen den aktiven drahtbildenden Schichten 804 und 808 und zwischen der aktiven drahtbildenden Schicht 804 und dem begrabenen Abschnitt 813 der Finne 811. In einer Ausführungsform werden die Abschnitte der ersten 806 und zweiten 810 Opferfreisetzungsschichten unter den drei Opfer-Gates 816A, 816B und 816C erhalten, wie in 8C gezeigt.
  • 8D veranschaulicht die Struktur in 8C nach Abscheidung einer abstandshalterbildenden Materialschicht 822. In einer Ausführungsform ist die abstandshalterbildende Materialschicht 822 ein isolierendes dielektrisches Material, wie etwa, aber nicht beschränkt auf Siliziumdioxid, Siliziumoxynitrid oder Siliziumnitrid. In einer Ausführungsform wird die abstandshalterbildende Materialschicht 822 durch Atomlagenabscheidung (ALD) gebildet.
  • 8E veranschaulicht die Struktur in 8D nach Ätzen der abstandshalterbildenden Materialschicht 822 zum Bilden von Hohlraumabstandshaltern 824. Die Hohlraumabstandshalter werden entlang den Seitenwänden der drei Opfer-Gates 816A, 816B und 816C gebildet. In einer Ausführungsform wird zum Bilden der Hohlraumabstandshalter 824 ein anisotroper Plasmaätzprozess verwendet. In einer Ausführungsform entfernt der Ätzprozess auch die Abschnitte der aktiven drahtbildenden Schichten 804 und 808, die in den Source- und Drain-Bereichen 8218 freigelegt sind, wie in 8E dargestellt. Die Abschnitte der aktiven drahtbildenden Schichten 804 und 808 unter den Hohlraumabstandshaltern 824 werden jedoch erhalten. In einer weiteren Ausführungsform spart der Ätzprozess einen Abschnitt des begrabenen Abschnitts 813 der Finne 811 aus, um einen ausgesparten Abschnitt 826 zu bilden, wie ebenfalls in 8E dargestellt ist. In einer Ausführungsform werden die Hohlraumabstandshalter 824 auf eine Höhe unter der Höhe der drei Opfer-Gates 816A, 816B und 816C gebildet, wie in 8E gezeigt.
  • 8F veranschaulicht die Struktur in 8E nach Züchten der Source- und Drain-Strukturen 828 zwischen den Hohlraumabstandshaltern 824. In einer Ausführungsform wird das Züchten der Source- und Drain-Strukturen 828 durch epitaktische Abscheidung eines Halbleitermaterials in den Source- und Drain-Bereichen 818 durchgeführt. In einer Ausführungsform wird das epitaktische Züchten auf freiliegenden enden der Abschnitte der aktiven drahtbildenden Schichten 804 und 808 unter den Hohlraumabstandshaltern 824 initiiert. In einer anderen Ausführungsform wird das epitaktische Züchten auf der freiliegenden Fläche des ausgesparten Abschnitts 826 des begrabenen Abschnitts 813 der Finne 811 initiiert. In noch einer anderen Ausführungsform wird das epitaktische Züchten an freiliegenden Enden der Abschnitte der aktiven drahtbildenden Schichten 804 und 808 unter den Hohlraumabstandshaltern 824 und auf der freiliegenden Fläche des ausgesparten Abschnitts 826 des begrabenen Abschnitts 813 der Finne 811 initiiert. In einer Ausführungsform werden die Source- und Drain-Strukturen 828 auf eine Höhe unter der Höhe der Hohlraumabstandshalter 824 gebildet, wie in 8F dargestellt. In einer Ausführungsform kann Dotieren der Source- und Drain-Strukturen 828 entweder in situ oder nach epitaktischem Züchten durchgeführt werden.
  • 8G veranschaulicht die Struktur in 8F nach Bildung eines Planarisierungsoxids 830 und Entfernung der drei Opfer-Gates 816A, 816B und 816C. In einer Ausführungsform wird beispielsweise ein Oxid abgeschieden und vor Entfernung der drei Opfer-Gates 816A, 816B und 816C planarisiert. Solch ein Planarisierungsoxid 830 deckt die Source- und Drain-Strukturen 828 ab. Entfernung der Opfer-Gates 816A, 816B und 816C wird dann ohne Beschädigung der benachbarten Strukturen durchgeführt, wodurch Kanalbereiche 832 freigelegt werden.
  • 8H veranschaulicht die Struktur in 8G nach Entfernung der Abschnitte der ersten 806 und zweiten 810 Opferfreisetzungsschichten, die in den Kanalbereichen 832 des hervorstehenden Abschnitts 812 der Finne 811 freigelegt werden. Das Entfernen bildet Beabstandungen 834 zwischen den aktiven drahtbildenden Schichten 804 und 808 und zwischen der aktiven drahtbildenden Schicht 804 und dem begrabenen Abschnitt 813 der Finne 811.
  • Die diskreten Abschnitte der aktiven drahtbildenden Schichten 804 und 808, die in den Kanalbereichen 832 gebildet wurden, werden in einer Ausführungsform schließlich zu Kanalbereichen in einer Nanodraht-basierten Vorrichtung. Somit kann, in dem in 8H dargestellten Prozessschritt, Kanal-Engineering oder -Abstimmung durchgeführt werden. In einer Ausführungsform werden die diskreten Abschnitte der aktiven drahtbildenden Schichten 804 und 808, die in 8H gezeigt sind, anschließend unter Verwendung von Oxidations- und Ätzprozessen dünner gemacht.
  • 8I veranschaulicht die Struktur in 8H nach Bildung einer dielektrischen Gate-Schicht 836 auf Abschnitten der aktiven drahtbildenden Schichten 804 und 808 in den Kanalbereichen 832. In einer Ausführungsform ist die dielektrische Gate-Schicht 836 eine dielektrische Gate-Schicht mit hohem k. In einer Ausführungsform wird die dielektrische Gate-Schicht 836 durch Atomlagenabscheidung (ALD) gebildet. In einer Ausführungsform wird die dielektrische Gate-Schicht 836 selektiv auf den Abschnitten der aktiven drahtbildenden Schichten 804 und 808 in den Kanalbereichen 832 gebildet. In einer anderen Ausführungsform wird die dielektrische Gate-Schicht 836 jedoch konform auf der Struktur der 8H gebildet.
  • 8J veranschaulicht die Struktur in 8I nach Bildung permanenter Gate-Elektroden 838. Jede der permanenten Gate-Elektroden 838 umgibt die Abschnitte der aktiven drahtbildenden Abschnitte 804 und 808 in den Kanalbereichen 832 vollständig. Die permanenten Gate-Elektroden 838 können durch Abscheiden eines Metalls (oder metallhaltigen Materials) oder Metallstapels (oder Stapel metallhaltiger Materialien) in den Kanalbereichen 832 gebildet werden. Es ist zu würdigen, dass weitere Fertigung Bildung leitfähiger Kontakte an Source- und Drain-Strukturen 828 und/oder an Gate-Elektroden 838 umfassen kann. In einer Ausführungsform weist die fertige Vorrichtung in 8J aufgrund des Vorhandenseins der Hohlraumabstandshalter 824 reduzierte parasitäre Kapazität auf.
  • 9 veranschaulicht eine Rechenvorrichtung 900 gemäß einer Implementierung von Ausführungsformen der Offenbarung. Die Rechenvorrichtung 900 enthält eine Platine 902. Die Platine 902 kann eine Anzahl von Komponenten enthalten, einschließlich, aber nicht beschränkt auf, einen Prozessor 904 und mindestens einen Kommunikationschip 906. Der Prozessor 904 ist physisch und elektrisch mit der Platine 902 verbunden. In manchen Implementierungen ist der zumindest eine Kommunikationschip 906 ebenfalls physisch und elektrisch mit der Platine 902 verbunden. In weiteren Implementierungen ist der Kommunikationschip 306 Teil des Prozessors 904.
  • In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 900 andere Komponenten enthalten, die mit der Platine 902 physisch und elektrisch gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf flüchtige Speicher (z. B. DRAM), nicht-flüchtige Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, ein Chipset, eine Antenne, ein Display, ein Touchscreen-Display, eine Touchscreensteuereinrichtung, eine Batterie, ein Audio-Codec, ein Video-Codec, einen Leistungsverstärker, ein globales Positionierungssystem (GPS) Gerät, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) usw.).
  • Der Kommunikationschip 906 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 900. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nicht-festes Medium kommunizieren. Der Begriff impliziert nicht, dass die zugeordneten Vorrichtungen keine Drähte enthalten, obwohl dies in manchen Ausführungsformen der Fall sein mag. Der Kommunikationschip 906 kann eine beliebige Anzahl an drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht beschränkt auf, Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Derivate dergleichen sowie jedwede andere drahtlosen Protokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 900 kann eine Vielzahl von Kommunikationschips 906 enthalten. Ein erster Kommunikationschip 906 kann beispielsweise drahtlosen Kommunikationen mit kürzerer Reichweite, wie etwa WiFi und Bluetooth, zugewiesen sein und ein zweiter Kommunikationschip 906 könnte drahtlosen Kommunikationen mit längeren Reichweiten zugewiesen sein, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Der Prozessor 904 der Rechenvorrichtung 900 enthält einen integrierte Schaltungschip, der innerhalb des Prozessors 904 verpackt ist. In manchen Implementierungen der Offenbarung enthält der Chip der integrierten Schaltung eine oder mehrere Vorrichtungen, wie etwa MOS-FET-Transistoren, die gemäß Implementierungen der Offenbarung gebaut wurden. Der Begriff „Prozessor“ kann sich auf jede Vorrichtung oder den Teil einer Vorrichtung beziehen, der elektronische Daten aus Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu wandeln, die in Registern und/Speichern gespeichert werden können.
  • Der Kommunikationschip 906 enthält auch einen integrierten Schaltungschip, der innerhalb des Kommunikationschips 906 verpackt ist. Gemäß einer anderen Implementierung der Offenbarung enthält der Chip der integrierten Schaltung des Kommunikationschips eine oder mehrere Vorrichtungen, wie etwa MOS-FET-Transistoren, die gemäß Implementierungen der Offenbarung gebaut wurden.
  • In weiteren Implementierungen kann eine andere Komponente, die in der Rechenvorrichtung 900 untergebracht ist, einen Chip mit einer integrierten Schaltung enthalten, der eine oder mehrere Vorrichtungen enthält, wie etwa MOS-FET-Transistoren, die gemäß Implementierungen der Offenbarung gebaut wurden.
  • In diversen Implementierungen kann die Rechenvorrichtung 300 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Rechenvorrichtung 300 ein beliebiges anderes Elektronikgerät sein, das Daten verarbeitet.
  • 10 ist ein Interposer 1000, der eine oder mehrere Ausführungsformen der Offenbarung implementiert. Der Interposer 1000 ist ein Zwischensubstrat, das verwendet wird, um ein erstes Substrat 1002 zu einem zweiten Substrat 1004 zu überbrücken. Das erste Substrat 1002 kann beispielsweise ein integrierter Schaltungschip sein. Das zweite Substrat 1004 kann beispielsweise ein Speichermodul, eine Computer-Hauptplatine oder ein anderer integrierter Schaltungschip sein. Generell besteht der Zweck eines Interposers 1000 darin, eine Verbindung zu einer breiteren Teilung zu spreizen oder eine Verbindung zu einer anderen Verbindung umzuleiten. Ein Interposer 1000 kann zum Beispiel einen integrierten Schaltungschip mit einem Ball-Grid-Array (BGA) 1006 verbinden, das anschließend mit dem zweiten Substrat 1004 verbunden werden kann. In manchen Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an entgegengesetzten Seiten des Interposers 1000 angebracht. In anderen Ausführungsformen sind das erste und das zweite Substrat 1002/1004 an der gleichen Seite des Interposers 1000 angebracht. Und in weiteren Ausführungsformen sind drei oder mehr Substrate durch den Interposer 1000 verbunden.
  • Der Interposer 1000 kann auf einem Epoxidharz, einem glasfaserverstärktem Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie etwa Polyimid, ausgebildet sein. In weiteren Implementierungen kann der Interposer aus alternativen starren oder flexiblen Materialien gebildet sein, zu denen die gleichen Materialien gehören können, die vorstehend zur Verwendung in einem Halbleitersubstrat beschrieben wurden, wie etwa Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metallverbindungen 1008 und Durchkontaktierungen 1010 enthalten, einschließlich, aber nicht beschränkt auf Through-Silicon-Vias (TSVs) 1012. Der Interposer 1000 kann ferner eingebettete Vorrichtungen 1014 enthalten, einschließlich passiver und aktiver Vorrichtungen. Solche Vorrichtungen umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren, Sensoren und elektrostatische Entladevorrichtungen (ESD). Komplexere Vorrichtungen, wie etwa Radiofrequenz (RF) Vorrichtungen, Leistungsverstärker, Leistungsmanagementvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen können ebenfalls auf dem Interposer 1000 ausgebildet sein. Gemäß manchen Ausführungsformen der Offenbarung können hierin offenbarte Vorrichtungen oder Prozesse bei der Fertigung des Interposers 1000 verwendet werden.
  • Somit umfassen Ausführungsformen der vorliegenden Offenbarung Halbleiternanodrahtvorrichtungen mit (111)- Ebenenkanalseitenwänden und Verfahren zum Fertigen von Halbleiternanodrahtvorrichtungen mit (111)- Ebenenkanalseitenwänden.
  • Es ist nicht beabsichtigt, dass die vorstehende Beschreibung der veranschaulichten Implementierungen von Ausführungsformen der Offenbarung, einschließlich dessen, was in der Zusammenfassung beschrieben ist, erschöpfend ist oder die Offenbarung auf die präzisen offenbarten Formen beschränkt. Obwohl hierin zu veranschaulichenden Zwecken konkrete Implementierungen und Beispiele der Offenbarung beschrieben werden, sind im Umfang der Offenbarung verschiedene äquivalente Modifikationen möglich, wie der Fachmann erkennen wird.
  • Diese Modifikationen können angesichts der vorstehenden ausführlichen Beschreibung an der Offenbarung vorgenommen werden. Die in den nachfolgenden Ansprüchen verwendeten Begriffe dürfen nicht derart ausgelegt werden, dass sie die Offenbarung auf die spezifischen Implementierungen, die in der Spezifikation und den Ansprüchen offenbart werden, beschränken. Vielmehr wird der Umfang der Offenbarung in seiner Gesamtheit durch die folgenden Ansprüche bestimmt, die in Übereinstimmung mit anerkannten Lehren der Anspruchsauslegung auszulegen sind.
  • Beispielhafte Ausführungsform 1: Eine integrierte Schaltungsstruktur enthält eine Halbleitervorrichtung eines ersten Leitfähigkeitstyps. Die Halbleitervorrichtung des ersten Leitfähigkeitstyps enthält eine Vielzahl vertikal gestapelter Nanodrähte, die über einem Substrat angeordnet sind, wobei jeder der Nanodrähte einen diskreten Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung, einen gemeinsamen Gate-Elektroden-Stapel des ersten Leitfähigkeitstyps, der jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Nanodrähte umgibt, und Source- und Drain-Bereiche des ersten Leitfähigkeitstyps auf jeder Seite der diskreten Kanalbereiche der Vielzahl vertikal gestapelten Nanodrähte aufweist. Die Halbleiterstruktur enthält außerdem auch eine Halbleitervorrichtung eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyps entgegengesetzt ist. Die zweite Halbleitervorrichtung enthält eine Halbleiterfinne, die über dem Substrat angeordnet ist, wobei die Halbleiterfinne einen Kanalbereich mit einer oberen und seitlichen Flächen aufweist, wobei der Kanalbereich <111> laterale Seitenwände entlang einer <110> Trägertransportrichtung aufweist, ein Gate-Elektrodenstapel des zweiten Leitfähigkeitstyps auf der oberen und den Seitenflächen des Kanalbereichs der Halbleiterfinne angeordnet ist und Source- und Drain-Bereiche des zweiten Leitfähigkeitstyps auf jeder Seite des Kanalbereichs der Halbleiterfinne.
  • Beispielhafte Ausführungsform 2: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, wobei die Vielzahl vertikal gestapelter Nanodrähte eine Vielzahl vertikal gestapelter Nanodrähte eines ersten Halbleitermaterials ist und die Halbleiterfinne eine Halbleiterfinne eines zweiten Halbleitermaterials ist, das sich von dem ersten Halbleitermaterial unterscheidet.
  • Beispielhafte Ausführungsform 3: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 2, wobei das erste Halbleitermaterial Silizium ist und das zweite Halbleitermaterial InGaAs ist.
  • Beispielhafte Ausführungsform 4: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2 oder 3, wobei die Vielzahl vertikal gestapelter Nanodrähte eine Vielzahl vertikal gestapelter Silizium-Nanodrähte ist.
  • Beispielhafte Ausführungsform 5: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3 oder 4, wobei die Halbleiterfinne eine InGaAs-Halbleiterfinne ist.
  • Beispielhafte Ausführungsform 6: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4 oder 5, wobei die Source- und Drain-Bereiche des ersten Leitfähigkeitstyps ein Paar von Source- und Drain-Bereichen sind, das allen diskreten Kanalbereichen der Vielzahl vertikal gestapelter Nanodrähte gemeinsam ist.
  • Beispielhafte Ausführungsform 7: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4 oder 5, wobei die Source- und Drain-Bereiche des ersten Leitfähigkeitstyps eine Vielzahl diskreter Source- und Drain-Bereichspaare sind, wobei jedes einem diskreten Kanalbereich eines der Nanodrähte entspricht.
  • Beispielhafte Ausführungsform 8: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6 oder 7, wobei die Halbleiterstruktur ferner ein erstes Paar dielektrischer Abstandshalter auf jeder Seite des gemeinsamen Gate-Elektroden-Stapels des ersten Leitfähigkeitstyps und ein zweites Paar dielektrischer Abstandshalter auf jeder Seite des Gate-Elektrodenstapels des zweiten Leitfähigkeitstyps enthält.
  • Beispielhafte Ausführungsform 9: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7 oder 8, wobei der gemeinsame Gate-Elektrodenstapel des ersten Leitfähigkeitstyps eine erste dielektrische Gate-Schicht mit hohem k enthält, die auf jedem und jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Nanodrähte umgebend angeordnet ist, und der Gate-Elektrodenstapel des zweiten Leitfähigkeitstyps eine zweite dielektrische Schicht mit hohem k enthält, die auf der oberen und den Seitenflächen des Kanalbereichs der Halbleiterfinne angeordnet sind.
  • Beispielhafte Ausführungsform 10: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 9, wobei der gemeinsame Gate-Elektrodenstapel des ersten Leitfähigkeitstyps ferner ein erstes Metall-Gate enthält, das auf der ersten dielektrischen Gate-Schicht mit hohem k angeordnet ist, und der Gate-Elektrodenstapel des zweiten Leitfähigkeitstyps ferner ein zweites Metall-Gate enthält, das auf der zweiten dielektrischen Gate-Schicht mit hohem k angeordnet ist.
  • Beispielhafte Ausführungsform 11: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 1, 2, 3, 4, 5, 6, 7, 8, 9 oder 10, wobei die Halbleitervorrichtung des ersten Leitfähigkeitstyps eine PMOS-Halbleitervorrichtung ist und die Halbleitervorrichtung des zweiten Leitfähigkeitstyps eine NMOS-Halbleitervorrichtung ist.
  • Beispielhafte Ausführungsform 12: Eine integrierte Schaltungsstruktur enthält eine Vielzahl vertikal gestapelter Silizium-Nanodrähte, die über einem Substrat angeordnet sind, wobei jeder der Silizium-Nanodrähte einen diskreten Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung enthält. Ein gemeinsamer Gate-Elektrodenstapel vom P-Typ umgibt jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte. Ein Paar dielektrischer Abstandshalter befindet sich auf jeder Seite des gemeinsamen Gate-Elektrodenstapels vom P-Typ, jedes des Paares dielektrischer Abstandshalter enthält durchgängiges Material, das entlang einer Seitenwand der gemeinsamen Gate-Elektrode vom P-Typ angeordnet ist und einen diskreten Abschnitt jedes der vertikal gestapelten Silizium-Nanodrähte umgibt. Ein Paar von Source- und Drain-Bereichen befindet sich auf jeder Seite des Paares dielektrischer Abstandshalter.
  • Beispielhafte Ausführungsform 13: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 12, wobei eine oberste Fläche des Paares dielektrischer Abstandshalter unter einer obersten Fläche des gemeinsamen Gate-Elektrodenstapels vom P-Typ liegt.
  • Beispielhafte Ausführungsform 14: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 13, wobei das Paar von Source- und Drain-Bereichen eine oberste Fläche unter der obersten Fläche des Paares dielektrischer Abstandshalter aufweist.
  • Beispielhafte Ausführungsform 15: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 12, 13 oder 14, wobei das Paar von Source- und Drain-Bereichen ein Paar gemeinsamer Source- und Drain-Bereiche ist, das mit der Vielzahl vertikal gestapelter Silizium-Nanodrähte gekoppelt ist.
  • Beispielhafte Ausführungsform 16: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 15, wobei das Substrat ein einkristallines Halbleitersubstrat ist und das Paar gemeinsamer Source- und Drain-Bereiche ein Paar epitaktischer Halbleiterbereiche ist, das ferner mit einem freiliegenden Abschnitt des einkristallinen Halbleitersubstrats gekoppelt ist.
  • Beispielhafte Ausführungsform 17: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 15, wobei die Halbleitervorrichtung ferner ein Paar leitfähiger Kontakte enthält, die auf dem Paar gemeinsamer Source- und Drain-Bereiche angeordnet sind.
  • Beispielhafte Ausführungsform 18: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 12, 13, 14, 15, 16 oder 17, wobei der gemeinsame Gate-Elektrodenstapel vom P-Typ eine dielektrische Gate-Schicht mit hohem k enthält, die auf jedem und jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte umgebend angeordnet ist.
  • Beispielhafte Ausführungsform 19: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 18, wobei der gemeinsame Gate-Elektrodenstapel vom P-Typ ferner ein Metall-Gate enthält, das auf der dielektrischen Gate-Schicht mit hohem k angeordnet ist.
  • Beispielhafte Ausführungsform 20: Eine integrierte Schaltungsstruktur enthält eine Vielzahl vertikal gestapelter Silizium-Nanodrähte, die über einem Substrat angeordnet sind, wobei jeder der Silizium-Nanodrähte einen diskreten Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung aufweist. Ein gemeinsamer Gate-Elektrodenstapel vom P-Typ umgibt jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte. Auf jeder Seite der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte befinden sich Source- und Drain-Bereiche vom P-Typ.
  • Beispielhafte Ausführungsform 21: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 20, wobei die Source- und Drain-Bereiche vom P-Typ ein Paar von Source- und Drain-Bereichen sind, die allen diskreten Kanalbereichen der Vielzahl vertikal gestapelter Silizium-Nanodrähte gemeinsam sind.
  • Beispielhafte Ausführungsform 22: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 20, wobei die Source- und Drain-Bereiche vom P-Typ eine Vielzahl diskreter Source- und Drain-Bereichspaare sind, die jeweils einem diskreten Kanalbereich eines der Silizium-Nanodrähte entsprechen.
  • Beispielhafte Ausführungsform 23: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 20, 21 oder 22, wobei die Halbleiterstruktur ferner ein Paar dielektrischer Abstandshalter auf jeder Seite des gemeinsamen Gate-Elektroden-Stapels vom P-Typ enthält.
  • Beispielhafte Ausführungsform 24: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 20, 21, 22 oder 23, wobei der gemeinsame Gate-Elektroden-Stapel vom P-Typ eine dielektrische Gate-Schicht mit hohem k enthält, die auf jedem und jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte umgebend angeordnet ist.
  • Beispielhafte Ausführungsform 25: Die integrierte Schaltungsstruktur der beispielhaften Ausführungsform 24, wobei der gemeinsame Gate-Elektrodenstapel vom P-Typ ferner ein Metall-Gate enthält, das auf der dielektrischen Gate-Schicht mit hohem k angeordnet ist.

Claims (25)

  1. Integrierte Schaltungsstruktur, umfassend: eine Halbleitervorrichtung eines ersten Leitfähigkeitstyps, umfassend: eine Vielzahl vertikal gestapelter Nanodrähte, die über einem Substrat angeordnet sind, wobei jeder der Nanodrähte einen diskreten Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung umfasst; einen gemeinsamen Gate-Elektrodenstapel des ersten Leitfähigkeitstyps, der jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Nanodrähte umgibt; und Source- und Drain-Bereiche des ersten Leitfähigkeitstyps auf jeder Seite der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Nanodrähte; und eine Halbleitervorrichtung eines zweiten Leitfähigkeitstyps, der dem ersten Leitfähigkeitstyp entgegengesetzt ist, wobei die zweite Halbleitervorrichtung umfasst: eine Halbleiterfinne, die über dem Substrat angeordnet ist, wobei die Halbleiterfinne einen Kanalbereich mit einer oberen und Seitenflächen aufweist, der Kanalbereich <111> laterale Seitenwände entlang einer <110> Trägertransportrichtung aufweist; einen Gate-Elektrodenstapel des zweiten Leitfähigkeitstyps, der auf der oberen und den Seitenflächen des Kanalbereichs der Halbleiterfinne angeordnet ist; und Source- und Drain-Bereiche des zweiten Leitfähigkeitstyps auf jeder Seite des Kanalbereichs der Halbleiterfinne.
  2. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Vielzahl vertikal gestapelter Nanodrähte eine Vielzahl vertikal gestapelter Nanodrähte eines ersten Halbleitermaterials ist, und wobei die Halbleiterfinne eine Halbleiterfinne eines zweiten Halbleitermaterials ist, das sich von dem ersten Halbleitermaterial unterscheidet.
  3. Integrierte Schaltungsstruktur nach Anspruch 2, wobei das erste Halbleitermaterial Silizium ist und das zweite Halbleitermaterial InGaAs ist.
  4. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Vielzahl vertikal gestapelter Nanodrähte eine Vielzahl vertikal gestapelter Silizium-Nanodrähte ist.
  5. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Halbleiterfinne eine InGaAs-Halbleiterfinne ist.
  6. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Source- und Drain-Bereiche des ersten Leitfähigkeitstyps ein Paar von Source- und Drain-Bereichen sind, das allen diskreten Kanalbereichen der Vielzahl vertikal gestapelter Nanodrähte gemeinsam ist.
  7. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Source- und Drain-Bereiche des ersten Leitfähigkeitstyps eine Vielzahl diskreter Source- und Drain-Bereichspaare sind, wobei jedes einem diskreten Kanalbereich eines der Nanodrähte entspricht.
  8. Integrierte Schaltungsstruktur nach Anspruch 1, ferner umfassend: ein erstes Paar dielektrischer Abstandshalter auf jeder Seite des gemeinsamen Gate-Elektrodenstapels des ersten Leitfähigkeitstyps; und ein zweites Paar dielektrischer Abstandshalter auf jeder Seite des Gate-Elektroden-Stapels des zweiten Leitfähigkeitstyps.
  9. Integrierte Schaltungsstruktur nach Anspruch 1, wobei der gemeinsame Gate-Elektrodenstapel des ersten Leitfähigkeitstyps eine erste dielektrische Gate-Schicht mit hohem k umfasst, die auf jedem und jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Nanodrähte umgebend angeordnet ist, und der Gate-Elektrodenstapel des zweiten Leitfähigkeitstyps eine zweite dielektrische Gate-Schicht mit hohem k umfasst, die auf der oberen und den Seitenflächen des Kanalbereichs der Halbleiterfinne angeordnet ist.
  10. Integrierte Schaltungsstruktur der Anspruch 9, wobei der gemeinsame Gate-Elektrodenstapel des ersten Leitfähigkeitstyps ferner ein erstes Metall-Gate umfasst, das auf der ersten dielektrischen Gate-Schicht mit hohem k angeordnet ist, und der Gate-Elektrodenstapel des zweiten Leitfähigkeitstyps ferner ein zweites Metall-Gate umfasst, das auf der zweiten dielektrischen Gate-Schicht mit hohem k angeordnet ist.
  11. Integrierte Schaltungsstruktur nach Anspruch 1, wobei die Halbleitervorrichtung des ersten Leitfähigkeitstyps eine PMOS-Halbleitervorrichtung ist und die Halbleitervorrichtung des zweiten Leitfähigkeitstyps eine NMOS-Halbleitervorrichtung ist.
  12. Integrierte Schaltungsstruktur, umfassend: eine Vielzahl vertikal gestapelter Silizium-Nanodrähte, die über einem Substrat angeordnet sind, wobei jeder der Silizium-Nanodrähte einen diskreten Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung umfasst; einen gemeinsamen Gate-Elektrodenstapel vom P-Typ, der jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte umgibt; ein Paar dielektrischer Abstandshalter auf jeder Seite des gemeinsamen Gate-Elektrodenstapels vom P-Typ, wobei jeder des Paares dielektrischer Abstandshalter ein durchgängiges Material umfasst, das entlang einer Seitenwand der gemeinsamen Gate-Elektrode vom P-Typ angeordnet ist und einen diskreten Abschnitt jedes der vertikal gestapelten Silizium-Nanodrähte umgibt; und ein Paar von Source- und Drain-Bereichen auf jeder Seite des Paares dielektrischer Abstandshalter.
  13. Integrierte Schaltungsstruktur nach Anspruch 12, wobei eine oberste Fläche des Paares dielektrischer Abstandshalter unter einer obersten Fläche des gemeinsamen Gate-Elektrodenstapels liegt.
  14. Integrierte Schaltungsstruktur nach Anspruch 13, wobei das Paar von Source- und Drain-Bereichen eine oberste Fläche unter der obersten Fläche des Paares dielektrischer Abstandshalter aufweist.
  15. Integrierte Schaltungsstruktur nach Anspruch 12, wobei das Paar von Source- und Drain-Bereichen ein Paar gemeinsamer Source- und Drain-Bereiche ist, das mit der Vielzahl vertikal gestapelter Nanodrähte gekoppelt ist.
  16. Integrierte Schaltungsstruktur nach Anspruch 15, wobei das Substrat ein einkristallines Halbleitersubstrat ist und das Paar gemeinsamer Source- und Drain-Bereiche ein Paar epitaktischer Halbleiterbereiche ist, das ferner mit einem freiliegendem Abschnitt des einkristallinen Halbleitersubstrats gekoppelt ist.
  17. Integrierte Schaltungsstruktur nach Anspruch 15, ferner umfassend: ein Paar leitfähiger Kontakte, die auf dem Paar gemeinsamer Source- und Drain-Bereiche angeordnet sind.
  18. Integrierte Schaltungsstruktur nach Anspruch 12, wobei der gemeinsame Gate-Elektroden-Stapel vom P-Typ eine dielektrische Gate-Schicht mit hohem k umfasst, die auf jedem und jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte umgebend angeordnet ist.
  19. Halbleitervorrichtung nach Anspruch 18, wobei der gemeinsame Gate-Elektrodenstapel vom P-Typ ferner ein Metall-Gate umfasst, das auf der dielektrischen Gate-Schicht mit hohem k angeordnet ist.
  20. Integrierte Schaltungsstruktur, umfassend: eine Vielzahl vertikal gestapelter Silizium-Nanodrähte, die über einem Substrat angeordnet sind, wobei jeder der Silizium-Nanodrähte einen diskreten Kanalbereich mit <111> lateralen Seitenwänden entlang einer <110> Trägertransportrichtung umfasst; einen gemeinsamen Gate-Elektrodenstapel vom P-Typ, der jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte umgibt; und Source- und Drain-Bereiche vom P-Typ auf jeder Seite der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte.
  21. Integrierte Schaltungsstruktur nach Anspruch 20, wobei die Source- und Drain-Bereiche vom P-Typ ein Paar von Source- und Drain-Bereichen sind, das allen diskreten Kanalbereichen der Vielzahl vertikal gestapelter Silizium-Nanodrähte gemeinsam ist.
  22. Integrierte Schaltungsstruktur nach Anspruch 20, wobei die Source- und Drain-Bereiche vom P-Typ eine Vielzahl diskreter Source- und Drain-Bereichspaare sind, die jeweils einem diskreten Kanalbereich eines der Silizium-Nanodrähte entsprechen.
  23. Integrierte Schaltungsstruktur nach Anspruch 20, ferner umfassend: ein erstes Paar dielektrischer Abstandshalter auf jeder Seite der gemeinsamen Gate-Elektrode vom P-Typ.
  24. Integrierte Schaltungsstruktur nach Anspruch 20, wobei der gemeinsame Gate-Elektroden-Stapel vom P-Typ eine dielektrische Gate-Schicht mit hohem k umfasst, die auf jedem und jeden der diskreten Kanalbereiche der Vielzahl vertikal gestapelter Silizium-Nanodrähte umgebend angeordnet ist.
  25. Integrierte Schaltungsstruktur nach Anspruch 24, wobei der gemeinsame Gate-Elektrodenstapel vom P-Typ ferner ein Metall-Gate umfasst, das auf der dielektrischen Gate-Schicht mit hohem k angeordnet ist.
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