DE112016006696T5 - Geometrieabstimmung eines Finnen-basierten Transistors - Google Patents

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Glenn A. Glass
Anand S. Murthy
Karthik Jambunathan
Chandra S. Mohapatra
Hei Kam
Nabil G. Mistkawi
Jun Sung Kang
Biswajeet Guha
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    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes

Abstract

Ein Graben wird in einer Isolationsschicht ausgebildet, um eine native Finne auf einem Substrat freizulegen. Eine Ersatzfinne wird auf der nativen Finne in dem Graben abgeschieden. Die Ersatzfinne wird seitlich getrimmt.

Description

  • Technisches Gebiet
  • Ausführungsformen, die hier beschrieben werden, betreffen das Gebiet der Herstellung von elektronischen Systemen und insbesondere Herstellung von Finnen-basierten elektronischen Bauelementen.
  • Stand der Technik
  • Im Allgemeinen ist in einem Finnen-basierter Transistor der Kanal durch mehrere Gates auf mehreren Flächen umgeben, die eine elektrische Steuerung des Kanals erhöhen. Dies stellt im Vergleich zu herkömmlichen planaren Transistoren eine bessere Unterdrückung eines „Aus-Zustand“-Leckstroms und erhöht das Ansteuerstrom im „Ein“-Zustand, was sich auf einen niedrigeren Leistungsverbrauch und eine verbesserte Bauelementleistungsfähigkeit überträgt.
  • In modernen integrierten Schaltungen wird typischerweise Silizium zum Bauen von Transistoren verwendet. Jedoch weist Silizium einige Begrenzungen auf, die die Bauelementleistungsfähigkeit beeinflussen können. Zum Beispiel weisen die Beweglichkeiten von Elektronen und Löchern in Silizium Begrenzungen auf, die eine Barriere bezüglich einer Erhöhung der Bauelementleistungsfähigkeit darstellen. Außerdem verschlechtern sich die elektrischen Charakteristiken von Siliziumtransistoren mit einem Temperaturanstieg.
  • Ein mögliches Verfahren zum Erhöhen der Elektronenbeweglichkeit für einen n-Kanal-Metall-Oxid-Halbleiter-(MOS)-Transistor besteht darin, ein auf Silizium aufgewachsenes Zusammensetzungsmaterial aus Gruppe-III-V-Elementen einzusetzen, um einen Siliziumkanal zu ersetzen. Um die Löcherbeweglichkeit für einen p-Kanal-MOS-Transistor zu erhöhen, können Verfahren ein Verwenden von einem Germanium-(Ge)- oder einem Siliziumgelmanium-(SiGe)-Material, das auf Silizium aufgewachsen ist, um einen Siliziumkanal zu ersetzen, umfassen.
  • Unterschiede in Atomgitterkonstanten und Wärmeausdehnungskoeffizienten zwischen dem Ersatzmaterial und Silizium verursachen jedoch, dass sich nachteilige Defekte bilden, wenn das Ersatzmaterial auf Silizium aufgewachsen wird. Herkömmliche Techniken des Abscheidens des Ersatzmaterials auf Silizium führen zu einer schlechteren Elektrostatik, gemessen durch einen hohen Unterschwellenanstieg, und einem Source-Drain-Leckstrom im ausgeschalteten Zustand.
  • Figurenliste
    • 1 zeigt eine perspektivische Ansicht eines Abschnitts einer elektronischen Bauelementstruktur gemäß einer Ausführungsform.
    • 2 ist eine Ansicht ähnlich 1, nachdem die Abschnitte der strukturierten Hartmaskenschicht entfernt wurden, gemäß einer Ausführungsform.
    • 3 ist eine Ansicht ähnlich 2, nachdem Gräben im Substrat ausgebildet wurden, gemäß einer Ausführungsform.
    • 4 ist eine Ansicht ähnlich 3, nachdem eine Isolationsschicht in den Gräben auf dem Substrat abgeschieden und planarisiert wurde, gemäß einer Ausführungsform.
    • 5 ist eine Ansicht ähnlich 4, nachdem die nativen Finnen ausgespart wurden, gemäß einer Ausführungsform.
    • 6 ist eine Ansicht ähnlich 5, nachdem eine Ersatzfinnenschicht auf den ausgesparten nativen Finnen in den Gräben abgeschieden wurde, gemäß einer Ausführungsform.
    • 7 ist eine Ansicht, die Beispielbilder von SiGe-Finnen hoher Qualität zeigt, die auf nicht facettierten und nicht durch Ionen beschädigten unteren Siliziumfinnenflächen abgeschieden wurden, gemäß einer Ausführungsform.
    • 8 ist eine Ansicht, die einen Abschnitt der in 6 dargestellten elektronischen Bauelementstruktur nach dem Entfernen der nicht planen Abschnitte der Ersatzfinnenschicht zeigt, gemäß einer Ausführungsform.
    • 9 ist eine Ansicht ähnlich 8, nachdem eine Isolationsschicht ausgespart wurde, um Seitenwände der Ersatzfinnen freizulegen, gemäß einer Ausführungsform.
    • 10A ist eine Ansicht ähnlich 9, nachdem die Ersatzfinnen in der seitlichen Abmessung getrimmt wurden, um getrimmte Finnen auszubilden, gemäß einer Ausführungsform.
    • 10B ist eine perspektivische Ansicht der elektronischen Bauelementstruktur, die einen Abschnitt umfasst, der einem Abschnitt der in 10A dargestellten elektronischen Bauelementstruktur ähnlich ist, nach dem Abscheiden einer Gateelektrode und Ausbilden von Source-/Draingebieten gemäß einer Ausführungsform.
    • 10C ist eine Ansicht, die ein Beispiel eines Abschnitts der Finnenstruktur entlang einer in 10B dargestellten Achse A-A' nach dem Trimmen, das durchgeführt wird, bevor ein Gate ausgebildet wird, zeigt, gemäß einer Ausführungsform.
    • 10D ist eine Ansicht 1030, die ein Beispiel der getrimmten Finnenstruktur entlang einer in 10B dargestellten Achse A-A' zeigt, wenn das Trimmen nach einer Opfergateverarbeitung in einem Gate-Zuletzt-Ablauf durchgeführt wird, gemäß einer anderen Ausführungsform.
    • 11 ist eine Ansicht, die die elektronische Bauelementstruktur, die einem Abschnitt der in 4 dargestellten elektronischen Bauelementstruktur ähnlich ist, nach dem Aussparen eines Satzes native Finnen und Abscheiden von Ersatzfinnen auf dem Satz ausgesparte native Finnen zeigt, gemäß einer Ausführungsform.
    • 12 ist eine Ansicht ähnlich 11 nach dem Entfernen der nicht planen Abschnitte der Ersatzfinnenschicht und Aussparen der Isolationsschicht gemäß einer Ausführungsform.
    • 13 ist eine Ansicht ähnlich 12, nachdem eine Schutzschicht auf einem Satz der ursprünglichen nativen Finnen abgeschieden wurde, gemäß einer Ausführungsform.
    • 14 ist eine Ansicht ähnlich 13, nachdem ein Satz der Ersatzfinnen in der seitlichen Abmessung getrimmt wurde, um einen Satz getrimmte Finnen auszubilden, gemäß einer Ausführungsform.
    • 15 ist eine perspektivische Ansicht der elektronischen Bauelementstruktur, die einen Abschnitt umfasst, der der in 14 dargestellten elektronischen Bauelementstruktur ähnlich ist, nach dem Abscheiden einer Gateelektrode, und Ausbilden von Source-/Draingebieten gemäß einer Ausführungsform.
    • 16 ist eine perspektivische Ansicht der elektronischen Bauelementstruktur, die einen Abschnitt umfasst, der der in 11 dargestellten elektronischen Bauelementstruktur ähnlich ist, nach dem Entfernen der nicht planen Abschnitte der Ersatzfinnenschicht gemäß einer Ausführungsform.
    • 17 ist eine Ansicht ähnlich 16, nachdem ein anderer Satz native Finnen ausgespart wurde und eine Ersatzfinnenschicht auf den ausgesparten nativen Finnen abgeschieden wurde, gemäß einer Ausführungsform.
    • 18 ist eine Ansicht ähnlich 17 nach dem Trimmen der Ersatzfinnen in der seitlichen Abmessung, Abscheiden einer Gateelektrode und Ausbilden von Source-/Draingebieten gemäß einer Ausführungsform.
    • 19 zeigt einen Interposer gemäß einer Ausführungsform.
    • 20 zeigt eine Rechenvorrichtung gemäß einer Ausführungsform.
  • Beschreibung der Ausführungsformen
  • Es werden Verfahren und Vorrichtungen zum Bereitstellen einer Geometrieabstimmung eines Finnen-basierten Transistors beschrieben. Ein Graben wird in einer Isolationsschicht ausgebildet, um eine native Finne auf einem Substrat freizulegen. Eine Ersatzfinne wird auf der nativen Finne in dem Graben abgeschieden. Die Ersatzfinne wird unter Verwendung einer ersten Chemie seitlich getrimmt.
  • In einer Ausführungsform wird eine gemeinsame Integration von Gruppe-III-V-Elementzusammensetzungsmaterialien für einen n-MOS-Kanal und Ge/SiGe-Materialien für einen p-MOS-Kanal als ein Ersatz für komplementäre Silizium-Metalloxid-Halbleiter-Kanäle (CMOS-Kanäle) in Betracht gezogen. Die Löcherbeweglichkeit in einem SiGe-FinFET kann ferner erhöht werden, indem eine Druckverspannung durch Aufwachsen des SiGe-Kanals epitaktisch auf einer Oberseite von Silizium in Flachgrabenisolationsstrukturen (STI-Strukturen) auf einem (001)-Siliziumwafer eingeführt wird. Die SiGe-Finnenbereite kann kleiner gleich 10 Nanometer (nm) sein.
  • In einer Ausführungsform sieht das Ausbilden von Ersatzfinnen vor: Ätzen von Gräben in einem Substrat, um native Finnen auszubilden, Füllen der zu den nativen Finnen benachbarten Gräben mit einem Isolationsmaterial und Herausätzen der nativen Finnen, um finnenförmige Gebiete zu hinterlassen, die gefüllt werden können. Typischerweise werden die durch Ätzen der Gräben in dem Substrat ausgebildeten Finnen als nativ bezeichnet, da sie aus nativem Substratmaterial gebildet werden. Eine Ersatzmaterialschicht (z.B. ein III-V, Ge, SiGe), die die Gräben füllt, übt eine seitliche Kraft auf das umgebende STI-Material aus, was dazu führt, dass die Ersatzfinne breiter wird als die ursprüngliche Grabenbreite. Das Vergrößern der Dicke der Ersatzfinne kann durch Grabenreinigungen oder Ätzungen, die das die finnenförmige Öffnung umgebende STI-Material aufbrauchen, erhöht werden. In einer Ausführungsform werden anisotrope Nass- oder Trockenätzchemien verwendet, um die Ersatzfinne seitlich zu trimmen, so dass die Breite der Ersatzfinne kleiner gleich der darunterliegenden Siliziumfinne wird. In einer Ausführungsform wird ein Ätzprozess (z.B. Nassätzen, Trockenätzen oder beides) optimiert, um Ersatzkanalfüllungsfinnen seitlich zu ätzen, um eine gewünschte Finnenbreite bereitzustellen, die kleiner gleich der Breite der darunterliegenden Siliziumfinne ist. Dies ist besonders für nicht planare Finnen-basierte Transistoren (z.B. Tri-Gate, All-Around-Gate oder andere nicht planare Transistoren) nützlich, die die durch die Finnen definierten Diffusionslinien aufweisen, welche viel schmaler sind als die äquivalenten Prozessknoten für planare Transistoren. In einer Ausführungsform beträgt die Breite der nativen Finnen, die die Breite der hier beschriebenen Finnen-basierten Transistoren definiert, weniger als 30 nm. In einer Ausführungsform wird die Ersatzfinne im Wesentlichen defektfrei abgeschieden. In diesem Fall weist die Form der Abscheidung keinen Einfangseffekt auf kristalline Defekte auf, da die Ersatzfilme frei von solchen Versetzungsdefekten sein können.
  • In der folgenden Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die von Fachleuten im Allgemeinen verwendet werden, um die Grundlagen ihrer Arbeit anderen Fachleuten zu vermitteln. Es wird jedoch für einen Fachmann offensichtlich sein, dass die vorliegende Erfindung mit nur einigen der beschriebenen Aspekte umgesetzt werden kann. Zum Zweck der Erklärung werden spezifische Zahlen, Materialien und Konfigurationen dargelegt, um ein gründliches Verständnis der veranschaulichenden Implementierungen zu vermitteln. Für einen Fachmann ist es jedoch offensichtlich, dass die vorliegende Erfindung ohne spezifische Einzelheiten realisiert werden kann. In anderen Fällen sind allgemein bekannte Merkmale ausgelassen oder vereinfacht, um die veranschaulichenden Implementierungen nicht zu verschleiern.
  • Verschiedene Operationen werden wiederum als mehrere diskrete Operationen auf eine Weise beschrieben, die beim Verständnis der vorliegenden Erfindung am hilfreichsten ist; jedoch sollte die Reihenfolge der Beschreibung nicht derart ausgelegt werden, dass sie impliziert, diese Operationen seien notwendigerweise von der Reihenfolge abhängig. Insbesondere müssen diese Operationen nicht in der Reihenfolge der Darstellung durchgeführt werden.
  • Während bestimmte Ausführungsbeispiele beschrieben und in den begleitenden Zeichnungen gezeigt sind, versteht es sich, dass solche Ausführungsformen lediglich veranschaulichend und nicht beschränkend sind, und dass die Ausführungsformen nicht auf die konkreten gezeigten und beschriebenen Konstruktionen und Anordnungen beschränkt sind, da Modifikationen einem Durchschnittsfachmann einfallen können.
  • Verweise in der gesamten Beschreibung auf „eine Ausführungsform“ oder „eine andere Ausführungsform“ bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, das oder die in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform aufgenommen ist. Daher bezieht sich die Erscheinung der Ausdrücke, wie z.B. „eine Ausführungsform“, an verschiedenen Stellen in der gesamten Beschreibung nicht notwendigerweise auf dieselbe Ausführungsform. Des Weiteren können die bestimmten Merkmale, Strukturen oder Charakteristiken auf eine beliebige geeignete Weise in einer oder mehreren Ausführungsformen kombiniert werden.
  • Des Weiteren liegen die erfindungsgemäßen Aspekte in weniger als all den Merkmalen einer einzelnen offenbarten Ausführungsform. Somit sind die auf die ausführliche Beschreibung folgenden Ansprüche ausdrücklich in dieser ausführlichen Beschreibung aufgenommen, wobei jeder Anspruch selbstständig als separate Ausführungsform steht. Obwohl die Ausführungsbeispiele hier beschrieben wurden, wird ein Fachmann erkennen, dass diese Ausführungsbeispiele mit einer Modifikation und Abwandlung, wie hier beschrieben, praktiziert werden können. Die Beschreibung sollte daher als veranschaulichend und nicht als beschränkend betrachtet werden.
  • 1 zeigt eine perspektivische Ansicht 100 eines Abschnitts einer elektronischen Bauelementstruktur gemäß einer Ausführungsform. Die elektronische Bauelementstruktur umfasst ein Substrat 101. In einer Ausführungsform umfasst das Substrat 101 ein Halbleitermaterial, z.B. einkristallines Silizium („Si“), Germanium („Ge“), Siliziumgermanium („SiGe“), ein auf III-V-Materialien basierendes Material, z.B. Indium-Galliumarsenid („InGaAs“) oder eine beliebige Kombination davon.
  • In einer Ausführungsform ist das Substrat 101 ein Substrat, das entlang einer vorgegebenen Kristallorientierung ausgerichtet ist. Im Allgemeinen sind die kristallografischen Orientierungen (z.B. (100), (111), (110) und andere kristallografische Orientierungen) einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt.
  • In einer Ausführungsform ist das Substrat 101 ein Halbleiter-auf-Isolator-Substrat (SOI), das ein unteres Bulk-Substrat, eine mittlere Isolatorschicht und eine obere einkristalline Schicht umfasst, die entlang einer vorgegebenen Kristallorientierung, zum Beispiel <100>-Kristallorientierung, ausgerichtet ist. Die obere einkristalline Schicht kann ein beliebiges vorstehend aufgelistetes Material, z.B. Silizium, umfassen. In einer Ausführungsform ist das Substrat 101 ein Siliziumsubstrat.
  • Eine Hartmaskenschicht 102 wird auf dem Substrat 101 abgeschieden, wie in 1 dargestellt. In einer Ausführungsform kann die Hartmaskenschicht unter Verwendung von Hartmaskenabscheidungs- und Strukturierungstechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, abgeschieden und strukturiert werden. In zumindest einigen Ausführungsformen umfasst die Hartmaskenschicht 102 ein Aluminiumoxid (z.B. Al2O3), Polysilizium, amorphes Silizium, Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid oder Stapel von mehreren Schichten oder andere Hartmaskenschichten. In alternativen Ausführungsformen ist die Hartmaskenschicht 102 eine Oxidhartmaske, eine Nitrid-Hartmaske, eine Siliziumkarbid-Hartmaske oder eine beliebige andere Hartmaske, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt ist.
  • 2 ist eine Ansicht 200 ähnlich 1, nachdem die Abschnitte der strukturierten Hartmaskenschicht 102 entfernt wurden, um Abschnitte des Substrats 101 freizulegen, gemäß einer Ausführungsform. Wie in 2 dargestellt, werden die Abschnitte der strukturierten Hartmaskenschicht 102 entfernt, um Abschnitte 201 des Substrats 101 freizulegen. In einer Ausführungsform werden die Abschnitte der strukturierten Hartmaskenschicht 102 unter Verwendung einer oder mehrerer Ätztechniken entfernt, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind. Die strukturierte Hartmaske weist eine Vielzahl von Hartmaskenmerkmalen, z.B. ein Hartmaskenmerkmal 103 und ein Hartmaskenmerkmal 104, auf. In einer Ausführungsform sind die Hartmaskenmerkmale 103 und 104 Streifen, die sich entlang der oberen Fläche des Substrats 101 erstrecken und voneinander durch einen Abstand getrennt sind. In anderen Ausführungsformen weisen die Maskenmerkmale 103 und 104 andere Formen auf, die durch Design bestimmt werden. 3 ist eine Ansicht 300 ähnlich 2, nachdem Gräben im Substrat 101 ausgebildet wurden, gemäß einer Ausführungsform. Eine Vielzahl von Gräben, wie z.B. ein Graben 108 und ein Graben 109, werden auf dem Substrat 101 durch die strukturierte Hartmaskenschicht 102 ausgebildet, um native Finnen, wie z.B. eine native Finne 105 und eine native Finne 106, zu definieren. Diese Finnen sind sogenannte native Finnen, da sie aus nativem Substratmaterial gebildet werden. In einer Ausführungsform sind der Graben 108 und der Graben 109 flache Grabenaussparungen. In einer Ausführungsform umfasst das Ausbilden der Gräben 108 und 109 ein Ätzen der Abschnitte des Substrats 101, die durch die strukturierten Hartmaskenmerkmale 103 und 104 freigelegt sind, im Wesentlichen entlang einer vertikalen Achse 301. Die vertikale Achse 301 ist im Wesentlichen senkrecht zu einer oberen Ebene des Substrats 101, wie in 3 dargestellt. Die Abschnitte des Substrats 101 unterhalb der Hartmaskenmerkmale werden durch das Ätzen im Wesentlichen intakt belassen, so dass native Finnen, wie z.B. eine native Finne 105 und eine native Finne 106, ausgebildet werden. Wie in 3 dargestellt, erstreckt sich jede der nativen Finnen 105 und 106 von der oberen Fläche des Substrats 101 entlang der vertikalen Achse 301. In zumindest einigen Ausführungsformen ist jede der nativen Finnen 105 und 106 eine Siliziumfinne oder eine Finne aus einem beliebigen anderen Material.
  • In zumindest einigen Ausführungsformen werden die durch die strukturierten Hartmaskenmerkmale freigelegten Abschnitte des Substrats 101 unter Verwendung einer oder mehrerer Ätztechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, wie z.B. Trockenätzen, aber nicht darauf beschränkt, entfernt. In zumindest einigen Ausführungsformen werden die durch die strukturierten Hartmaskenmerkmale freigelegten Abschnitte des Substrats 101 unter Verwendung einer anisotropen Ätztechnik, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt ist, entfernt.
  • 4 ist eine Ansicht 400 ähnlich 3, nachdem eine Isolationsschicht 111 in den Gräben auf dem Substrat abgeschieden und planarisiert wurde, gemäß einer Ausführungsform. Wie in 4 dargestellt, wird die Isolationsschicht 111 auf den Seitenwänden der nativen Finnen 105 und 106 und auf den freigelegten Abschnitten des Substrats 101 abgeschieden, so dass sie die Gräben 108 und 109 füllt. Wie in 4 dargestellt, werden die Isolationsschicht 111 und die strukturierten Hartmaskenmerkmale 103 und 104 von den oberen Abschnitten der nativen Finnen 105 und 106 entfernt. In einer Ausführungsform werden die Isolationsschicht und die strukturierten Hartmaskenmerkmale unter Verwendung eines Polierprozesses, z.B. eines chemisch-mechanischen Planarisierungsprozesses („CMP“), der einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt ist, entfernt.
  • Die Isolationsschicht 111 kann ein beliebiges Material sein, das zum elektrischen Isolieren benachbarter Bauelemente und Verhindern von Leckstrom geeignet ist. In einer Ausführungsform ist die Isolationsschicht 111 eine Flachgrabenisolationsschicht (STI-Schicht), um Feldisolationsgebiete bereitzustellen, die ein Bauelement von anderen Bauelementen auf dem Substrat 101 isolieren. In einer Ausführungsform ist die Isolationsschicht 111 eine Oxidschicht, z.B. ein Siliziumoxid, eine Aluminiumoxidschicht, eine Nitridschicht, z.B. ein Siliziumnitrid, ein Siliziumoxinitrid, eine andere Oxid-/Nitridschicht, eine beliebige andere elektrisch isolierende Schicht, die durch ein Design des elektronischen Bauelements bestimmt wird, oder eine beliebige Kombination davon. In einer Ausführungsform umfasst die Isolationsschicht 111 eine dielektrische Zwischenschicht (ILD), z.B. Siliziumdioxid. In einer Ausführungsform kann die Isolationsschicht 111 Polyimid, Epoxid, lichtdefinierbare Materialien, wie z.B. Benzocyclobuten (BCB), und Materialien der WPR-Serie, oder Spin-on-Glas umfassen. In einer Ausführungsform ist die Isolationsschicht 111 eine ILD-Schicht mit einer niedrigen Permittivität (low-k). Typischerweise bezieht sich low-k auf die Dielektrika, die eine Dielektrizitätskonstante (k) aufweisen, die niedriger ist als jene von Siliziumdioxid.
  • In einer Ausführungsform wird die Isolationsschicht 111 unter Verwendung einer oder mehrerer Abscheidungstechniken, wie z.B. einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Molekularstrahlepitaxie („MBE“), einer metallorganischen chemischen Gasphasenabscheidung („MOCVD“), einer Atomlagenabscheidung („ALD“) oder einer anderen Technik zum Abscheiden einer Isolationsschicht, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt ist, flächendeckend abgeschieden.
  • 5 ist eine Ansicht 500 ähnlich 4, nachdem die nativen Finnen ausgespart wurden, gemäß einer Ausführungsform. Wie in 5 dargestellt, werden die nativen Finnen 105 und 106 bis zu einer vorgegebenen Tiefe 502 ausgespart, um ausgesparte Finnen 115 und 114 innerhalb von Öffnungen 112 und 113 auszubilden. Der Rest der Höhe 501 der nativen Finnen ist ein passives Element in der Vorrichtung. Die Tiefe 502 ist die Tiefe des Entfernens der nativen Finne, die die Höhe des Ersatzmaterials definiert, das später in einem Prozess darauf abgeschieden wird. In einer nicht beschränkenden Ausführungsform beträgt die Tiefe 502 von ungefähr 20 nm bis ungefähr 80 nm oder eine beliebige andere Höhe. Wie in 5 dargestellt, wird die Form der Öffnungen 112 und 113 jeweils durch die Form der nativen Finnen 105 bzw. 106 definiert. In einer Ausführungsform sind die Öffnungen 112 und 113 Schlitze, deren Länge wesentlich größer ist als die Breite.
  • Wie in 5 dargestellt, wirken die oberen Abschnitte der ausgesparten nativen Finnen 115 und 114 als untere Abschnitte der Öffnungen 112 und 113. Die nativen Finnen 105 und 106 werden ausgespart, um eine nicht durch Ionen beschädigte Grenzfläche mit einer später in einem Prozess darauf abgeschiedenen Ersatzfinne bereitzustellen.
  • In einer Ausführungsform werden die nativen Finnen 104 und 105 selektiv gegenüber der Isolationsschicht 111 eine vorgegebene Zeit lang unter Verwendung einer oder mehrerer Ätztechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, wie z.B. eines Nassätzens, eines Trockenätzens oder einer beliebigen Kombination davon, herausgeätzt.
  • 6 ist eine Ansicht 600 ähnlich 5, nachdem eine Ersatzfinnenschicht auf den ausgesparten nativen Finnen in den Gräben abgeschieden wurde, gemäß einer Ausführungsform. Wie in 6 dargestellt, umfasst die Ersatzfinnenschicht eine oder mehrere Ersatzfinnen, wie z.B. Ersatzfinnen 116 und 117, die auf den ausgesparten nativen Finnen, wie z.B. jeweils der nativen Finne 114 bzw. 115, selektiv abgeschieden werden. Die Ersatzfinnen 116 und 117 werden von der Oberseite der ausgesparten Finnen 114 und 115 im Wesentlichen vertikal aufgewachsen und nicht auf den Seitenwänden der Gräben 112 und 113 abgeschieden, wie in 5 zu sehen. In einer Ausführungsform findet mehr als 99,9 % der Abscheidung der Ersatzfinnen auf den ausgesparten nativen Finnen und nicht auf den Seitenwänden der Gräben statt. In einer Ausführungsform sind die Ersatzfinnen 116 und 117 Einkristallfinnen.
  • In einer Ausführungsform werden die Ersatzfinnen unter Verwendung einer von epitaktischen Wachstumstechniken, wie z.B. einer chemischen Gasphasenabscheidung (CVD), z.B. einer schnellen thermischen CVD, einer physikalischen Gasphasenabscheidung (PVD), einer Molekularstrahlepitaxie („MBE“), einer metallorganischen chemischen Gasphasenabscheidung („MOCVD“), einer Atomlagenabscheidung („ALD“) oder einer anderen Technik zum Abscheiden von Einkristallen, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt ist, selektiv auf den ausgesparten nativen Finnen abgeschieden.
  • In einer Ausführungsform ist ein Material der Ersatzfinnen von einem Material der nativen Finnen verschieden. In einer Ausführungsform ist jede der Ersatzfinnen eine Einkristallfinne. In einer Ausführungsform ist jede der Ersatzfinnen eine Germanium-(Ge)-Finne, eine Siliziumgermanium-(SiGe)-Finne, eine Germaniumzinnfinne oder eine beliebige Kombination davon. In einer anderen Ausführungsform ist jede der Ersatzfinnen eine III-V-Materialfinne.
  • Im Allgemeinen bezieht sich das III-V-Material auf ein zusammengesetztes Halbleitermaterial, das mindestens eines von Gruppe-III-Elementen des Periodensystems umfasst, z.B. Aluminium („Al“), Gallium („Ga“) oder Indium („In“), und mindestens eines von Gruppe-V-Elementen des Periodensystems, z.B. Stickstoff („N“), Phosphor („P“), Arsen („As“) oder Antimon („Sb“), umfasst. In einer Ausführungsform ist eine Grenzfläche 605 zwischen der Ersatzfinne und der nativen Finne im Wesentlichen flach und weist eine nicht facettierte Morphologie auf.
  • Wie in 6 dargestellt, ist eine Breite 118 der Ersatzfinne größer als eine Breite 119 der ausgesparten nativen Finne, so dass eine Stufe 121 an der Grenzfläche 605 ausgebildet wird. Das heißt, dass wenn das Ersatzmaterial auf den nativen Finnen wächst, das Ersatzmaterial das umgebende Isolationsmaterial wegschiebt, so dass die Ersatzfinne dicker wird als die native Finne, wie in 6 dargestellt. Wie in 6 dargestellt, füllt der auf den ausgesparten nativen Finnen aufgewachsene epitaktische Ersatzfinnenfilm die Öffnungen 113 und 112 in der Isolationsschicht 111 und erstreckt sich leicht über die obere Fläche der Isolationsschicht 111, so dass nicht plane Abschnitte 603 und 604 der Ersatzfinnenschicht ausgebildet werden.
  • 7 ist eine Ansicht 700, die Beispielbilder 701 und 702 von SiGe-Finnen 704 und 714 hoher Qualität zeigt, die jeweils auf nicht facettierten und nicht durch Ionen beschädigten unteren Siliziumfinnenflächen 703 und 713 abgeschieden werden, gemäß einer Ausführungsform. Wie im Bild 701 dargestellt, ist eine Breite 705 der SiGe-Finne 704 größer als eine Breite 706 der Siliziumfinne 703, auf der die SiGe-Finne abgeschieden wird. Wie im Bild 701 dargestellt, ersetzt die in dem Graben in einer Isolationsschicht 717 abgeschiedene SiGe-Finne 704 einen oberen Abschnitt 715 der nativen Siliziumfinne 703, deren Form durch eine gepunktete Linie angezeigt ist. Wie im Bild 702 dargestellt, ersetzt die in dem Graben in einer Isolationsschicht 717 abgeschiedene SiGe-Finne 714 einen oberen Abschnitt der nativen Siliziumfinne 713, deren Form durch eine gepunktete Linie angezeigt ist. In einer Ausführungsform beträgt die Breite des oberen Abschnitts der nativen Siliziumfinne, die die Breite des Grabens in der Isolationsschicht definiert, welche die Finne umgibt, bevor das Ersatzmaterial abgeschieden wird, mindestens 5 nm. In einer Ausführungsform beträgt eine Verbreiterung der Ersatzfinne pro Seite in der Nähe der Oberseite des Grabens ungefähr 3 nm, so dass die Breite 705 der SiGe-Finne mindestens ungefähr 11 nm beträgt. In einer Ausführungsform wird die Ersatz-SiGe-Finne auf die Breite von weniger als 10 nm getrimmt, wie nachstehend ausführlicher beschrieben. Wie im Bild 702 dargestellt, beträgt die Höhe der SiGe-Finne 714 ungefähr 775 Ångström (Å), und die Breite der SiGe-Finne 714 beträgt ungefähr 285 Ångström (Å), was größer ist als eine Breite 712 der unteren Siliziumfinne 716. In einer Ausführungsform variiert das Ausmaß, in dem die Ersatzfinne breiter ist als die native Finne, auf der Grundlage des umgebenden Isolationsmaterials 111 und Prozessbedingungen.
  • 8 ist eine Ansicht 800, die einen Abschnitt 602 der in 6 dargestellten elektronischen Bauelementstruktur zeigt, nach dem Entfernen der nicht planen Abschnitte 603 und 604 der Ersatzfinnenschicht gemäß einer Ausführungsform. Wie in 8 dargestellt, werden die nicht planen Abschnitte 603 und 604 entfernt, um die oberen Flächen der Ersatzfinnen mit der oberen Fläche der Isolationsschicht 111 zu ebnen. In einer Ausführungsform werden die nicht planen Abschnitte der Ersatzfinnenschicht unter Verwendung eines Polierprozesses, z.B. eines chemisch-mechanischen Planarisierungsprozesses („CMP“), der einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt ist, entfernt.
  • In einer Ausführungsform wird nach dem Durchführen der Flachgrabenaussparungsverarbeitung (STR) zum Ausbilden von Basissiliziumfinnen, Füllen der STR-Gräben mit einer Isolationsschicht, Planarisieren der Isolationsschicht und Rückätzen der nativen Siliziumfinnen eine Siliziumgermanium-Legierung (SiGe-Legierung) einer beliebigen Zusammensetzung, Germanium, Germanium-Zinn-Legierung oder ein III-V-Material einer beliebigen Zusammensetzung auf den ausgesparten nativen Siliziumfinnen abgeschieden. In diesem Fall wirkt das Siliziumdiffusionsgebiet der nativen Siliziumfinnen lediglich als eine Vorlage oder ein Platzhalter, um die STR-Verarbeitung zu erleichtern. Für lange und schmale Linien (z.B. für Finnen, die ein Höhen-Breiten-Verhältnis von mindestens 3:1 aufweisen, wobei die Breite weniger als 30 nm beträgt) wachsen Ersatzfilme epitaktisch mit viel geringeren Kristalldefektdichten als dies bei einem planen Wachstum auf einer großen Fläche möglich ist. Das Wachstum des epitaktischen Ersatzfinnenfilms auf den ausgesparten Finnen fährt mit dem Füllen der Öffnungen in der Isolationsschicht 111 und leicht höher fort. In einer Ausführungsform wird eine Polierverarbeitung nach dem Filmaufwachsen verwendet, um den Ersatzfinnenfilm flach mit dem umgebenden Grabenisolationsmaterial zu trimmen.
  • 9 ist eine Ansicht 900 ähnlich 8, nachdem eine Isolationsschicht 111 ausgespart wurde, um Seitenwände der Ersatzfinnen 116 und 117 freizulegen, gemäß einer Ausführungsform. Wie in 9 dargestellt, wird die Isolationsschicht 111 nach unten ausgespart, um Seitenwände 901 und 902 der Ersatzfinne 117 freizulegen. In einer Ausführungsform wird die Isolationsschicht 111 nach unten bis zu einer vorgegebenen Tiefe ausgespart, so dass sich die Ersatzfinnen über der Isolationsschichtfläche verbreiten. In einer Ausführungsform wird die Isolationsschicht 111 nach unten ausgespart, so dass sie sich auf gleicher Höhe mit der Unterseite der Ersatzfinne befindet. In einer Ausführungsform wird die Isolationsschicht 111 unter Verwendung einer von Ätztechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, wie z.B. eines Nassätzens, eines Trockenätzens oder einer beliebigen Kombination davon, aber nicht darauf beschränkt, ausgespart. In einer Ausführungsform wird die Isolationsschicht 111 aus Siliziumoxid unter Verwendung einer Nasschemie, wie z.B. einer Flusssäure-Lösung („HF“) oder einer Trockenchemie, wie z.B. eines Halogenplasmaätzens, geätzt.
  • Im Allgemeinen definiert die Breite der Ersatzfinne, wie z.B. die Breite 118, einen Transistorkanal. Je schmaler die Ersatzfinne, desto besser die Transistorcharakteristiken, z.B. die Fähigkeit, den Transistor abzuschalten, wenn die Gatespannung abgezogen wird. Ein Schmälern der Ersatzfinne reduziert den parasitären Leckstrom zwischen der Source und dem Drain des Transistors, wenn die Gatespannung abgezogen wird.
  • In einer Ausführungsform wird die Ersatzfinne seitlich entlang einer Seitenachse 905, die sich im Wesentlichen parallel zu der Breite der Ersatzfinne erstreckt, getrimmt, so dass Abschnitte der Ersatzfinne von den gegenüberliegenden Seitenwänden 901 und 902 entfernt werden. In einer Ausführungsform wird die Breite 118 der Ersatzfinne auf der Grundlage der Breite 115 der nativen Finne abgestimmt.
  • In einer Ausführungsform wird die Ersatzfinne unter Verwendung eines Nassätzens, eines Trockenätzens oder einer Kombination davon seitlich getrimmt. In einer Ausführungsform wird die Ersatzfinne unter Verwendung eines isotropen Ätzens seitlich getrimmt. In einer Ausführungsform umfasst das Nassätzen zum Trimmen der seitlichen Abmessung der Ersatzfinne ein verdünntes Ammoniakwasser mit oder ohne Peroxid oder Ozon. In einer Ausführungsform wird die Ersatzfinne unter Verwendung einer Nassätzchemie, die mindestens ein Ammoniakwasser und Wasser umfasst, wobei ein Verhältnis von Wasser zum Ammoniakwasser mindestens 100:1 beträgt, seitlich getrimmt. In einer Ausführungsform wird die Ersatzfinne unter Verwendung eines Trockenätzens mit einer Chemie, die Fluor, Chlor, Brom oder eine beliebige Kombination davon umfasst, mit einer Quellenleistung von weniger als 2000 W seitlich getrimmt. In einer Ausführungsform wird die Ersatzfinne unter Verwendung einer Fernplasmaquelle seitlich getrimmt.
  • In einer Ausführungsform wird die Ersatzfinne aus mindestens einem von Si oder SiGe unter Verwendung einer Nassätzchemie, die ein verdünntes Ammoniakwasser umfasst, das ein Verhältnis von Wasser zu Ammoniakwasser von ungefähr 100:1 aufweist, ungefähr 60 lang seitlich getrimmt. In einer anderen Ausführungsform wird die Ersatzfinne aus mindestens einem von Si oder SiGe unter Verwendung eines Trockenätzens, das eine Chemie aufweist, die ungefähr 5 Standardkubikzentimeter pro Minute (sccm) NF3, 400 sccm Ar umfasst, bei einer Plasmaquellenleistung von ungefähr 2 kW bei einem Druck von ungefähr 20 mT ungefähr 20 Sekunden (s) lang seitlich getrimmt. In noch einer anderen Ausführungsform wird die Ersatzfinne aus mindestens einem von Si oder SiGe unter Verwendung eines Trockenätzens, das eine Chemie aufweist, die ungefähr 20 sccm SF6, 400 sccm Ar umfasst, bei einer Plasmaquellenleistung von ungefähr 2 kW, bei einem Druck von ungefähr 200 mT ungefähr 20 s lang seitlich getrimmt.
  • In einer Ausführungsform wird die Ersatzfinne aus Ge unter Verwendung einer Nassätzchemie, die verdünnte Schwefelsäure umfasst, die ein Verhältnis von Wasser zu Schwefelsäure von ungefähr 100:1 aufweist, seitlich getrimmt. In einer anderen Ausführungsform wird die Ersatzfinne aus Ge unter Verwendung eines Trockenätzens, das eine Chemie aufweist, die 5 sccm C12, 400 sccm Ar umfasst, bei einer Plasmaquellenleistung von ungefähr 2 kW, bei einem Druck von ungefähr 20 mT, ungefähr 20 s lang seitlich getrimmt. In einer noch anderen Ausführungsform wird die Ersatzfinne aus Ge unter Verwendung eines Trockenätzens, das eine Chemie aufweist, die 20 sccm SF6, 400 sccm Ar umfasst, bei einer Plasmaquellenleistung von ungefähr 2 kW, einem Druck von ungefähr 200 mT ungefähr 20 s lang seitlich getrimmt.
  • In einer Ausführungsform wird die Ersatzfinne aus einem III-V-Material unter Verwendung einer Nassätzchemie, die ein verdünntes Ammoniakwasser umfasst, das ein Verhältnis von Wasser zu Ammoniakwasser von ungefähr 100:1 aufweist, ungefähr 60 s lang seitlich getrimmt. In einer Ausführungsform wird die Ersatzfinne aus an Indium reichen Schichten unter Verwendung einer Nassätzchemie, die eine Salzsäure (HCl) umfasst, die ein Verhältnis von Wasser zu HCl von ungefähr 50:1 aufweist, ungefähr 60s lang seitlich getrimmt. In einer anderen Ausführungsform wird die Ersatzfinne aus einem III-V-Material unter Verwendung eines Trockenätzens, das eine Chemie aufweist, die ungefähr 5 sccm NF3, 400 sccm Ar umfasst, bei einer Plasmaquellenleistung von ungefähr 2 kW, einem Druck von ungefähr 20 mT ungefähr 20 s lang seitlich getrimmt. In noch einer anderen Ausführungsform wird die Ersatzfinne aus dem III-V-Material unter Verwendung eines Trockenätzens, das eine Chemie aufweist, die ungefähr 20 sccm SF6, ungefähr 400 sccm Ar umfasst, bei einer Plasmaquellenleistung von ungefähr 2 kW, einem Druck von ungefähr 200 mT ungefähr 20 s lang seitlich getrimmt.
  • 10A ist eine Ansicht 1000 ähnlich 9, nachdem die Ersatzfinnen in der seitlichen Abmessung getrimmt wurden, um getrimmte Finnen 124 und 125 auszubilden, gemäß einer Ausführungsform. Wie in 10A dargestellt, weist die Ersatzfinne 124 eine Breite 123, eine Höhe 1001 und eine Länge 1002 auf. Die Breite 123 der getrimmten Ersatzfinne 124 ist kleiner gleich der Breite 115 der nativen Finne. In einer Ausführungsform ist die Höhe der getrimmten Ersatzfinne 124 kleiner als die Höhe der ursprünglichen Ersatzfinne 117 vor dem Trimmen. Der Verlust der Höhe der Ersatzfinne kann durch derartiges Ausbilden der ursprünglichen Ersatzfinnen 116 und 117 ausgeglichen werden, dass sie höher sind als ansonsten notwendig, um die gewünschte endgültige Höhe zu ergeben.
  • In einer Ausführungsform liegt die Breite 123 in einem Bereich von ungefähr 3 nm bis ungefähr 30 nm. In einer Ausführungsform ist die Breite 123 kleiner als ungefähr 5 nm. In einer Ausführungsform beträgt die Breite 123 von ungefähr 2 nm bis ungefähr 5 nm. In einer Ausführungsform ist die Länge der Finne größer als die Breite und wird durch das Design des elektronischen Bauelements bestimmt. In einer Ausführungsform beträgt die Länge der Finne ungefähr 50 nm bis hunderten von Mikrometern. In einer Ausführungsform liegt die Finnenhöhe 1001 in einem Bereich von ungefähr 20 nm bis ungefähr 80 nm. Wie in 10A dargestellt, sind die getrimmten Ersatzfinnen 124 und 125 durch einen Abstand (Pitch) 1003 beabstandet. In einer Ausführungsform beträgt der Pitch ungefähr 15 nm bis ungefähr 100 nm.
  • 10B ist eine perspektivische Ansicht der elektronischen Bauelementstruktur 1010, die einen Abschnitt 1016 umfasst, der einem Abschnitt der in 10A dargestellten elektronischen Bauelementstruktur 1004 ähnelt, nach dem Abscheiden einer Gateelektrode 1011 auf den getrimmten Ersatzfinnen 124 und 125 und Ausbilden von Source-/Draingebieten 1012, 1013, 1014 und 1015 an gegenüberliegenden Seiten der Gatestruktur gemäß einer Ausführungsform.
  • In einer Ausführungsform ist die elektronische Bauelementstruktur 1010 eine nicht planare Transistorstruktur und jede der getrimmten Ersatzfinnen 124 und 125 ist für einen nicht planaren Transistor (z.B. einen Tri-Gate-Transistor, einen Gate-all-Around-Transistor oder eine andere nicht planare Transistorstruktur) ausgelegt. In einer Ausführungsform weist jede der getrimmten Ersatzfinnen 124 und 125 drei Seiten auf, die als ein Tri-Gate-Transistor ausgelegt sind. In einer anderen Ausführungsform umfasst jede der getrimmten Ersatzfinnen 124 und 125 einen Nanodraht aus dem Ersatzmaterial für einen Nanodrahttransistor. In einer noch anderen Ausführungsform umfasst jede der getrimmten Ersatzfinnen 124 und 125 ein Nanoband aus dem Ersatzmaterial für einen Nanobandtransistor.
  • In einer Ausführungsform wird eine Gateelektrode 1011 auf einer Gatedielektrikumsschicht (nicht dargestellt) abgeschieden. In einer Ausführungsform wird die Gatedielektrikumsschicht auf allen Seiten der getrimmten Ersatzfinnen 124 und 125 ausgebildet. In einer anderen Ausführungsform wird die Gatedielektrikumsschicht auf mindestens zwei gegenüberliegenden Seiten der getrimmten Ersatzfinnen 124 und 125 ausgebildet.
  • In einer Ausführungsform wird die Gatedielektrikumsschicht auf einem oberen Abschnitt und gegenüberliegenden Seitenwänden des Abschnitts der getrimmten Ersatzfinnen 124 und 125 abgeschieden, auf denen später in einem Prozess eine Gateelektrode ausgebildet wird. In einer Ausführungsform ist die Gatedielektrikumsschicht eine Oxidschicht, z.B. eine Siliziumoxidschicht, ein Aluminiumoxid, ein Hafnium-haltiges Oxid oder eine beliebige Kombination davon. In einer Ausführungsform ist die Gatedielektrikumsschicht unterhalb der Gateelektrode 1011 ein High-k-Dielektrikumsmaterial, zum Beispiel Hafniumoxid, Hafniumsiliziumoxid, Hafniumzirkoniumoxid (HfxZryOz), Lanthanoxid (La2O3) Lanthanaluminiumoxid, Zirkoniumoxid, Zirkoniumsiliziumoxid, Tantaloxid, Tantalsilikat (TaSiOx), Titanoxid, Barium-Strontium-Titanoxid, Barium-Titanoxid, Strontium-Titanoxid, Yttriumoxid, Aluminiumoxid (z.B. Al2O3), Blei-Scandium-Tantaloxid und Blei-Zink-Niobat oder andere High-k-Dielektrikumsmaterialien. In einer Ausführungsform beträgt die Dicke der Gatedielektrikumsschicht ungefähr 2 Ångström (Å) bis ungefähr 20 Å. In einer Ausführungsform kann eine an Silizium reiche Übergangsschicht zwischen der Halbleiterschicht und dem Gateisolator vorhanden sein.
  • In alternativen Ausführungsformen wird die Gatedielektrikumsschicht unter Verwendung einer von Abscheidungstechniken, wie z.B. einer chemischen Gasphasenabscheidung („CVD“), z.B. einer Plasma-unterstützen chemischen Gasphasenabscheidung („PECVD“), einer physikalischen Gasphasenabscheidung („PVD“), einer Molekularstrahlepitaxie („MBE“), einer metallorganischen chemischen Gasphasenabscheidung („MOCVD“), einer Atomlagenabscheidung („ALD“), Spin-on, oder anderer Abscheidungstechniken, jedoch nicht darauf beschränkt, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, abgeschieden. Die Gatedielektrikumsschicht wird unter Verwendung einer oder mehrerer Strukturierungs- und Ätztechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, strukturiert und geätzt.
  • In einer Ausführungsform wird eine Dummy-(Opfer)-Gateelektrode auf der dielektrischen Schicht auf den getrimmten Ersatzfinnen 124 und 125 vor dem Abscheiden der Gateelektrode 1011 abgeschieden. Typischerweise werden die Dummy-Gateelektrode oder die Dummy-Elektrode und das darunterliegende Dummy-Dielektrikum entfernt und durch einen endgültigen Gateelektrodenstapel ersetzt, nachdem Source-/Draingebiete später in einem Prozess ausgebildet werden. Beispiele für Dummy-Gatedielektrikumsmaterialien umfassen Siliziumdioxid und Beispiele für Dummy-Gateelektrodenmaterialien umfassen Polysilizium, obwohl beliebige geeignete Dummy-/Opfer-Gatedielektrikums- und/oder Elektrodenmaterialien verwendet werden können. In einer Ausführungsform werden Spacer (nicht dargestellt) auf den gegenüberliegenden Seitenwänden des Dummy-Gateelektrodenstapels unter Verwendung einer der Spacer-Abscheidungstechniken, die einem Durchschnittsfachmann der Herstellung von mikroelektronischen Bauelementen bekannt sind, ausgebildet. In einer Ausführungsform sind die Spacer Nitridspacer (z.B. Siliziumnitrid), Oxidspacer, Karbidspacer (z.B. Siliziumkarbid) oder andere Spacer, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind. In einer Ausführungsform werden Source-/Draingebiete auf den Bereichen der getrimmten Ersatzfinnen 124 und 125, die durch die Spacer an gegenüberliegenden Seiten der Dummy-Gateelektrode definiert sind, ausgebildet, und dann wird die Dummy-Gateelektrode durch die endgültige Gateelektrode ersetzt, wie einem Durchschnittsfachmann in der Technik der Herstellung von elektronischen Bauelementen bekannt. In einer anderen Ausführungsform werden die Source-/Draingebiete ausgebildet, nachdem der endgültige Gateelektrodenstapel 1011 ausgebildet wird.
  • In einer Ausführungsform wird die Ersatzfinne seitlich getrimmt, bevor ein Gate in einem Gate-Zuerst-Ablauf ausgebildet wird, wie vorstehend unter Bezugnahme auf 9 und 10A beschrieben. 10C ist eine Ansicht 1020, die ein Beispiel eines Abschnitts der Finnenstruktur entlang einer in 10B dargestellten Achse A-A' nach dem Trimmen zeigt, das durchgeführt wird, bevor das Gate in einem Gate-Zuerst-Ablauf ausgebildet wird, gemäß einer Ausführungsform. Das Substrat 101 und der Gateelektrodenstapel 1011 sind in der Ansicht 1020 nicht dargestellt. In dieser Ausführungsform ist die Querschnittsform der Finne in dem Kanalgebiet nominell einheitlich, wie in 10C dargestellt.
  • In einer anderen Ausführungsform wird ein seitliches Trimmen eines Abschnitts der Ersatzfinne nach der Opfergate-Verarbeitung in einem Gate-Zuletzt-Ablauf durchgeführt. 10D ist eine Ansicht 1030, die ein Beispiel der getrimmten Finnenstruktur entlang einer in 10B dargestellten Achse A-A' zeigt, wenn das Trimmen nach der Opfergateverarbeitung in einem Gate-Zuletzt-Ablauf durchgeführt wird, gemäß einer anderen Ausführungsform. Das Substrat 101 und der Gateelektrodenstapel 1011 sind in der Ansicht 1030 nicht dargestellt. In diesem Fall wird die Finnenbreite in dem Ersatzgateabschnitt des Ablaufs getrimmt. Wenn die Finnenbreite in dem Ersatzgateabschnitt des Ablaufs getrimmt wird, wird durch das Isolationsmaterial verhindert, dass die Seitenabschnitte der Finne, die durch das Isolationsmaterial 102 abgedeckt sind, getrimmt werden, so dass eine Wölbung 1031 an der Unterseite der Finne ausgebildet wird, wie in 10D dargestellt. Der Abschnitt der getrimmten Ersatzfinne unterhalb der Gateelektrode 1011 zwischen den Source- und Draingebieten definiert ein Kanalgebiet eines Transistors. Das Kanalgebiet kann auch als der Bereich der getrimmten Ersatzfinne definiert werden, der durch die Gateelektrode 1011 umgeben ist. Zuweilen können sich jedoch die Source-/Draingebiete leicht unterhalb der Gateelektrode zum Beispiel über Diffusion erstrecken, um ein Kanalgebiet zu definieren, der leicht kleiner ist als die Gateelektrodenlänge (Lg). In einer Ausführungsform ist das Kanalgebiet der Finne intrinsisch oder undotiert. In einer Ausführungsform wird das Kanalgebiet der Finne entweder mithilfe einer In-situ-Dotierung während des Schichtwachstums oder mithilfe von Wannenimplantation, zum Beispiel bis zu einem Konzentrationsniveau von zwischen 1× 1016 bis 1 × 1019 Atome/cm3 dotiert. In einer Ausführungsform wird das Kanalgebiet, wenn es dotiert wird, mit dem entgegengesetzten Leitfähigkeitstyp zu dem Sourcegebiet und dem Draingebiet dotiert. Zum Beispiel wird das Kanalgebiet der Finne 125, wenn die Source- und Draingebiete 1011 und 1015 n-Typ-Leitfähigkeit aufweisen, mit einer p-Typ-Leitfähigkeit dotiert. Zum Beispiel wird das Kanalgebiet der Finne 125, wenn die Source- und Draingebiete 1011 und 1015 p-Typ-Leitfähigkeit aufweisen, mit einer n-Typ-Leitfähigkeit dotiert. Auf diese Weise kann jeder der nicht planaren Transistoren der elektronischen Bauelementstruktur 1010 zu einem NMOS-Transistor oder einem PMOS-Transistor ausgebildet werden.
  • Die Gateelektrode 1011 kann aus einem beliebigen geeigneten Gateelektrodenmaterial ausgebildet werden. Die Gateelektrode kann ein metallhaltiges Material oder ein anderes Material oder Materialien umfassen. In verschiedenen Ausführungsformen können das Material oder Materialien der Gateelektrode 1011 ausgewählt werden, um eine gewünschte Austrittsarbeit bereitzustellen. In einer Ausführungsform kann die Gateelektrode 1011 eine Metallgateelektrode sein, wie z.B. Ruthenium, Wolfram, Tantal, Titan und ihre Nitride, jedoch nicht darauf beschränkt. Es versteht sich, dass die Gateelektrode nicht notwendigerweise ein einzelnes Material sein muss und sie kann ein Verbundstapel aus Dünnfilmen sein, wie z.B. eine Elektrode aus polykristallinen Silizium/Metall oder eine Elektrode aus Metall/polykristallinen Silizium, jedoch nicht darauf beschränkt.
  • Wie in 10B dargestellt, werden ein Sourcegebiet 1014 und ein Draingebiet 1015 auf der getrimmten Ersatzfinne 125 ausgebildet, und ein Sourcegebiet 1012 und ein Draingebiet 1013 werden auf der getrimmten Ersatzfinne 124 an gegenüberliegenden Seiten der Gateelektrode 1011 ausgebildet, wie in 10B dargestellt. In einer Ausführungsform weisen die Source-/Draingebiete eine Dotierungskonzentration in einem ungefähren Bereich von ungefähr 1×1019 bis ungefähr 1×1021 Atome/cm3 auf. In einer Ausführungsform ist das Sourcegebiet 1011 mit einem Sourcelandepad (nicht dargestellt) elektrisch gekoppelt und das Draingebiet 1015 ist mit einem Drainlandepad (nicht dargestellt) elektrisch gekoppelt. Alternativ können die Source-/Draingebiete mit höheren Metallisierungsebenen (z.B. Metall 1, Metall 2, Metall 3 und so weiter) gekoppelt sein, die verwendet werden, um verschieden Komponenten der integrierten Schaltung zu Funktionsschaltungen elektrisch miteinander zu verbinden. Die Source-/Draingebiete können unter Verwendung einer von Techniken ausgebildet werden, die einem Durchschnittsfachmann in der Technik der Herstellung von elektronischen Bauelementen bekannt sind. In einer Ausführungsform werden die Source-/Draingebiete unter Verwendung einer Ionenimplantationstechnik ausgebildet, die einem Durchschnittsfachmann in der Technik der Herstellung von elektronischen Bauelementen bekannt ist. In einer anderen Ausführungsform umfasst das Ausbilden der Source-/Draingebiete ein Aussparen von Abschnitten der Finne außerhalb des Kanalgebiets (Bereich, der durch Gateelektrode und Spacer geschützt wird) und Abscheiden eines Ersatzmaterials in die Aussparungen unter Verwendung einer oder mehrerer Materialabscheidungstechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von elektronischen Bauelementen bekannt sind. In einer noch anderen Ausführungsform werden die Source-/Draingebiete mit einer epitaktischen Schicht verkleidet.
  • In einer Ausführungsform stimmt das Querschnittsprofil des Source-/Draingebiets nicht mit jenem des Kanalgebiets überein. In einer anderen Ausführungsform stimmt das Querschnittsprofil des Source-/Draingebiets mit jenem des Kanalgebiets überein.
  • In einer Ausführungsform wird eine lithografische Maskierung verwendet, um p-MOS und n-MOS-Gebiete der Transistoren unabhängig zu definieren, so dass ein beliebiger Satz von Ersatzmaterialien in Kombination verwendet werden kann, wie nachstehend ausführlicher beschrieben.
  • 11 ist eine Ansicht 1100, die die elektronische Bauelementstruktur zeigt, die einem Abschnitt 401 der in 4 dargestellten elektronischen Bauelementstruktur ähnlich ist, nach dem Aussparen eines Satzes native Finnen, die die native Finne 105 umfassen, um Gräben, wie z.B. einen Graben 1117, auszubilden, und Abscheiden von Ersatzfinnen auf dem Satz ausgesparte native Finnen gemäß einer Ausführungsform. Wie in 11 dargestellt, wird die native Finne 105 ausgespart, um eine ausgesparte Finne 1112 im Graben 1117 auszubilden, während ein anderer Satz native Finnen, die die native Finne 106 umfassen, durch eine Schutzschicht 1111 vor einer Aussparung geschützt wird. Eine Ersatzfinnenschicht 1113 wird auf den ausgesparten nativen Finnen in den Gräben abgeschieden, wie vorstehend beschrieben. Die Ersatzfinnenschicht 1113 repräsentiert eine der vorstehend beschriebenen Ersatzfinnenschichten. Die Schutzschicht 1111 wird verwendet, um den Satz native Finnen, die die native Finne 106 umfassen, zu schützen, während der Graben 1115 ausgebildet und die Ersatzfinnenschicht 1113 abgeschieden wird.
  • In einer Ausführungsform ist die Schutzschicht 1111 eine der vorstehend unter Bezugnahme auf die Hartmaskenschicht 102 beschriebenen Hartmaskenschichten. In einer Ausführungsform wird die Schutzschicht 1111 unter Verwendung einer der Schutzschichtabscheidungs- und Strukturierungstechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, abgeschieden und strukturiert.
  • Wie in 11 dargestellt, ist eine Breite 1114 der Ersatzfinne größer als eine Breite 1115 der ausgesparten nativen Finne 1112, so dass eine Stufe 1116 an der Grenzfläche zwischen der Ersatzfinne und der ausgesparten nativen Finne ausgebildet wird, wie vorstehend unter Bezugnahme auf 6 beschrieben.
  • 12 ist eine Ansicht 1200 ähnlich 11 nach dem Entfernen der nicht planen Abschnitte der Ersatzfinnenschicht und Aussparen der Isolationsschicht 111, um Seitenwände der Ersatzfinnen, wie z.B. der Ersatzfinne 1113, und Seitenwände der ursprünglichen (nicht ausgesparten) nativen Finne, wie z.B. der nativen Finne 106, freizulegen, gemäß einer Ausführungsform. In einer Ausführungsform werden die nicht planen Abschnitte der Ersatzfinnenschicht 1113 entfernt, um die oberen Flächen der Ersatzfinne und der ursprünglichen nativen Finne mit der oberen Fläche der Isolationsschicht 111 zu ebenen, wie vorstehend unter Bezugnahme auf 8 beschrieben.
  • Wie in 12 dargestellt, wird die Isolationsschicht 111 nach unten bis zu einer vorgegebenen Tiefe 120 ausgespart, so dass sich die Ersatzfinne und die ursprünglichen nativen Finnen über der Isolationsschichtfläche verbreiten. In einer Ausführungsform wird die Isolationsschicht 111 nach unten ausgespart, so dass sie sich auf gleicher Höhe mit der Unterseite der Ersatzfinne 1113 befindet. In einer Ausführungsform wird die Isolationsschicht 111 unter Verwendung einer oder mehrerer Ätztechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, wie z.B. eines Nassätzens, eines Trockenätzens oder einer beliebigen Kombination davon, jedoch nicht darauf beschränkt, ausgespart, wie vorstehend unter Bezugnahme auf 9 beschrieben.
  • 13 ist eine Ansicht 1300 ähnlich 12, nachdem eine Schutzschicht 1301 auf einem Satz der ursprünglichen nativen Finnen, wie z.B. der nativen Finne 106, abgeschieden wurde, gemäß einer Ausführungsform. In einer Ausführungsform ist die Schutzschicht 1301 eine Hartmaskenschicht. In einer Ausführungsform ist die Schutzschicht eine der vorstehend unter Bezugnahme auf die Hartmaskenschicht 102 beschriebenen Hartmaskenschichten. In einer Ausführungsform wird die Schutzschicht 1301 unter Verwendung einer der Schutzschichtabscheidungs- und Strukturierungstechniken, die einem Durchschnittsfachmann in der Technik der Herstellung von mikroelektronischen Vorrichtungen bekannt sind, abgeschieden und strukturiert.
  • Nachdem die Schutzschicht 1301 auf den ursprünglichen nativen Finnen abgeschieden wurde, werden die Ersatzfinnen entlang einer seitlichen Achse 1303, die im Wesentlichen parallel zur Breite 1114 der Ersatzfinne ist, getrimmt, so dass Abschnitte der Ersatzfinne von den gegenüberliegenden Seitenwänden der Ersatzfinne 1113 entfernt werden. Wie in 13 dargestellt, wird die Ersatzfinne 1113 getrimmt, während die ursprüngliche native Finne 106 durch das Trimmen nicht beeinflusst wird. In einer Ausführungsform wird die Breite 1114 der Ersatzfinne 1113 auf der Grundlage der Breite 1115 der darunterliegenden nativen Finne 1112 eingestellt. In einer Ausführungsform wird die Ersatzfinne unter Verwendung einer der Ätztechniken seitlich getrimmt, wie vorstehend unter Bezugnahme auf 9 beschrieben.
  • 14 ist eine Ansicht 1400 ähnlich 13, nachdem ein Satz der Ersatzfinnen in der seitlichen Abmessung getrimmt wurde, um einen Satz getrimmte Finnen auszubilden, gemäß einer Ausführungsform. Wie in 14 dargestellt, wird die ursprüngliche native Finne 106 durch das Trimmen nicht beeinflusst. Wie in 14 dargestellt, ist nachdem Trimmen eine Breite 1402 der getrimmten Ersatzfinne 1401 kleiner gleich der Breite 115 der ausgesparten nativen Finne 1112, wie vorstehend unter Bezugnahme auf 10A beschrieben. Wie in 14 dargestellt, verbleibt die Breite der ursprünglichen Finne 106 im Wesentlichen gleich wie vor dem Trimmen.
  • 15 ist eine perspektivische Ansicht der elektronischen Bauelementstruktur 1500, die einen Abschnitt 1506 umfasst, der der in 14 dargestellten elektronischen Bauelementstruktur 1403 ähnelt, nach dem Abscheiden einer Gateelektrode 1505 auf einer Gatedielektrikumsschicht (nicht dargestellt) auf den getrimmten Ersatzfinnen, wie z.B. der getrimmten Ersatzfinne 1401, und auf den ursprünglichen nativen Finnen, wie z.B. der ursprünglichen nativen Finne 106, und Ausbilden von Source-/Draingebieten 1501, 1502, 1503 und 1504 an gegenüberliegenden Seiten der Gatestruktur gemäß einer Ausführungsform.
  • In einer Ausführungsform ist die elektronische Bauelementstruktur 1500 eine nicht planare Transistorstruktur (z.B. ein Tri-Gate-Transistor, Gate-all-Around-Transistor oder eine andere nicht planare Transistorstruktur), wobei jede der getrimmten Ersatzfinnen für einen nicht planaren Transistor p-MOS-Transistor ausgelegt ist, und jede der ursprünglichen nativen Finnen für einen nicht planaren Transistor n-MOS-Transistor ausgelegt ist, oder umgekehrt. In einer Ausführungsform weist jede der getrimmten Ersatzfinnen und der ursprünglichen nativen Finnen drei Seiten auf, die für einen Tri-Gate-Transistor ausgelegt sind. In einer anderen Ausführungsform umfasst jede der getrimmten Ersatzfinnen und der ursprünglichen nativen Finnen einen Nanodraht aus dem Ersatzmaterial für einen Nanodrahttransistor. In einer noch anderen Ausführungsform umfasst jede der getrimmten Ersatzfinnen und der ursprünglichen nativen Finnen ein Nanoband aus dem Ersatzmaterial für einen Nanobandtransistor.
  • In einer Ausführungsform ist die Gateelektrode 1505 durch eine der vorstehend beschriebenen Gateelektroden repräsentiert. In einer Ausführungsform wird die Gatedielektrikumsschicht unterhalb der Gateelektrode durch eine der vorstehend beschriebenen Gatedielektrikumsschichten repräsentiert.
  • Ein Sourcegebiet 1501 und ein Draingebiet 1502 werden auf der ursprünglichen nativen Finne 106 ausgebildet, und ein Sourcegebiet 1503 und ein Draingebiet 1504 werden auf der getrimmten Ersatzfinne 1401 an gegenüberliegenden Seiten der Gateelektrode 1502 ausgebildet, wie in 15 dargestellt. In einer Ausführungsform repräsentieren die Source-/Draingebiete 1501, 1502, 1503 und 1504 die vorstehend beschriebenen Source-/Draingebiete.
  • In einer Ausführungsform werden alle ursprünglichen Kanalmaterialien durch geeignete Ersatzmaterialien ersetzt, wie nachstehend ausführlicher beschrieben.
  • 16 ist eine perspektivische Ansicht der elektronischen Bauelementstruktur 1600, die einen Abschnitt 1601 umfasst, der der in 11 dargestellten elektronischen Bauelementstruktur 1100 ähnlich ist, nach dem Entfernen der nicht planen Abschnitte der Ersatzfinnenschicht 1113 gemäß einer Ausführungsform. In einer Ausführungsform werden die nicht planen Abschnitte der Ersatzfinnenschicht 1113 entfernt, um die oberen Flächen der Ersatzfinne 1113 und der ursprünglichen nativen Finne 106 mit der oberen Fläche der Isolationsschicht 111 zu ebenen, wie vorstehend beschrieben. Wie in 16 dargestellt, ist eine Breite der Ersatzfinne 1113 größer als die Breite der ausgesparten nativen Finne 1112, so dass eine Stufe an der Grenzfläche zwischen der Ersatzfinne und der ausgesparten nativen Finne ausgebildet wird, wie vorstehend beschrieben. Nach der Abscheidung der ersten Ersatzfinnenschicht auf dem ausgesparten ersten Satz von Finnen und Planarisierung wird ein zweiter Satz Finnen ausgespart und eine zweite Ersatzfinnenschicht wird auf dem ausgesparten zweiten Satz von Finnen abgeschieden.
  • 17 ist eine Ansicht 1700 ähnlich 16, nachdem ein anderer Satz native Finnen, die die native Finne 106 umfassen, ausgespart wurde, um Gräben auszubilden, und eine Ersatzfinnenschicht auf den ausgesparten nativen Finnen in den Gräben abgeschieden wurde, gemäß einer Ausführungsform. Wie in 17 dargestellt, wird die native Finne 106 ausgespart, um eine ausgesparte Finne 1702 in einem Graben 1704 auszubilden, während eine Schutzschicht 1701 auf der Ersatzfinne 1113 abgeschieden wird. Die Ersatzfinnenschicht 1703 repräsentiert eine der vorstehend beschriebenen Ersatzfinnenschichten. Die Schutzschicht 1701 wird verwendet, um die Ersatzfinne 1113 auf der ausgesparten nativen Finne 1112 zu schützen, während die native Finne 106 ausgespart wird, um den Graben 1704 in der Isolationsschicht 111 auszubilden, und die Ersatzfinnenschicht 1703 auf der ausgesparten nativen Finne 1702 abgeschieden wird. In einer Ausführungsform repräsentiert die Schutzschicht 1701 eine der vorstehend beschriebenen Schutzschichten. In einer Ausführungsform ist die Ersatzfinne 1113 eine Germanium-(Ge)-Finne, eine Siliziumgermanium-(SiGe)-Finne, eine Germanium-Zinn-Finne oder eine beliebige Kombination davon, um eine auszubilden, und die Ersatzfinne 1703 ist eine III-V-Materialfinne, oder umgekehrt. In einem nicht beschränkenden Ausführungsbeispiel wird eine SiGe-Ersatzfinne für einen p-Kanal-Transistor verwendet und eine InAs-Ersatzfinne wird für einen n-Kanal-Transistor verwendet. In einer Ausführungsform wird die Reihenfolge der Ersatzmaterialabscheidung für einen p- oder n-Kanal zumindest teilweise auf der Grundlage von thermischen Budget-Überlegungen bestimmt.
  • Wie in 17 dargestellt, ist eine Breite der Ersatzfinne 1703 größer als die Breite der ausgesparten nativen Finne 1702, so dass eine Stufe an der Grenzfläche zwischen der Ersatzfinne und der ausgesparten nativen Finne ausgebildet wird, wie vorstehend beschrieben.
  • 18 ist eine Ansicht 1800 ähnlich 17 nach dem Trimmen der Ersatzfinnen 1113 und 1113 in der seitlichen Abmessung, Abscheiden einer Gateelektrode 1801 auf einem Gatedielektrikum (nicht dargestellt) auf den getrimmten Ersatzfinnen, und Ausbilden von Source-/Draingebieten an gegenüberliegenden Seiten der Gatestruktur gemäß einer Ausführungsform. Wie in 18 dargestellt, ist die Breite jeder der getrimmten Ersatzfinnen 1113 und 1703 kleiner gleich der Breite der darunterliegenden ausgesparten nativen Finne, wie vorstehend beschrieben. In einer Ausführungsform wird der erste Satz Ersatzfinnen, die die Ersatzfinne 1113 umfassen, seitlich getrimmt, während eine Schutzschicht, wie z.B. eine der vorstehend beschriebenen Schutzschichten, auf dem zweiten Satz Ersatzfinnen, die die Ersatzfinne 1703 umfassen, abgeschieden wird, oder umgekehrt. In einer Ausführungsform werden, je nach Designüberlegungen, die Ersatzfinnen für einen p-Kanal vor dem Trimmen der Ersatzfinnen für einen n-Kanal getrimmt, oder umgekehrt. In einer anderen Ausführungsform werden der erste und der zweite Satz Ersatzfinnen gleichzeitig getrimmt.
  • In einer Ausführungsform ist die elektronische Bauelementstruktur 1800 eine nicht planare Transistorstruktur (z.B. ein Tri-Gate-Transistor, Gate-all-Around-Transistor oder eine andere nicht planare Transistorstruktur), wobei jede der getrimmten Ersatzfinnen des ersten Satzes für einen nicht planaren Transistor p-MOS-Transistor ausgelegt ist, und jede der getrimmten Ersatzfinnen des zweiten Satzes für einen nicht planaren Transistor n-MOS-Transistor ausgelegt ist, oder umgekehrt. In einer Ausführungsform weist jede der getrimmten Ersatzfinnen des ersten und des zweiten Satzes drei Seiten auf, die für einen Tri-Gate-Transistor ausgelegt sind. In einer anderen Ausführungsform umfasst jede der getrimmten Ersatzfinnen des ersten Satzes einen Nanodraht aus einem Ersatzmaterial für einen p-Kanal-Nanodraht-Transistor, und jede der getrimmten Ersatzfinnen des zweiten Satzes umfasst einen Nanodraht aus einem Ersatzmaterial für einen n-Kanal-Nanodraht-Transistor, oder umgekehrt. In einer noch anderen Ausführungsform umfasst jede der getrimmten Ersatzfinnen des ersten Satzes ein Nanoband aus dem Ersatzmaterial für einen p-Kanal-Nanoband-Transistor, und jede der getrimmten Ersatzfinnen des zweiten Satzes umfasst ein Nanoband aus dem Ersatzmaterial für einen n-Kanal-Nanoband-Transistor, oder umgekehrt. In einer Ausführungsform ist die Gateelektrode 1801 durch eine der vorstehend beschriebenen Gateelektroden repräsentiert. In einer Ausführungsform ist das Gatedielektrikum unter der Gateelektrode 1801 durch eines der vorstehend beschriebenen Gatedielektrika repräsentiert.
  • Ein Sourcegebiet 1802 und ein Draingebiet 1803 werden auf der nativen Ersatzfinne 1702 ausgebildet, und ein Sourcegebiet 1805 und ein Draingebiet 1804 werden auf der getrimmten Ersatzfinne 1113 an gegenüberliegenden Seiten der Gateelektrodenstruktur 11801 ausgebildet, wie in 18 dargestellt. In einer Ausführungsform sind die Source-/Draingebiete 1802, 1803, 1804 und 1805 durch die vorstehend beschriebenen Source-/Draingebiete repräsentiert.
  • 19 zeigt einen Interposer 1900 gemäß einer Ausführungsform. Der Interposer 1900 ist ein dazwischenliegendes Substrat, das verwendet wird, um eine Brücke zwischen einem ersten Substrat 1902 und einem zweiten Substrat 1904 zu bilden. Das erste Substrat 1902 kann zum Beispiel ein integrierter ungehäuster Schaltungschip sein. Das zweite Substrat 1904 kann zum Beispiel ein Speichermodul, eine Rechnerhauptplatine oder ein anderer integrierter ungehäuster Schaltungschip sein. Im Allgemeinen besteht der Zweck eines Interposers 1900 darin, eine Verbindung zu einem breiteren Pitch zu verbreiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 1900 einen integrierten ungehäusten Schaltungschip mit einem Ball-Grid-Array (BGA) 1906 koppeln, das anschließend mit einem zweiten Substrat 1904 gekoppelt werden kann. In einigen Ausführungsformen werden das erste und das zweite Substrat 1902/1904 an gegenüberliegenden Seiten des Interposers 1900 angebracht. In anderen Ausführungsformen werden das erste und das zweite Substrat 1902/1904 an derselben Seite des Interposers 1900 angebracht. Und in weiteren Ausführungsformen werden drei oder mehr Substrate mithilfe des Interposers 1900 miteinander verbunden.
  • Der Interposer 1900 kann aus einem Epoxidharz, einem mit Faserglas verstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial, wie z.B. Polyimid, ausgebildet werden. In weiteren Implementierungen kann der Interposer aus abwechselnden festen oder flexiblen Materialien ausgebildet werden, die dieselben Materialien umfassen können, die vorstehend für eine Verwendung in einem Halbleitersubstrat beschrieben wurden, wie z.B. Silizium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer kann Metallverbindungen 1908, Durchkontaktierungen 1910 umfassen, die Siliziumdurchkontaktierungen (TSVs) 1912 umfassen, jedoch nicht darauf beschränkt sind. Der Interposer 1900 kann ferner eingebettete Bauelemente 1914 umfassen, die passive und aktive Bauelemente umfassen. Solche Bauelemente umfassen die Finnen-basierten Transistoren oder andere Finnen-Basierte Bauelemente, wie vorstehend beschrieben, Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD-Vorrichtungen (elektrostatische Entladung), Funkfrequenz-(HF)-Vorrichtungen, Leistungsverstärker, Energieverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Bauelemente, sind aber nicht darauf beschränkt. Gemäß Ausführungsformen der Erfindung können hier offenbarte Vorrichtungen oder Prozesse bei der Fertigung des Interposers 1900 verwendet werden.
  • 20 zeigt eine Rechenvorrichtung 2000 gemäß einer Ausführungsform. Die Recheneinheit 2000 beherbergt eine Platine 2002. Die Platine 2002 kann eine Anzahl von Komponenten, einschließlich - jedoch nicht drauf beschränkt - eines Prozessors 2004 und mindestens eines Kommunikationschips 2008, umfassen. Der Prozessor 2004 ist physisch und elektrisch mit der Platine 2002 gekoppelt. In einigen Implementierungen ist mindestens ein Kommunikationschip ebenfalls physisch und elektrisch mit der Platine 2002 gekoppelt. In weiteren Implementierungen stellt mindestens ein Kommunikationschip 2008 einen Teil des Prozessors 2004 dar.
  • Abhängig von ihrer Anwendung kann die Recheneinheit 2000 andere Komponenten aufweisen, die physisch und elektrisch mit der Platine 2002 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf, einen Speicher, wie z.B. einen On-Chip-Speicher 2006, einen flüchtigen Speicher 2010 (z. B. DRAM), einen nichtflüchtigen Speicher 2012 (z. B. ROM), einen Flash-Speicher, einen Grafikprozessor 2014, einen digitalen Signalprozessor 2016, ein Krypto-Prozessor (nicht dargestellt), einen Chipsatz 2020, eine Antenne 2022, ein Display, wie z.B. wie ein Berührungsbildschirm-Display 2024, eine Display-Steuerung, z.B. eine Berührungsbildschirm-Steuerung 2026, eine Batterie 2028, einen Audiocodec (nicht dargestellt), einen Videocodec (nicht dargestellt), einen Verstärker, z.B. einen Leistungsverstärker, eine globale Positionsbestimmungssystem-(GPS)-Vorrichtung 2044, einen Kompass, ein Beschleunigungsmesser (nicht dargestellt), ein Gyroskop (nicht dargestellt), einen Lautsprecher 2034, eine Kamera 2036 und eine Massenspeichervorrichtung (wie z.B. ein Festplattenlaufwerk, eine Compact-Disc (CD), Digital Versatile Disk (DVD) und so weiter).
  • Ein Kommunikationschip, z.B. der Kommunikationschips 2008, ermöglicht drahtlose Kommunikationen für die Übertragung von Daten an die Recheneinheit 2000 oder von dieser. Der Begriff „drahtlos“ und davon abgeleitete Begriffe können verwendet sein, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie in einigen Ausführungsformen möglicherweise keine enthalten. Der Kommunikationschip 2008 kann eine beliebige Anzahl von drahtlosen Standards und Protokollen implementieren, einschließlich - jedoch nicht darauf beschränkt - WiFi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, LTE (Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, deren Ableitungen sowie aller anderen drahtlosen Protokolle, die als 3G, 4G, 5G oder höher designiert sind. Die Rechenvorrichtung 2000 kann eine Vielzahl von Kommunikationschips aufweisen. Zum Beispiel kann ein Kommunikationschip 2008 für drahtlose Kommunikationen kürzerer Reichweite, wie z. B. Wi-Fi und Bluetooth, bestimmt sein, und ein anderer Kommunikationschip kann für drahtlose Kommunikationen längerer Reichweite, wie z. B. GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, bestimmt sein.
  • In zumindest einigen Ausführungsformen umfasst der Prozessor 2004 der Rechenvorrichtung 2000 einen integrierten ungehäusten Schaltungschip, der Finnen-basierte Bauelemente aufweist, die die Ersatzfinnen mit der abgestimmten Geometrie aufweisen, wie hier beschrieben. Der integrierte ungehäuste Schaltungschip des Prozessors umfasst ein oder mehrere Bauelemente, wie z.B. Finnen-basierte Transistoren oder Metallverbindungen, wie hier beschrieben. Der Begriff „Prozessor“ kann auf eine beliebige Vorrichtung oder einen Abschnitt einer Vorrichtung verweisen, die/der elektronische Daten von Registern und/oder Speichern verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu verwandeln, die in Registern und/oder Speichern gespeichert werden können. Der Kommunikationschip 2008 umfasst auch einen integrierten ungehäusten Schaltungschip, der die Bauelemente auf der Basis von Finnen mit einer abgestimmten Geometrie auf einem Siliziumwafer gemäß den hier beschriebenen Ausführungsformen aufweist.
  • In weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 2000 beherbergt ist, einen integrierten ungehäusten Schaltungschip enthalten, der die Bauelemente auf der Basis von Finnen mit einer abgestimmten Geometrie auf einem Siliziumwafer gemäß hier beschriebenen Ausführungsformen aufweist.
  • Gemäß einer Implementierung umfasst der ungehäuste integrierte Schaltungschip des Kommunikationschips eine oder mehrere Vorrichtungen, wie z.B. Transistoren und Metallverbindungen, wie hier beschrieben. In verschiedenen Implementierungen kann die Recheneinheit 2000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein Ultra-Mobile PC, ein Mobiltelefon, ein Schreibtischcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Set-Top-Box, eine Entertainment-Steuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorekorder sein. In weiteren Implementierungen kann die Recheneinheit 2000 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsformen:
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei das Trimmen ein Abstimmen der Breite der Ersatzfinne auf der Grundlage der Breite der nativen Finne umfasst.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Ersatzfinne unter Verwendung eines isotropen Ätzens seitlich getrimmt wird.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Ersatzfinne unter Verwendung eines Plasmaätzens bei einer Quellenleistung von weniger als 2000 W seitlich getrimmt wird.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Ersatzfinne unter Verwendung einer Fernplasmaquelle seitlich getrimmt wird.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die erste Chemie Fluor, Chlor, Brom oder eine beliebige Kombination davon umfasst.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die erste Chemie ein Ammoniakwasser und Wasser umfasst, wobei ein Verhältnis von Wasser zum Ammoniakwasser mindestens 1000:1 beträgt.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ätzen eines ersten Grabens im Substrat, um eine native Finne auszubilden; Abscheiden einer Isolationsschicht in dem ersten Graben; Ausbilden eines zweiten Grabens in der Isolationsschicht, um die native Finne freizulegen; Aussparen der nativen Finne; Abscheiden einer Ersatzfinne auf der ausgesparten nativen Finne im zweiten Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ätzen eines ersten Grabens im Substrat, um eine native Finne auszubilden; Abscheiden einer Isolationsschicht in den ersten Graben; Ausbilden eines zweiten Grabens in der Isolationsschicht, um die native Finne freizulegen; Aussparen der nativen Finne; Abscheiden einer Ersatzfinne auf der ausgesparten nativen Finne im zweiten Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die native Finne ausgespart wird, um eine nicht facettierte und eine nicht durch Ionen beschädigte Grenzfläche mit der Ersatzfinne bereitzustellen.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ätzen eines ersten Grabens im Substrat, um eine native Finne auszubilden; Abscheiden einer Isolationsschicht in dem ersten Graben; Ausbilden eines zweiten Grabens in der Isolationsschicht, um die native Finne freizulegen; Aussparen der nativen Finne; Abscheiden einer Ersatzfinne auf der ausgesparten nativen Finne im zweiten Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Konzentration des Ammoniakwassers im Wasser nicht größer ist als 1 %.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ätzen eines ersten Grabens im Substrat, um eine native Finne auszubilden; Abscheiden einer Isolationsschicht in dem ersten Graben; Ausbilden eines zweiten Grabens in der Isolationsschicht, um die native Finne freizulegen; Aussparen der nativen Finne; Abscheiden einer Ersatzfinne auf der ausgesparten nativen Finne im zweiten Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die native Finne unter Verwendung eines Plasmaätzens bei einer Plasmaquellenleistung nicht von nicht mehr als 1 kW ausgespart wird.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei ein Material der Ersatzfinne von einem Material der nativen Finne verschieden ist.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Ersatzfinne auf der nativen Finne unter Verwendung einer epitaktischen Wachstumstechnik selektiv abgeschieden wird.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei das Trimmen ausgelegt ist, um die Ersatzfinnenbreite derart zu reduzieren, dass sie schmaler oder gleich der Breite der nativen Finne wird.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Ersatzfinne eine Germanium-Finne, eine Siliziumgermanium-Finne, eine Germanium-Zinn-Finne oder eine beliebige Kombination davon ist.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Ersatzfinne eine III-V-Materialfinne ist.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die native Finne eine Siliziumfinne ist.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei eine Grenzfläche zwischen der Ersatzfinne und der nativen Finne eine nicht facettierte Morphologie aufweist.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie, wobei die Breite der getrimmten Ersatzfinne weniger als 5 nm beträgt.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen; Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben; und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie; Abscheiden einer Gatestruktur auf der getrimmten Ersatzfinne; und Ausbilden von Source-/Draingebieten an gegenüberliegenden Seiten der Gatestruktur.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne von dem Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines Satzes der nativen Finnen, um einen ersten Satz von Gräben breitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne von dem Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines Satzes der nativen Finnen, um einen ersten Satz von Gräben breitzustellen; Abscheiden einer ersten Schutzschicht auf einem zweiten Satz der Finnen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines Satzes der nativen Finnen, um einen ersten Satz von Gräben breitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; seitliches Trimmen der ersten Ersatzfinnen; Aussparen eines zweiten Satzes der nativen Finnen, um einen zweiten Satz von Gräben bereitzustellen; Abscheiden von zweiten Ersatzfinnen in dem zweiten Satz von Gräben; und seitliches Trimmen der zweiten Ersatzfinnen.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen; Ausbilden einer Gatestruktur auf den getrimmten ersten Ersatzfinnen; und Ausbilden von Source-/Draingebieten an gegenüberliegenden Seiten der Gatestruktur.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen, wobei das Trimmen ein Abstimmen der Breite der Ersatzfinnen auf der Grundlage der Breite der nativen Finnen umfasst.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen, wobei die ersten Ersatzfinnen unter Verwendung eines isotropen Ätzens seitlich getrimmt werden.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen, wobei die ersten Ersatzfinnen unter Verwendung eines Plasmaätzens bei einer Quellenleistung von weniger als 2000 W seitlich getrimmt werden.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen, wobei die ersten Ersatzfinnen unter Verwendung einer Fernplasmaquelle seitlich getrimmt werden.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen, wobei mindestens eine der ersten Ersatzfinnen eine Germanium-Finne, eine Siliziumgermanium-Finne, eine Germanium-Zinn-Finne oder eine beliebige Kombination davon ist.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen, wobei mindestens eine der ersten Ersatzfinnen eine III-V-Materialfinne ist.
  • Ein Verfahren zum Herstellen eines elektronischen Bauelements umfasst: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen; Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen; Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben; Aussparen der Isolationsschicht; und seitliches Trimmen der ersten Ersatzfinnen, wobei mindestens eine der nativen Finnen eine Siliziumfinne ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei eine Grenzfläche zwischen der nativen Finne und der Ersatzfinne im Wesentlichen nicht facettiert ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei eine Grenzfläche zwischen der nativen Finne und der Ersatzfinne im Wesentlichen nicht durch Ionen beschädigt ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei ein Material der Ersatzfinne von einem Material der nativen Finne verschieden ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei die Ersatzfinne eine Einkristallfinne ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei die Ersatzfinne eine Germanium-Finne, eine Siliziumgermanium-Finne, eine Germanium-Zinn-Finne oder eine beliebige Kombination davon ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei die Ersatzfinne III-V-Materialfinne ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei die native Finne eine Siliziumfinne ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist, wobei die Breite der Ersatzfinne kleiner als 5 nm ist.
  • Ein elektronisches Bauelement umfasst: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt; eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist; eine Gatestruktur auf der Ersatzfinne, und Source-/Draingebiete an gegenüberliegenden Seiten der Gatestruktur.
  • Ein elektronisches Bauelement umfasst: eine Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; eine Isolationsschicht auf der Vielzahl von nativen Finnen, wobei ein erster Satz der nativen Finnen ausgespart wird, um einen ersten Satz von Gräben bereitzustellen; erste Ersatzfinnen auf dem ersten Satz der nativen Finnen in dem ersten Satz von Gräben, wobei jede erste Ersatzfinne eine Breite aufweist, die nicht größer ist als eine Breite der darunterliegenden nativen Finne.
  • Ein elektronisches Bauelement umfasst: eine Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; eine Isolationsschicht auf der Vielzahl von nativen Finnen, wobei ein erster Satz der nativen Finnen ausgespart wird, um einen ersten Satz von Gräben bereitzustellen; erste Ersatzfinnen auf dem ersten Satz der nativen Finnen in dem ersten Satz von Gräben, wobei jede erste Ersatzfinne eine Breite aufweist, die nicht größer ist als eine Breite der darunterliegenden nativen Finne; einen zweiten Satz der nativen Finnen, die ausgespart werden, um einen zweiten Satz von Gräben bereitzustellen; zweite Ersatzfinnen in dem zweiten Satz von Gräben, wobei jede zweite Ersatzfinne eine Breite aufweist, die nicht größer ist als eine Breite der darunterliegenden nativen Finne.
  • Ein elektronisches Bauelement umfasst: eine Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; eine Isolationsschicht auf der Vielzahl von nativen Finnen; wobei ein erster Satz der nativen Finnen ausgespart wird, um einen ersten Satz von Gräben bereitzustellen; erste Ersatzfinnen auf dem ersten Satz der nativen Finnen in dem ersten Satz von Gräben, wobei jede erste Ersatzfinne eine Breite aufweist, die nicht größer ist als eine Breite der darunterliegenden nativen Finne; eine Gatestruktur auf den ersten Ersatzfinnen; und Source-/Draingebiete an gegenüberliegenden Seiten der Gatestruktur.
  • Ein elektronisches Bauelement umfasst: eine Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; eine Isolationsschicht auf der Vielzahl von nativen Finnen, wobei ein erster Satz der nativen Finnen ausgespart wird, um einen ersten Satz von Gräben bereitzustellen; erste Ersatzfinnen auf dem ersten Satz der nativen Finnen in dem ersten Satz von Gräben, wobei jede erste Ersatzfinne eine Breite aufweist, die nicht größer ist als eine Breite der darunterliegenden nativen Finne, wobei mindestens eine der ersten Ersatzfinnen eine Germanium-Finne, eine Siliziumgermanium-Finne, eine Germanium-Zinn-Finne oder eine beliebige Kombination davon ist.
  • Ein elektronisches Bauelement umfasst: eine Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; eine Isolationsschicht auf der Vielzahl von nativen Finnen; wobei ein erster Satz der nativen Finnen ausgespart wird, um einen ersten Satz von Gräben bereitzustellen; erste Ersatzfinnen auf dem ersten Satz der nativen Finnen in dem ersten Satz von Gräben, wobei jede erste Ersatzfinne eine Breite aufweist, die nicht größer ist als eine Breite der darunterliegenden nativen Finne, wobei mindestens eine der ersten Ersatzfinnen eine III-V-Materialfinne ist.
  • Ein elektronisches Bauelement umfasst: eine Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt; eine Isolationsschicht auf der Vielzahl von nativen Finnen; wobei ein erster Satz der nativen Finnen ausgespart wird, um einen ersten Satz von Gräben bereitzustellen; erste Ersatzfinnen auf dem ersten Satz der nativen Finnen in dem ersten Satz von Gräben, wobei jede erste Ersatzfinne eine Breite aufweist, die nicht größer ist als eine Breite der darunterliegenden nativen Finne, wobei mindestens eine der nativen Finnen eine Siliziumfinne ist.

Claims (21)

  1. Beansprucht wird:
  2. Verfahren zum Herstellen eines elektronischen Bauelements, umfassend: Ausbilden eines ersten Grabens in einer Isolationsschicht, um eine native Finne auf einem Substrat freizulegen, Abscheiden einer Ersatzfinne auf der nativen Finne in dem Graben, und seitliches Trimmen der Ersatzfinne unter Verwendung einer ersten Chemie.
  3. Verfahren nach Anspruch 1, wobei das Trimmen umfasst: Abstimmen der Breite der Ersatzfinne auf der Grundlage der Breite der nativen Finne.
  4. Verfahren nach Anspruch 1, wobei die Ersatzfinne unter Verwendung eines isotropen Ätzens seitlich getrimmt wird.
  5. Verfahren nach Anspruch 1, wobei die erste Chemie Fluor, Chlor, Brom oder eine beliebige Kombination davon umfasst.
  6. Verfahren nach Anspruch 1, wobei die erste Chemie ein Ammoniakwasser und Wasser umfasst, wobei ein Verhältnis von Wasser zum Ammoniakwasser mindestens 1000:1 beträgt.
  7. Verfahren nach Anspruch 1, ferner umfassend: Ätzen eines zweiten Grabens in dem Substrat, um die native Finne auszubilden, Abscheiden der Isolationsschicht in dem zweiten Graben, und Aussparen der nativen Finne, um die Ersatzfinne abzuscheiden.
  8. Verfahren nach Anspruch 1, wobei das Trimmen ausgelegt ist, um die Ersatzfinnenbreite zu reduzieren, so dass sie schmaler oder gleich der Breite der nativen Finne ist.
  9. Verfahren zum Herstellen eines elektronischen Bauelements, umfassend: Ausbilden einer Vielzahl von nativen Finnen auf einem Substrat, wobei sich jede native Finne vom Substrat erstreckt, Abscheiden einer Isolationsschicht auf der Vielzahl von nativen Finnen, Aussparen eines ersten Satzes der nativen Finnen, um einen ersten Satz von Gräben bereitzustellen, Abscheiden von ersten Ersatzfinnen in dem ersten Satz von Gräben, Aussparen der Isolationsschicht, und seitliches Trimmen der ersten Ersatzfinnen.
  10. Verfahren nach Anspruch 8, ferner umfassend: Abscheiden einer ersten Schutzschicht auf einem zweiten Satz der Finnen.
  11. Verfahren nach Anspruch 8, ferner umfassend: Aussparen eines zweiten Satzes der nativen Finnen, um einen zweiten Satz von Gräben breitzustellen, Abscheiden von zweiten Ersatzfinnen in dem zweiten Satz von Gräben, und seitliches Trimmen der zweiten Ersatzfinnen.
  12. Verfahren nach Anspruch 8, wobei das Trimmen umfasst: Abstimmen der Breite der Ersatzfinnen auf der Grundlage der Breite der nativen Finnen.
  13. Verfahren nach Anspruch 8, wobei die ersten Ersatzfinnen unter Verwendung eines isotropen Ätzens seitlich getrimmt werden.
  14. Verfahren nach Anspruch 8, wobei die ersten Ersatzfinnen unter Verwendung von mindestens einem von einem Plasmaätzen bei einer Quellenleistung von weniger als 2000 W oder einer Fernplasmaquelle seitlich getrimmt werden.
  15. Verfahren nach Anspruch 8, wobei mindestens eine der ersten Ersatzfinnen eine Germanium-Finne, eine Siliziumgermanium-Finne, eine Germanium-Zinn-Finne, eine III-V-Materialfinne oder eine beliebige Kombination davon ist.
  16. Elektronisches Bauelement, umfassend: einen ersten Graben in einer Isolationsschicht, der eine native Finne auf einem Substrat freilegt, eine Ersatzfinne auf der nativen Finne in dem Graben, wobei die Breite der Ersatzfinne schmaler oder gleich der Breite der nativen Finne ist.
  17. Elektronisches Bauelement nach Anspruch 15, wobei eine Grenzfläche zwischen der nativen Finne und der Ersatzfinne im Wesentlichen flach ist.
  18. Elektronisches Bauelement nach Anspruch 15, wobei die Ersatzfinne eine Germanium-Finne, eine Siliziumgermanium-Finne, eine Germanium-Zinn-Finne, eine III-V-Materialfinne oder eine beliebige Kombination davon ist.
  19. Elektronisches Bauelement nach Anspruch 15, wobei die native Finne eine Siliziumfinne ist.
  20. Elektronisches Bauelement nach Anspruch 15, wobei die Breite der Ersatzfinne weniger als 5 nm beträgt.
  21. Elektronisches Bauelement nach Anspruch 15, ferner umfassend: eine Gatestruktur auf der Ersatzfinne, und Source-/Draingebiete an gegenüberliegenden Seiten der Gatestruktur.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10032911B2 (en) * 2013-12-23 2018-07-24 Intel Corporation Wide band gap transistor on non-native semiconductor substrate
CN109671628A (zh) * 2017-10-16 2019-04-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11094597B2 (en) * 2018-09-28 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with fin structures
CN112701041A (zh) * 2019-10-22 2021-04-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11646306B2 (en) 2021-03-24 2023-05-09 International Business Machines Corporation Co-integration of gate-all-around FET, FINFET and passive devices on bulk substrate

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8268729B2 (en) 2008-08-21 2012-09-18 International Business Machines Corporation Smooth and vertical semiconductor fin structure
JP5166458B2 (ja) * 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US20130200483A1 (en) * 2012-02-08 2013-08-08 United Microelectronics Corp. Fin structure and method of forming the same
CN103515209B (zh) * 2012-06-19 2017-07-14 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9728464B2 (en) * 2012-07-27 2017-08-08 Intel Corporation Self-aligned 3-D epitaxial structures for MOS device fabrication
US8963259B2 (en) * 2013-05-31 2015-02-24 Globalfoundries Inc. Device isolation in finFET CMOS
US9472651B2 (en) * 2013-09-04 2016-10-18 Globalfoundries Inc. Spacerless fin device with reduced parasitic resistance and capacitance and method to fabricate same
KR101623381B1 (ko) 2014-04-08 2016-05-23 경북대학교 산학협력단 질화물 반도체 소자 및 질화물 반도체 소자 제조 방법
CN107667423B (zh) * 2015-06-24 2022-02-11 英特尔公司 用于高质量界面的替换沟道蚀刻

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