DE102018127575A1 - Epitaktische source-oder drain-strukturen für fortschrittliche integrierter-schaltkreis-struktur-fertigung - Google Patents

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Subhash Joshi
Michael J. Jackson
Michael Hattendorf
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Intel Corp
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
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    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
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    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract

Ausführungsformen der Offenbarung sind in dem Gebiet einer fortschrittlichen Integrierter-Schaltkreis-Struktur-Fertigung, insbesondere eines 10-Nanometer-Knotens und einer Kleinere-Integrierter-Schaltkreis-Struktur-Fertigung und resultierender Strukturen. Bei einem Beispiel beinhaltet eine Integrierter-Schaltkreis-Struktur eine Finne, die Silicium umfasst, wobei die Finne einen unteren Finnenteil und einen oberen Finnenteil aufweist. Eine Gate-Elektrode befindet sich über dem oberen Finnenteil der Finne, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste epitaktische Source- oder Drain-Struktur ist in der Finne bei der ersten Seite der Gate-Elektrode eingebettet. Eine zweite epitaktische Source- oder Drain-Struktur ist in der Finne bei der zweiten Seite der Gate-Elektrode eingebettet, wobei die erste und zweite epitaktische Source- oder Drain-Struktur Silicium und Germanium umfassen und ein Streichholzprofil aufweisen.

Description

  • QUERVERWEIS ZU VERWANDTEN ANMELDUNGEN
  • Diese Anmeldung beansprucht den Nutzen der vorläufigen US-Anmeldung Nr. 62/593,149 mit dem Titel „ADVANCED INTEGRATED CIRCUIT STRUCTURE FABRICATION“, eingereicht am 30. November 2017, deren gesamter Inhalt hiermit durch Bezugnahme aufgenommen ist.
  • TECHNISCHES GEBIET
  • Ausführungsformen der Offenbarung liegen in dem Gebiet einer fortschrittlichen Integrierter-Schaltkreis-Struktur-Fertigung und insbesondere einer 10-Nanometer-Knoten- und kleineren Integrierter-Schaltkreis-Struktur-Fertigung und der resultierenden Strukturen.
  • HINTERGRUND
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltkreisen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung auf immer kleinere Merkmale ermöglicht erhöhte Dichten von Funktionseinheiten auf der begrenzten Nutzfläche von Halbleiterchips. Zum Beispiel ermöglicht die Verkleinerung der Transistorgröße die Einbeziehung einer größeren Anzahl von Speicher- oder Logikvorrichtungen auf einem Chip, was sich für die Fertigung von Produkten mit erhöhter Kapazität anbietet. Der Drang nach immer größeren Kapazitäten birgt jedoch auch einige Probleme. Die Notwendigkeit zur Optimierung der Leistungsfähigkeit jeder Vorrichtung gewinnt zunehmend an Bedeutung.
  • Veränderlichkeit in herkömmlichen und momentan bekannten Fertigungsprozessen kann die Möglichkeit begrenzen, sie weiter in dem 10-Nanometer-Knoten- oder Sub-10-Nanometer-Knoten-Bereich zu erweitern. Folglich kann die Fertigung funktionaler Komponenten, die für zukünftige Technologieknoten benötigt werden, die Einführung neuer Methodologien oder die Integration neuer Technologien in momentane Fertigungsprozesse oder anstelle momentaner Fertigungsprozesse erfordern.
  • Figurenliste
    • 1A veranschaulicht eine Querschnittsansicht einer Anfangsstruktur anschließend an das Abscheiden, aber vor dem Strukturieren einer Hartmaskenmaterialschicht, die auf einer Zwischenschichtdielektrikum(ILD: Interlayer Dielectric)-Schicht gebildet ist.
    • 1B veranschaulicht eine Querschnittsansicht der Struktur aus 1A anschließend an das Strukturieren der Hartmaskenschicht durch Rastermaßhalbierung.
    • 2A ist ein Schaubild eines Rastermaßviertelungsansatzes, der zum Fertigen von Halbleiterfinnen verwendet wird, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 2B veranschaulicht eine Querschnittsansicht von Halbleiterfinnen, die unter Verwendung eines Rastermaßviertelungsansatzes gefertigt werden, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3A ist ein Schaubild eines Vereinigungsfinnenrastermaßviertelungsansatzes, der zum Fertigen von Halbleiterfinnen verwendet wird, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 3B veranschaulicht eine Querschnittsansicht von Halbleiterfinnen, die unter Verwendung eines Vereinigungsfinnenrastermaßviertelungsansatzes gefertigt werden, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A-4C Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen mehrerer Halbleiterfinnen repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A veranschaulicht eine Querschnittsansicht eines Paares von Halbleiterfinnen, die durch eine dreischichtige Grabenisolationsstruktur separiert sind, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5B veranschaulicht eine Querschnittsansicht eines anderes Paares von Halbleiterfinnen, die durch eine andere dreischichtige Grabenisolationsstruktur separiert sind, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 6A-6D veranschaulichen eine Querschnittsansicht verschiedener Vorgänge in der Fertigung einer dreischichtigen Grabenisolationsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A-7E veranschaulichen geneigte dreidimensionale Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A-8F veranschaulichen geringfügig projizierte Querschnittsansichten entlang der a-a'-Achse aus 7E für verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A veranschaulicht eine geringfügig projizierte Querschnittsansicht entlang der a-a'-Achse aus 7E für eine Integrierter-Schaltkreis-Struktur einschließlich permanenter Gate-Stapeln und epitaktischer Source- oder Drain-Gebiete gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9B veranschaulicht eine Querschnittsansicht entlang der b-b'-Achse aus 7E für eine Integrierter-Schaltkreis-Struktur einschließlich epitaktischer Source- oder Drain-Gebiete und einer mehrschichtigen Grabenisolationsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 10 veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur bei einer Source- oder Drain-Position gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 11 veranschaulicht eine Querschnittsansicht einer anderen Integrierter-Schaltkreis-Struktur bei einer Source- oder Drain-Position gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12A-12D veranschaulichen Querschnittsansichten bei einer Source- oder Drain-Position und repräsentieren verschiedene Vorgänge in der Fertigung einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13A und 13B veranschaulichen Draufsichten, die verschiedene Vorgänge in einem Verfahren zum Strukturieren von Finnen mit Mehrfach-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14A-14D veranschaulichen Draufsichten, die verschiedene Vorgänge in einem Verfahren zum Strukturieren von Finnen mit Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 15 veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einer Finne mit Mehrfach-Gate-Beabstandung zur lokalen Isolation gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16A veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einer Finne mit Einzel-Gate-Beabstandung zur lokalen Isolation gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 16B veranschaulicht eine Querschnittsansicht, die Positionen zeigt, wo eine Finnenisolationsstruktur anstelle einer Gate-Elektrode gebildet werden kann, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17A-17C veranschaulichen verschiedene Tiefenprofile für einen Finnenschnitt, der unter Verwendung eines Finnentrimmisolationsansatzes gefertigt wird, gemäß einer Ausführungsform der voreingestellten Offenbarung.
    • 18 veranschaulicht eine Draufsicht und eine entsprechende Querschnittsansicht entlang der a-a'-Achse, die mögliche Optionen für die Tiefe lokaler gegenüber breiterer Positionen von Finnenschnitten innerhalb einer Finne zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 19A und 19B veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Auswählen von Finnenendstressorpositionen bei Enden einer Finne, die einen breiten Schnitt aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 20A und 20B veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Auswählen von Finnenendstressorpositionen bei Enden einer Finne, die einen lokalen Schnitt aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 21A-21M veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur mit differenzierten Finnenenddielektrikumstopfen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 22A-22D veranschaulichen Querschnittsansichten beispielhafter Strukturen eines PMOS-Finnenendstressordielektrikumstopfens gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 23A veranschaulicht eine Querschnittsansicht einer anderen Halbleiterstruktur mit eine mechanische Spannung induzierenden Finnenendmerkmalen gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 23B veranschaulicht eine Querschnittsansicht einer anderen Halbleiterstruktur mit eine mechanische Spannung induzierenden Finnenendmerkmalen gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 24A veranschaulicht eine geneigte Ansicht einer Finne mit uniaxialer Zugspannung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 24B veranschaulicht eine geneigte Ansicht einer Finne mit uniaxialer Druckspannung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 25A und 25B veranschaulichen Draufsichten, die verschiedene Vorgänge in einem Verfahren zum Strukturieren von Finnen mit Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur in Auswahl-Gate-Leitung-Schnittpositionen repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 26A-26C veranschaulichen Querschnittsansichten verschiedener Möglichkeiten für dielektrische Stopfen für Polyschnitt- und Finnentrimmisolation(FTI)-Lokalfinnenschnittpositionen und Nur-Polyschnitt-Positionen für verschiedene Gebiete der Struktur aus 25B gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 27A veranschaulicht eine Draufsicht und entsprechende Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einem Gate-Leitung-Schnitt mit einem dielektrischen Stopfen, der sich in dielektrische Abstandshalter der Gate-Leitung erstreckt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 27B veranschaulicht eine Draufsicht und entsprechende Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einem Gate-Leitung-Schnitt mit einem dielektrischen Stopfen, der sich jenseits dielektrischer Abstandshalter der Gate-Leitung erstreckt, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 28A-28F veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen eines Integrierter-Schaltkreis-Struktur, die einen Gate-Leitung-Schnitt aufweist, mit einem dielektrischen Stopfen mit einem oberen Teil, der sich jenseits dielektrischer Abstandshalter der Gate-Leitung erstreckt, und einem unteren Teil, der sich in die dielektrischen Abstandshalter der Gate-Leitung erstreckt, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 29A-29C veranschaulichen eine Draufsicht und entsprechende Querschnittsansichten einer Integrierter-Schaltkreis-Struktur mit restlichem Dummy-Gate-Material bei Teilen der Unterseite eines permanenten Gate-Stapels gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 30A-30D veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur mit restlichem Dummy-Gate-Material bei Teilen der Unterseite eines permanenten Gate-Stapels gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 31A veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung mit einer ferroelektrischen oder antiferroelektrischen Gate-Dielektrikum-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 31B veranschaulicht eine Querschnittsansicht einer anderen Halbleitervorrichtung mit einer ferroelektrischen oder antiferroelektrischen Gate-Dielektrikum-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 32A veranschaulicht eine Draufsicht mehrerer Gate-Leitungen über einem Paar von Halbleiterfinnen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 32B veranschaulicht eine Querschnittsansicht entlang der a-a'-Achse aus 32A gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 33A veranschaulicht Querschnittsansichten eines Paares von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer modulierten Dotierung und eines Paares von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer modulierten Dotierung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 33B veranschaulicht Querschnittsansichten eines Paares von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und eines Paares von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 34A veranschaulicht Querschnittsansichten einer Dreiergruppe von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung und einer Dreiergruppe von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 34B veranschaulicht Querschnittsansichten einer Dreiergruppe von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung und einer Dreiergruppe von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 35A-35D veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 36A-36D veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 37 veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einem p/n-Übergang gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 38A-38H veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur unter Verwendung eines Doppel-Metall-Gate-Ersatz-Gate-Prozessflusses gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 39A-39H veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen eines doppelsilicidbasierten integrierten Schaltkreises repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 40A veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit Grabenkontakten für eine NMOS-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 40B veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit Grabenkontakten für eine PMOS-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 41A veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung mit einem leitfähigen Kontakt auf einem Source- oder Drain-Gebiet gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 41B veranschaulicht eine Querschnittsansicht einer anderen Halbleitervorrichtung mit einem leitfähigen auf einem erhöhten Source- oder Drain-Gebiet gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 42 veranschaulicht eine Draufsicht mehrerer Gate-Leitungen über einem Paar von Halbleiterfinnen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 43A-43C veranschaulichen Querschnittsansichten entlang der a-a'-Achse aus 42 für verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 44 veranschaulicht eine Querschnittsansicht entlang der b-b'-Achse aus 42 für eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 45A und 45B veranschaulichen eine Draufsicht bzw. entsprechende Querschnittsansicht einer Integrierter-Schaltkreis-Struktur einschließlich Grabenkontaktstopfen mit einem Hartmaskenmaterial darauf gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 46A-46D veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur einschließlich Grabenkontaktstopfen mit einem Hartmaskenmaterial darauf repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 47A veranschaulicht eine Draufsicht einer Halbleitervorrichtung mit einem Gate-Kontakt, der über einem nichtaktiven Teil einer Gate-Elektrode angeordnet ist. 47B veranschaulicht eine Querschnittsansicht einer nichtebenflächigen Halbleitervorrichtung mit einem Gate-Kontakt, der über einem nichtaktiven Teil einer Gate-Elektrode angeordnet ist.
    • 48A veranschaulicht eine Draufsicht einer Halbleitervorrichtung mit einem Gate-Kontakt-Via, der über einem aktiven Teil einer Gate-Elektrode angeordnet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung. 48B veranschaulicht eine Querschnittsansicht einer nichtebenflächigen Halbleitervorrichtung mit einem Gate-Kontakt-Via, der über einem aktiven Teil einer Gate-Elektrode angeordnet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 49A-49D veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Halbleiterstruktur mit einer Gate-Kontakt-Struktur, die über einem aktiven Teil eines Gates angeordnet ist, repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 50 veranschaulicht eine Draufsicht und entsprechende Querschnittsansichten einer Integrierter-Schaltkreis-Struktur mit Grabenkontakten einschließlich einer darüberliegenden Isolationskappenschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 51A-51F veranschaulichen Querschnittsansichten verschiedener Integrierter-Schaltkreis-Strukturen, jeweils mit Grabenkontakten einschließlich einer darüberliegenden Isolationskappenschicht und mit Gate-Stapeln einschließlich einer darüberliegenden Isolationskappenschicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 52A veranschaulicht eine Draufsicht einer anderen Halbleitervorrichtung mit einem Gate-Kontakt-Via, der über einem aktiven Teil eines Gates angeordnet ist, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 52B veranschaulicht eine Draufsicht einer anderen Halbleitervorrichtung mit einem Graben-Kontakt-Via, der ein Paar von Grabenkontakten koppelt, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
    • 53A-53E veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur mit einem Gate-Stapel mit einer darüberliegenden Isolationskappenstruktur repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 54 ist ein Schaubild eines Rastermaßviertelungsansatzes, der zum Fertigen von Gräben für Zwischenverbindungsstrukturen verwendet wird, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 55A veranschaulicht eine Querschnittsansicht einer Metallisierungsschicht, die unter Verwendung eines Rastermaßviertelungsschemas gefertigt wird, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 55B veranschaulicht eine Querschnittsansicht einer Metallisierungsschicht, die unter Verwendung eines Rastermaßhalbierungsschemas oberhalb einer Metallisierungsschicht, die unter Verwendung eines Rastermaßviertelungsschemas gefertigt ist, gefertigt wird, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 56A veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur, die eine Metallisierungsschicht mit einer Metallleitungszusammensetzung oberhalb einer Metallisierungsschicht mit einer abweichenden Metallleitungszusammensetzung aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 56B veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur, die eine Metallisierungsschicht mit einer Metallleitungszusammensetzung gekoppelt mit einer Metallisierungsschicht mit einer abweichenden Metallleitungszusammensetzung aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 57A-57C veranschaulichen Querschnittsansichten einzelner Zwischenverbindungsleitungen mit verschiedenen Auskleidungs- und leitfähigen Bedeckungsstrukturanordnungen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 58 veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur, die vier Metallisierungsschichten mit einer Metallleitungszusammensetzung und einem Rastermaß oberhalb von zwei Metallisierungsschichten mit einer abweichenden Metallleitungszusammensetzung und kleinerem Rastermaß aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 59A-59D veranschaulichen Querschnittsansichten verschiedener Zwischenverbindungsleitung- und Via-Anordnungen mit einer unteren leitfähigen Schicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 60A-60D veranschaulichen Querschnittsansichten struktureller Anordnungen für eine versenkte Leitungstopographie einer BEOL-Metallisierungsschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 61A-61D veranschaulichen Querschnittsansichten struktureller Anordnungen für eine gestufte Leitungstopographie einer BEOL-Metallisierungsschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 62A veranschaulicht eine Draufsicht und entsprechende Querschnittsansicht entlang der a-a'-Achse der Draufsicht einer Metallisierungsschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 62B veranschaulicht eine Querschnittsansicht eines Leitungsendes oder -stopfens gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 62C veranschaulicht eine andere Querschnittsansicht eines Leitungsendes oder -stopfens gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 63A-63F veranschaulichen Draufsichten und entsprechende Querschnittsansichten, die verschiedene Vorgänge in einem Schema des Verarbeitens eines Stopfens als letztes repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 64A veranschaulicht eine Querschnittsansicht eines leitfähigen Leitungsstopfens mit einer Naht darin gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 64B veranschaulicht eine Querschnittsansicht eines Stapels aus Metallisierungsschichten einschließlich eines leitfähigen Leitungsstopfens bei einer unteren Metallleitungsposition gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 65 veranschaulicht eine erste Ansicht eines Zellenlayouts für eine Speicherzelle.
    • 66 veranschaulicht eine erste Ansicht eines Zellenlayouts für eine Speicherzelle mit einem internen Knoten-Jumper gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 67 veranschaulicht eine zweite Ansicht eines Zellenlayouts für eine Speicherzelle.
    • 68 veranschaulicht eine zweite Ansicht eines Zellenlayouts für eine Speicherzelle mit einem internen Knoten-Jumper gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 69 veranschaulicht eine dritte Ansicht eines Zellenlayouts für eine Speicherzelle.
    • 70 veranschaulicht eine dritte Ansicht eines Zellenlayouts für eine Speicherzelle mit einem internen Knoten-Jumper gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 71A und 71B veranschaulichen ein Bitzellenlayout bzw. ein schematisches Diagramm für einen Sechs-Transistor(6T)-Statischer-Direktzugriffsspeicher (SRAM) gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 72 veranschaulicht Querschnittsansichten von zwei unterschiedlichen Layouts für eine gleiche Standardzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 73 veranschaulicht Draufsichten vier unterschiedlicher Zellenanordnungen, die die geradzahlige (E) oder ungeradzahlige (O) Designation angeben, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 74 veranschaulicht eine Draufsicht eines Blockebenenpolygitters gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 75 veranschaulicht ein beispielhaftes akzeptables (Bestehen) Layout basierend auf Standardzellen mit unterschiedlichen Versionen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 76 veranschaulicht ein beispielhaftes nichtakzeptables (Ausfall) Layout basierend auf Standardzellen mit unterschiedlichen Versionen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 77 veranschaulicht ein anderes beispielhaftes akzeptables (Bestehen) Layout basierend auf Standardzellen mit unterschiedlichen Versionen gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 78 veranschaulicht eine partielle Schnittdraufsicht und eine entsprechende Querschnittsansicht einer finnenbasierten Dünnfilmwiderstandstruktur, wobei die Querschnittsansicht entlang der a-a'-Achse der partiellen Schnittdraufsicht vorliegt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 79-83 veranschaulichen Draufsichten und entsprechende Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer finnenbasierten Dünnfilmwiderstandsstruktur repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 84 veranschaulicht eine Draufsicht einer finnenbasierten Dünnfilmwiderstandsstruktur mit einer Vielzahl von beispielhaften Positionen für Anoden- oder Kathodenelektrodenkontakte gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 85A-85D veranschaulichen Draufsichten verschiedener Finnengeometrien zum Fertigen eines finnenbasierten Präzisionswiderstands gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 86 veranschaulicht eine Querschnittsansicht einer Lithografiemaskenstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 87 veranschaulicht eine Rechenvorrichtung gemäß einer Implementierung der Offenbarung.
    • 88 veranschaulicht einen Interposer, der eine oder mehrere Ausführungsformen der Offenbarung umfasst.
    • 89 ist eine isometrische Ansicht einer Mobilrechenplattform, die einen IC einsetzt, der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt ist oder ein oder mehrere hier beschriebene Merkmale beinhaltet, gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 90 veranschaulicht eine Querschnittsansicht eines Flip-Chipmontierten Die gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Es ist eine fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung beschrieben. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie beispielsweise spezielle Integrations- und Materialbedingungen, dargelegt, um ein umfassendes Verständnis der Ausführungsformen der vorliegenden Offenbarung zu vermitteln. Es wird für einen Fachmann offensichtlich, dass Ausführungsformen der vorliegenden Offenbarung ohne diese speziellen Einzelheiten umgesetzt werden können. In anderen Fällen werden allgemein bekannte Merkmale, wie beispielsweise Gestaltungslayouts von integrierten Schaltkreisen, nicht im Einzelnen beschrieben, um die Ausführungsformen der vorliegenden Offenbarung nicht unnötig zu verschleiern. Außerdem versteht es sich, dass die verschiedenen Ausführungsformen, die in den Figuren gezeigt sind, veranschaulichende Repräsentationen und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Die folgende ausführliche Beschreibung ist lediglich von beispielhafter Natur und soll die Ausführungsformen des Gegenstands oder die Anwendung und Verwendungen solcher Ausführungsformen nicht beschränken. Wie hier verwendet, bedeutet das Wort „beispielhaft“ „als ein Beispiel, eine Instanz oder Veranschaulichung dienend“. Jede hier als beispielhaft beschriebene Implementierung ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Implementierungen aufzufassen. Des Weiteren gibt es keine Absicht, durch irgendeine ausgedrückte oder implizierte Theorie beschränkt zu werden, die in dem vorhergehenden technischen Gebiet, dem Hintergrund, der Kurzdarstellung oder der folgenden ausführlichen Beschreibung präsentiert ist.
  • Diese Beschreibung beinhaltet Bezugnahmen auf „eine Ausführungsform“ oder „Ausführungsform“. Das Auftreten des Ausdrucks „in einer Ausführungsform“ verweist nicht notwendigerweise auf die gleiche Ausführungsform. Bestimmte Merkmale, Strukturen oder Eigenschaften können auf eine beliebige geeignete Weise kombiniert werden, die mit dieser Offenbarung konsistent ist.
  • Terminologie. Die folgenden Paragraphen stellen Definitionen oder einen Zusammenhang für Ausdrücke bereit, die in dieser Offenbarung (einschließlich der angehängten Ansprüche) vorkommen:
  • „Umfassend.“ Dieser Ausdruck ist ein offener. Wie in den angehängten Ansprüchen verwendet, schließt dieser Ausdruck zusätzliche Strukturen oder Vorgänge nicht aus.
  • „Konfiguriert zu.“ Verschiedene Einheiten oder Komponenten können als „dazu konfiguriert“ beschrieben oder beansprucht werden, eine Aufgabe oder Aufgaben durchzuführen. In solchen Zusammenhängen wird „dazu konfiguriert“ verwendet, um eine Struktur zu implizieren, indem angegeben wird, dass die Einheiten oder Komponenten eine Struktur beinhalten, die jene Aufgabe oder Aufgaben während des Betriebs durchführt. Von daher kann gesagt werden, dass die Einheit oder Komponente dazu konfiguriert ist, die Aufgabe durchzuführen, selbst wenn die spezifizierte Einheit oder Komponente momentan nicht einsatzbereit ist (z. B. nicht eingeschaltet oder aktiv ist). Wiedergeben, dass eine Einheit oder ein Schaltkreis oder eine Komponente „dazu konfiguriert“ ist, eine oder mehrere Aufgaben durchzuführen, soll ausdrücklich 35 U.S.C. §112, sechster Absatz für diese Einheit oder Komponente nicht geltend machen.
  • „Erster“, „Zweiter“ usw. Wie vier verwendet, werden diese Begriffe als Bezeichnungen für Nomen verwendet, denen sie vorhergehen, und implizieren keinerlei Art von Reihenfolge (z. B. räumlich, zeitlich, logisch usw.).
  • „Gekoppelt“ - Die folgende Beschreibung verweist auf Elemente oder Knoten oder Merkmale, die miteinander „gekoppelt“ sind. Wie hier verwendet, bedeutet „gekoppelt“, sofern nicht ausdrücklich anderes angegeben ist, dass ein Element oder Knoten oder Merkmal direkt oder indirekt mit einem anderen Element oder Knoten oder Merkmal zusammengefügt ist (oder direkt oder indirekt mit diesem kommuniziert) und nicht notwendigerweise mechanisch.
  • Außerdem kann in der folgenden Beschreibung gewisse Terminologie auch lediglich zum Zweck der Bezugnahme verwendet werden und soll dementsprechend nicht beschränkend sein. Zum Beispiel beziehen sich Ausdrücke wie „oberer“, „unterer“, „oberhalb“ und „unterhalb“ auf Richtungen in den Zeichnungen, auf die Bezug genommen wird. Ausdrücke wie etwa „vome“, „hinten“, „Rückseite“, „Seite“, „außerhalb der Leiterplatte“ und „innerhalb der Leiterplatte“ beschreiben die Orientierung oder Position oder beides von Teilen der Komponente innerhalb eines konsistenten aber willkürlichen Bezugsrahmens, der durch Bezugnahme auf den Text und die assoziierten Zeichnungen, die die besprochene Komponente beschreiben, klar gemacht wird. Eine solche Terminologie beinhaltet möglicherweise die speziell oben erwähnten Wörter, Ableitungen davon und Wörter ähnlicher Bedeutung.
  • „Hindern“ - Wie hier verwendet, wird hindern verwendet, um einen Reduzierungs- oder Minimierungseffekt zu beschreiben. Wenn eine Komponente oder ein Merkmal als eine Handlung, Bewegung oder Bedingung hindernd beschrieben wird, kann sie/es das Ergebnis oder den Ausgang oder zukünftigen Zustand vollständig verhindern. Außerdem kann „hindern“ auch auf eine Reduzierung oder Verringerung des Ausgangs, der Leistungsfähigkeit oder des Effekts verweisen, der/die ansonsten auftreten könnte. Entsprechend muss, wenn eine Komponente, ein Element oder ein Merkmal als ein Ergebnis oder einen Zustand hindernd bezeichnet wird, sie/es das Ergebnis oder den Zustand nicht vollständig verhindern oder beseitigen.
  • Hier beschriebene Ausführungsformen können sich an eine FEOL-Halbleiterverarbeitung (FEOL: Front-End-Of-Line) und -Strukturen richten. FEOL ist der erste Teil einer Integrierter-Schaltkreis(IC: Integrated Circuit)-Fertigung, wobei die einzelnen Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) in dem Halbleitersubstrat oder der Halbleiterschicht strukturiert werden. FEOL deckt allgemein alles bis zu (aber nicht einschließlich) der Abscheidung von Metallzwischenverbindungsschichten ab. Anschließend an den letzten FEOL-Vorgang ist das Ergebnis typischerweise ein Wafer mit isolierten Transistoren (z. B. ohne irgendwelche Drähte).
  • Hier beschriebene Ausführungsformen können sich an eine BEOL-Halbleiterverarbeitung (BEOL: Back-End-Of-Line) und -Strukturen richten. BEOL ist der zweite Teil einer IC-Fertigung, wobei die einzelnen Vorrichtungen (z. B. Transistoren, Kondensatoren, Widerstände usw.) mit einer Verdrahtung auf dem Wafer, z. B. der Metallisierungsschicht oder -schichten, miteinander verbunden werden. BEOL beinhaltet Kontakte, Isolationsschichten (Dielektrika), Metallebenen und Bondstellen für Chip-Gehäuse-Verbindungen. In dem BEOL-Teil der Fertigungsphase werden Kontakte (Pads), Zwischenverbindungsdrähte, Vias und dielektrische Strukturen gebildet. Für moderne IC-Prozesse können mehr als 10 Metallschichten in dem BEOL hinzugefügt werden.
  • Unten beschriebene Ausführungsformen können auf eine FEOL-Verarbeitung und -Strukturen, BEOL-Verarbeitung und -Strukturen oder sowohl FEOLals auch BEOL-Verarbeitung und -Strukturen anwendbar sein. Insbesondere können, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines FEOL-Verarbeitungsszenarios veranschaulicht sein kann, solche Ansätze auch auf eine BEOL-Verarbeitung anwendbar sein. Gleichermaßen können, obwohl ein beispielhaftes Verarbeitungsschema unter Verwendung eines BEOL-Verarbeitungsszenarios veranschaulicht sein kann, solche Ansätze auch auf eine FEOL-Verarbeitung anwendbar sein.
  • Rastermaßteilungsverarbeitungs- und Strukturierungsszenarien können implementiert werden, um hier beschriebene Ausführungsformen zu ermöglichen oder können als Teil von hier beschriebenen Ausführungsformen enthalten sein. Rastermaßteilungsstrukturierung verweist typischerweise auf Rastermaßhalbierung, Rastermaßviertelung usw. Rastermaßteilungsschemata können auf FEOL-Verarbeitung, BEOL-Verarbeitung oder sowohl FEOL(Vorrichtung)- als auch BEOL(Metallisierungs)-Verarbeitung anwendbar sein. Gemäß einer oder mehreren hier beschriebenen Ausführungsformen wird eine optische Lithografie zuerst implementiert, um unidirektionale Leitungen (z. B. entweder strikt unidirektional oder hauptsächlich unidirektional) in einem vordefinierten Rastermaß zu drucken. Eine Rastermaßteilungsverarbeitung wird dann als eine Technik implementiert, um eine Leitungsdichte zu erhöhen.
  • Bei einer Ausführungsform wird der Begriff „Gitterstruktur“ für Finnen, Gate-Leitungen, Metallleitungen, ILD-Leitungen oder Hartmaskenleitungen hier verwendet, um sich auf eine Gitterstruktur mit engem Rastermaß zu beziehen. Bei einer solchen Ausführungsform ist das enge Rastermaß durch eine ausgewählte Lithografie nicht direkt erreichbar. Zum Beispiel kann zunächst eine Strukturierung basierend auf einer ausgewählten Lithografie gebildet werden, aber das Rastermaß kann durch die Verwendung von Abstandshaltermaskenstrukturierung halbiert werden, wie in der Technik bekannt ist. Darüber hinaus kann das ursprüngliche Rastermaß durch einen zweiten Durchgang einer Abstandshaltermaskenstrukturierung geviertelt werden. Entsprechend können die hier beschriebenen gitterähnlichen Strukturierungen Metallleitungen, ILD-Leitungen oder Hartmaskenleitungen in einem im Wesentlichen einheitlichen Rastermaß beanstandet und mit einer im Wesentlichen einheitlichen Breite aufweisen. Zum Beispiel würde bei manchen Ausführungsformen die Rastermaßvariation innerhalb von zehn Prozent liegen und würde die Breitenvariation innerhalb von zehn Prozent liegen und bei manchen Ausführungsformen würde die Rastermaßvariation innerhalb von fünf Prozent liegen und würde die Breitenvariation innerhalb von fünf Prozent liegen. Die Strukturierung kann durch einen Rastermaßhalbierungs- oder Rastermaßviertelungs- oder einen anderen Rastermaßteilungsansatz gefertigt werden. Bei einer Ausführungsform weist das Gitter nicht notwendigerweise ein einziges Rastermaß auf.
  • Bei einem ersten Beispiel kann eine Rastermaßhalbierung implementiert werden, um die Leitungsdichte einer gefertigten Gitterstruktur zu verdoppeln. 1A veranschaulicht eine Querschnittsansicht einer Anfangsstruktur anschließend an das Abscheiden, aber vor dem Strukturieren einer Hartmaskenmaterialschicht, die auf einer Zwischenschichtdielektrikum(ILD: Interlayer Dielectric)-Schicht gebildet ist. 1B veranschaulicht eine Querschnittsansicht der Struktur aus 1A anschließend an das Strukturieren der Hartmaskenschicht durch Rastermaßhalbierung.
  • Unter Bezugnahme auf 1A weist eine Anfangsstruktur 100 eine Hartmaskenmaterialschicht 104 auf, die auf einer Zwischenschichtdielektrikum(ILD)-Schicht 102 gebildet ist. Eine strukturierte Maske 106 ist oberhalb der Hartmaskenmaterialschicht 104 angeordnet. Die strukturierte Maske 106 weist Abstandshalter 108, die entlang Seitenwänden von Merkmalen (Leitungen) davon gebildet sind, auf der Hartmaskenmaterialschicht 104 auf.
  • Unter Bezugnahme auf 1B wird die Hartmaskenmaterialschicht 104 in einem Rastermaßhalbierungsansatz strukturiert. Speziell wird die strukturierte Maske 106 zuerst entfernt. Die resultierende Strukturierung der Abstandshalter 108 weist die doppelte Dichte, oder das halbe Rastermaß oder die Merkmale der Maske 106 auf. Die Strukturierung der Abstandshalter 108 wird z. B. durch einen Ätzprozess zu der Hartmaskenmaterialschicht 104 transferiert, um eine strukturierte Hartmaske 110 zu bilden, wie in 1B veranschaulicht ist. Bei einer solchen Ausführungsform wird die strukturierte Hartmaske 110 mit einer Gitterstrukturierung gebildet, die unidirektionale Leitungen aufweist. Die Gitterstrukturierung der strukturierten Hartmaske 110 kann eine Gitterstruktur mit einem engen Rastermaß sein. Zum Beispiel kann das enge Rastermaß nicht direkt durch ausgewählte Lithografietechniken erreichbar sein. Obwohl dies nicht dargestellt ist, kann das ursprüngliche Rastermaß darüber hinaus durch einen zweiten Durchgang einer Abstandshaltermaskenstrukturierung geviertelt werden. Entsprechend kann die gitterähnliche Strukturierung der strukturierten Hartmaske 110 aus 1B Hartmaskenleitungen aufweisen, die in einem konstanten Rastermaß beabstandet sind und eine konstante Breite relativ zueinander aufweisen. Die erreichten Abmessungen können viel kleiner als die kritische Abmessung der eingesetzten lithografischen Technik sein.
  • Entsprechend kann für entweder Front-End-Of-Line(FEOL)- oder Back-End-Of-Line(BEOL)-Integrationsschemata, oder für beide, ein Deckfilm unter Verwendung von Lithografie und Ätzverarbeitung strukturiert werden, die z. B. abstandshalterbasierte Doppelstrukturierung (SBDP: Spacer-Based-Double-Patterning) oder Rastermaßhalbierung oder abstandshalterbasierte Vierfachstrukturierung (SBQP: Spacer-Based-Quadruple-Patterning) oder Rastermaßviertelung einschließen können. Es versteht sich, dass andere Rastermaßteilungsansätze ebenfalls implementiert werden können. In jedem Fall kann bei einer Ausführungsform ein gitterartiges Layout durch einen ausgewählten Lithografieansatz, wie etwa 193-nm-Immersionslithografie (193i), gefertigt werden. Rastermaßteilung kann implementiert werden, um die Dichte von Leitungen in dem gitterartigen Layout um einen Faktor von n zu erhöhen. Eine gitterartige Layoutbildung mit 193i-Lithografie plus Rastermaßteilung um einen Faktor von „n“ kann als 193i+P/n-Rastermaßteilung bezeichnet werden. Bei einer solchen Ausführungsform kann die 193-nm-Immersionsskalierung für viele Generationen mit kosteneffektiver Rastermaßteilung erweitert werden.
  • Bei der Herstellung von Integrierter-Schaltkreis-Vorrichtungen sind Mehrfach-Gate-Transistoren, wie etwa Tri-Gate-Transistoren, mit andauernder Abwärtsskalierung von Vorrichtungsabmessungen verbreiteter geworden. Tri-Gate-Transistoren werden allgemein entweder auf Volumensiliciumsubstraten oder auf Silicium-auf-Isolator-Substraten gefertigt. Bei manchen Fällen werden Volumensiliciumsubstrate aufgrund ihrer geringeren Kosten und Kompatibilität mit der existierenden Volumensiliciumsubstratinfrastruktur mit hoher Ausbeute bevorzugt.
  • Das Skalieren von Mehrfach-Gate-Transistoren ist jedoch nicht ohne Konsequenzen. Da die Abmessungen dieser fundamentalen Baublöcke einer mikroelektronischen Schaltungsanordnung reduziert werden und da die reine Anzahl an fundamentalen Baublöcken, die in einem gegebenen Gebiet gefertigt werden, erhöht wird, sind die Beschränkungen für die Halbleiterprozesse, die zum Fertigen dieser Baublöcke verwendet werden, überwältigend geworden.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird ein Rastermaßviertelungsansatz zum Strukturieren einer Halbleiterschicht implementiert, um Halbleiterfinnen zu bilden. Bei einer oder mehreren Ausführungsformen wird ein Vereinigungsfinnenrastermaßviertelungsansatz implementiert.
  • 2A ist ein Schaubild eines Rastermaßviertelungsansatzes 200, der zum Fertigen von Halbleiterfinnen verwendet wird, gemäß einer Ausführungsform der vorliegenden Offenbarung. 2B veranschaulicht eine Querschnittsansicht von Halbleiterfinnen, die unter Verwendung eines Rastermaßviertelungsansatzes gefertigt werden, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 2A wird bei Vorgang (a) eine Fotolackschicht (PR) strukturiert, um Fotolackmerkmale 202 zu bilden. Die Fotolackmerkmale 202 können unter Verwendung von standardlithografischen Verarbeitungstechniken, wie etwa 193-Immersionslithografie, strukturiert werden. Bei Vorgang (b) werden die Fotolackmerkmale 202 verwendet, um eine Materialschicht, wie etwa eine Isolations- oder Dielektrikumhartmaskenschicht, zu strukturieren, um erste Backbone(BB1)-Merkmale 204 zu bilden. Erste Abstandshalter(SP1)-Merkmale 206 werden dann angrenzend an die Seitenwände der ersten Backbone-Merkmale 204 gebildet. Bei Vorgang (c) werden die ersten Backbone-Merkmale 204 entfernt, um nur die ersten Abstandshaltermerkmale 206 übrig zu lassen. Vor dem oder während des Entfernens der ersten Backbone-Merkmale 204 können die ersten Abstandshaltermerkmale 206 gedünnt werden, um gedünnte erste Abstandshaltermerkmale 206' zu bilden, wie in 2A veranschaulicht. Dieses Dünnen kann in Abhängigkeit von der erforderlichen Beabstandung und Größenbemessung, die für BB2-Merkmale (208, unten beschrieben) notwendig sind, vor (wie dargestellt) von nach der Entfernung von BB1 (Merkmal 204) durchgeführt werden. Bei Vorgang (d) werden die ersten Abstandshaltermerkmale 206 oder die gedünnten ersten Abstandshaltermerkmale 206' verwendet, um eine Materialschicht, wie etwa eine Isolations- oder Dielektrikumhartmaskenschicht, zu strukturieren, um zweite Backbone(BB2)-Merkmale 208 zu bilden. Zweite Abstandshalter(SP2)-Merkmale 210 werden dann angrenzend an die Seitenwände der zweiten Backbone-Merkmale 208 gebildet. Bei Vorgang (e) werden die zweiten Backbone-Merkmale 208 entfernt, um nur die zweiten Abstandshaltermerkmale 210 übrig zu lassen. Die verbleibenden zweiten Abstandshaltermerkmale 210 können dann verwendet werden, um eine Halbleiterschicht so zu strukturieren, dass mehrere Halbleiterfinnen mit einer Abmessung mit gevierteltem Rastermaß relativ zu den anfänglichen strukturierten Fotolackmerkmalen 202 bereitgestellt werden. Als ein Beispiel werden unter Bezugnahme auf 2B mehrere Halbleiterfinnen 250, wie etwa aus einer Volumensiliciumschicht gebildete Siliciumfinnen, unter Verwendung der zweiten Abstandshaltermerkmale 210 als eine Maske für die Strukturierung, z. B. eine Trocken- oder Plasmaätzstrukturierung, gebildet. Bei dem Beispiel aus 2B weisen die mehreren Halbleiterfinnen 250 durchgehend im Wesentlichen ein gleiches Rastermaß und eine gleiche Beabstandung auf.
  • Es versteht sich, dass die Beabstandung zwischen anfänglich strukturierten Fotolackmerkmalen modifiziert werden kann, um das strukturelle Ergebnis des Rastermaßviertelungsprozesses zu variieren. Bei einem Beispiel ist 3A ein Schaubild eines Vereinigungsfinnenrastermaßviertelungsansatzes 300, der zum Fertigen von Halbleiterfinnen verwendet wird, gemäß einer Ausführungsform der vorliegenden Offenbarung. 3B veranschaulicht eine Querschnittsansicht von Halbleiterfinnen, die unter Verwendung eines Vereinigungsfinnenrastermaßviertelungsansatzes gefertigt werden, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 3A wird bei Vorgang (a) eine Fotolackschicht (PR) strukturiert, um Fotolackmerkmale 302 zu bilden. Die Fotolackmerkmale 302 können unter Verwendung von standardlithografischen Verarbeitungstechniken, wie etwa 193-Immersionslithografie, strukturiert werden, aber mit einer Beabstandung, die schlussendlich mit den Gestaltungsregeln in Konflikt geraten kann, die notwendig sind, um eine gleichmäßige rastermaßmultiplizierte Strukturierung (z. B. eine Beabstandung, die als ein Untergestaltungsregelraum bezeichnet wird) zu produzieren. Bei Vorgang (b) werden die Fotolackmerkmale 302 verwendet, um eine Materialschicht, wie etwa eine Isolations- oder Dielektrikumhartmaskenschicht, zu strukturieren, um erste Backbone(BB1)-Merkmale 304 zu bilden. Erste Abstandshalter(SP1)-Merkmale 306 werden dann angrenzend an die Seitenwände der ersten Backbone-Merkmale 304 gebildet. Jedoch sind im Gegensatz zu dem in 2A veranschaulichten Schema manche der angrenzenden ersten Abstandshaltermerkmale 306 vereinigte Abstandshaltermerkmale infolge der engeren Fotolackmerkmale 302. Bei Vorgang (c) werden die ersten Backbone-Merkmale 304 entfernt, um nur die ersten Abstandshaltermerkmale 306 übrig zu lassen. Vor oder nach dem Entfernen der ersten Backbone-Merkmale 304 können manche der ersten Abstandshaltermerkmale 306 gedünnt werden, um gedünnte erste Abstandshaltermerkmale 306' zu bilden, wie in 3A veranschaulicht ist. Bei Vorgang (d) werden die ersten Abstandshaltermerkmale 306 und die gedünnten ersten Abstandshaltermerkmale 306' verwendet, um eine Materialschicht, wie etwa eine Isolations- oder Dielektrikumhartmaskenschicht, zu strukturieren, um zweite Backbone(BB2)-Merkmale 308 zu bilden. Zweite Abstandshalter(SP2)-Merkmale 310 werden dann angrenzend an die Seitenwände der zweiten Backbone-Merkmale 308 gebildet. Jedoch werden die zweiten Abstandshalter bei Positionen, wo BB2-Merkmale 308 vereinigte Merkmale sind, wie etwa bei den zentralen BB2-Merkmalen 308 aus 3A, nicht gebildet. Bei Vorgang (e) werden die zweiten Backbone-Merkmale 308 entfernt, um nur die zweiten Abstandshaltermerkmale 310 übrig zu lassen. Die verbleibenden zweiten Abstandshaltermerkmale 310 können dann verwendet werden, um eine Halbleiterschicht so zu strukturieren, dass mehrere Halbleiterfinnen mit einer Abmessung mit gevierteiltem Rastermaß relativ zu den anfänglichen strukturierten Fotolackmerkmalen 302 bereitgestellt werden.
  • Als ein Beispiel werden unter Bezugnahme auf 3B mehrere Halbleiterfinnen 350, wie etwa aus einer Volumensiliciumschicht gebildete Siliciumfinnen, unter Verwendung der zweiten Abstandshaltermerkmale 310 als eine Maske für die Strukturierung, z. B. eine Trocken- oder Plasmaätzstrukturierung, gebildet. Bei dem Beispiel aus 3B weisen jedoch die mehreren Halbleiterfinnen 350 ein variierendes Rastermaß und eine variierende Beabstandung auf. Ein solcher Vereinigungsfinnenabstandshalterstrukturierungsansatz kann implementiert werden, um im Wesentlichen die Anwesenheit einer Finne bei gewissen Stellen einer Strukturierung mehrerer Finnen zu beseitigen. Entsprechend ermöglicht das Vereinigen der ersten Abstandshaltermerkmale 306 bei gewissen Stellen die Fertigung von sechs oder vier Finnen mit Basis auf zwei ersten Backbone-Merkmalen 304, was typischerweise acht Finnen erzeugt, wie in Assoziation mit 2A und 2B beschrieben ist. Bei einem Beispiel weisen In-Board-Finnen ein engeres Rastermaß auf als es normalerweise erlaubt wäre, indem die Finnen bei einem gleichmäßigen Rastermaß erzeugt werden und dann die nicht benötigten Finnen geschnitten werden, obwohl der letztere Ansatz immer noch gemäß hier beschriebenen Ausführungsformen implementiert werden kann.
  • Bei einem Ausführungsbeispiel weisen unter Bezugnahme auf 3B, einer Integrierter-Schaltkreis-Struktur, erste mehrere Halbleiterfinnen 352 eine längste Abmessung entlang einer ersten Richtung (y, in die Seite hinein) auf. Angrenzende einzelne Halbleiterfinnen 353 der ersten mehreren Halbleiterfinnen 352 sind um einen ersten Betrag (S11) in einer zweiten Richtung (x) orthogonal zu der ersten Richtung y voneinander beabstandet. Zweite mehrere Halbleiterfinnen 354 weisen eine längste Abmessung entlang der ersten Richtung y auf. Angrenzende einzelne Halbleiterfinnen 355 der zweiten mehreren Halbleiterfinnen 354 sind um den ersten Betrag (S1) in der zweiten Richtung voneinander beabstandet. Die nächsten Halbleiterfinnen 356 und 357 der ersten mehreren Halbleiterfinnen 352 bzw. der zweiten mehreren Halbleiterfinnen 354 sind voneinander um einen zweiten Betrag (S2) in der zweiten Richtung x beabstandet. Bei einer Ausführungsform ist der zweite Betrag S2 größer als der erste Betrag S1, aber weniger als zweimal der erste Betrag S1. Bei einer anderen Ausführungsform ist der zweite Betrag S2 mehr als zweimal der erste Betrag S1.
  • Bei einer Ausführungsform beinhalten die ersten mehreren Halbleiterfinnen 352 und die zweiten mehreren Halbleiterfinnen 354 Silicium. Bei einer Ausführungsform sind die ersten mehreren Halbleiterfinnen 352 und die zweiten mehreren Halbleiterfinnen 354 mit einem darunterliegenden monokristallinen Siliciumsubstrat kontinuierlich. Bei einer Ausführungsform weisen einzelne der ersten mehreren Halbleiterfinnen 352 und der zweiten mehreren Halbleiterfinnen 354 sich nach außen verjüngende Seitenwände entlang der zweiten Richtung x von einer Oberseite zu einer Unterseite einzelner der ersten mehreren Halbleiterfinnen 352 und der zweiten mehreren Halbleiterfinnen 354 auf. Bei einer Ausführungsform weisen die ersten mehreren Halbleiterfinnen 352 genau fünf Halbleiterfinnen auf und weisen die zweiten mehreren Halbleiterfinnen 354 genau fünf Halbleiterfinnen auf.
  • Bei einem anderen Ausführungsbeispiel beinhaltet unter Bezugnahme auf 3A und 3B ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer ersten primären Backbone-Struktur 304 (linker BB1) und einer zweiten primären Backbone-Struktur 304 (rechter BB1). Primäre Abstandshalterstrukturen 306 werden angrenzend an Seitenwände der ersten primären Backbone-Struktur 304 (linker BB1) und der zweiten primären Backbone-Struktur 304 (rechter BB1) gebildet. Primäre Abstandshalterstrukturen 306 zwischen der ersten primären Backbone-Struktur 304 (linker BB1) und der zweiten primären Backbone-Struktur 304 (rechter BB1) sind vereinigt. Die erste primäre Backbone-Struktur (linker BB1) und die zweite primäre Backbone-Struktur (rechter BB1) sind entfernt und eine erste, zweite, dritte und vierte sekundäre Backbone-Struktur 308 sind bereitgestellt. Die zweite und dritte sekundäre Backbone-Struktur (z. B. das zentrale Paar der sekundären Backbone-Strukturen 308) sind vereinigt. Sekundäre Abstandshalterstrukturen 310 sind angrenzend an Seitenwände der ersten, zweiten, dritten und vierten sekundären Backbone-Struktur 308 gebildet. Die erste, zweite, dritte und vierte sekundäre Backbone-Struktur 308 werden dann entfernt. Ein Halbleitermaterial wird dann mit den sekundären Abstandshalterstrukturen 310 strukturiert, um Halbleiterfinnen 350 in dem Halbleitermaterial zu bilden.
  • Bei einer Ausführungsform sind die erste primäre Backbone-Struktur 304 (linker BB1) und die zweite primäre Backbone-Struktur 304 (rechter BB1) mit einer Untergestaltungsregelbeabstandung zwischen der ersten primären Backbone-Struktur und der zweiten primären Backbone-Struktur strukturiert. Bei einer Ausführungsform beinhaltet das Halbleitermaterial Silicium. Bei einer Ausführungsform weisen einzelne der Halbleiterfinnen 350 sich nach außen verjüngende Seitenwände entlang der zweiten Richtung x von einer Oberseite zu einer Unterseite einzelner der Halbleiterfinnen 350 auf. Bei einer Ausführungsform sind die Halbleiterfinnen 350 kontinuierlich mit einem darunterliegenden monokristallinen Siliciumsubstrat. Bei einer Ausführungsform beinhaltet das Strukturieren des Halbleitermaterials mit den sekundären Abstandshalterstrukturen 310 Bilden erster mehrerer Halbleiterfinnen 352 mit einer längsten Abmessung entlang einer ersten Richtung y, wobei angrenzende einzelne Halbleiterfinnen der ersten mehreren Halbleiterfinnen 352 um einen ersten Betrag S1 in einer zweiten Richtung x orthogonal zu der ersten Richtung y voneinander beabstandet sind. Zweite mehrere Halbleiterfinnen 354 werden mit einer längsten Abmessung entlang der ersten Richtung y gebildet, wobei angrenzende einzelne Halbleiterfinnen der zweiten mehreren Halbleiterfinnen 354 voneinander um den ersten Betrag S1 in der zweiten Richtung x beabstandet sind. Die nächsten Halbleiterfinnen 356 und 357 der ersten mehreren Halbleiterfinnen 352 bzw. der zweiten mehreren Halbleiterfinnen 354 sind voneinander um einen zweiten Betrag S2 in der zweiten Richtung x beabstandet. Bei einer Ausführungsform ist der zweite Betrag S2 größer als der erste Betrag S1. Bei einer solchen Ausführungsform ist der zweite Betrag S2 weniger als zweimal der erste Betrag S1. Bei einer anderen solchen Ausführungsform ist der zweite Betrag S2 mehr als zweimal, aber weniger als dreimal größer als der erste Betrag S1. Bei einer Ausführungsform weisen die ersten mehreren Halbleiterfinnen 352 genau fünf Halbleiterfinnen auf und weisen die zweiten mehreren Halbleiterfinnen 254 genau fünf Halbleiterfinnen auf, wie in 3B veranschaulicht ist.
  • Bei einem anderen Aspekt versteht es sich, dass ein Finnentrimmprozess, wobei eine Finnenentfemung als eine Alternative zu einem Vereinigiungsfinnenansatz durchgeführt wird, Finnen während einer Hartmaskenstrukturierung oder durch physisches Entfernen der Finne getrimmt (entfernt) werden können. Als ein Beispiel des letzteren Ansatzes 4A-4C Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen mehrerer Halbleiterfinnen repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 4A wird eine strukturierte Hartmaskenschicht 402 oberhalb einer Halbleiterschicht 404, wie etwa einer Volumeneinkristallsiliciumschicht, gebildet. Unter Bezugnahme auf 4B werden die Finnen 406 dann in der Halbleiterschicht 404, z. B. durch einen Trocken- oder Plasmaätzprozess, gebildet. Unter Bezugnahme auf 4C werden ausgewählte Finnen 406 z. B. unter Verwendung eines Maskierungs- und Ätzprozesses entfernt. Bei dem gezeigten Beispiel wird eine der Finnen 406 entfernt und kann einen restlichen Finnenstummel 408 zurücklassen, wie in 4C dargestellt ist. Bei einem solchen Ansatz des „Finnentrimmen als letztes“ wird die Hartmaske 402 als Ganzes strukturiert, um eine Gitterstruktur ohne Entfernung oder Modifikation einzelner Merkmale bereitzustellen. Die Finnenpopulation wird nicht modifiziert, bis nachdem die Finnen gefertigt sind.
  • Bei einem anderen Aspekt kann ein Mehrfachschichtgrabenisolationsgebiet, das als eine Flache-Grabenisolation(STI: Shallow Trench Isolation)-Struktur bezeichnet werden kann, zwischen Halbleiterfinnen implementiert werden. Bei einer Ausführungsform wird eine Mehrfachschicht-STI-Struktur zwischen Siliciumfinnen gebildet, die in einem Volumensiliciumsubstrat gebildet sind, um Unterfinnengebiete der Siliciumfinnen zu definieren.
  • Es kann wünschenswert sein, Volumensilicium für finnen- oder Tri-Gatebasierte Transistoren zu verwenden. Jedoch gibt es Bedenken, dass Gebiete (Unterfinnen) unterhalb des aktiven Siliciumfinnenteils der Vorrichtung (z. B. des Gate-gesteuerten Gebiets oder HSi) unter verringerter oder keiner Gate-Steuerung stehen. Von daher können, falls sich Source- oder Drain-Gebiete bei dem oder unterhalb des HSi-Punktes befinden, dann Leckpfade durch das Unterfinnengebiet existieren. Es kann der Fall sein, dass Leckpfade in dem Unterfinnengebiet zum ordnungsgemäßen Vorrichtungsbetrieb gesteuert werden sollten.
  • Ein Ansatz zum Adressieren der obigen Probleme involviert die Verwendung von Wannenimplantationsvorgängen, wobei das Unterfinnengebiet stark dotiert ist (z. B. viel mehr als 2E18/cm3), was einen Unterfinnenleckverlust blockiert, aber auch zu einer erheblichen Dotierung in der Finne führt. Das Hinzufügen von Halo-Implantationen erhöht eine Finnendotierung weiter, so dass End-of-Line-Finnen mit einem hohen Niveau dotiert sind (z. B. mehr als etwa 1E18/cm3.
  • Ein anderer Ansatz involviert Dotieren, das durch Unterfinnendotierung bereitgestellt wird, ohne notwendigerweise das gleiche Dotierungsniveau für die HSi-Teile der Finnen zu liefern. Prozesse können selektives Dotieren von Unterfinnengebieten von Tri-Gate- oder FinFET-Transistoren involvieren, die auf Volumensiliciumwafem gefertigt sind, z. B. mittels Tri-Gate-dotiertes-Glas-Unterfinnen-Herausdiffusion. Zum Beispiel kann das selektive Dotieren eines Unterfinnengebiets von Tri-Gate- oder FinFET-Transistoren Unterfinnenleckverluste abschwächen, während gleichzeitig eine Finnendotierung niedrig gehalten wird. Die Einbindung von Festkörperdotierungsquellen (z. B. p-Typ- und n-Typ-dotierte Oxide, Nitride oder Carbide) in den Transistorprozessfluss, der, nachdem er von den Finnenseitenwänden zurückgesetzt ist, liefert eine Wannendotierung in das Unterfinnengebiet, während der Finnenkörper relativ nichtdotiert gehalten wird.
  • Dementsprechend können Prozessschemen die Verwendung einer Festkörperquellendotierungsschicht (z. B. bordotiertes Oxid) beinhalten, die anschließend an eine Finnenätzung auf Finnen abgeschieden wird. Später, nach einer Grabenfüllung und Polieren, wird die Dotierungsschicht zusammen mit dem Grabenfüllmaterial zurückgesetzt, um die Finnenhöhe (HSi) für die Vorrichtung zu definieren. Der Vorgang entfernt die Dotierungsschicht von den Finnenseitenwänden oberhalb von HSi. Daher ist die Dotierungsschicht nur entlang der Finnenseitenwände in dem Unterfinnengebiet vorhanden, was eine genaue Steuerung der Dotierungsplatzierung gewährleistet. Nach einem Drive-In-Tempern ist eine hohe Dotierung auf das Unterfinnengebiet beschränkt, die schnell zu einer geringen Dotierung in dem angrenzenden Gebiet der Finne oberhalb von HSi übergeht (das das Kanalgebiet des Transistors bildet). Allgemein wird Borsilicatglas (BSG) für NMOS-Finnendotierung implementiert, während eine Phosphorsilicat(PSG)- oder Arsensilicatglas(AsSG)-Schicht für PMOS-Finnendotierung implementiert wird. Bei einem Beispiel ist eine solche p-Typ-Festkörperdotierungsstoffquellenschicht eine BSG-Schicht mit einer Borkonzentration näherungsweise in dem Bereich von 0,1-10 Gew.-%. Bei einem anderen Beispiel ist eine solche n-Typ-Festkörperdotierungsstoffquellenschicht eine PSG-Schicht oder eine AsSG-Schicht mit einer Phosphor- bzw. Arsenkonzentration näherungsweise in dem Bereich von 0,1-10 Gew.-%. Eine Siliciumnitriddeckschicht kann auf der Dotierungsschicht enthalten sein und ein Siliciumdioxid- oder Siliciumoxidfüllmaterial kann dann auf der Siliciumnitriddeckschicht enthalten sein.
  • Gemäß einer anderen Ausführungsform der vorliegenden Offenbarung ist ein Unterfinnenleckverlust für relativ dünnere Finnen (z. B. Finnen mit einer Breite von weniger als näherungsweise 20 Nanometer) ausreichend niedrig, wobei ein nichtdotierter oder schwach dotierter Siliciumoxid- oder Siliciumdioxidfilm direkt angrenzend an eine Finne gebildet ist, eine Siliciumnitridschicht auf dem nichtdotierten oder schwach dotierten Siliciumoxid- oder Siliciumdioxidfilm gebildet ist und ein Siliciumdioxid oder Silliciumoxidfüllmaterial auf der Siliciumnitriddeckschicht enthalten ist. Es versteht sich, dass Dotieren, wie etwa Halo-Dotieren, der Unterfinnengebiete auch mit einer solchen Struktur implementiert werden kann.
  • 5A veranschaulicht eine Querschnittsansicht eines Paares von Halbleiterfinnen, die durch eine dreischichtige Grabenisolationsstruktur separiert sind, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 5A beinhaltet eine Integrierter-Schaltkreis-Struktur eine Finne 502, wie etwa eine Siliciumfinne. Die Finne 502 weist einen unteren Finnenteil (Unterfinne) 502A und einen oberen Finnenteil 502B (HSi) auf. Eine erste Isolationsschicht 504 befindet sich direkt auf Seitenwänden des unteren Finnenteils 502A der Finne 502. Eine zweite Isolationsschicht 506 befindet sich direkt auf der ersten Isolationsschicht 504 direkt auf den Seitenwänden des unteren Finnenteils 502A der Finne 502. Eine dielektrisches Füllmaterial 508 befindet sich direkt lateral angrenzend zu der zweiten Isolationsschicht 506 direkt auf der ersten Isolationsschicht 504 direkt auf den Seitenwänden des unteren Finnenteils 502A der Finne 502.
  • Bei einer Ausführungsform ist die erste Isolationsschicht 504 eine nichtdotierte Isolationsschicht einschließlich Silicium und Sauerstoff, wie etwa eine Siliciumoxid- oder Siliciumdioxidisolationsschicht. Bei einer Ausführungsform beinhaltet die erste Isolationsschicht 504 Silicium und Sauerstoff und weist keine anderen Atomspezies mit einer atomaren Konzentration größer als 1E15 Atome pro Kubikzentimeter auf. Bei einer Ausführungsform weist die erste Isolationsschicht 504 eine Dicke in dem Bereich von 0,5-2 Nanometer auf.
  • Bei einer Ausführungsform beinhaltet die zweite Isolationsschicht 506 Silicium und Stickstoff, wie etwa eine stöchiometrische Si3N4-Siliciumnitridisolationsschicht, eine siliciumreiche Siliciumnitridisolationsschicht oder eine siliciumarme Siliciumnitridisolationsschicht. Bei einer Ausführungsform weist die zweite Isolationsschicht 506 eine Dicke in dem Bereich von 2-5 Nanometer auf.
  • Bei einer Ausführungsform beinhaltet das dielektrische Füllmaterial 508 Silicium und Sauerstoff, wie etwa eine Siliciumoxid- oder Siliciumdioxidisolationsschicht. Bei einer Ausführungsform wird schlussendlich eine Gate-Elektrode über einer Oberseite des und lateral angrenzend an Seitenwände des oberen Finnenteils 502B der Finne 502 gebildet.
  • Es versteht sich, dass während der Verarbeitung obere Finnenteile von Halbleiterfinnen erodiert oder verbraucht werden können. Außerdem können Grabenisolationsstrukturen zwischen Finnen ebenfalls erodiert werden, so dass sie eine nichtebenflächige Topografie aufweisen, oder können bei der Fertigung mit einer nichtebenflächigen Topografie gebildet werden. Als ein Beispiel veranschaulicht 5B eine Querschnittsansicht eines anderes Paares von Halbleiterfinnen, die durch eine andere dreischichtige Grabenisolationsstruktur separiert sind, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 5B beinhaltet eine Integrierter-Schaltkreis-Struktur eine erste Finne 552, wie etwa eine Siliciumfinne. Die erste Finne 552 weist einen unteren Finnenteil 552A und einen oberen Finnenteil 552B und ein Schultermerkmal 554 bei einem Gebiet zwischen dem unteren Finnenteil 552A und dem oberen Finnenteil 552B auf. Eine zweite Finne 562, wie etwa eine zweite Siliciumfinne, weist einen unteren Finnenteil 562A und einen oberen Finnenteil 562B und ein Schultermerkmal 564 bei einem Gebiet zwischen dem unteren Finnenteil 562A und dem oberen Finnenteil 562B auf. Eine erste Isolationsschicht 574 befindet sich direkt auf Seitenwänden des unteren Finnenteils 552A der ersten Finne 552 und direkt auf Seitenwänden des unteren Finnenteils 562A der zweiten Finne 562. Die erste Isolationsschicht 574 weist einen ersten Endteil 574A im Wesentlichen komplanar mit dem Schultermerkmal 554 der ersten Finne 552 auf und die erste Isolationsschicht 574 weist ferner einen zweiten Endteil 574B im Wesentlichen komplanar mit dem Schultermerkmal 564 der zweiten Finne 562 auf. Eine zweite Isolationsschicht 576 befindet sich direkt auf der ersten Isolationsschicht 574 direkt auf den Seitenwänden des unteren Finnenteils 552A der ersten Finne 552 und direkt auf den Seitenwänden des unteren Finnenteils 562A der zweiten Finne 562.
  • Ein dielektrisches Füllmaterial 578 befindet sich direkt lateral angrenzend zu der zweiten Isolationsschicht 576 direkt auf der ersten Isolationsschicht 574 direkt auf den Seitenwänden des unteren Finnenteils 552A der ersten Finne 552 und direkt auf den Seitenwänden des unteren Finnenteils 562A der zweiten Finne 562. Bei einer Ausführungsform weist das dielektrische Füllmaterial 578 eine obere Oberfläche 578A auf, wobei ein Teil der oberen Oberfläche 578A des dielektrischen Füllmaterials 578 unterhalb wenigstens eines der Schultermerkmale 554 der ersten Finne 552 und unterhalb wenigstens eines der Schultermerkmale 564 der zweiten Finne 562 liegt, wie in 5B veranschaulicht ist.
  • Bei einer Ausführungsform ist die erste Isolationsschicht 574 eine nichtdotierte Isolationsschicht einschließlich Silicium und Sauerstoff, wie etwa eine Siliciumoxid- oder Siliciumdioxidisolationsschicht. Bei einer Ausführungsform beinhaltet die erste Isolationsschicht 574 Silicium und Sauerstoff und weist keine anderen Atomspezies mit einer atomaren Konzentration größer als 1E15 Atome pro Kubikzentimeter auf. Bei einer Ausführungsform weist die erste Isolationsschicht 574 eine Dicke in dem Bereich von 0,5-2 Nanometer auf.
  • Bei einer Ausführungsform beinhaltet die zweite Isolationsschicht 576 Silicium und Stickstoff, wie etwa eine stöchiometrische Si3N4-Siliciumnitridisolationsschicht, eine siliciumreiche Siliciumnitridisolationsschicht oder eine siliciumarme Siliciumnitridisolationsschicht. Bei einer Ausführungsform weist die zweite Isolationsschicht 576 eine Dicke in dem Bereich von 2-5 Nanometer auf.
  • Bei einer Ausführungsform beinhaltet das dielektrische Füllmaterial 578 Silicium und Sauerstoff, wie etwa eine Siliciumoxid- oder Siliciumdioxidisolationsschicht. Bei einer Ausführungsform wird eine Gate-Elektrode schlussendlich über einer Oberseite des und lateral angrenzend an Seitenwände des oberen Finnenteils 552B der ersten Finne 552 und über einer Oberseite des und lateral angrenzend an Seitenwände des oberen Finnenteils 562B der zweiten Finne 562 gebildet. Die Gate-Elektrode befindet sich ferner über dem dielektrischen Füllmaterial 578 zwischen der ersten Finne 552 und der zweiten Finne 562.
  • 6A-6D veranschaulichen eine Querschnittsansicht verschiedener Vorgänge in der Fertigung einer dreischichtigen Grabenisolationsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 6A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Finne 602, wie etwa einer Siliciumfinne. Eine erste Isolationsschicht 604 wird direkt auf und konform mit der Finne 602 gebildet, wie in 6B veranschaulicht ist. Bei einer Ausführungsform beinhaltet die erste Isolationsschicht 604 Silicium und Sauerstoff und weist keine anderen Atomspezies mit einer atomaren Konzentration größer als 1E15 Atome pro Kubikzentimeter auf.
  • Unter Bezugnahme auf 6C wird eine zweite Isolationsschicht 606 direkt auf und konform mit der ersten Isolationsschicht 604 gebildet. Bei einer Ausführungsform beinhaltet die zweite Isolationsschicht 606 Silicium und Stickstoff. Ein dielektrisches Füllmaterial 608 wird direkt auf der zweiten Isolationsschicht 606 gebildet, wie in 6D veranschaulicht ist.
  • Bei einer Ausführungsform involviert das Verfahren ferner Zurücksetzen des dielektrischen Füllmaterials 608, der ersten Isolationsschicht 604 und der zweiten Isolationsschicht 606, um die Finne 602 mit einem freigelegten oberen Finnenteil 602A (z. B. wie etwa den oberen Finnenteilen 502B, 552B oder 562B aus 5A und 5B) bereitzustellen. Die resultierende Struktur kann in Assoziation mit 5A oder 5B beschrieben werden. Bei einer Ausführungsform involviert das Zurücksetzen des dielektrischen Materials zum Füllen 608, der ersten Isolationsschicht 604 und der zweiten Isolationsschicht 606 Verwenden eines Nassätzprozesses. Bei einer anderen Ausführungsform involviert das Zurücksetzen des dielektrischen Materials zum Füllen 608, der ersten Isolationsschicht 604 und der zweiten Isolationsschicht 606 Verwenden eines Plasmaätz- oder Trockenätzprozesses.
  • Bei einer Ausführungsform wird die erste Isolationsschicht 604 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses gebildet. Bei einer Ausführungsform wird die zweite Isolationsschicht 606 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses gebildet. Bei einer Ausführungsform wird das dielektrische Füllmaterial 608 unter Verwendung eines Aufschleuderprozesses gebildet. Bei einer solchen Ausführungsform ist das dielektrische Füllmaterial 608 ein Aufschleudermaterial und wird einer Dampfbehandlung ausgesetzt, z. B. entweder vor oder nach einem Zurücksetzungsätzprozess, um ein ausgehärtetes Material einschließlich Silicium und Sauerstoff bereitzustellen. Bei einer Ausführungsform wird schlussendlich eine Gate-Elektrode über einer Oberseite des und lateral angrenzend an Seitenwände eines oberen Finnenteils der Finne 602 gebildet.
  • Bei einem anderen Aspekt kann ein Gate-Seitenwand-Abstandhaltermaterial über gewissen Grabenisolationsgebieten als ein Schutz vor Erosion der Grabenisolationsgebiete während anschließender Verarbeitungsvorgänge beibehalten werden. Zum Beispiel veranschaulichen 7A-7E geneigte dreidimensionale Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 7A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Finne 702, wie etwa einer Siliciumfinne. Die Finne 702 weist einen unteren Finnenteil 702A und einen oberen Finnenteil 702B auf. Eine Isolationsstruktur 704 wird direkt angrenzend an Seitenwände des unteren Finnenteils 702A der Finne 702 gebildet. Eine Gate-Struktur 706 wird über dem oberen Finnenteil 702B und über der Isolationsstruktur 704 gebildet. Bei einer Ausführungsform ist die Gate-Struktur eine Platzhalter- oder Dummy-Gate-Struktur einschließlich einer Opfer-Gate-Dielektrikum-Schicht 706A, eines Opfer-Gates 706B und einer Hartmaske 706C. Ein dielektrisches Material 708 wird konform mit dem oberen Finnenteil 702B der Finne 702, konform mit der Gate-Struktur 706 und konform mit der Isolationsstruktur 704 gebildet.
  • Unter Bezugnahme auf 7B wird ein Hartmaskenmaterial 710 über dem dielektrischen Material 708 gebildet. Bei einer Ausführungsform ist das Hartmaskenmaterial 710 ein kohlenstoffbasiertes Hartmaskenmaterial, das unter Verwendung eines Aufschleuderprozesses gebildet wird.
  • Unter Bezugnahme auf 7C wird das Hartmaskenmaterial 710 zurückgesetzt, um ein zurückgesetztes Hartmaskenmaterial 712 zu bilden und einen Teil des dielektrischen Materials 708 konform mit dem oberen Finnenteil 702B der Finne 702 und konform mit der Gate-Struktur 706 freizulegen. Das zurückgesetzte Hartmaskenmaterial 712 bedeckt einen Teil des dielektrischen Materials 708 konform mit der Isolationsstruktur 704. Bei einer Ausführungsform wird das Hartmaskenmaterial 710 unter Verwendung eines Nassätzprozesses zurückgesetzt. Bei einer anderen Ausführungsform wird das Hartmaskenmaterial 710 unter Verwendung eines Veraschungs-, eines Trockenätz- oder eines Plasmaätzprozesses zurückgesetzt.
  • Unter Bezugnahme auf 7D wird das dielektrische Material 708 anisotrop geätzt, um ein strukturiertes dielektrisches Material 714 entlang Seitenwänden der Gate-Struktur 706 (als dielektrische Abstandshalter 714A), entlang Teilen der Seitenwände des oberen Finnenteils 702B der Finne 702 und über der Isolationsstruktur 704 zu bilden.
  • Unter Bezugnahme auf 7E wird das zurückgesetzte Hartmaskenmaterial 712 von der Struktur aus 7D entfernt. Bei einer Ausführungsform ist die Gate-Struktur 706 eine Dummy-Gate-Struktur und eine anschließende Verarbeitung beinhaltet Ersetzen der Gate-Struktur 706 mit einem permanenten Gate-Dielektrikum- und Gate-Elektrodenstapel. Bei einer Ausführungsform beinhaltet eine weitere Verarbeitung Bilden eingebetteter Source- oder Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur 706, wie unten ausführlicher beschrieben ist.
  • Wieder unter Bezugnahme auf 7E beinhaltet eine Integrierter-Schaltkreis-Struktur 700 bei einer Ausführungsform eine erste Finne (702 links), wie etwa eine erste Siliciumfinne, wobei die erste Finne einen unteren Finnenteil 702A und einen oberen Finnenteil 702B aufweist. Die Integrierte-Schaltkreis-Struktur beinhaltet ferner eine zweite Finne (702 rechts), wie etwa eine zweite Siliciumfinne, wobei die zweite Finne einen unteren Finnenteil 702A und einen oberen Finnenteil 702B aufweist. Eine Isolationsstruktur 704 befindet sich direkt angrenzend an Seitenwände des unteren Finnenteils 702A der ersten Finne und direkt angrenzend an Seitenwände des unteren Finnenteils 702A der zweiten Finne. Eine Gate-Elektrode 706 befindet sich über dem oberen Finnenteil 702B der ersten Finne (702 links), über dem oberen Finnenteil 702B der zweiten Finne (702 rechts) und über einem ersten Teil 704A der Isolationsstruktur 704. Ein erster dielektrischer Abstandshalter 714A entlang einer Seitenwand des oberen Finnenteils 702B der ersten Finne (702 links) und ein zweiter dielektrischer Abstandshalter 702C befinden sich entlang einer Seitenwand des oberen Finnenteils 702B der zweiten Finne (702 rechts). Der zweite dielektrische Abstandshalter 714C ist kontinuierlich mit dem ersten dielektrischen Abstandshalter 714B über einem zweiten Teil 704B der Isolationsstruktur 704 zwischen der ersten Finne (702 links) und der zweiten Finne (702 rechts).
  • Bei einer Ausführungsform beinhalten der erste und zweite dielektrische Abstandshalter 714B und 714C Silicium und Stickstoff, wie etwa ein stöchiometrisches Si3N4-Siliciumnitridimaterial, ein siliciumreiches Siliciumnitridmaterial oder ein siliciumarmes Siliciumnitridmaterial.
  • Bei einer Ausführungsform beinhaltet die Integrierter-Schaltkreis-Struktur 700 ferner eingebettete Source- oder Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Elektrode 706, die eingebetteten Source- oder Drain-Strukturen mit einer unteren Oberfläche unterhalb einer oberen Oberfläche des ersten und zweiten dielektrischen Abstandhalters 714B und 714C entlang den Seitenwänden der oberen Finnenteile 702B der ersten und zweiten Finne 702 und die Source- oder Drain-Strukturen mit einer oberen Oberfläche oberhalb einer oberen Oberfläche des ersten und zweiten dielektrischen Abstandshalter 714B und 714C entlang den Seitenwänden der oberen Finnenteile 702B der ersten und zweiten Finne 702, wie in Assoziation mit 9B beschrieben ist. Bei einer Ausführungsform beinhaltet die Isolationsstruktur 704 eine erste Isolationsschicht, eine zweite Isolationsschicht direkt auf der ersten Isolationsschicht und ein dielektrisches Füllmaterial direkt lateral auf der zweiten Isolationsschicht, wie auch unten in Assoziation mit 9B beschrieben ist.
  • 8A-8F veranschaulichen geringfügig projizierte Querschnittsansichten entlang der a-a'-Achse aus 7E für verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 8A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Finne 702, wie etwa einer Siliciumfinne. Die Finne 702 weist einen unteren Finnenteil (in 8A nicht zu sehen) und einen oberen Finnenteil 702B auf. Eine Isolationsstruktur 704 wird direkt angrenzend an Seitenwände des unteren Finnenteils 702A der Finne 702 gebildet. Ein Paar von Gate-Strukturen 706 wird über dem oberen Finnenteil 702B und über der Isolationsstruktur 704 gebildet. Es versteht sich, dass die in 8A-8F gezeigte Perspektive geringfügig projiziert ist, um Teile der Gate-Strukturen 706 und der Isolationsstruktur vor (außerhalb der Seite) des oberen Finnenteils 702B mit dem oberen Finnenteil geringfügig in die Seite zu zeigen. Bei einer Ausführungsform sind die Gate-Strukturen 706 eine Platzhalter- oder Dummy-Gate-Strukturen einschließlich einer Opfer-Gate-Dielektrikum-Schicht 706A, eines Opfer-Gates 706B und einer Hartmaske 706C.
  • Unter Bezugnahme auf 8B, die dem in Assoziation mit 7A beschriebenen Prozessvorgang entspricht, wird ein dielektrisches Material 708 konform mit dem oberen Finnenteil 702B der Finne 702, konform mit den Gate-Strukturen 706 und konform mit den freiliegenden Teilen der Isolationsstruktur 704 gebildet.
  • Unter Bezugnahme auf 8C, die dem in Assoziation mit 7B beschriebenen Prozessvorgang entspricht, wird ein Hartmaskenmaterial 710 über dem dielektrischen Material 708 gebildet. Bei einer Ausführungsform ist das Hartmaskenmaterial 710 ein kohlenstoffbasiertes Hartmaskenmaterial, das unter Verwendung eines Aufschleuderprozesses gebildet wird.
  • Unter Bezugnahme auf 8D, die dem in Assoziation mit 7C beschriebenen Prozessvorgang entspricht, wird das Hartmaskenmaterial 710 zurückgesetzt, um ein zurückgesetztes Hartmaskenmaterial 712 zu bilden und einen Teil des dielektrischen Materials 708 konform mit dem oberen Finnenteil 702B der Finne 702 und konform mit den Gate-Strukturen 706 freizulegen. Das zurückgesetzte Hartmaskenmaterial 712 bedeckt einen Teil des dielektrischen Materials 708 konform mit der Isolationsstruktur 704. Bei einer Ausführungsform wird das Hartmaskenmaterial 710 unter Verwendung eines Nassätzprozesses zurückgesetzt. Bei einer anderen Ausführungsform wird das Hartmaskenmaterial 710 unter Verwendung eines Veraschungs-, eines Trockenätz- oder eines Plasmaätzprozesses zurückgesetzt.
  • Unter Bezugnahme auf 8E, die dem in Assoziation mit 7D beschriebenen Prozessvorgang entspricht, wird das dielektrische Material 708 anisotrop geätzt, um ein strukturiertes dielektrisches Material 714 entlang Seitenwänden der Gate-Struktur 706 (als Teile 714A), entlang Teilen der Seitenwände des oberen Finnenteils 702B der Finne 702 und über der Isolationsstruktur 704 zu bilden.
  • Unter Bezugnahme auf 8F, die dem in Assoziation mit 7E beschriebenen Prozessvorgang entspricht, wird das zurückgesetzte Hartmaskenmaterial 712 von der Struktur aus 8E entfernt. Bei einer Ausführungsform sind die Gate-Strukturen 706 Dummy-Gate-Strukturen und eine anschließende Verarbeitung beinhaltet Ersetzen der Gate-Strukturen 706 mit permanenten Gate-Dielektrikum- und Gate-Elektrodenstapeln. Bei einer Ausführungsform beinhaltet eine weitere Verarbeitung Bilden eingebetteter Source- oder Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur 706, wie unten ausführlicher beschrieben ist.
  • Wieder unter Bezugnahme auf 8F beinhaltet eine Integrierter-Schaltkreis-Struktur 700 bei einer Ausführungsform eine Finne 702, wie etwa eine Siliciumfinne, wobei die Finne 702 einen unteren Finnenteil (in 8F nicht zu sehen) und einen oberen Finnenteil 702B aufweist. Eine Isolationsstruktur 704 befindet sich direkt angrenzend an Seitenwände des unteren Finnenteils der Finne 702. Eine erste Gate-Elektrode (706 links) befindet sich über dem oberen Finnenteil 702B und über einem ersten Teil 704A der Isolationsstruktur 704. Eine zweite Gate-Elektrode (706 rechts) befindet sich über dem oberen Finnenteil 702B und über einem zweiten Teil 704A' der Isolationsstruktur 704. Ein erster dielektrischer Abstandshalter (714A rechts oder 706 links) befindet sich entlang einer Seitenwand der ersten Gate-Elektrode (706 links) und ein zweiter dielektrischer Abstandshalter (714A links von 706 rechts) befindet sich entlang einer Seitenwand der zweiten Gate-Elektrode (706 rechts), wobei der zweite dielektrische Abstandshalter kontinuierlich mit dem ersten dielektrischen Abstandshalter über einem dritten Teil 704A" der Isolationsstruktur 704 zwischen der ersten Gate-Elektrode (706 links) und der zweiten Gate-Elektrode (706 rechts) ist.
  • 9A veranschaulicht eine geringfügig projizierte Querschnittsansicht entlang der a-a'-Achse aus 7E für eine Integrierter-Schaltkreis-Struktur einschließlich permanenter Gate-Stapeln und epitaktischer Source- oder Drain-Gebiete gemäß einer Ausführungsform der vorliegenden Offenbarung. 9B veranschaulicht eine Querschnittsansicht entlang der b-b'-Achse aus 7E für eine Integrierter-Schaltkreis-Struktur einschließlich epitaktischer Source- oder Drain-Gebiete und einer mehrschichtigen Grabenisolationsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 9A und 9B beinhaltet die Integrierter-Schaltkreis-Struktur bei einer Ausführungsform eingebettete Source- oder Drain-Strukturen 910 auf gegenüberliegenden Seiten der Gate-Elektroden 706. Die eingebetteten Source- oder Drain-Strukturen 910 weisen eine untere Oberfläche 910A unterhalb einer oberen Oberfläche 990 der ersten und zweiten dielektrischen Abstandhalter 714B und 714C entlang den Seitenwänden der oberen Finnenteile 702B der ersten und zweiten Finnen 702 auf. Die eingebetteten Source- oder Drain-Strukturen 910 weisen eine obere Oberfläche 910B oberhalb einer oberen Oberfläche der ersten und zweiten dielektrischen Abstandhalter 714B und 714C entlang den Seitenwänden der oberen Finnenteile 702B der ersten und zweiten Finnen 702 auf.
  • Bei einer Ausführungsform sind die Gate-Stapel 706 permanente Gate-Stapel 920. Bei einer solchen Ausführungsform beinhalten die permanenten Gate-Stapel 920 eine Gate-Dielektrikum-Schicht 922, eine erste Gate-Schicht 924, wie etwa eine Austrittsarbeit-Gate-Schicht, und ein Gate-Füllmaterial 926, wie in 9A veranschaulicht ist. Bei einer Ausführungsform, wobei sich die permanenten Gate-Strukturen 920 über der Isolationsstruktur 704 befinden, sind die permanenten Gate-Strukturen 920 auf übrigen polykristallinen Siliciumteilen 930 gebildet, die Reste eines Ersatz-Gate-Prozesses sind, der polykristalline Opfer-Silicium-Gate-Elektroden involviert.
  • Bei einer Ausführungsform beinhaltet die Isolationsstruktur 704 eine erste Isolationsschicht 902, eine zweite Isolationsschicht 904 direkt auf der ersten Isolationsschicht 902 und ein dielektrisches Füllmaterial 906 direkt lateral auf der zweiten Isolationsschicht 904. Bei einer Ausführungsform ist die erste Isolationsschicht 902 eine nichtdotierte Isolationsschicht einschließlich Silicium und Sauerstoff. Bei einer Ausführungsform beinhaltet die zweite Isolationsschicht 904 Silicium und Stickstoff. Bei einer Ausführungsform beinhaltet das dielektrische Füllmaterial 906 Silicium und Sauerstoff.
  • Bei einem anderen Aspekt sind epitaktische eingebettete Source- oder Drain-Gebiete als Source- oder Drain-Strukturen für Halbleiterfinnen implementiert. Als ein Beispiel veranschaulicht 10 eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur bei einer Source- oder Drain-Position gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 10 beinhaltet eine Integrierter-Schaltkreis-Struktur 1000 eine p-Typ-Vorrichtung, wie etwa eine p-Typ-Metall-Oxid-Halbleiter(PMOS)-Vorrichtung. Die Integrierter-Schaltkreis-Struktur 1000 beinhaltet auch eine n-Typ-Vorrichtung, wie etwa eine n-Typ-Metall-Oxid-Halbleiter(PMOS)-Vorrichtung.
  • Die PMOS-Vorrichtung aus 10 beinhaltet erste mehrere Halbleiterfinnen 1002, wie etwa Siliciumfinnen, die aus einem Volumensiliciumsubstrat 1001 gebildet sind. Bei der Source- oder Drain-Position wurden die oberen Teile der Finnen 1002 entfernt und wird ein gleiches oder unterschiedliches Halbleitermaterial aufgewachsen, um Source- oder Drain-Strukturen 1004 zu bilden. Es versteht sich, dass die Source- oder Drain-Strukturen 1004 bei einer Querschnittsansicht entlang einer Seite einer Gate-Elektrode gleich aussehen werden, z. B. werden sie bei einer Source-Seite im Wesentlichen genauso wie bei einer Drain-Seite aussehen. Bei einer Ausführungsform weisen die Source- oder Drain-Strukturen 1004, wie dargestellt, einen Teil unterhalb und einen Teil oberhalb einer oberen Oberfläche einer Isolationsstruktur 1006 auf. Bei einer Ausführungsform sind die Source- oder Drain-Strukturen 1004, wie dargestellt, stark facettiert. Bei einer Ausführungsform wird ein leitfähiger Kontakt 1008 über den Source- oder Drain-Strukturen 1004 gebildet. Bei einer solchen Ausführungsform behindern jedoch die starke Facettierung und das relativ breite Wachstum der Source- oder Drain-Strukturen 1004 eine gute Bedeckung durch den leitfähigen Kontakt 1008 wenigstens zu einem gewissen Ausmaß.
  • Die NMOS-Vorrichtung aus 10 beinhaltet zweite mehrere Halbleiterfinnen 1052, wie etwa Siliciumfinnen, die aus dem Volumensiliciumsubstrat 1001 gebildet sind. Bei der Source- oder Drain-Position wurden die oberen Teile der Finnen 1052 entfernt und wird ein gleiches oder unterschiedliches Halbleitermaterial aufgewachsen, um Source- oder Drain-Strukturen 1054 zu bilden. Es versteht sich, dass die Source- oder Drain-Strukturen 1054 bei einer Querschnittsansicht entlang einer Seite einer Gate-Elektrode gleich aussehen werden, z. B. werden sie bei einer Source-Seite im Wesentlichen genauso wie bei einer Drain-Seite aussehen. Bei einer Ausführungsform weisen die Source- oder Drain-Strukturen 1054, wie dargestellt, einen Teil unterhalb und einen Teil oberhalb einer oberen Oberfläche der Isolationsstruktur 1006 auf. Bei einer Ausführungsform sind die Source- oder Drain-Strukturen 1054, wie dargestellt, relativ zu den Source- oder Drain-Strukturen 1004 schwach facettiert. Bei einer Ausführungsform wird ein leitfähiger Kontakt 1058 über den Source- oder Drain-Strukturen 1054 gebildet. Bei einer solchen Ausführungsform verbessern die relativ schwache Facettierung und das resultierende relativ schmälere Wachstum der Source- oder Drain-Strukturen 1054 (im Vergleich zu den Source- oder Drain-Strukturen 1004) eine gute Bedeckung durch die leitfähigen Kontakte 1058.
  • Die Form der Source- oder Drain-Strukturen einer PMOS-Vorrichtung können variiert werden, um eine Kontaktfläche mit einem darüberliegenden Kontakt zu verbessern. Zum Beispiel veranschaulicht 11 eine Querschnittsansicht einer anderen Integrierter-Schaltkreis-Struktur bei einer Source- oder Drain-Position gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 11 beinhaltet eine Integrierter-Schaltkreis-Struktur 1100 eine p-Typ-Halbleiter(z. B. PMOS)-Vorrichtung. Die PMOS-Vorrichtung beinhaltet eine erste Finne 1102, wie etwa eine Siliciumfinne. Eine erste epitaktische Source- oder Drain-Struktur 1104 ist in der ersten Finne 1102 eingebettet. Bei einer Ausführungsform befindet sich, obwohl dies nicht abgebildet ist, die erste epitaktische Source- oder Drain-Struktur 1104 bei einer ersten Seite einer ersten Gate-Elektrode (die über einem oberen Finnenteil, wie etwa einem Kanalteil der Finne 1102, gebildet sein kann) und ist eine zweite epitaktische Source- oder Drain-Struktur in der ersten Finne 1102 bei einer zweiten Seite einer solchen ersten Gate-Elektrode gegenüber der ersten Seite angeordnet. Bei einer Ausführungsform beinhalten die ersten 1104 und zweiten epitaktischen Source- oder Drain-Strukturen Silicium und Germanium und weisen ein Profil 1105 auf. Bei einer Ausführungsform ist das Profil ein Streichholzprofil, wie in 11 dargestellt. Eine erste leitfähige Elektrode 1108 befindet sich über der ersten epitaktischen Source- oder Drain-Struktur 1104.
  • Wieder unter Bezugnahme auf 11 beinhaltet die Integrierter-Schaltkreis-Struktur 1100 bei einer Ausführungsform eine n-Typ-Halbleiter(z. B. NMOS)-Vorrichtung. Die NMOS-Vorrichtung beinhaltet eine zweite Finne 1152, wie etwa eine Siliciumfinne. Eine dritte epitaktische Source- oder Drain-Struktur 1154 ist in der zweiten Finne 1152 eingebettet. Bei einer Ausführungsform befindet sich, obwohl dies nicht abgebildet ist, die dritte epitaktische Source- oder Drain-Struktur 1154 bei einer ersten Seite einer zweiten Gate-Elektrode (die über einem oberen Finnenteil, wie etwa einem Kanalteil der Finne 1152, gebildet sein kann) und ist eine vierte epitaktische Source- oder Drain-Struktur in der zweiten Finne 1152 bei einer zweiten Seite einer solchen zweiten Gate-Elektrode gegenüber der ersten Seite angeordnet. Bei einer Ausführungsform beinalten die dritten 1154 und vierten epitaktischen Source- oder Drain-Strukturen Silicium und weisen im Wesentlichen das gleiche Profil wie das Profil 1105 der ersten und zweiten epitaktischen Source- oder Drain-Strukturen 1004 auf. Eine zweite leitfähige Elektrode 1158 befindet sich über der dritten epitaktischen Source- oder Drain-Struktur 1154.
  • Bei einer Ausführungsform ist die erste epitaktische Source- oder Drain-Struktur 1104 schwach facettiert. Bei einer Ausführungsform weist die erste epitaktische Source- oder Drain-Struktur 1104 eine Höhe von näherungsweise 50 Nanometer auf und weist eine Breite in dem Bereich von 30-35 Nanometer auf. Bei einer solchen Ausführungsform weist die dritte epitaktische Source- oder Drain-Struktur 1154 eine Höhe von näherungsweise 50 Nanometer auf und weist eine Breite in dem Bereich von 30-35 Nanometer auf.
  • Bei einer Ausführungsform ist die erste epitaktische Source- oder Drain-Struktur 1104 mit einer Germaniumkonzentration bei einer Unterseite 1104A der ersten epitaktischen Source- oder Drain-Struktur 1104 von näherungsweise 20 % zu einer Germaniumkonzentration bei einer Oberseite 1104B der ersten epitaktischen Source- oder Drain-Struktur 1104 von näherungsweise 45 % gradiert. Bei einer Ausführungsform ist die erste epitaktische Source- oder Drain-Struktur 1104 mit Boratomen dotiert. Bei einer solchen Ausführungsform ist die dritte epitaktische Source- oder Drain-Struktur 1154 mit Phosphoratomen oder Arsenatomen dotiert.
  • 12A-12D veranschaulichen Querschnittsansichten bei einer Source- oder Drain-Position und repräsentieren verschiedene Vorgänge in der Fertigung einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 12A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Finne, wie etwa einer Siliciumfinne, die aus einem Siliciumsubstrat 1201 gebildet ist. Die Finne 1202 weist einen unteren Finnenteil 1202A und einen oberen Finnenteil 1202B auf. Bei einer Ausführungsform wird, obwohl dies nicht dargestellt ist, eine Gate-Elektrode über einem Teil des oberen Finnenteils 1202B der Finne 1202 bei einer Position in die Seite hinein gebildet. Eine solche Gate-Elektrode weist eine erste Seite gegenüber einer zweiten Seite auf und definiert Source- und Drain-Positionen auf der ersten und zweiten Seite. Zum Beispiel sind zum Zweck der Veranschaulichung die Querschnittspositionen für die Ansichten aus 12A-12D entlang einer der Source- oder Drain-Positionen bei einer der Seiten einer Gate-Elektrode genommen.
  • Unter Bezugnahme auf 12B ist eine Source von einer Drain-Position der Finne 1202 zurückgesetzt, um einen zurückgesetzten Finnenteil 1206 zu bilden. Die zurückgesetzte Source- oder Drain-Position der Finne 1202 kann sich bei einer Seite einer Gate-Elektrode und bei der zweiten Seite der Gate-Elektrode befinden. Unter Bezugnahme auf sowohl 12A als auch 12B werden dielektrische Abstandshalter 1204 bei einer Ausführungsform entlang Seitenwänden eines Teils der Finne 1202, z. B. bei einer Seite einer Gate-Struktur, gebildet. Bei einer solchen Ausführungsform involviert das Zurücksetzen der Finne 1202 Zurücksetzen der Finne 1202 unterhalb einer oberen Oberfläche 1204A der dielektrischen Abstandshalter 1204.
  • Unter Bezugnahme auf 12C wird eine epitaktische Source- oder Drain-Struktur 1208 auf z. B. der zurückgesetzten Finne 1206 gebildet und kann dementsprechend auf einer Seite einer Gate-Elektrode gebildet werden. Bei einer solchen Ausführungsform wird eine zweite epitaktische Source- oder Drain-Struktur auf einem zweiten Teil der zurückgesetzten Finne 1206 bei einer zweiten Seite einer solchen Gate-Elektrode gebildet. Bei einer Ausführungsform beinhaltet die epitaktische Source- oder Drain-Struktur 1208 Silicium und Germanium und weist ein Streichholzprofil auf, wie in 12C dargestellt ist. Bei einer Ausführungsform sind dielektrische Abstandshalter 1204 enthalten und befinden sich, wie dargestellt, entlang eines unteren Teils 1208A von Seitenwänden der epitaktischen Source- oder Drain-Struktur 1208.
  • Unter Bezugnahme auf 12D ist eine leitfähige Elektrode 1210 auf der epitaktischen Source- oder Drain-Struktur 1208 gebildet. Bei einer Ausführungsform beinhaltet die leitfähige Elektrode 1210 eine leitfähige Barriereschicht 1210A und ein leitfähiges Füllmaterial 1201B. Bei einer Ausführungsform folgt die leitfähige Elektrode 1210 dem Profil der epitaktischen Source- oder Drain-Struktur 1208, wie es dargestellt ist. Bei anderen Ausführungsformen werden obere Teile der epitaktischen Source- oder Drain-Struktur 1208 während der Fertigung der leitfähigen Elektrode 1210 erodiert.
  • Bei einem anderen Aspekt ist eine Finnentrimmisolation (FTI) und Einzel-Gate-Beabstandung für isolierte Finnen beschrieben. Nichtebenflächige Transistoren, die eine Finne eines Halbleitermaterials nutzen, das von einer Substratoberfläche hervorsteht, nutzen eine Gate-Elektrode, die zwei, drei oder sogar alle Seiten der Finne umhüllt (d. h. Doppel-Gate-, Tri-Gate-, Nanodrahttransistoren). Source- und Drain-Gebiete werden dann typischerweise in der Finne, oder als wiedergewachsene Teile der Finne, auf einer Seite der Gate-Elektrode gebildet. Um ein Source- oder Drain-Gebiet eines ersten nichtebenflächigen Transistors von einem Source- oder Drain-Gebiet eines angrenzenden zweiten nichtebenflächigen Transistors zu isolieren, kann ein Spalt oder ein Raum zwischen zwei angrenzenden Finnen gebildet werden. Ein solcher Isolationsspalt erfordert allgemein eine maskierte Ätzung irgendeiner Art. Ein Gate-Stapel wird, sobald er isoliert ist, über den einzelnen Finnen strukturiert, wieder typischerweise mit einer maskierten Ätzung irgendeiner Art (z. B. eine Linienätzung oder eine Öffnungsätzung in Abhängigkeit von der speziellen Implementierung).
  • Ein potentielles Problem mit den oben beschriebenen Finnenisolationstechniken besteht darin, dass die Gates nicht mit den Enden der Finnen selbstausgerichtet sind und eine Ausrichtung der Gate-Stapel-Strukturierung mit der Halbleiterfinnenstrukturierung auf eine Überlagerung dieser zwei Strukturierungen angewiesen ist. Von daher werden lithografische Überlagerungstoleranzen in die Dimensionierung der Halbleiterfinne und des Isolationsspalts addiert, wobei Finnen Finnen von größerer Länge und Isolationsspalte größer sein müssen, als sie ansonsten für eine gegebene Ebene einer Transistorfunktionalität wären. Vorrichtungsarchitekturen und Fertigungstechniken, die eine solche Überdimensionierung reduzieren, bieten daher stark vorteilhafte Verbesserungen der Transistordichte.
  • Ein anderes potentielles Problem mit den oben beschriebenen Finnenisolationstechniken besteht darin, dass mechanische Spannung in der Halbleiterfinne, der zum Verbessern einer Ladungsträgerbeweglichkeit wünschenswert ist, aus dem Kanalgebiet des Transistors verloren gehen kann, wobei zu viele Finnenoberflächen während der Fertigung frei gelassen werden, wodurch ermöglicht wird, dass sich eine mechanische Finnenspannung abbaut. Vorrichtungsarchitekturen und Fertigungstechniken, die höhere Niveaus einer wünschenswerten mechanischen Finnenspannung beibehalten, bieten daher vorteilhafte Verbesserungen der Leistungsfähigkeit nichtebenflächiger Transistoren.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung sind hier Through-Gate-Finnenisolationsarchitekturen und -techniken beschrieben. Bei den veranschaulichten beispielhaften Ausführungsformen sind nichtebenflächige Transistoren in einer mikroelektronischen Vorrichtung, wie etwa einem integrierten Schaltkreis (IC), auf eine Weise voneinander isoliert, die zu Gate-Elektroden der Transistoren selbstausgerichtet ist. Obwohl Ausführungsformen der vorliegenden Offenbarung auf nahezu jeden IC anwendbar sind, der nichtebenflächige Transistoren einsetzt, beinhalten beispielhafte ICs unter anderem Mikroprozessorkerne einschließlich Logik- und Speicher(SRAM)-Teilen, RFICs (z. B. Drahtlos-ICs einschließlich digitaler Basisband- und analoger Front-End-Module) und Leistung-ICs.
  • Bei Ausführungsformen sind zwei Enden angrenzender Halbleiterfinnen mit einem Isolationsgebiet, das relativ zu Gate-Elektroden mit der Verwendung von nur einer Strukturierungsmaskenebene positioniert ist, elektrisch voneinander isoliert. Bei einer Ausführungsform wird eine einzige Maske eingesetzt, um mehrere Opferplatzhalterstreifen mit einem festen Rastermaß zu bilden, wobei eine erste Teilmenge der Platzhalterstreifen eine Position oder Abmessung von Isolationsgebieten definiert, während eine zweite Teilmenge der Platzhalterstreifen eine Position oder Abmessung einer Gate-Elektrode definiert. Bei gewissen Ausführungsformen wird die erste Teilmenge von Platzhalterstreifen entfernt und werden Isolationsschnitte in die Halbleiterfinnen in den Öffnungen vorgenommen, die sich aus der ersten Teilmengenentfemung ergeben, während die zweite Teilmenge der Platzhalterstreifen schlussendlich mit Nicht-Opfer-Gate-Elektrode-Stapeln ersetzt wird. Weil eine Teilmenge von Platzhaltern, die für eine Gate-Elektrode-Ersetzung verwendet werden, eingesetzt wird, um die Isolationsgebiete zu bilden, werden das Verfahren und die resultierende Architektur hier als „Through-Gate“(Durch-Gate)-Isolation bezeichnet. Eine oder mehrere hier beschriebene Through-Gate-Isolationsausführungsformen können zum Beispiel höhere Transistordichten und höhere Niveaus von vorteilhafter mechanischer Transistorkanalspannung ermöglichen.
  • Mit der Isolation nach einer Platzierung oder Definition der Gate-Elektrode definiert, kann eine größere Transistordichte erzielt werden, weil eine Finnenisolationsdimensionierung und -platzierung perfekt im Rastermaß mit den Gate-Elektroden erfolgen kann, so dass beide Gate-Elektroden und Isolationsgebiete ganzzahlige Vielfache eines minimalen Merkmalrastermaßes einer einzigen Maskierungsebene sind. Bei weiteren Ausführungsformen, bei denen die Halbleiterfinne eine Gitterfehlanpassung mit einem Substrat aufweist, auf dem die Finne angeordnet ist, werden größere Ausmaße einer mechanischen Belastung aufrechterhalten, indem die Isolation nach der Platzierung oder Definition der Gate-Elektrode definiert wird. Für solche Ausführungsformen helfen andere Merkmale des Transistors (wie etwa die Gate-Elektrode und hinzugefügte Source- oder Drain-Materialien), die gebildet werden, bevor Enden der Finnen definiert werden, dabei, eine Finnenbelastung mechanisch aufrechtzuerhalten, nachdem ein Isolationsschnitt in die Finne vorgenommen wurde.
  • Zur Bereitstellung eines weiteren Zusammenhangs kann eine Transistorskalierung von einer dichteren Packung von Zellen innerhalb des Chips profitieren. Momentan sind die meisten Zellen von ihren Nachbarn um zwei oder mehr Dummy-Gates separiert, die vergrabene Finnen aufweisen. Die Zellen werden durch Ätzen der Finnen unterhalb dieser zwei oder mehr Dummy-Gates isoliert, die eine Zelle mit der anderen verbinden. Das Skalieren kann von signifikantem Nutzen sein, falls die Anzahl an Dummy-Gates, die benachbarte Zellen separieren, von zwei oder mehr auf nur eine reduziert werden kann. Wie oben erklärt, erfordert eine Lösung zwei oder mehr Dummy-Gates. Die Finnen unter den zwei oder mehr Dummy-Gates werden während der Finnenstrukturierung geätzt. Ein mögliches Problem mit einem solchen Ansatz besteht darin, dass Dummy-Gates Raum auf dem Chip verbrauchen, der für Zellen verwendet werden kann. Bei einer Ausführungsform ermöglichen hier beschriebene Ansätze die Verwendung von lediglich einem einzigen Dummy-Gate, um benachbarte Zellen zu separieren.
  • Bei einer Ausführungsform wird ein Finnentrimmisolationsansatz als ein selbstausrichtendes Strukturierungsschema implementiert. Hier werden die Finnen unterhalb eines einziges Gates herausgeätzt. Dementsprechend können benachbarte Zellen durch ein einziges Dummy-Gate separiert werden. Vorteile für einen solchen Ansatz können das Einsparen von Raum auf dem Chip und das Ermöglichen von mehr Rechenleistung für eine gegebene Fläche beinhalten. Der Ansatz kann auch ermöglichen, dass das Finnentrimmen bei einem Unterfinnenrastermaßabstand durchgeführt wird.
  • 13A und 13B veranschaulichen Draufsichten, die verschiedene Vorgänge in einem Verfahren zum Strukturieren von Finnen mit Mehrfach-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 13A sind mehrere Finnen 1302 mit einer Länge entlang einer ersten Richtung 1304 gezeigt. Ein Gitter 1306 mit Beabstandungen 1307 dazwischen, die Positionen zum schlussendlichen Bilden mehrerer Gate-Leitungen definieren, ist entlang einer zweiten Richtung 1308 orthogonal zu der ersten Richtung 1304 gezeigt.
  • Unter Bezugnahme auf 13B wird ein Teil der mehreren Finnen 1302 geschnitten (z. B. durch einen Ätzprozess entfernt), so dass Finnen 1310 mit einem Schnitt 1312 darin zurückgelassen werden. Eine Isolationsstruktur, die schlussendlich in dem Schnitt 1312 gebildet wird, weist daher eine Abmessung von mehr als einer einzigen Gate-Leitung, z. B. eine Abmessung von drei Gate-Leitungen 1306, auf. Entsprechend werden Gate-Strukturen, die schlussendlich entlang den Positionen der Gate-Leitungen 1306 gebildet werden, wenigstens teilweise über einer Isolationsstruktur gebildet, die in dem Schnitt 1312 gebildet ist. Dementsprechend ist der Schnitt 1312 ein relativ breiter Finnenschnitt.
  • 14A-14D veranschaulichen Draufsichten, die verschiedene Vorgänge in einem Verfahren zum Strukturieren von Finnen mit Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur repräsentieren, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 14A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden mehrerer Finnen 1402, wobei einzelne der mehreren Finnen 1402 eine längste Abmessung entlang einer ersten Richtung 1404 aufweisen. Mehrere Gate-Strukturen 1406 befinden sich über den mehreren Finnen 1402, wobei einzelne der Gate-Strukturen 1406 eine längste Abmessung entlang einer zweiten Richtung 1408 orthogonal zu der ersten Richtung 1404 aufweisen. Bei einer Ausführungsform sind die Gate-Strukturen 1406 Opfer- oder Dummy-Gate-Leitungen, z. B. aus polykristallinem Silicium gefertigt. Bei einer Ausführungsform sind die mehreren Finnen 1402 Siliciumfinnen und sind mit einem Teil eines darunterliegenden Siliciumsubstrats kontinuierlich.
  • Unter Bezugnahme auf 14B wird eine dielektrische Materialstruktur 1410 zwischen angrenzenden der mehreren Gate-Strukturen 1406 gebildet.
  • Unter Bezugnahme auf 14C wird ein Teil 1412 von einer der mehreren Gate-Strukturen 1406 entfernt, um einen Teil 1414 von jeder der mehreren Finnen 1402 freizulegen. Bei einer Ausführungsform involviert das Entfernen eines Teils 1412 der einen der mehreren Gate-Strukturen 1406 das Verwenden eines lithografischen Fensters 1416, das breiter als eine Breite 1418 des Teils 1412 der einen der mehreren Gate-Strukturen 1406 ist.
  • Unter Bezugnahme auf 14D wird der freigelegte Teil 1414 von jeder der mehreren Finnen 1402 entfernt, um ein Schnittgebiet 1420 zu bilden. Bei einer Ausführungsform wird der freigelegte Teil 1414 von jeder der mehreren Finnen 1402 unter Verwendung eines Trocken- oder Plasmaätzprozesses entfernt. Bei einer Ausführungsform involviert das Entfernen des freigelegten Teils 1414 jeder der mehreren Finnen 1402 Ätzen bis zu einer Tiefe geringer als eine Höhe der mehreren Finnen 1402. Bei einer solchen Ausführungsform ist die Tiefe größer als eine Tiefe von Source- oder Drain-Gebieten in den mehreren Finnen 1402. Bei einer Ausführungsform ist die Tiefe größer als eine Tiefe eines aktiven Teils der mehreren Finnen 1402, um eine Isolationsgrenze bereitzustellen. Bei einer Ausführungsform wird der freigelegte Teil 1414 von jeder der mehreren Finnen 1402 ohne Ätzen oder im Wesentlichen ohne Ätzen von Source- oder Drain-Gebieten (wie etwa epitaktischen Source- oder Drain-Gebieten) der mehreren Finnen 1402 entfernt. Bei einer solchen Ausführungsform wird der freigelegte Teil 1414 von jeder der mehreren Finnen 1402 ohne laterales Ätzen oder im Wesentlichen ohne laterales Ätzen von Source- oder Drain-Gebieten (wie etwa epitaktischen Source- oder Drain-Gebieten) der mehreren Finnen 1402 entfernt.
  • Bei einer Ausführungsform wird das Schnittgebiet 1420 schlussendlich mit einer Isolationsschicht gefüllt, z. B. an Positionen des entfernten Teils 1414 von jeder der mehreren Finnen 1402. Beispielhafte Isolationsschichten oder eine „Polyschnitt-“ oder „Stopfen-“Struktur sind unten beschrieben. Bei anderen Ausführungsformen wird jedoch das Schnittgebiet 1420 nur teilweise mit einer Isolationsschicht gefüllt, in der dann eine leitfähige Struktur gebildet wird. Die leitfähige Struktur kann als eine lokale Zwischenverbindung verwendet werden. Bei einer Ausführungsform können Dotierungsstoffe vor dem Füllen des Schnittgebiets 1420 mit einer Isolationsschicht oder mit einer Isolationsschicht, die eine lokale Zwischenverbindungsstruktur beherbergt, durch eine feste Quellendotierungsstoffschicht in den lokalen Schnittteil der Finne oder Finnen durch das Schnittgebiet 1420 hindurch implantiert oder geliefert werden.
  • 15 veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einer Finne mit einer Mehrfach-Gate-Beabstandung zur lokalen Isolation gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 15 weist eine Siliciumfinne 1502 einen ersten Teil 1504 lateral angrenzend an einen zweiten Finnenteil 1506 auf. Der erste Finnenteil 1504 ist von dem zweiten Finnenteil 1506 durch einen relativ breiten Schnitt 1508 separiert, wie etwa in Assoziation mit 13A und 13B beschrieben ist, wobei der relativ breite Schnitt 1508 eine Breite X aufweist. Ein dielektrisches Füllmaterial 1510 ist in dem relativ breiten Schnitt 1508 gebildet und isoliert den ersten Finnenteil 1504 elektrisch von dem zweiten Finnenteil 1506. Mehrere Gate-Leitungen 1512 befinden sich über der Siliciumfinne 1502, wobei jede der Gate-Leitungen einen Gate-Dielektrikum- und Gate-Elektrode-Stapel 1514, eine dielektrische Kappenschicht 1516 und Seitenwandabstandshalter 1518 beinhalten kann. Zwei Gate-Leitungen (die linken zwei Gate-Leitungen 1512) belegen den relativ breiten Schnitt 1508 und von daher ist der erste Finnenteil 1504 von dem zweiten Finnenteil 1506 um effektiv zwei Dummy- oder inaktive Gates separiert.
  • Im Gegensatz dazu können Finnenteile um einen einzigen Gate-Abstand separiert sein. Als ein Beispiel veranschaulicht 16A eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einer Finne mit einer Einzel-Gate-Beabstandung zur lokalen Isolation gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 16A weist eine Siliciumfinne 1602 einen ersten Finnenteil 1604 lateral angrenzend an einen zweiten Finnenteil 1606 auf. Der erste Finnenteil 1604 ist von dem zweiten Finnenteil 1606 durch einen relativen schmalen Schnitt 1608 separiert, wie etwa in Assoziation mit 14A-14D beschrieben ist, wobei der relativ schmale Schnitt 1608 eine Breite Y aufweist, wobei Y geringer als X aus 15 ist. Ein dielektrisches Füllmaterial 1610 ist in dem relativ schmalen Schnitt 1608 gebildet und isoliert den ersten Finnenteil 1604 elektrisch von dem zweiten Finnenteil 1606. Mehrere Gate-Leitungen 1612 befinden sich über der Siliciumfinne 1602, wobei jede der Gate-Leitungen einen Gate-Dielektrikum- und Gate-Elektrode-Stapel 1614, eine dielektrische Kappenschicht 1616 und Seitenwandabstandshalter 1618 beinhalten kann. Das dielektrische Füllmaterial 1610 belegt die Position, wo eine einzige Gate-Leitung zuvor war und von daher ist der erste Finnenteil 1604 von dem zweiten Finnenteil 1606 durch eine einzige „gestopfte“ Gate-Leitung separiert. Bei einer Ausführungsform verbleibt restliches Abstandhaltermaterial 1620 auf den Seitenwänden der Position des entfernten Gate-Leitung-Teils, wie beschrieben ist. Es versteht sich, dass andere Gebiete der Finne 1602 voneinander durch zwei oder sogar mehr inaktive Gate-Leitungen (Gebiet 1622 mit drei inaktiven Gate-Leitungen) isoliert sein können, die durch einen früheren breiteren Finnenschnittprozess gefertigt werden, wie unten beschrieben ist.
  • Wieder unter Bezugnahme auf 16A eine Integrierter-Schaltkreis-Struktur 1600 eine Finne 1602, wie etwa eine Siliciumfinne. Die Finne 1602 weist eine längste Abmessung entlang einer ersten Richtung 1650 auf. Eine Isolationsstruktur 1610 separiert einen ersten oberen Teil 1604 der Finne 1602 von einem zweiten oberen Teil 1606 der Finne 1602 entlang der ersten Richtung 1650. Die Isolationsstruktur 1610 weist ein Zentrum 1611 entlang der ersten Richtung 1650 auf.
  • Eine erste Gate-Struktur 1612A befindet sich über dem ersten oberen Teil 1604 der Finne 1602, die erste Gate-Struktur 1612A weist eine längste Abmessung entlang einer zweiten Richtung 1652 (z. B. in die Seite) orthogonal zu der ersten Richtung 1650 auf. Ein Zentrum 1613A der ersten Gate-Struktur 1612A ist von dem Zentrum 1611 der Isolationsstruktur 1610 um ein Rastermaß entlang der ersten Richtung 1650 beabstandet. Eine zweite Gate-Struktur 1612B befindet sich über dem ersten oberen Teil 1604 der Finne, wobei die zweite Gate-Struktur 1612B eine längste Abmessung entlang der zweiten Richtung 1652 aufweist. Ein Zentrum 1613B der zweiten Gate-Struktur 1612B ist von dem Zentrum 1613A der ersten Gate-Struktur 1612A um das Rastermaß entlang der ersten Richtung 1650 beabstandet. Eine dritte Gate-Struktur 1612C befindet sich über dem zweiten oberen Teil 1606 der Finne 1602, wobei die dritte Gate-Struktur 1612C eine längste Abmessung entlang der zweiten Richtung 1652 aufweist. Ein Zentrum 1613C der dritten Gate-Struktur 1612C ist von dem Zentrum 1611 der Isolationsstruktur 1610 um das Rastermaß entlang der ersten Richtung 1650 beabstandet. Bei einer Ausführungsform weist die Isolationsstruktur 1610 eine Oberseite im Wesentlichen komplanar mit einer Oberseite der ersten Gate-Struktur 1612A, mit einer Oberseite der zweiten Gate-Struktur 1612B und mit einer Oberseite der dritten Gate-Struktur 1612C, wie dargestellt, auf.
  • Bei einer Ausführungsform beinhaltet sowohl die erste Gate-Struktur 1612A, die zweite Gate-Struktur 1612B als auch die dritte Gate-Struktur 1612C eine Gate-Elektrode 1660 auf und zwischen Seitenwänden einer High-k-Gate-Dielektrikum-Schicht 1662, wie zum Beispiel bei der dritten Gate-Struktur 1612C veranschaulicht ist. Bei einer solchen Ausführungsform beinhaltet sowohl die erste Gate-Struktur 1612A, die zweite Gate-Struktur 1612B als auch die dritte Gate-Struktur 1612C ferner eine Isolationskappe 1616 auf der Gate-Elektrode 1660 und auf und den Seitenwänden der High-k-Gate-Dielektrikum-Schicht 1662.
  • Bei einer Ausführungsform beinhaltet die Integrierter-Schaltkreis-Struktur 1600 ferner ein erstes epitaktisches Halbleitergebiet 1664A auf dem ersten oberen Teil 1604 der Finne 1602 zwischen der ersten Gate-Struktur 1612A und der Isolationsstruktur 1610. Ein zweites epitaktisches Halbleitergebiet 1664B befindet sich auf dem oberen Teil 1604 der Finne 1602 zwischen der ersten Gate-Struktur 1612A und der zweiten Gate-Struktur 1612B. Ein drittes epitaktisches Halbleitergebiet 1664C befindet sich auf dem oberen Teil 1606 der Finne 1602 zwischen der dritten Gate-Struktur 1612C und der Isolationsstruktur 1610. Bei einer Ausführungsform beinhalten das erste 1664A, zweite 1664B und dritte 1664C epitaktische Halbleitergebiet Silicium und Germanium. Bei einer anderen Ausführungsform beinhalten das erste 1664A, zweite 1664B und dritte 1664C epitaktische Halbleitergebiet Silicium.
  • Bei einer Ausführungsform induziert die Isolationsstruktur 1610 eine mechanische Spannung auf dem ersten oberen Teil 1604 der Finne 1602 und auf dem zweiten oberen Teil 1606 der Finne 1602. Bei einer Ausführungsform ist die mechanische Spannung eine Druckspannung. Bei einer anderen Ausführungsform ist die mechanische Spannung eine Zugspannung. Bei anderen Ausführungsformen ist die Isolationsstruktur 1610 eine teilweise füllende Isolationsschicht, in der dann eine leitfähige Struktur gebildet wird. Die leitfähige Struktur kann als eine lokale Zwischenverbindung verwendet werden. Bei einer Ausführungsform werden Dotierungsstoffe vor dem Bilden der Isolationsstruktur 1610 mit einer Isolationsschicht oder mit einer Isolationsschicht, die eine lokale Zwischenverbindungsstruktur beherbergt, durch eine feste Quellendotierungsstoffschicht in einen lokalen Schnittteil der Finne oder Finnen implantiert oder geliefert.
  • Bei einem anderen Aspekt versteht es sich, dass Isolationsstrukturen, wie etwa die oben beschriebene Isolationsstruktur 1610, anstelle einer aktiven Gate-Elektrode bei lokaten Positionen eines Finnenschnitts oder bei breiteren Positionen eines Finnenschnitts gebildet werden können. Außerdem kann die Tiefe einer solchen lokalen oder breiteren Position eines Finnenschnitts zu variierenden Tiefen innerhalb der Finne relativ zueinander gebildet werden. Bei einem ersten Beispiel veranschaulicht 16B eine Querschnittsansicht, die Positionen zeigt, wo eine Finnenisolationsstruktur anstelle einer Gate-Elektrode gebildet werden kann, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 16B wird eine Finne 1680, wie etwa eine Siliciumfinne, oberhalb von einem Substrat 1682 gebildet und kann kontinuierlich mit diesem sein. Die Finne 1680 weist Finnenenden oder breite Finnenschnitte 1684 auf, die z. B. zu der Zeit einer Finnenstrukturierung gebildet werden können, wie etwa in einem oben beschriebenen Ansatz des Finnentrimmens als Letztes. Die Finne 1680 weist auch einen lokalen Schnitt 1686 auf, wobei ein Teil der Finne 1680 z. B. unter Verwendung eines Finnentrimmisolationsansatzes entfernt wird, wobei Dummy-Gates mit dielektrischen Stopfen, wie oben beschrieben, ersetzt werden. Aktive Gate-Elektroden 1688 werden über der Finne gebildet und sind zu Veranschaulichungszwecken geringfügig vor der Finne 1680 mit der Finne 1680 in dem Hintergrund gezeigt, wobei die gestrichelten Linien Bereiche repräsentieren, die von der vorderen Ansicht bedeckt sind. Dielektrische Stopfen 1690 können an den Finnenenden oder breiten Finnenschnitten 1684 anstelle des Verwendens von aktiven Gates bei solchen Positionen gebildet werden. Außerdem oder alternativ dazu kann ein dielektrischer Stopfen 1692 bei dem lokalen Schnitt 1686 anstelle des Verwendens eines aktiven Gates bei einer solchen Position gebildet werden. Es versteht sich, dass epitaktische Source- und Drain-Gebiete 1694 auch bei Positionen der Finnen 1680 zwischen den aktiven Gate-Elektroden 1688 und den Stopfen 1690 oder 1692 gezeigt sind. Außerdem wird bei einer Ausführungsform die Oberflächenrauigkeit der Enden der Finne bei dem lokalen Schnitt 1686 rauer als die Enden der Finne bei einer Position eines breiteren Schnitts, wie in 16B veranschaulicht ist.
  • 17A-17C veranschaulichen verschiedene Tiefenprofile für einen Finnenschnitt, der unter Verwendung eines Finnentrimmisolationsansatzes gefertigt wird, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 17A wird eine Halbleiterfinne 1700, wie etwa eine Siliciumfinne, oberhalb von einem darunterliegenden Substrat 1702 gebildet und kann kontinuierlich mit diesem sein. Die Finne 1700 weist einen unteren Finnenteil 1700A und einen oberen Finnenteil 1700B auf, wie durch die Höhe einer Isolationsstruktur 1704 relativ zu der Finne 1700 definiert ist. Ein lokaler Finnenisolationsschnitt 1706A separiert die Finne 1700 in einen ersten Finnenteil 1710 von einem zweiten Finnenteil 1712. Bei dem Beispiel aus 17A, wie entlang der a-a'-Achse gezeigt, ist die Tiefe des lokalen Finnenisolationsschnitts 1706A die gesamte Länge der Finne 1700 zu dem Substrat 1702.
  • Unter Bezugnahme auf 17B ist bei einem zweiten Beispiel, wie entlang der a-a'-Achse gezeigt, die Tiefe eines lokalen Finnenisolationsschnitts 1706B tiefer als die gesamte Länge der Finne 1700 zu dem Substrat 1702. Das heißt, der Schnitt 1706B erstreckt sich in das darunterliegende Substrat 1702.
  • Unter Bezugnahme auf 17C ist bei einem dritten Beispiel, wie entlang der a-a'-Achse gezeigt, die Tiefe eines lokalen Finnenisolationsschnitts 1706C geringer als die gesamte Länge der Finne 1700, aber ist tiefer als eine obere Oberfläche der Isolationsstruktur 1704. Wieder unter Bezugnahme auf 17C ist bei einem vierten Beispiel, wie entlang der a-a'-Achse gezeigt, die Tiefe eines lokalen Finnenisolationsschnitts 1706D geringer als die gesamte Länge der Finne 1700 und ist bei einer Ebene näherungsweise komplanar mit einer oberen Oberfläche der Isolationsstruktur 1704.
  • 18 veranschaulicht eine Draufsicht und eine entsprechende Querschnittsansicht entlang der a-a'-Achse, die mögliche Optionen für die Tiefe lokaler gegenüber breiterer Positionen von Finnenschnitten innerhalb einer Finne zeigt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 18 weisen erste und zweite Halbleiterfinnen 1800 und 1802, wie etwa Siliciumfinnen, obere Finnenteile 1800B und 1802B auf, die sich oberhalb einer Isolationsstruktur 1804 erstrecken. Die beiden Finnen 1800 und 1802 weisen Finnenenden oder breite Finnenschnitte 1806 auf, die z. B. zu der Zeit einer Finnenstrukturierung gebildet werden können, wie etwa in einem oben beschriebenen Ansatz des Finnentrimmens als Letztes. Die beiden Finnen 1800 und 1802 weisen auch einen lokalen Schnitt 1808 auf, wobei ein Teil der Finne 1800 oder 1802 z. B. unter Verwendung eines Finnentrimmisolationsansatzes entfernt wird, wobei Dummy-Gates mit dielektrischen Stopfen, wie oben beschrieben, ersetzt werden. Bei einer Ausführungsform sind die Oberflächenrauigkeit der Enden der Finnen 1800 und 1802 bei dem lokalen Schnitt 1808 rauer als die Enden der Finnen bei einer Position von 1806 wie in 18 veranschaulicht ist.
  • Unter Bezugnahme auf die Querschnittsansicht aus 18 können untere Finnenteile 1800A und 1802A unterhalb der Höhe der Isolationsstruktur 1804 gesehen werden. Ebenfalls in der Querschnittsansicht zu sehen ist ein restlicher Teil 1810 einer Finne, die bei einem Prozess des Finnentrimmens als Letztes vor dem Bilden der Isolationsstruktur 1804, wie oben beschrieben, entfernt wurde. Der verbleibende Teil 1810 könnte, obwohl er als oberhalb eines Substrats hervorstehend gezeigt ist, auch auf der Ebene des Substrats oder in das Substrat sein, wie es durch die zusätzlichen beispielhaften Breiter-Schnitt-Tiefen 1820 dargestellt ist. Es versteht sich, dass die breiten Schnitte 1806 für die Finnen 1800 und 1802 bei den Ebenen sein können, die für einen tiefen Schnitt 1820 beschrieben sind, für den Beispiele dargestellt sind. Der lokale Schnitt 1808 kann beispielhafte Tiefen aufweisen, die den für 17A-17C beschriebenen Tiefen, wie dargestellt, entsprechen.
  • Unter gemeinsamer Bezugnahme auf 16A, 16B, 17A-17C und 18 beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung eine Finne einschließlich Silicium, wobei die Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang einer ersten Richtung aufweist. Eine erste Isolationsstruktur separiert ein erstes Ende eines ersten Teils der Finne von einem ersten Ende eines zweiten Teils der Finne entlang der ersten Richtung. Die erste Isolationsstruktur weist eine Breite entlang der ersten Richtung auf. Das erste Ende des ersten Teils der Finne weist eine Oberflächenrauigkeit auf. Eine Gate-Struktur beinhaltet eine Gate-Elektrode über der Oberseite von den und lateral angrenzend an die Seitenwände eines Gebiets des ersten Teils der Finne. Die Gate-Struktur weist die Breite entlang der ersten Richtung auf und ein Zentrum der Gate-Struktur ist von einem Zentrum der ersten Isolationsstruktur um ein Rastermaß entlang der ersten Richtung beabstandet. Eine zweite Isolationsstruktur befindet sich über einem zweiten Ende eines ersten Teils der Finne, wobei das zweite Ende dem ersten Ende gegenüberliegt. Die zweite Isolationsstruktur weist die Breite entlang der ersten Richtung auf und das zweite Ende des ersten Teils der Finne weist eine Oberflächenrauigkeit geringer als die Oberflächenrauigkeit des ersten Endes des ersten Teils der Finne auf. Ein Zentrum der zweiten Isolationsstruktur ist von dem Zentrum der Gate-Struktur um das Rastermaß entlang der ersten Richtung beabstandet.
  • Bei einer Ausführungsform weist das erste Ende des ersten Teils der Finne eine ausgekehlte Topografie auf, wie in 16B dargestellt ist. Bei einer Ausführungsform befindet sich ein erstes epitaktisches Halbleitergebiet auf dem ersten Teil der Finne zwischen der ersten Gate-Struktur und der ersten Isolationsstruktur. Ein zweites epitaktisches Halbleitergebiet befindet sich auf dem ersten Teil der Finne zwischen der Gate-Struktur und der zweiten Isolationsstruktur. Bei einer Ausführungsform weisen das erste und zweite epitaktische Halbleitergebiet eine Breite entlang einer zweiten Richtung orthogonal zu der ersten Richtung auf, wobei die Breite entlang der zweiten Richtung breiter als eine Breite des ersten Teils der Finne entlang der zweiten Richtung unterhalb der Gate-Struktur ist, z. B. wie in Verbindung mit 11 und 12D beschriebene epitaktische Merkmale, die eine Breite breiter als die Finnenteile aufweisen, auf denen sie in der in 11 und 12D gezeigten Perspektive aufgewachsen sind. Bei einer Ausführungsform beinhaltet die Gate-Struktur ferner eine High-k-Dielektrikum-Schicht zwischen der Gate-Elektrode und dem ersten Teil der Finne und entlang Seitenwänden der Gate-Elektrode.
  • Unter gemeinsamer Bezugnahme auf 16A, 16B, 17A-17C und 18 beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine Finne einschließlich Silicium, wobei die Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang einer Richtung aufweist. Eine erste Isolationsstruktur separiert ein erstes Ende eines ersten Teils der Finne von einem ersten Ende eines zweiten Teils der Finne entlang der Richtung. Das erste Ende des ersten Teils der Finne weist eine Tiefe auf. Eine Gate-Struktur beinhaltet eine Gate-Elektrode über der Oberseite von den und lateral angrenzend an die Seitenwände eines Gebiets des ersten Teils der Finne. Eine zweite Isolationsstruktur befindet sich über einem zweiten Ende eines ersten Teils der Finne, wobei das zweite Ende dem ersten Ende gegenüberliegt. Das zweite Ende des ersten Teils der Finne weist eine von der Tiefe des ersten Endes des ersten Teils der Finne verschiedene Tiefe auf.
  • Bei einer Ausführungsform ist die Tiefe des zweiten Endes des ersten Teils der Finne geringer als die Tiefe des ersten Endes des ersten Teils der Finne. Bei einer Ausführungsform ist die Tiefe des zweiten Endes des ersten Teils der Finne größer als die Tiefe des ersten Endes des ersten Teils der Finne. Bei einer Ausführungsform weist die erste Isolationsstruktur eine Breite entlang der Richtung auf und weist die Gate-Struktur die Breite entlang der Richtung auf. Die zweite Isolationsstruktur weist die Breite entlang der Richtung auf. Bei einer Ausführungsform ist ein Zentrum der Gate-Struktur von einem Zentrum der ersten Isolationsstruktur um ein Rastermaß entlang der Richtung beabstandet und ist ein Zentrum der zweiten Isolationsstruktur von dem Zentrum der Gate-Struktur um das Rastermaß entlang der Richtung beabstandet.
  • Unter gemeinsamer Bezugnahme auf 16A, 16B, 17A-17C und 18 beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine erste Finne einschließlich Silicium, wobei die erste Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang einer Richtung aufweist, und eine Diskontinuität separiert ein erstes Ende eines ersten Teils der ersten Finne von einem ersten Ende eines zweiten Teils der Finne entlang der Richtung. Der erste Teil der ersten Finne weist ein zweites Ende gegenüber dem ersten Ende auf und das erste Ende des ersten Teils der Finne weist eine Tiefe auf. Die Integrierter-Schaltkreis-Strukturen beinhalten auch eine zweite Finne einschließlich Silicium, wobei die zweite Finne eine Oberseite und Seitenwände aufweist, wobei die Oberseite eine längste Abmessung entlang der Richtung aufweist. Die Integrierter-Schaltkreis-Struktur beinhaltet auch einen restlichen oder übrigen Finnenteil zwischen der ersten Finne und der zweiten Finne. Der übrige Finnenteil weist eine Oberseite und Seitenwände auf, wobei die Oberseite eine längste Abmessung entlang der Richtung aufweist, und die Oberseite ist nicht komplanar mit der Tiefe des ersten Endes des ersten Teils der Finne.
  • Bei einer Ausführungsform liegt die Tiefe des ersten Endes des ersten Teils der Finne unterhalb der Oberseite des restlichen oder übrigen Finnenteils. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe komplanar mit der Tiefe des ersten Endes des ersten Teils der Finne auf. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe unterhalb der Tiefe des ersten Endes des ersten Teils der Finne auf. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe oberhalb der Tiefe des ersten Endes des ersten Teils der Finne auf. Bei einer Ausführungsform liegt die Tiefe des ersten Endes des ersten Teils der Finne oberhalb der Oberseite des restlichen oder übrigen Finnenteils. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe komplanar mit der Tiefe des ersten Endes des ersten Teils der Finne auf. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe unterhalb der Tiefe des ersten Endes des ersten Teils der Finne auf. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe oberhalb der Tiefe des ersten Endes des ersten Teils der Finne auf. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe komplanar mit der Oberseite des übrigen Finnenteils auf. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe unterhalb der Oberseite des übrigen Finnenteils auf. Bei einer Ausführungsform weist das zweite Ende des ersten Teils der Finne eine Tiefe oberhalb der Oberseite des übrigen Finnenteils auf.
  • Bei einem anderen Aspekt können dielektrische Stopfen, die in Positionen lokaler oder breiter Finnenschnitte gebildet sind, maßgeschneidert werden, um eine bestimmte mechanische Spannung für die Finne oder den Finnenteil bereitzustellen. Die dielektrischen Stopfen können bei solchen Implementierungen als Finnenendstressoren bezeichnet werden.
  • Eine oder mehrere Ausführungsformen betreffen die Fertigung von finnenbasierten Halbleitervorrichtungen. Leistungsfähigkeitsverbesserungen für solche Vorrichtungen können über eine mechanische Kanalspannung erfolgen, die durch einen Polystopfenfüllprozess induziert wird. Ausführungsformen können die Ausnützung von Materialeigenschaften in einem Polystopfenfüllprozess beinhalten, um eine mechanische Spannung in einem Metall-Oxid-Halbleiter-Feldeffekttransistor(MOSFET)-Kanal zu induzieren. Infolgedessen kann eine induzierte mechanische Spannung die Beweglichkeit und Treiberstrom des Transistors verbessern. Außerdem kann ein hier beschriebenes Verfahren einer Stopfenfüllung die Beseitigung einer beliebigen Naht- oder Lückenbildung während einer Abscheidung ermöglichen.
  • Zur Bereitstellung eines Zusammenhangs kann das Manipulieren von einzigartigen Materialeigenschaften einer Stopfenfüllung, die an Finnen anstößt, eine mechanische Spannung innerhalb des Kanals induzieren. Gemäß einer oder mehreren Ausführungsformen wird durch Abstimmen der Zusammensetzungs-, Abscheidungs- und Nachbehandlungsbedingungen des Stopfenfüllmaterials mechanische Spannung in dem Kanal zum Nutzen von sowohl NMOS- als auch PMOS-Transistoren moduliert. Außerdem können sich solche Stopfen im Vergleich zu anderen üblichen Stressortechniken, wie etwa epitaktischen Sources oder Drains, tiefer in dem Finnensubstrat befinden. Die Natur der Stopfenfüllung zum Erzielen eines solchen Effekts beseitigt auch Nähte oder Lücken während einer Abscheidung und schwächt Defektmoden während der Verarbeitung ab.
  • Zur Bereitstellung eines weiteren Zusammenhangs gibt es keine beabsichtige technische Konstruktion einer mechanischen Spannung für Gate(-Poly)-Stopfen. Die Verbesserung mechanischer Spannung gegenüber herkömmlichen Stressoren, wie etwa epitaktischer Sources oder Drains, Dummy-Poly-Gate-Entfernung, Mechanische-Spannung-Auskleidungen usw., neigt unglücklicherweise dazu, mit einer Verkleinerung von Vorrichtungsrastermaßen nachzulassen. Bei einer Behandlung eines oder mehrerer der obigen Probleme gemäß einer oder mehreren Ausführungsformen der vorliegenden Erfindung wird eine zusätzliche Quelle mechanischer Spannung in die Transistorstruktur eingebunden. Ein anderer möglicher Vorteil mit einem solchen Prozess kann die Beseitigung von Nähten oder Lücken innerhalb des Stopfens sein, die mit anderen chemischen Gasphasenabscheidungsverfahren üblich sein können.
  • 19A und 19B veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Auswählen von Finnenendstressorpositionen bei Enden einer Finne, die einen breiten Schnitt, z. B. als Teil eines Prozesses des Finnentrimmens als Letztes, wie oben beschrieben, aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 19A wird eine Finne 1900, wie etwa eine Siliciumfinne, oberhalb von einem Substrat 1902 gebildet und kann kontinuierlich mit diesem sein. Die Finne 1900 weist Finnenenden oder breite Finnenschnitte 1904 auf, die z. B. zu der Zeit einer Finnenstrukturierung gebildet werden können, wie etwa in einem oben beschriebenen Ansatz des Finnentrimmens als Letztes. Eine aktive Gate-Elektrode-Stelle 1906 und Dummy-Gate-Elektrode-Stellen 1908 werden über der Finne 1900 gebildet und sind zu Veranschaulichungszwecken geringfügig vor der Finne 1900 mit der Finne 1900 in dem Hintergrund gezeigt, wobei die gestrichelten Linien Bereiche repräsentieren, die von der vorderen Ansicht bedeckt sind. Es versteht sich, dass epitaktische Source- und Drain-Gebiete 1910 auch bei Positionen der Finne 1900 zwischen den Gate-Positionen 1906 und 1908 gezeigt sind. Außerdem ist ein Zwischenschichtdielektrikummaterial 1912 bei Positionen der Finne 1900 zwischen den Gate-Positionen 1906 und 1908 enthalten.
  • Unter Bezugnahme auf 19B werden die Gate-Platzhalterstrukturen oder Dummy-Gate-Stellen 1908 entfernt, wodurch die Finnenenden oder breiten Finnenschnitte 1904 freigelegt werden. Die Entfernung erzeugt Öffnungen 1920, wobei dielektrische Stopfen, z. B. dielektrische Finnenendstressorstopfen, schlussendlich gebildet werden.
  • 20A und 20B veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Auswählen von Finnenendstressorpositionen bei Enden einer Finne, die einen lokalen Schnitt, z. B. als Teil eines Finnentrimmisolationsprozesses, wie oben beschrieben, aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 20A wird eine Finne 2000, wie etwa eine Siliciumfinne, oberhalb von einem Substrat 2002 gebildet und kann kontinuierlich mit diesem sein. Die Finne 2000 weist einen lokalen Schnitt 2004 auf, wobei ein Teil der Finne 2000 z. B. unter Verwendung eines Finnentrimmisolationsansatzes entfernt wird, wobei ein Dummy-Gate entfernt wird und die Finne bei einer lokalen Position geätzt wird, wie oben beschrieben ist. Aktive Gate-Elektrode-Stellen 2006 und eine Dummy-Gate-Elektrode-Stelle 2008 werden über der Finne 2000 gebildet und sind zu Veranschaulichungszwecken geringfügig vor der Finne 2000 mit der Finne 2000 in dem Hintergrund gezeigt, wobei die gestrichelten Linien Bereiche repräsentieren, die von der vorderen Ansicht bedeckt sind. Es versteht sich, dass epitaktische Source- und Drain-Gebiete 2010 auch bei Positionen der Finne 2000 zwischen den Gate-Positionen 2006 und 2008 gezeigt sind. Außerdem ist ein Zwischenschichtdielektrikummaterial 2012 bei Positionen der Finne 2000 zwischen den Gate-Positionen 2006 und 2008 enthalten.
  • Unter Bezugnahme auf 20B wird die Gate-Platzhalterstruktur oder Dummy-Gate-Elektrode-Stelle 2008 entfernt, wodurch die Finnenenden mit lokalem Schnitt 2004 freigelegt werden. Die Entfernung erzeugt eine Öffnung 2020, wobei ein dielektrischer Stopfen, z. B. ein dielektrischer Finnenendstressorstopfen, schlussendlich gebildet wird.
  • 21A-21M veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur mit differenzierten Finnenenddielektrikumstopfen gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 21A beinhaltet eine Anfangsstruktur 2100 ein NMOS-Gebiet und ein PMOS-Gebiet. Das NMOS-Gebiet der Anfangsstruktur 2100 beinhaltet eine erste Finne 2102, wie etwa eine erste Siliciumfinne, die oberhalb von einem Substrat 2104 gebildet ist und kontinuierlich mit diesem sein kann. Die erste Finne 2102 weist Finnenenden 2106 auf, die aus lokalen oder breiten Schnitten gebildet sein können. Eine erste aktive Gate-Elektrode-Stelle 2108 und erste Dummy-Gate-Elektrode-Stellen 2110 werden über der ersten Finne 2102 gebildet und sind zu Veranschaulichungszwecken geringfügig vor der ersten Finne 2102 mit der ersten Finne 2102 in dem Hintergrund gezeigt, wobei die gestrichelten Linien Bereiche repräsentieren, die von der vorderen Ansicht bedeckt sind. Epitaktische n-Typ-Source- oder -Drain-Gebiete 2112, wie etwa epitaktische Silicium-Source- von Drain-Strukturen, sind auch bei Positionen der ersten Finne 2102 zwischen den Gate-Positionen 2108 und 2110 gezeigt. Außerdem ist ein Zwischenschichtdielektrikummaterial 2114 bei Positionen der ersten Finne 2102 zwischen den Gate-Positionen 2108 und 2110 enthalten.
  • Das PMOS-Gebiet der Anfangsstruktur 2100 beinhaltet eine zweite Finne 2122, wie etwa eine zweite Siliciumfinne, die oberhalb von dem Substrat 2104 gebildet ist und kontinuierlich mit diesem sein kann. Die zweite Finne 2122 weist Finnenenden 2126 auf, die aus lokalen oder breiten Schnitten gebildet sein können. Eine zweite aktive Gate-Elektrode-Stelle 2128 und zweite Dummy-Gate-Elektrode-Stellen 2130 werden über der zweiten Finne 2122 gebildet und sind zu Veranschaulichungszwecken geringfügig vor der zweiten Finne 2122 mit der zweiten Finne 2122 in dem Hintergrund gezeigt, wobei die gestrichelten Linien Bereiche repräsentieren, die von der vorderen Ansicht bedeckt sind. Epitaktische p-Typ-Source- oder -Drain-Gebiete 2132, wie etwa epitaktische Siliciumgermanium-Source- von Drain-Strukturen, sind auch bei Positionen der zweiten Finne 2122 zwischen den Gate-Positionen 2128 und 2130 gezeigt. Außerdem ist ein Zwischenschichtdielektrikummaterial 2134 bei Positionen der zweiten Finne 2122 zwischen den Gate-Positionen 2128 und 2130 enthalten.
  • Unter Bezugnahme auf 21B werden die erste und zweite Dummy-Gate-Elektrode bei der Position 2110 bzw. 2130 entfernt. Bei der Entfernung werden die Finnenenden 2106 der ersten Finne 2102 und die Finnenenden 2126 der zweiten Finne 2122 freigelegt. Die Entfernung erzeugt auch Öffnungen 2116 bzw. 2136, wobei dielektrische Stopfen, z. B. dielektrische Finnenendstressorstopfen, schlussendlich gebildet werden.
  • Unter Bezugnahme auf 21C wird eine Materialauskleidung 2140 konform mit der Struktur aus 21B gebildet. Bei einer Ausführungsform beinhaltet die Materialauskleidung Silicium und Stickstoff, wie etwa eine Siliciumnitridmaterialauskleidung.
  • Unter Bezugnahme auf 21D wird eine Schutzkronenschicht 2142, wie etwa eine Metallnitridschicht, auf der Struktur aus 21C gebildet.
  • Unter Bezugnahme auf 21E wird ein Hartmaskenmaterial 2144, wie etwa ein kohlenstoffbasiertes Hartmaskenmaterial, über der Struktur aus 21D gebildet. Eine lithografische Maske oder ein Maskenstapel 2146 wird über dem Hartmaskenmaterial 2144 gebildet.
  • Unter Bezugnahme auf 21F werden Teile des Hartmaskenmaterials 2144 und Teile der Schutzkronenschicht 2142 in dem PMOS-Gebiet von der Struktur aus 21E entfernt. Die lithografische Maske oder der Maskenstapel 2146 wird ebenfalls entfernt.
  • Unter Bezugnahme auf 21G wird eine zweite Materialauskleidung 2148 konform mit der Struktur aus 21F gebildet. Bei einer Ausführungsform beinhaltet die zweite Materialauskleidung Silicium und Stickstoff, wie etwa eine zweite Siliciumnitridmaterialauskleidung. Bei einer Ausführungsform weist die zweite Materialauskleidung 2148 einen anderen mechanischen Spannungszustand auf, um eine mechanische Spannung in freigelegten Stopfen anzupassen.
  • Unter Bezugnahme auf 21H wird ein zweites Hartmaskenmaterial 2150, wie etwa ein zweites kohlenstoffbasiertes Hartmaskenmaterial, über der Struktur aus 21G gebildet und wird dann innerhalb der Öffnungen 2136 des PMOS-Gebiets der Struktur zurückgesetzt.
  • Unter Bezugnahme auf 21I wird die zweite Auskleidung 2148 von der Struktur aus 2H geätzt, um die zweite Materialauskleidung 2148 von dem NMOS-Gebiet zu entfernen und um die zweite Materialauskleidung 2148 in dem PMOS-Gebiet der Struktur zurückzusetzen.
  • Unter Bezugnahme auf 2J werden das Hartmaskenmaterial 2144, die Schutzkronenschicht 2142 und das zweite Hartmaskenmaterial 2150 von der Struktur aus 2I entfernt. Die Entfernung belässt jeweils zwei unterschiedliche Füllungsstrukturen für 2116 im Vergleich zu den Öffnungen 2136.
  • Unter Bezugnahme auf 2K wird ein Isolationsfüllmaterial 2152 in den Öffnungen 2116 und 2136 der Struktur aus 2J gebildet und planarisiert. Bei einer Ausführungsform ist das Isolationsfüllmaterial 2152 ein fließfähiges Sauerstoffmaterial, wie etwa ein fließfähiges Siliciumoxid- oder Siliciumdioxidmaterial.
  • Unter Bezugnahme auf 2L wird das Isolationsfüllmaterial 2152 innerhalb der Öffnungen 2116 und 2136 der Struktur aus 2K zurückgesetzt, um ein zurückgesetztes Isolationsfüllmaterial 2154 zu bilden. Bei einer Ausführungsform wird ein Dampfoxidationsprozess als Teil des Zurücksetzungsprozesses oder anschließend an den Zurücksetzungsprozess durchgeführt, um das zurückgesetzte Isolationsfüllmaterial 2154 auszuhärten. Bei einer solchen Ausführungsform schrumpft das zurückgesetzte Isolationsfüllmaterial 2154, wodurch eine Zugspannung in den Finnen 2102 und 2122 induziert wird. Jedoch gibt es relativ weniger zugspannungsinduzierendes Material in dem PMOS-Gebiet als in dem NMOS-Gebiet.
  • Unter Bezugnahme auf 21M befindet sich eine dritte Materialauskleidung 2156 über der Struktur aus 21L. Bei einer Ausführungsform beinhaltet die dritte Materialauskleidung 2156 Silicium und Stickstoff, wie etwa eine dritte Siliciumnitridmaterialauskleidung. Bei einer Ausführungsform verhindert die dritte Materialauskleidung 2156, dass das zurückgesetzte Isolationsfüllmaterial 2154 während einer anschließenden Source- oder Drain-Kontakt-Ätzung herausgeätzt wird.
  • 22A-22D veranschaulichen Querschnittsansichten beispielhafter Strukturen eines PMOS-Finnenendstressordielektrikumstopfens gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 22A beinhaltet eine Öffnung 2136 auf dem PMOS-Gebiet der Struktur 2100 eine Materialauskleidung 2140 entlang den Seitenwänden der Öffnung 2136. Eine zweite Materialauskleidung 2148 ist konform mit einem unteren Teil der Materialauskleidung 2140, ist aber relativ zu einem oberen Teil der Materialauskleidung 2140 zurückgesetzt. Ein zurückgesetztes Isolationsfüllmaterial 2154 befindet sich innerhalb der zweiten Materialauskleidung 2148 und weist eine obere Oberfläche komplanar mit einer oberen Oberfläche der zweiten Materialauskleidung 2148 auf. Eine dritte Materialauskleidung 2156 liegt innerhalb des oberen Teils der Materialauskleidung 2140 und befindet sich auf der oberen Oberfläche des Isolationsfüllmaterials 2154 und auf der oberen Oberfläche der zweiten Materialauskleidung 2148. Die dritte Materialauskleidung 2156 weist eine Naht 2157 auf, z. B. als ein Artefakt eines Abscheidungsprozesses, der zum Bilden der dritten Materialauskleidung 2156 verwendet wird
  • Unter Bezugnahme auf 22B beinhaltet eine Öffnung 2136 auf dem PMOS-Gebiet der Struktur 2100 eine Materialauskleidung 2140 entlang den Seitenwänden der Öffnung 2136. Eine zweite Materialauskleidung 2148 ist konform mit einem unteren Teil der Materialauskleidung 2140, ist aber relativ zu einem oberen Teil der Materialauskleidung 2140 zurückgesetzt. Ein zurückgesetztes Isolationsfüllmaterial 2154 befindet sich innerhalb der zweiten Materialauskleidung 2148 und weist eine obere Oberfläche komplanar mit einer oberen Oberfläche der zweiten Materialauskleidung 2148 auf. Eine dritte Materialauskleidung 2156 liegt innerhalb des oberen Teils der Materialauskleidung 2140 und befindet sich auf der oberen Oberfläche des Isolationsfüllmaterials 2154 und auf der oberen Oberfläche der zweiten Materialauskleidung 2148. Die dritte Materialauskleidung 2156 weist keine Naht auf.
  • Unter Bezugnahme auf 22C beinhaltet eine Öffnung 2136 auf dem PMOS-Gebiet der Struktur 2100 eine Materialauskleidung 2140 entlang den Seitenwänden der Öffnung 2136. Eine zweite Materialauskleidung 2148 ist konform mit einem unteren Teil der Materialauskleidung 2140, ist aber relativ zu einem oberen Teil der Materialauskleidung 2140 zurückgesetzt. Ein zurückgesetztes Isolationsfüllmaterial 2154 befindet sich innerhalb und über der zweiten Materialauskleidung 2148 und weist eine obere Oberfläche oberhalb einer oberen Oberfläche der zweiten Materialauskleidung 2148 auf. Eine dritte Materialauskleidung 2156 liegt innerhalb des oberen Teils der Materialauskleidung 2140 und befindet sich auf der oberen Oberfläche des Isolationsfüllmaterials 2154. Die dritte Materialauskleidung 2156 ist ohne eine Naht gezeigt, aber bei anderen Ausführungsformen weist die dritte Materialauskleidung 2156 eine Naht auf.
  • Unter Bezugnahme auf 22D beinhaltet eine Öffnung 2136 auf dem PMOS-Gebiet der Struktur 2100 eine Materialauskleidung 2140 entlang den Seitenwänden der Öffnung 2136. Eine zweite Materialauskleidung 2148 ist konform mit einem unteren Teil der Materialauskleidung 2140, ist aber relativ zu einem oberen Teil der Materialauskleidung 2140 zurückgesetzt. Ein zurückgesetztes Isolationsfüllmaterial 2154 befindet sich innerhalb der zweiten Materialauskleidung 2148 und weist eine obere Oberfläche zurückgesetzt von einer oberen Oberfläche der zweiten Materialauskleidung 2148 auf. Eine dritte Materialauskleidung 2156 liegt innerhalb des oberen Teils der Materialauskleidung 2140 und befindet sich auf der oberen Oberfläche des Isolationsfüllmaterials 2154 und auf der oberen Oberfläche der zweiten Materialauskleidung 2148. Die dritte Materialauskleidung 2156 ist ohne eine Naht gezeigt, aber bei anderen Ausführungsformen weist die dritte Materialauskleidung 2156 eine Naht auf.
  • Unter gemeinsamer Bezugnahme auf 19A, 19B, 20A, 20B, 21A-21M und 22A-22D beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung eine Finne, wie etwa eine Siliciumfinne, wobei die Finne eine Oberseite und Seitenwände aufweist. Die Oberseite weist eine längste Abmessung entlang einer Richtung auf. Eine erste Isolationsstruktur befindet sich über einem ersten Ende der Finne. Eine Gate-Struktur beinhaltet eine Gate-Elektrode über der Oberseite von den und lateral angrenzend an die Seitenwände eines Gebiets der Finne. Die Gate-Struktur ist von der ersten Isolationsstruktur entlang der Richtung beabstandet. Eine zweite Isolationsstruktur befindet sich über einem zweiten Ende der Finne, wobei das zweite Ende dem ersten Ende gegenüberliegt. Die zweite Isolationsstruktur ist von der Gate-Struktur entlang der Richtung beabstandet. Die erste Isolationsstruktur und die zweite Isolationsstruktur beinhalten beide ein erstes dielektrisches Material (z. B. die Materialauskleidung 2140), das ein zurückgesetztes zweites dielektrisches Material (z. B. die zweite Materialauskleidung 2148) lateral umgibt, das von dem ersten dielektrischen Material verschiedenartig ist. Das zurückgesetzte zweite dielektrische Material umgibt wenigstens einen Teil eines dritten dielektrischen Materials (z. B. das zurückgesetzte Isolationsfüllmaterial 2154) lateral, das von dem ersten und zweiten dielektrischen Material verschieden ist.
  • Bei einer Ausführungsform beinhalten die erste Isolationsstruktur und die zweite Isolationsstruktur beide ferner ein viertes dielektrisches Material (z. B. die dritte Materialauskleidung 2156), das lateral durch einen oberen Teil des ersten dielektrischen Materials umgeben wird, wobei sich das vierte dielektrische Material auf einer oberen Oberfläche des dritten dielektrischen Materials befindet. Bei einer solchen Ausführungsform befindet sich das vierte dielektrische Material ferner auf einer oberen Oberfläche des zweiten dielektrischen Materials. Bei einer anderen solchen Ausführungsform weist das vierte dielektrische Material eine näherungsweise vertikale zentrale Naht auf. Bei einer anderen solchen Ausführungsform weist das vierte dielektrische Material keine Naht auf.
  • Bei einer Ausführungsform weist das dritte dielektrische Material eine obere Oberfläche komplanar mit einer oberen Oberfläche des zweiten dielektrischen Materials auf. Bei einer Ausführungsform weist das dritte dielektrische Material eine obere Oberfläche unterhalb einer oberen Oberfläche des zweiten dielektrischen Materials auf. Bei einer Ausführungsform weist das dritte dielektrische Material eine obere Oberfläche oberhalb einer oberen Oberfläche des zweiten dielektrischen Materials auf und das dritte dielektrische Material befindet sich ferner über der oberen Oberfläche des zweiten dielektrischen Materials. Bei einer Ausführungsform induzieren die erste und zweite Isolationsstruktur eine Druckspannung auf der Finne. Bei einer solchen Ausführungsform ist die Gate-Elektrode eine p-Typ-Gate-Elektrode.
  • Bei einer Ausführungsform weist die erste Isolationsstruktur eine Breite entlang der Richtung auf, weist die Gate-Struktur die Breite entlang der Richtung auf und weist die zweite Isolationsstruktur die Breite entlang der Richtung auf. Bei einer solchen Ausführungsform ist ein Zentrum der Gate-Struktur von einem Zentrum der ersten Isolationsstruktur um ein Rastermaß entlang der Richtung beabstandet und ist ein Zentrum der zweiten Isolationsstruktur von dem Zentrum der Gate-Struktur um das Rastermaß entlang der Richtung beabstandet. Bei einer Ausführungsform befinden sich die erste und zweite Isolationsstruktur beide in einem entsprechenden Graben in einer Zwischenschichtdielektrikumschicht.
  • Bei einer solchen Ausführungsform befindet sich ein erstes Source- oder Drain-Gebiet zwischen der Gate-Struktur und der ersten Isolationsstruktur. Ein zweites Source- oder Drain-Gebiet befindet sich zwischen der Gate-Struktur und der zweiten Isolationsstruktur. Bei einer solchen Ausführungsform sind das erste und zweite Source- oder Drain-Gebiet ein eingebettetes Source- oder Drain-Gebiet einschließlich Silicium und Germanium. Bei einer solchen Ausführungsform beinhaltet die Gate-Struktur ferner eine High-k-Dielektrikum-Schicht zwischen der Gate-Elektrode und der Finne und entlang Seitenwänden der Gate-Elektrode.
  • Bei einem anderen Aspekt kann die Tiefe einzelner dielektrischer Stopfen innerhalb einer Halbleiterstruktur oder innerhalb einer Architektur, die auf einem gemeinsamen Substrat gebildet ist, variiert sein. Als ein Beispiel veranschaulicht 23A eine Querschnittsansicht einer anderen Halbleiterstruktur mit eine mechanische Spannung induzierenden Finnenendmerkmalen gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 23A ist ein flacher dielektrischer Stopfen 2308A zusammen mit einem Paar tiefer dielektrischer Stopfen 2308B und 2308C enthalten. Bei einer solchen Ausführungsform befindet sich, wie dargestellt, der flache dielektrische Stopfen 2308C bei einer Tiefe näherungsweise gleich der Tiefe einer Halbleiterfinne 2302 innerhalb eines Substrats 2304, während sich das Paar tiefer dielektrischer Stopfen 2308B und 2308C bei einer Tiefe unterhalb der Tiefe der Halbleiterfinne 2302 innerhalb des Substrats 2304 befindet.
  • Wieder unter Bezugnahme auf 23A kann eine solche Anordnung eine Verstärkung der mechanischen Spannung auf Finnentrimmisolation(FTI)-Vorrichtungen in einem Graben ermöglichen, der tiefer in das Substrat 2304 ätzt, um eine Isolation zwischen angrenzenden Finnen 2302 bereitzustellen. Ein solcher Ansatz kann implementiert werden, um die Dichte an Transistoren auf einem Chip zu erhöhen. Bei einer Ausführungsform wird der von der Stopfenfüllung induzierte mechanische Spannungseffekt in FTI-Transistoren vergrößert, weil der Transfer mechanischer Spannung sowohl in der Finne als auch in einem Substrat oder einer Wanne unter dem Transistor stattfindet.
  • Bei einem anderen Aspekt kann die Breite oder die Menge einer zugspannungsinduzierenden Oxidschicht, die in einem dielektrischen Stopfen enthalten ist, innerhalb einer Halbleiterstruktur oder innerhalb einer Architektur, die auf einem gemeinsamen Substrat gebildet ist, variiert werden, z. B. in Abhängigkeit davon, ob die Vorrichtung eine PMOS-Vorrichtung oder eine NMOS-Vorrichtung ist. Als ein Beispiel veranschaulicht 23B eine Querschnittsansicht einer anderen Halbleiterstruktur mit eine mechanische Spannung induzierenden Finnenendmerkmalen gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 23B beinhalten NMOS-Vorrichtungen bei einer bestimmten Ausführungsform eine relativ mehr zugspannungsinduzierende Oxidschicht 2350 als entsprechende PMOS-Vorrichtungen.
  • Wieder unter Bezugnahme auf 23B ist bei einer Ausführungsform eine abweichende Stopfenfüllung implementiert, um eine angemessene mechanische Spannung in NMOS und PMOS zu induzieren. Zum Beispiel weisen NMOS-Stopfen 2308D und 2308E ein größeres Volumen und eine größere Breite der zugspannungsinduzierenden Oxidschicht 2350 auf, als es für PMOS-Stopfe 2308F und 2308G der Fall ist. Die Stopfenfüllung kann strukturiert werden, um eine unterschiedliche mechanische Spannung in NMOS- und PMOS-Vorrichtungen zu induzieren. Zum Beispiel kann lithografisches Strukturieren verwendet werden, um PMOS-Vorrichtungen zu öffnen (z. B. die dielektrischen Stopfengräben für PMOS-Vorrichtungen verbreitern), wobei bei diesem Punkt unterschiedliche Füllungsoptionen durchgeführt werden können, um die Stopfenfüllung in NMOS- gegenüber PMOS-Vorrichtungen zu unterscheiden. Bei einem Ausführungsbeispiel kann das Reduzieren des Volumens eines fließfähigen Oxids in dem Stopfen auf PMOS-Vorrichtungen die induzierte Zugspannung reduzieren. Bei einer solchen Ausführungsform kann eine Druckspannung dominieren, z. B. von einer Druckspannungsbeaufschlagung von Source- und Drain-Gebieten. Bei anderen Ausführungsformen stellt die Verwendung unterschiedlicher Stopfenauskleidungen oder unterschiedlicher Füllmaterialien eine abstimmbare Steuerung mechanischer Spannung bereit.
  • Wie oben beschrieben, versteht es sich, dass Effekte mechanischer Polystopfenspannung sowohl NMOS-Transistoren (z. B. Kanalzugspannung) als auch PMOS-Transistoren (z. B. Kanaldruckspannung) nützen können. Gemäß einer Ausführungsform der vorliegenden Offenbarung ist eine Halbleiterfinne eine uniaxial mit mechanischer Spannung beaufschlagte Halbleiterfinne. Die uniaxial mit mechanischer Spannung beaufschlagte Halbleiterfinne kann uniaxial mit Zugspannung oder mit Druckspannung beaufschlagt werden. Zum Beispiel veranschaulicht gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung 24A eine geneigte Ansicht einer Finne mit einer uniaxialen Zugspannung, während 24B eine geneigte Ansicht einer Finne mit uniaxialer Druckspannung veranschaulicht.
  • Unter Bezugnahme auf 24A weist eine Halbleiterfinne 2400 ein darin angeordnetes diskretes Kanalgebiet (C) auf. Ein Source-Gebiet (S) und ein Drain-Gebiet (D) sind in der Halbleiterfinne 2400 auf beiden Seiten des Kanalgebiets (C) angeordnet. Das diskrete Kanalgebiet der Halbleiterfinne 2400 weist eine Stromflussrichtung entlang der Richtung einer uniaxialen Zugspannung (Pfeile zeigen voneinander weg und zu Enden 2402 und 2404 hin) von dem Source-Gebiet (S) zu dem Drain-Gebiet (D) auf.
  • Unter Bezugnahme auf 24B weist eine Halbleiterfinne 2450 ein darin angeordnetes diskretes Kanalgebiet (C) auf. Ein Source-Gebiet (S) und ein Drain-Gebiet (D) sind in der Halbleiterfinne 2450 auf beiden Seiten des Kanalgebiets (C) angeordnet. Das diskrete Kanalgebiet der Halbleiterfinne 2450 weist eine Stromflussrichtung entlang der Richtung einer uniaxialen Druckspannung (Pfeile zeigen zueinander hin und von den Enden 2452 und 2454) von dem Source-Gebiet (S) zu dem Drain-Gebiet (D) auf. Entsprechend können hier beschriebene Ausführungsformen implementiert werden, um Transistorbeweglichkeit und Treiberstrom zu verbessern, wodurch schneller arbeitende Schaltkreise und Chips ermöglicht werden.
  • Bei einem anderen Aspekt kann es eine Beziehung zwischen Positionen geben, bei denen Gate-Leitung-Schnitte (Polyschnitte) vorgenommen werden und lokale Finnentrimmisolation(FTI)-Finnenschnitte vorgenommen werden. Bei einer Ausführungsform werden lokale FTI-Finnenschnitte nur bei Positionen vorgenommen, wo Polyschnitte vorgenommen werden. Bei einer solchen Ausführungsform jedoch wird ein FTI-Schnitt nicht notwendigerweise bei jeder Position vorgenommen, wo ein Polyschnitt vorgenommen wird.
  • 25A und 25B veranschaulichen Draufsichten, die verschiedene Vorgänge in einem Verfahren zum Strukturieren von Finnen mit Einzel-Gate-Beabstandung zum Bilden einer lokalen Isolationsstruktur in Auswahl-Gate-Leitung-Schnittpositionen repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 25A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden mehrerer Finnen 2502, wobei einzelne der mehreren Finnen 2502 eine längste Abmessung entlang einer ersten Richtung 2504 aufweisen. Mehrere Gate-Strukturen 2506 befinden sich über den mehreren Finnen 2502, wobei einzelne der Gate-Strukturen 2506 eine längste Abmessung entlang einer zweiten Richtung 2508 orthogonal zu der ersten Richtung 2504 aufweisen. Bei einer Ausführungsform sind die Gate-Strukturen 2506 Opfer- oder Dummy-Gate-Leitungen, z. B. aus polykristallinem Silicium gefertigt. Bei einer Ausführungsform sind die mehreren Finnen 2502 Siliciumfinnen und sind mit einem Teil eines darunterliegenden Siliciumsubstrats kontinuierlich.
  • Wieder unter Bezugnahme auf 25A wird eine dielektrische Materialstruktur 2510 zwischen angrenzenden der mehreren Gate-Strukturen 2506 gebildet. Teile 2512 und 2513 von zwei der mehreren Gate-Strukturen 2506 werden entfernt, um Teile von jeder der mehreren Finnen 2502 freizulegen. Bei einer Ausführungsform involviert das Entfernen der Teile 2512 und 2513 der zwei der mehreren Gate-Strukturen 2506 das Verwenden eines lithografischen Fensters, das breiter als eine Breite von jedem der Teile 2512 und 2513 der Gate-Strukturen 2506 ist. Der freigelegte Teil von jeder der mehreren Finnen 2502 bei der Position 2512 wird entfernt, um ein Schnittgebiet 2520 zu bilden. Bei einer Ausführungsform wird der freigelegte Teil von jeder der mehreren Finnen 2502 unter Verwendung eines Trocken- oder Plasmaätzprozesses entfernt. Der freigelegte Teil von jeder der mehreren Finnen 2502 bei der Position 2513 wird jedoch vor einer Entfernung maskiert. Bei einer Ausführungsform repräsentiert das Gebiet 2512/2520 sowohl einen Polyschnitt als auch einen lokalen FIT-Schnitt. Jedoch repräsentiert die Position 2513 nur einen Polyschnitt.
  • Unter Bezugnahme auf 25B sind die Position 2512/2520 des Polyschnitts und des lokalen FTI-Finnenschnitts und die Position 2513 des Polyschnitts mit Isolationsstrukturen 2530, wie etwa dielektrischen Stopfen, gefüllt. Beispielhafte Strukturen oder eine „Polyschnitt-“ oder „Stopfen-“Struktur sind unten beschrieben.
  • 26A-26C veranschaulichen Querschnittsansichten verschiedener Möglichkeiten für dielektrische Stopfen für Polyschnitt- und FTI-Lokalfinnenschnittpositionen und Nur-Polyschnitt-Positionen für verschiedene Gebiete der Struktur aus 25B gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 26A ist eine Querschnittsansicht eines Teils 2600A des dielektrischen Stopfens 2530 bei Position 2513 entlang der a-a'-Achse der Struktur aus 25B gezeigt. Der Teil 2600A des dielektrischen Stopfens 2530 ist auf einer nichtgeschnittenen Finne 2502 und zwischen Dielektrikummaterialstrukturen 2510 gezeigt.
  • Unter Bezugnahme auf 26B ist eine Querschnittsansicht eines Teils 2600B des dielektrischen Stopfens 2530 bei Position 2512 entlang der b-b'-Achse der Struktur aus 25B gezeigt. Der Teil 2600B des dielektrischen Stopfens 2530 ist auf einer geschnittenen Finnenposition 2520 und zwischen Dielektrikummaterialstrukturen 2510 gezeigt.
  • Unter Bezugnahme auf 26C ist eine Querschnittsansicht eines Teils 2600C des dielektrischen Stopfens 2530 bei Position 2512 entlang der c-c'-Achse der Struktur aus 25B gezeigt. Der Teil 2600C des dielektrischen Stopfens 2530 ist auf einer Grabenisolationsstruktur 2602 zwischen den Finnen 2502 und zwischen Dielektrikummaterialstrukturen 2510 gezeigt. Bei einer Ausführungsform, von der Beispiele oben beschrieben sind, beinhaltet die Grabenisolationsstruktur 2602 eine erste Isolationsschicht 2602A, eine zweite Isolationsschicht 2602B und ein Isolationsfüllmaterial 2602C auf der zweiten Isolationsschicht 2602B.
  • Unter gemeinsamer Bezugnahme auf 25A, 25B und 26A-26C beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung Bilden mehrerer Finnen, wobei einzelne der mehreren Finnen entlang einer ersten Richtung vorliegen. Mehrere Gate-Strukturen werden über den mehreren Finnen gebildet, wobei sich einzelne der Gate-Strukturen entlang einer zweiten Richtung orthogonal zu der ersten Richtung befinden. Eine dielektrische Materialstruktur wird zwischen angrenzenden der mehreren Gate-Strukturen gebildet. Ein Teil von einer ersten der mehreren Gate-Strukturen wird entfernt, um einen ersten Teil von jeder der mehreren Finnen freizulegen. Ein Teil von einer zweiten der mehreren Gate-Strukturen wird entfernt, um einen zweiten Teil von jeder der mehreren Finnen freizulegen. Der freigelegte erste Teil jeder der mehreren Finnen wird entfernt, aber der freigelegte zweite Teil jeder der mehreren Finnen wird nicht entfernt. Eine erste Isolationsstruktur wird bei einer Position des entfernten ersten Teils der mehreren Finnen gebildet. Eine zweite Isolationsstruktur wird bei einer Position des entfernten Teils der zweiten der mehreren Gate-Strukturen gebildet.
  • Bei einer Ausführungsform involviert das Entfernen der Teile der ersten und zweiten der mehreren Gate-Strukturen Verwenden eines lithografischen Fensters, das breiter als eine Breite von jedem der Teile der ersten und zweiten der mehreren Gate-Strukturen ist. Bei einer Ausführungsform involviert das Entfernen des freigelegten ersten Teils jeder der mehreren Finnen Ätzen bis zu einer Tiefe geringer als eine Höhe der mehreren Finnen. Bei einer solchen Ausführungsform ist die Tiefe größer als eine Tiefe von Source- oder Drain-Gebieten in den mehreren Finnen. Bei einer Ausführungsform beinhalten die mehreren Finnen Silicium und sind kontinuierlich mit einem Teil eines Siliciumsubstrats.
  • Unter gemeinsamer Bezugnahme auf 16A, 25A, 25B und 26A-26C beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine Finne einschließlich Silicium, wobei die Finne eine längste Abmessung entlang einer ersten Richtung aufweist. Eine Isolationsstruktur befindet sich über einem oberen Teil der Finne, wobei die Isolationsstruktur ein Zentrum entlang der ersten Richtung aufweist. Eine erste Gate-Struktur befindet sich über dem oberen Teil der Finne, wobei die erste Gate-Struktur eine längste Abmessung entlang einer zweiten Richtung orthogonal zu der ersten Richtung aufweist. Ein Zentrum der ersten Gate-Struktur ist von dem Zentrum der Isolationsstruktur um ein Rastermaß entlang der ersten Richtung beabstandet. Eine zweite Gate-Struktur befindet sich über dem oberen Teil der Finne, wobei die zweite Gate-Struktur eine längste Abmessung entlang der zweiten Richtung aufweist. Ein Zentrum der zweiten Gate-Struktur ist von dem Zentrum der ersten Gate-Struktur um das Rastermaß entlang der ersten Richtung beabstandet. Eine dritte Gate-Struktur befindet sich über dem oberen Teil der Finne gegenüber einer Seite der Isolationsstruktur von der ersten und zweiten Gate-Struktur, wobei die dritte Gate-Struktur eine längste Abmessung entlang der zweiten Richtung aufweist. Ein Zentrum der dritten Gate-Struktur ist von dem Zentrum der Isolationsstruktur um das Rastermaß entlang der ersten Richtung beabstandet.
  • Bei einer Ausführungsform beinhaltet jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur eine Gate-Elektrode auf und zwischen Seitenwänden einer High-k-Gate-Dielektrikum-Schicht. Bei einer solchen Ausführungsform beinhaltet jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur ferner eine Isolationskappe auf der Gate-Elektrode und auf und den Seitenwänden einer High-k-Gate-Dielektrikum-Schicht.
  • Bei einer Ausführungsform befindet sich ein erstes epitaktisches Halbleitergebiet auf dem oberen Teil der Finne zwischen der ersten Gate-Struktur und der Isolationsstruktur. Ein zweites epitaktisches Halbleitergebiet befindet sich auf dem oberen Teil der Finne zwischen der ersten Gate-Struktur und der zweiten Gate-Struktur. Ein drittes epitaktisches Halbleitergebiet befindet sich auf dem oberen Teil der Finne zwischen der dritten Gate-Struktur und der Isolationsstruktur. Bei einer solchen Ausführungsform beinhalten das erste, zweite und dritte epitaktische Halbleitergebiet Silicium und Germanium. Bei einer anderen solchen Ausführungsform beinhalten das erste, zweite und dritte epitaktische Halbleitergebiet Silicium.
  • Unter gemeinsamer Bezugnahme auf 16A, 25A, 25B und 26A-26C beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine Flache-Grabenisolation(STI)-Struktur zwischen einem Paar von Halbleiterfinnen, wobei die STI-Struktur eine längste Abmessung entlang einer ersten Richtung aufweist. Eine Isolationsstruktur befindet sich auf der STI-Struktur, wobei die Isolationsstruktur ein Zentrum entlang der ersten Richtung aufweist. Eine erste Gate-Struktur befindet sich auf der STI-Struktur, wobei die erste Gate-Struktur eine längste Abmessung entlang einer zweiten Richtung orthogonal zu der ersten Richtung aufweist. Ein Zentrum der ersten Gate-Struktur ist von dem Zentrum der Isolationsstruktur um ein Rastermaß entlang der ersten Richtung beabstandet. Eine zweite Gate-Struktur befindet sich auf der STI-Struktur, wobei die zweite Gate-Struktur eine längste Abmessung entlang der zweiten Richtung aufweist. Ein Zentrum der zweiten Gate-Struktur ist von dem Zentrum der ersten Gate-Struktur um das Rastermaß entlang der ersten Richtung beabstandet. Eine dritte Gate-Struktur befindet sich auf der STI-Struktur gegenüber einer Seite der Isolationsstruktur von der ersten und zweiten Gate-Struktur, wobei die dritte Gate-Struktur eine längste Abmessung entlang der zweiten Richtung aufweist. Ein Zentrum der dritten Gate-Struktur ist von dem Zentrum der Isolationsstruktur um das Rastermaß entlang der ersten Richtung beabstandet.
  • Bei einer Ausführungsform beinhaltet jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur eine Gate-Elektrode auf und zwischen Seitenwänden einer High-k-Gate-Dielektrikum-Schicht. Bei einer solchen Ausführungsform beinhaltet jede der ersten Gate-Struktur, der zweiten Gate-Struktur und der dritten Gate-Struktur ferner eine Isolationskappe auf der Gate-Elektrode und auf und den Seitenwänden einer High-k-Gate-Dielektrikum-Schicht. Bei einer Ausführungsform ist das Paar von Halbleiterfinnen ein Paar von Siliciumfinnen.
  • Bei einem anderen Aspekt, entweder ein Polyschnitt und ein lokaler FIT-Schnitt zusammen oder lediglich ein Polyschnitt, können sich die Isolationsstrukturen oder dielektrischen Stopfen, die zum Füllen der Schnittpositionen verwendet werden, lateral in dielektrische Abstandshalter der entsprechenden geschnittenen Gate-Leitung oder sogar jenseits der dielektrischen Abstandshalter der entsprechenden geschnittenen Gate-Leitung erstrecken.
  • Bei einem ersten Beispiel, bei dem eine Grabenkontaktform nicht durch einen dielektrischen Polyschnittstopfen beeinflusst wird, veranschaulicht 27A eine Draufsicht und entsprechende Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einem Gate-Leitung-Schnitt mit einem dielektrischen Stopfen, der sich in dielektrische Abstandshalter der Gate-Leitung erstreckt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 27A beinhaltet eine Integrierter-Schaltkreis-Struktur 2700A eine erste Siliciumfinne 2702 mit einer längsten Abmessung entlang einer ersten Richtung 2703. Eine zweite Siliciumfinne 2704 weist eine längste Abmessung entlang der ersten Richtung 2703 auf. Ein Isolationsmaterial 2706 befindet sich zwischen der ersten Siliciumfinne 2702 und der zweiten Siliciumfinne 2704. Eine Gate-Leitung 2708 befindet sich über der ersten Siliciumfinne 2702 und über der zweiten Siliciumfinne 2704 entlang einer zweiten Richtung 2709, wobei die zweite Richtung 2709 orthogonal zu der ersten Richtung 2703 ist. Die Gate-Leitung 2708 weist eine erste Seite 2708A und eine zweite Seite 2708B auf und weist ein erstes Ende 2708C und ein zweites Ende 2708D auf. Die Gate-Leitung 2708 weist eine Diskontinuität 2710 über dem Isolatormaterial 2706 zwischen dem ersten Ende 2708C und dem zweiten Ende 2708D der Gate-Leitung 2708 auf. Die Diskontinuität 2710 ist durch einen dielektrischen Stopfen 2712 gefüllt.
  • Ein Grabenkontakt 2714 befindet sich über der ersten Siliciumfinne 2702 und über der zweiten Siliciumfinne 2704 entlang der zweiten Richtung 2709 auf der ersten Seite 2708A der Gate-Leitung 2708. Der Grabenkontakt 2714 ist kontinuierlich über dem Isolatormaterial 2706 bei einer Position 2715 lateral angrenzend an den dielektrischen Stopfen 2712. Ein dielektrischer Abstandshalter 2716 befindet sich lateral zwischen dem Grabenkontakt 2714 und der ersten Seite 2708A der Gate-Leitung 2708. Der dielektrische Abstandhalter 2716 ist kontinuierlich entlang der ersten Seite 2708A der Gate-Leitung 2708 und des dielektrischen Stopfens 2712. Der dielektrische Abstandshalter 2716 weist eine Breite (W2) lateral angrenzend an den dielektrischen Stopfen 2712 dünner als eine Breite (W1) lateral angrenzend an die ersten Seite 2708A der Gate-Leitung 2708 auf.
  • Bei einer Ausführungsform befindet sich ein Grabenkontakt 2718 über der ersten Siliciumfinne 2702 und über der zweiten Siliciumfinne 2704 entlang der zweiten Richtung 2709 auf der zweiten Seite 2708B der Gate-Leitung 2708. Der zweite Grabenkontakt 2718 ist kontinuierlich über dem Isolatormaterial 2706 bei einer Position 2719 lateral angrenzend an den dielektrischen Stopfen 2712. Bei einer solchen Ausführungsform befindet sich ein zweiter dielektrischer Abstandshalter 2720 lateral zwischen dem zweiten Grabenkontakt 2718 und der zweiten Seite 2708B der Gate-Leitung 2708. Der zweite dielektrische Abstandhalter 2720 ist kontinuierlich entlang der zweiten Seite 2708B der Gate-Leitung 2708 und des dielektrischen Stopfens 2712. Der zweite dielektrische Abstandshalter weist eine Breite lateral angrenzend an den dielektrischen 2712 Stopfen dünner als eine Breite lateral angrenzend an die zweite Seite 2708B der Gate-Leitung 2708 auf.
  • Bei einer Ausführungsform beinhaltet die Gate-Leitung 2708 eine High-k-Gate-Dielektrikum-Schicht 2722, eine Gate-Elektrode 2724 und eine dielektrische Kappenschicht 2726. Bei einer Ausführungsform beinhaltet der dielektrische Stopfen 2712 ein gleiches Material wie der dielektrische Abstandshalter 2714, aber ist von dem dielektrischen Abstandshalter 2714 getrennt. Bei einer Ausführungsform beinhaltet der dielektrische Stopfen 2712 ein anderes Material als der dielektrische Abstandshalter 2714.
  • Bei einem zweiten Beispiel, bei dem eine Grabenkontaktform durch einen dielektrischen Polyschnittstopfen beeinflusst wird, veranschaulicht 27B eine Draufsicht und entsprechende Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einem Gate-Leitung-Schnitt mit einem dielektrischen Stopfen, der sich jenseits dielektrischer Abstandshalter der Gate-Leitung erstreckt, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 27B beinhaltet eine Integrierter-Schaltkreis-Struktur 2700B eine erste Siliciumfinne 2752 mit einer längsten Abmessung entlang einer ersten Richtung 2753. Eine zweite Siliciumfinne 2754 weist eine längste Abmessung entlang der ersten Richtung 2753 auf. Ein Isolationsmaterial 2756 befindet sich zwischen der ersten Siliciumfinne 2752 und der zweiten Siliciumfinne 2754. Eine Gate-Leitung 2758 befindet sich über der ersten Siliciumfinne 2752 und über der zweiten Siliciumfinne 2754 entlang einer zweiten Richtung 2759, wobei die zweite Richtung 2759 orthogonal zu der ersten Richtung 2753 ist. Die Gate-Leitung 2758 weist eine erste Seite 2758A und eine zweite Seite 2758B auf und weist ein erstes Ende 2758C und ein zweites Ende 2758D auf. Die Gate-Leitung 2758 weist eine Diskontinuität 2760 über dem Isolatormaterial 2756 zwischen dem ersten Ende 2758C und dem zweiten Ende 2758D der Gate-Leitung 2758 auf. Die Diskontinuität 2760 ist durch einen dielektrischen Stopfen 2762 gefüllt.
  • Ein Grabenkontakt 2764 befindet sich über der ersten Siliciumfinne 2752 und über der zweiten Siliciumfinne 2754 entlang der zweiten Richtung 2759 auf der ersten Seite 2758A der Gate-Leitung 2758. Der Grabenkontakt 2764 ist kontinuierlich über dem Isolatormaterial 2756 bei einer Position 2765 lateral angrenzend an den dielektrischen Stopfen 2762. Ein dielektrischer Abstandshalter 2766 befindet sich lateral zwischen dem Grabenkontakt 2764 und der ersten Seite 2758A der Gate-Leitung 2758. Der dielektrische Abstandshalter 2766 befindet sich entlang der ersten Seite 2758A der Gate-Leitung 2758, aber befindet sich nicht entlang des dielektrischen Stopfens 2762, was zu einem diskontinuierlichen dielektrischen Abstandshalter 2766 führt. Der Grabenkontakt 2764 weist eine Breite (W1) lateral angrenzend an den dielektrischen Stopfen 2762 auf, die dünner als eine Breite (W2) lateral angrenzend an den dielektrischen Abstandshalter 2766 ist.
  • Bei einer Ausführungsform befindet sich ein zweiter Grabenkontakt 2768 über der ersten Siliciumfinne 2752 und über der zweiten Siliciumfinne 2754 entlang der zweiten Richtung 2759 auf der zweiten Seite 2758B der Gate-Leitung 2758. Der zweite Grabenkontakt 2768 ist kontinuierlich über dem Isolatormaterial 2756 bei einer Position 2769 lateral angrenzend an den dielektrischen Stopfen 2762. Bei einer solchen Ausführungsform befindet sich ein zweiter dielektrischer Abstandshalter 2770 lateral zwischen dem zweiten Grabenkontakt 2768 und der zweiten Seite 2758B der Gate-Leitung 2758. Der zweite dielektrische Abstandshalter 2770 befindet sich entlang der zweiten Seite 2508B der Gate-Leitung 2758, aber befindet sich nicht entlang des dielektrischen Stopfens 2762, was zu einem diskontinuierlichen dielektrischen Abstandshalter 2770 führt. Der zweite Grabenkontakt 2768 weist eine Breite lateral angrenzend an den dielektrischen Stopfen 2762 dünner als eine Breite lateral angrenzend an den dielektrischen Abstandshalter 2770 auf.
  • Bei einer Ausführungsform beinhaltet die Gate-Leitung 2758 eine High-k-Gate-Dielektrikum-Schicht 2772, eine Gate-Elektrode 2774 und eine dielektrische Kappenschicht 2776. Bei einer Ausführungsform beinhaltet der dielektrische Stopfen 2762 ein gleiches Material wie der dielektrische Abstandshalter 2764, aber ist von dem dielektrischen Abstandshalter 2764 getrennt. Bei einer Ausführungsform beinhaltet der dielektrische Stopfen 2762 ein anderes Material als der dielektrische Abstandshalter 2764.
  • Bei einem dritten Beispiel, bei dem sich ein dielektrischer Stopfen für eine Polyschnittposition von der Oberseite des Stopfens zu der Unterseite des Stopfens verjüngt, veranschaulichen 28A-28F Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur, die einen Gate-Leitung-Schnitt aufweist, mit einem dielektrischen Stopfen mit einem oberen Teil, der sich jenseits dielektrischer Abstandshalter der Gate-Leitung erstreckt, und einem unteren Teil, der sich in die dielektrischen Abstandshalter der Gate-Leitung erstreckt, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 28A sind mehrere Gate-Leitungen 2802 über einer Struktur 2804, wie etwa über einer Grabenisolationsstruktur zwischen Halbleiterfinnen, gebildet. Bei einer Ausführungsform ist jede der Gate-Leitungen 2802 eine Opfer- oder Dummy-Gate-Leitung, z. B. mit einer Dummy-Gate-Elektrode 2806 und einer dielektrischen Kappe 2808. Teile solcher Opfer- oder Dummy-Gate-Leitungen können später in einem Ersatz-Gate-Prozess, z. B. anschließend an die unten beschriebene Bildung eines dielektrischen Stopfens, ersetzt werden. Dielektrische Abstandshalter 2810 befinden sich entlang Seitenwänden der Gate-Leitungen 2802. Ein dielektrisches Material 2812, wie etwa eine Zwischendielektrikumschicht, befindet sich zwischen den Gate-Leitungen 2802. Eine Maske 2814 wird gebildet und lithografisch strukturiert, um einen Teil von einer der Gate-Leitungen 2802 freizulegen.
  • Unter Bezugnahme auf 28B wird die zentrale Gate-Leitung 2802 mit der Maske 2814 an ihrer Stelle mit einem Ätzprozess entfernt. Die Maske 2814 wird dann entfernt. Bei einer Ausführungsform erodiert der Ätzprozess Teile der dielektrischen Abstandshalter 2810 der entfernten Gate-Leitung 2802, wodurch reduzierte dielektrische Abstandshalter 2816 gebildet werden. Außerdem werden obere Teile des dielektrischen Materials 2812, die durch die Maske 2814 freigelegt sind, in dem Ätzprozess erodiert, wodurch erodierte dielektrische Materialteile 2818 gebildet werden. Bei einer bestimmten Ausführungsform verbleibt ein übriges Dummy-Gate-Material 2820, wie etwa übriges polykristallines Silicium, in der Struktur als ein Artefakt eines unvollständigen Ätzprozesses.
  • Unter Bezugnahme auf 28C wird eine Hartmaske 2822 über der Struktur aus 28B gebildet. Die Hartmaske 2822 kann konform mit dem oberen Teil der Struktur aus 2B und insbesondere mit den erodierten dielektrischen Materialteilen 2818 sein.
  • Unter Bezugnahme auf 28D wird das übrige Dummy-Gate-Material 2820 entfernt, z. B. mit einem Ätzprozess, der hinsichtlich seiner Chemie dem Ätzprozess ähnlich sein kann, der zum Entfernen der zentralen der Gate-Leitungen 2802 verwendet wird. Bei einer Ausführungsform schützt die Hartmaske 2822 die erodierten Dielektrikummaterialteile 2818 vor einer weiteren Erosion während der Entfernung des übrigen Dummy-Gate-Materials 2820.
  • Unter Bezugnahme auf 28E wird die Hartmaske 2822 entfernt. Bei einer Ausführungsform wird die Hartmaske 2822 ohne oder im Wesentlichen ohne weitere Erosion der erodierten Dielektrikummaterialteile 2818 entfernt.
  • Unter Bezugnahme auf 28F wird ein dielektrischer Stopfen 2830 in der Öffnung der Struktur aus 28E gebildet. Der obere Teil des dielektrischen Stopfens 2830 befindet sich über den erodierten Dielektrikummaterialteilen 2818, z. B. effektiv jenseits der ursprünglichen Abstandshalter 2810. Der untere Teil des dielektrischen Stopfens 2830 befindet sich angrenzend an die reduzierten dielektrischen Abstandshalter 2816, z. B. effektiv in die, aber nicht jenseits der ursprünglichen Abstandshalter 2810. Infolgedessen weist ein dielektrischer Stopfen 2830 ein sich verjüngendes Profil, wie in 28F dargestellt ist. Es versteht sich, dass der dielektrische Stopfen 2830 aus Materialien und einem Prozess gefertigt werden kann, die oben für andere Polyschnitt- oder FTI-Stopfen oder Finnenendstressoren beschrieben sind.
  • Bei einem anderen Aspekt können Teile einer Platzhalter-Gate-Struktur oder einer Dummy-Gate-Struktur über Grabenisolationsgebieten unterhalb einer permanenten Gate-Struktur als ein Schutz vor Erosion der Grabenisolationsgebiete während eines Ersatz-Gate-Prozesses beibehalten werden, Zum Beispiel veranschaulichen 29A-29C eine Draufsicht und entsprechende Querschnittsansichten einer Integrierter-Schaltkreis-Struktur mit restlichem Dummy-Gate-Material bei Teilen der Unterseite eines permanenten Gate-Stapels gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 29A-29C beinhaltet eine Integrierter-Schaltkreis-Struktur eine Finne 2902, wie etwa eine Siliciumfinne, die von einem Halbleitersubstrat 2904 hervorragt. Die Finne 2902 weist einen unteren Finnenteil 2902B und einen oberen Finnenteil 2902A auf. Der obere Finnenteil 2902A weist eine Oberseite 2902C und Seitenwände 2902D auf. Eine Isolationsstruktur 2906 umgibt den unteren Finnenteil 2902B. Die Isolationsstruktur 2906 beinhaltet ein Isolationsmaterial 2906C mit einer oberen Oberfläche 2907. Ein Halbleitermaterial 2908 ist auf einem Teil der oberen Oberfläche 2907 des Isolationsmaterials 2906C. Das Halbleitermaterial 2908 ist von der Finne 2902 separiert.
  • Eine Gate-Dielektrikum-Schicht 2910 befindet sich über der Oberseite 2902C des oberen Finnenteils 2902A und lateral angrenzend an die Seitenwände 2902D des oberen Finnenteils 2902A. Die Gate-Dielektrikum-Schicht 2910 befindet sich ferner auf dem Halbleitermaterial 2908 auf dem Teil der oberen Oberfläche 2907 des Isolationsmaterials 2906C. Eine dazwischenliegende zusätzliche Gate-Dielektrikum-Schicht 2911, wie etwa ein oxidierter Teil der Finne 2902, kann sich zwischen der Gate-Dielektrikum-Schicht 2910 über der Oberseite 2902C des oberen Finnenteils 2902A und lateral angrenzend an die Seitenwände 2902D des oberen Finnenteils 2902A befinden. Eine Gate-Elektrode 2912 befindet sich über Gate-Dielektrikum-Schicht 2910 über der Oberseite 2902C des oberen Finnenteils 2902A und lateral angrenzend an die Seitenwände 2902D des oberen Finnenteils 2902A. Die Gate-Elektrode 2912 befindet sich ferner über der Gate-Dielektrikum-Schicht 2910 auf dem Halbleitermaterial 2908 auf dem Teil der oberen Oberfläche 2907 des Isolationsmaterials 2906C. Ein erstes Source- oder Drain-Gebiet 2916 befindet sich angrenzend an eine erste Seite der Gate-Elektrode 2912 und ein zweites Source- oder Drain-Gebiet 2918 befindet sich angrenzend an eine zweite Seite der Gate-Elektrode 2912, wobei die zweite Seite der ersten Seite gegenüberliegt. Bei einer Ausführungsform, von der Beispiele oben beschrieben sind, beinhaltet die Isolationsstruktur 2906 eine erste Isolationsschicht 2906A, eine zweite Isolationsschicht 2906B und das Isolationsmaterial 2906C.
  • Bei einer Ausführungsform ist oder beinhaltet das Halbleitermaterial 2908 auf dem Teil der oberen Oberfläche 2907 des Isolationsmaterials 2906C polykristallines Silicium. Bei einer Ausführungsform weist die obere Oberfläche 2907 des Isolationsmaterials 2906C eine konkave Vertiefung auf und ist dargestellt und das Halbleitermaterial 2908 befindet sich in der konkaven Vertiefung. Bei einer Ausführungsform beinhaltet die Isolationsstruktur 2906 ein zweites Isolationsmaterial (2906A oder 2906B oder beide 2906A/2906B) entlang einer Unterseite und Seitenwänden des Isolationsmaterials 2906C. Bei einer solchen Ausführungsform weist der Teil des zweiten Isolationsmaterials (2906A oder 2906B oder beide 2906A/2906B) entlang den Seitenwänden des Isolationsmaterials 2906C eine obere Oberfläche oberhalb einer obersten Oberfläche des Isolationsmaterials 2906C auf, wie dargestellt ist. Bei einer Ausführungsform befindet sich die obere Oberfläche des zweiten Isolationsmaterials (2906A oder 2906B oder beide 2906A/2906B) oberhalb oder komplanar mit einer obersten Oberfläche des Halbleitermaterials 2908.
  • Bei einer Ausführungsform erstreckt sich das Halbleitermaterial 2908 auf dem Teil der oberen Oberfläche 2907 des Isolationsmaterials 2906C nicht jenseits der Gate-Dielektrikum-Schicht 2910. Das heißt aus einer Draufsichtperspektive ist die Position des Halbleitermaterials 2908 auf das Gebiet beschränkt, das durch den Gate-Stapel 2912/2910 bedeckt wird. Bei einer Ausführungsform befindet sich ein erster dielektrischer Abstandshalter 2920 entlang der ersten Seite der Gate-Elektrode 2912. Ein zweiter dielektrischer Abstandshalter 2922 befindet sich entlang der zweiten Seite der Gate-Elektrode 2912. Bei einer solchen Ausführungsform erstreckt sich die Gate-Dielektrikum-Schicht 2910 ferner entlang den Seitenwänden des ersten dielektrischen Abstandshalters 2920 und des zweiten dielektrischen Abstandshalters 2922, wie in 29B dargestellt ist.
  • Bei einer Ausführungsform beinhaltet die Gate-Elektrode 2912 eine konforme leitfähige Schicht 2912A (z. B. eine Austrittsarbeitsschicht). Bei einer solchen Ausführungsform beinhaltet die Austrittsarbeitsschicht 2912A Titan und Stickstoff. Bei einer anderen Ausführungsform beinhaltet die Austrittsarbeitsschicht 2912A Titan, Aluminium, Kohlenstoff und Stickstoff. Bei einer Ausführungsform beinhaltet die Gate-Elektrode 2912 ferner eine leitfähige Füllmetallschicht 2912B über der Austrittsarbeitsschicht 2912A. Bei einer solchen Ausführungsform beinhaltet die leitfähige Füllmetallschicht 2912B Wolfram. Bei einer bestimmten Ausführungsform beinhaltet die leitfähige Füllmetallschicht 2912B 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor. Bei einer Ausführungsform befindet sich eine Isolationskappe 2924 auf der Gate-Elektrode 2912 und kann sich über der Gate-Dielektrikum-Schicht 2910 erstrecken, wie in 29B dargestellt ist.
  • 30A-30D veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur mit restlichem Dummy-Gate-Material bei Teilen der Unterseite eines permanenten Gate-Stapels gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Die gezeigte Perspektive ist entlang eines Teils der a-a'-Achse der Struktur aus 29C.
  • Unter Bezugnahme auf 30A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Finne 3000 von einem Halbleitersubstrat 3002. Die Finne 3000 weist einen unteren Finnenteil 3000A und einen oberen Finnenteil 3000B auf. Der obere Finnenteil 3000B weist eine Oberseite 3000C und Seitenwände 3000D auf. Eine Isolationsstruktur 3004 umgibt den unteren Finnenteil 3000A. Die Isolationsstruktur 3004 beinhaltet ein Isolationsmaterial 3004C mit einer oberen Oberfläche 3005. Eine Platzhalter-Gate-Elektrode 3006 befindet sich über der Oberseite 3000C des oberen Finnenteils 3000B und lateral angrenzend an die Seitenwände 3000D des oberen Finnenteils 3000B. Die Platzhalter-Gate-Elektrode 3006 beinhaltet ein Halbleitermaterial.
  • Obwohl dies aus der Perspektive aus 30A nicht dargestellt ist (aber Positionen dafür sind in 29C gezeigt), kann ein erstes Source- oder Drain-Gebiet angrenzend an eine erste Seite der Platzhalter-Gate-Elektrode 3006 gebildet werden und kann ein zweites Source- oder Drain-Gebiet angrenzend an eine zweite Seite der Platzhalter-Gate-Elektrode 3006 gebildet werden, wobei die zweite Seite der ersten Seite gegenüberliegt. Außerdem können dielektrische Gate-Abstandshalter entlang den Seitenwänden der Platzhalter-Gate-Elektrode 3006 gebildet werden und kann eine Zwischenschichtdielektrikum(ILD)-Schicht lateral angrenzend an die Platzhalter-Gate-Elektrode 3006 gebildet werden.
  • Bei einer Ausführungsform ist oder beinhaltet die Platzhalter-Gate-Elektrode 3006 polykristallines Silicium. Bei einer Ausführungsform weist die obere Oberfläche 3005 des Isolationsmaterials 3004C der Isolationsstruktur 3004 eine konkave Vertiefung auf, wie dargestellt ist. Ein Teil der Platzhalter-Gate-Elektrode 3006 befindet sich in der konkaven Vertiefung. Bei einer Ausführungsform beinhaltet die Isolationsstruktur 3004 ein zweites Isolationsmaterial (3004A oder 3004B oder sowohl 3004A als auch 3004B), das entlang einer Unterseite und Seitenwänden des Isolationsmaterials 3004C ist, wie dargestellt ist. Bei einer solchen Ausführungsform weist der Teil des zweiten Isolationsmaterials (3004A oder 3004B oder sowohl 3004A als auch 3004B) entlang den Seitenwänden des Isolationsmaterials 3004C eine obere Oberfläche oberhalb wenigstens eines Teils der oberen Oberfläche 3005 des Isolationsmaterials 3004C auf. Bei einer Ausführungsform befindet sich die obere Oberfläche des zweiten Isolationsmaterials (3004A oder 3004B oder sowohl 3004A als auch 3004B) oberhalb einer untersten Oberfläche eines Teils der Platzhalter-Gate-Elektrode 3006.
  • Unter Bezugnahme auf 30B wird die Platzhalter-Gate-Elektrode 3006 von über der Oberseite 3000C und Seitenwänden 3000D des oberen Finnenteils 3000B, z. B. entlang der Richtung 3008 aus 30A, geätzt. Der Ätzprozess kann als ein Ersatz-Gate-Prozess bezeichnet werden. Bei einer Ausführungsform ist der Ätz- oder Ersatz-Gate-Prozess unvollständig und belässt einen Teil 3012 der Platzhalter-Gate-Elektrode 3006 auf wenigstens einem Teil der oberen Oberfläche 3005 des Isolationsmaterials 3004C der Isolationsstruktur 3004.
  • Unter Bezugnahme auf sowohl 30A als auch 30B wird ein oxidierter Teil 3010 des oberen Finnenteils 3000B, der vor dem Bilden der Platzhalter-Gate-Elektrode 3006 gebildet wird, während des Ätzprozesses beibehalten, wie dargestellt ist. Bei einer anderen Ausführungsform wird jedoch eine Platzhalter-Gate-Dielektrikum-Schicht vor dem Bilden der Platzhalter-Gate-Elektrode 3006 gebildet und wird die Platzhalter-Gate-Dielektrikum-Schicht anschließend an das Ätzen der Platzhalter-Gate-Elektrode entfernt.
  • Unter Bezugnahme auf 30C wird eine Gate-Dielektrikum-Schicht 3014 über der Oberseite 3000C des oberen Finnenteils 3000B und lateral angrenzend an die Seitenwände 3000D des oberen Finnenteils 3000B gebildet. Bei einer Ausführungsform wird die Gate-Dielektrikum-Schicht 3014 auf dem oxidierten Teil 3010 des oberen Finnenteils 3000B über der Oberseite 3000C des oberen Finnenteils 3000B und lateral angrenzend an die Seitenwände 3000D des oberen Finnenteils 3000B gebildet, wie dargestellt ist. Bei einer anderen Ausführungsform ist die Gate-Dielektrikum-Schicht 3014 direkt auf dem oberen Finnenteil 3000B über der Oberseite von 3000C des oberen Finnenteils 3000B und lateral angrenzend an die Seitenwände 3000D des oberen Finnenteils 3000B gebildet, falls der oxidierte Teil 3010 des oberen Finnenteils 3000B anschließend an das Ätzen der Platzhalter-Gate-Elektrode entfernt wird. In beiden Fällen wird bei einer Ausführungsform die Gate-Dielektrikum-Schicht 3014 ferner auf dem Teil 3012 der Platzhalter-Gate-Elektrode 3006 auf dem Teil der oberen Oberfläche 3005 des Isolationsmaterials 3004C der Isolationsstruktur 3004 gebildet.
  • Unter Bezugnahme auf 30D wird eine permanente Gate-Elektrode 3016 über der Gate-Dielektrikum-Schicht 3014 über der Oberseite 3000C des oberen Finnenteils 3000B und lateral angrenzend an die Seitenwände 3000D des oberen Finnenteils 3000B gebildet. Die permanente Gate-Elektrode 3016 befindet sich ferner über der Gate-Dielektrikum-Schicht 3014 auf dem Teil 3012 der Platzhalter-Gate-Elektrode 3006 auf dem Teil der oberen Oberfläche 3005 des Isolationsmaterials 3004C.
  • Bei einer Ausführungsform beinhaltet das Bilden der permanenten Gate-Elektrode 3016 Bilden einer Austrittsarbeitsschicht 3016A. Bei einer solchen Ausführungsform beinhaltet die Austrittsarbeitsschicht 3016A Titan und Stickstoff. Bei einer anderen solchen Ausführungsform beinhaltet die Austrittsarbeitsschicht 3016A Titan, Aluminium, Kohlenstoff und Stickstoff. Bei einer Ausführungsform beinhaltet das Bilden der permanenten Gate-Elektrode 3016 ferner Bilden einer leitfähigen Füllmetallschicht 3016B, die über der Austrittsarbeitsschicht 3016A gebildet wird. Bei einer solchen Ausführungsform beinhaltet das Bilden der leitfähigen Füllmetallschicht 3016B Bilden eines wolframhaltigen Films unter Verwendung von Atomlagenabscheidung (ALD: Atomic Layer Deposition) mit einem Wolframhexafluorid(WF6)-Vorläufer. Bei einer Ausführungsform wird eine Isolation-Gate-Kappenschicht 3018 auf der permanenten Gate-Elektrode 3016 gebildet.
  • Bei einem anderen Aspekt beinhalten manche Ausführungsformen der vorliegenden Offenbarung eine amorphe High-k-Schicht in einer Gate-Dielektrikum-Struktur für eine Gate-Elektrode. Bei anderen Ausführungsformen ist eine teilweise oder vollständig kristalline High-k-Schicht in einer Gate-Dielektrikum-Struktur für eine Gate-Elektrode enthalten. Bei einer Ausführungsform, bei der eine teilweise oder vollständig kristalline High-k-Schicht enthalten ist, ist die Gate-Dielektrikum-Struktur eine ferroelektrische (FE) Gate-Dielektrikum-Struktur. Bei einer anderen Ausführungsform, bei der eine teilweise oder vollständig kristalline High-k-Schicht enthalten ist, ist die Gate-Dielektrikum-Struktur eine antiferroelektrische (AFE) Gate-Dielektrikum-Struktur.
  • Bei einer Ausführungsform sind hier Ansätze beschrieben, um eine Ladung in einem Vorrichtungskanal zu erhöhen und ein Unterschwellenverhalten zu verbessern, indem ferroelektrische oder antiferroelektrische Gate-Oxide genutzt werden. Ein ferroelektrisches und antiferroelektrisches Gate-Oxid kann eine Kanalladung für einen höheren Strom erhöhen und kann auch ein steileres Einschaltverhalten bewirken.
  • Zum Bereitstellen des Zusammenhangs sind Hafnium- oder Zirconium(Hf oder Zr)-basierte ferroelektrische und antiferroelektrische (FE oder AFE) Materialien typischerweise viel dünner als ferroelektrische Materialien wie Bleizirconiumtitanat (PZT) und können von daher kompatibel mit stark skalierter Logiktechnologie sein. Es gibt zwei Merkmale von FE- oder AFE-Materialien, die die Leistungsfähigkeit von Logiktransistoren verbessern können: (1) die höhere Ladung in dem Kanal, die durch FE- oder AFE-Polarisation erreicht wird, und (2) ein steileres Einschaltverhalten aufgrund eines scharfen FE- oder AFE-Übergangs. Solche Eigenschaften können die Transistorleistungsfähigkeit verbessern, indem ein Strom erhöht wird und ein Subthreshold-Swing (SS - Unterschwellenhub) reduziert wird.
  • 31A veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung mit einer ferroelektrischen oder antiferroelektrischen Gate-Dielektrikum-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 31A beinhaltet eine Integrierter-Schaltkreis-Struktur 3100 eine Gate-Struktur 3102 oberhalb eines Substrats 3104. Bei einer Ausführungsform befindet sich die Gate-Struktur 3102 oberhalb oder über einer Halbleiterkanalstruktur 3106 einschließlich eines monokristallinen Materials, wie etwa monokristallinen Siliciums. Die Gate-Struktur 3102 beinhaltet ein Gate-Dielektrikum über der Halbleiterkanalstruktur 3106 und eine Gate-Elektrode über der Gate-Dielektrikum-Struktur. Das Gate-Dielektrikum beinhaltet eine ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A. Die Gate-Elektrode weist eine leitfähige Schicht 3102B auf der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A auf. Die leitfähige Schicht 3102B beinhaltet ein Metall und kann eine Barriereschicht, eine Austrittsarbeitsschicht oder eine Schablonenschicht sein, die eine Kristallisation von FE- oder AFE-Schichten verbessert. Eine Gate-Füllschicht oder -schicht(en) 3102C befindet sich auf oder oberhalb der leitfähigen Schicht 3102B. Ein Source-Gebiet 3108 und ein Drain-Gebiet 3110 befinden sich auf gegenüberliegenden Seiten der Gate-Struktur 3102. Source- oder Drain-Kontakte 3112 sind elektrisch mit dem Source-Gebiet 3108 und dem Drain-Gebiet 3110 bei Positionen 3149 verbunden und sind von der Gate-Struktur 3102 durch eine Zwischenschichtdielektrikumschicht 3114 und/oder Gate-Dielektrikum-Abstandshalter 3116 beabstandet. Bei dem Beispiel aus 31A sind das Source-Gebiet 3108 und das Drain-Gebiet 3110 Gebiete des Substrats 3104. Bei einer Ausführungsform beinhalten die Source- oder Drain-Kontakte 3112 eine Barriereschicht 3112A und ein leitfähiges Grabenfüllmaterial 3112B. Bei einer Ausführungsform erstreckt sich die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A entlang der dielektrischen Abstandshalter 3116, wie in 31A dargestellt ist.
  • Bei einer Ausführungsform, und wie durch die Offenbarung hinweg zutreffend, ist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine ferroelektrische polykristalline Materialschicht. Bei einer Ausführungsform ist die ferroelektrische polykristalline Materialschicht ein Oxid einschließlich Zr und Hf mit einem Zr:Hf-Verhältnis von 50:50 oder mehr in Zr. Der ferroelektrische Effekt kann mit zunehmender orthorhombischer Kristallinität zunehmen. Bei einer Ausführungsform weist die ferroelektrische polykristalline Materialschicht eine orthorhombische Kristallinität von wenigstens 80 % auf.
  • Bei einer Ausführungsform, und wie durch die Offenbarung hinweg zutreffend, ist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine antiferroelektrische polykristalline Materialschicht. Bei einer Ausführungsform ist die antiferroelektrische polykristalline Materialschicht ein Oxid einschließlich Zr und Hf mit einem Zr:Hf-Verhältnis von 80:20 oder mehr in Zr und sogar bis zu 100 % Zr, ZrO2. Bei einer Ausführungsform weist die antiferroelektrische polykristalline Materialschicht eine tetragonale Kristallinität von wenigstens 80 % auf.
  • Bei einer Ausführungsform, und wie durch die Offenbarung hinweg zutreffend, beinhaltet das Gate-Dielektrikum des Gate-Stapels 3102 ferner eine amorphe dielektrische Schicht 3103, wie etwa eine native Siliciumoxidschicht, ein High-k-Dielektrikum (HfOx, Al2O3 usw.) oder Kombinationen von Oxid und High-k zwischen der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A und der Halbleiterkanalstruktur 3106. Bei einer Ausführungsform, und wie durch die Offenbarung hinweg zutreffend, weist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine Dicke in dem Bereich von 1 Nanometer bis 8 Nanometer auf. Bei einer Ausführungsform, und wie durch die Offenbarung hinweg zutreffend, weist die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3102A eine Kristallkorngröße näherungsweise in dem Bereich von 20 Nanometer oder mehr auf.
  • Bei einer Ausführungsform wird anschließend an eine Abscheidung der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A, z. B. durch Atomlagenabscheidung (ALD), eine Schicht einschließlich eines Metalls (z. B. Schicht 3102B, wie etwa ein 5-10-Nanometer-Titannitrid oder -Tantalnitrid oder Wolfram) auf der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3102A gebildet. Ein Tempern wird dann durchgeführt. Bei einer Ausführungsform wird das Tempern für eine Dauer in dem Bereich von 1 Millisekunde - 30 Millisekunden durchgeführt. Bei einer Ausführungsform wird das Tempern bei einer Temperatur in dem Bereich von 500-1100 Grad Celsius durchgeführt.
  • 31B veranschaulicht eine Querschnittsansicht einer anderen einer Halbleitervorrichtung mit einer ferroelektrischen oder antiferroelektrischen Gate-Dielektrikum-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 31B beinhaltet eine Integrierter-Schaltkreis-Struktur 3150 eine Gate-Struktur 3152 oberhalb eines Substrats 3154. Bei einer Ausführungsform befindet sich die Gate-Struktur 3152 oberhalb oder über einer Halbleiterkanalstruktur 3156 einschließlich eines monokristallinen Materials, wie etwa monokristallinen Siliciums. Die Gate-Struktur 3152 beinhaltet ein Gate-Dielektrikum über der Halbleiterkanalstruktur 3156 und eine Gate-Elektrode über der Gate-Dielektrikum-Struktur. Das Gate-Dielektrikum beinhaltet eine ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3152A und kann ferner eine amorphe Oxidschicht 3153 beinhalten. Die Gate-Elektrode weist eine leitfähige Schicht 3152B auf der ferroelektrischen oder antiferroelektrischen polykristallinen Materialschicht 3152A auf. Die leitfähige Schicht 3152B beinhaltet ein Metall und kann eine Barriereschicht oder eine Austrittsarbeitsschicht sein. Eine Gate-Füllschicht oder -schicht(en) 3152C befindet sich auf oder oberhalb der leitfähigen Schicht 3152B. Ein erhöhtes Source-Gebiet 3158 und ein erhöhtes Drain-Gebiet 3160, wie etwa Gebiete eines Halbleitermaterials verschieden von der Halbleiterkanalstruktur 3156, befinden sich auf gegenüberliegenden Seiten der Gate-Struktur 3152. Source- oder Drain-Kontakte 3162 sind elektrisch mit dem Source-Gebiet 3158 und dem Drain-Gebiet 3160 bei Positionen 3199 verbunden und sind von der Gate-Struktur 3152 durch eine Zwischenschichtdielektrikumschicht 3164 und/oder Gate-Dielektrikum-Abstandshalter 3166 beabstandet. Bei einer Ausführungsform beinhalten die Source- oder Drain-Kontakte 3162 eine Barriereschicht 3162A und ein leitfähiges Grabenfüllmaterial 3162B. Bei einer Ausführungsform erstreckt sich die ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3152A entlang der dielektrischen Abstandshalter 3166, wie in 31B dargestellt ist.
  • 32A veranschaulicht eine Draufsicht mehrerer Gate-Leitungen über einem Paar von Halbleiterfinnen gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 32A werden mehrere aktive Gate-Leitungen 3204 über mehreren Halbleiterfinnen 3200 gebildet. Dummy-Gate-Leitungen 3206 befinden sich bei den Enden der mehreren Halbleiterfinnen 3200. Beabstandungen 3208 zwischen den Gate-Leitungen 3204/3206 sind Positionen, bei denen sich Grabenkontakte befinden können, um leitfähige Kontakte zu Source- oder Drain-Gebieten, wie etwa Source- oder Drain-Gebieten 3251, 3252, 3253 und 3254, bereitzustellen. Bei einer Ausführungsform ist die Strukturierung der mehreren Gate-Leitungen 3204/3206 oder die Strukturierung der mehreren Halbleiterfinnen 3200 als eine Gitterstruktur beschrieben. Bei einer Ausführungsform beinhaltet die gitterartige Strukturierung die mehreren Gate-Leitungen 3204/3206 oder die Strukturierung der mehreren Halbleiterfinnen 3200, die in einem konstanten Rastermaß beabstandet sind und/oder eine konstante Breite aufweisen.
  • 32B veranschaulicht eine Querschnittsansicht entlang der a-a'-Achse aus 32A gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 32B werden mehrere aktive Gate-Leitungen 3264 über einer Halbleiterfinne 3262 gebildet, die über einem Substrat 3260 gebildet ist. Dummy-Gate-Leitungen 3266 befinden sich bei den Enden der Halbleiterfinne 3262. Eine dielektrische Schicht 3270 befindet sich außerhalb der Dummy-Gate-Leitungen 3266. Ein Grabenkontaktmaterial 3297 befindet sich zwischen den aktiven Gate-Leitungen 3264 und zwischen den Dummy-Gate-Leitungen 3266 und den aktiven Gate-Leitungen 3264. Eingebettete Source- oder Drain-Strukturen 3268 befinden sich in der Halbleiterfinne 3262 zwischen den aktiven Gate-Leitungen 3264 und zwischen den Dummy-Gate-Leitungen 3266 und den aktiven Gate-Leitungen 3264.
  • Die aktiven Gate-Leitungen 3264 beinhalten eine Gate-Dielektrikum-Struktur 3272, einen Austrittsarbeit-Gate-Elektrode-Teil 3274 und einen Füll-Gate-Elektrode-Teil 3276 und eine dielektrische Deckschicht 3278. Dielektrische Abstandshalter 3280 kleiden die Seitenwände der aktiven Gate-Leitungen 3264 und der Dummy-Gate-Leitungen 3266 aus. Bei einer Ausführungsform beinhaltet die Gate-Dielektrikum-Struktur 3272 eine ferroelektrische oder antiferroelektrische polykristalline Materialschicht 3298. Bei einer Ausführungsform beinhaltet die Gate-Dielektrikum-Struktur 3272 ferner eine amorphe Oxidschicht 3299.
  • Bei einem anderen Aspekt können Vorrichtungen eines gleichen Leitfähigkeitstyps, z. B. n-Typ oder p-Typ, differenzierte Gate-Elektrode-Stapel für einen gleichen Leitfähigkeitstyp aufweisen. Jedoch können zu Vergleichszwecken Vorrichtungen mit einem gleichen Leitfähigkeitstyp eine differenzierte Spannungsschwelle (VT: Voltage Threshold) basierend auf einer modulierten Dotierung aufweisen.
  • 33A veranschaulicht Querschnittsansichten eines Paares von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer modulierten Dotierung und eines Paares von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf modulierter Dotierung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 33A befindet sich eine erste NMOS-Vorrichtung 3302 angrenzend an eine zweite NMOS-Vorrichtung 3304 über einem aktiven Halbleitergebiet 3300, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Sowohl die erste NMOS-Vorrichtung 3302 als auch die zweite NMOS-Vorrichtung 3304 beinhalten eine Gate-Dielektrikum-Schicht 3306, eine erste leitfähige Gate-Elektrode-Schicht 3308, wie etwa eine Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3310. Bei einer Ausführungsform sind die erste leitfähige Gate-Elektrode-Schicht 3308 der ersten NMOS-Vorrichtung 3302 und der zweiten NMOS-Vorrichtung 3304 aus einem gleichen Material und von einer gleichen Dicke und weisen daher eine gleiche Austrittsarbeit auf. Jedoch weist die erste NMOS-Vorrichtung 3302 eine niedrigere VT als die zweite NMOS-Vorrichtung 3304 auf. Bei einer solchen Ausführungsform wird die erste NMOS-Vorrichtung 3302 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite NMOS-Vorrichtung 3304 als eine „Hohe-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden einer modulierten oder differenzierten Implantationsdotierung bei Gebieten 3312 der ersten NMOS-Vorrichtung 3302 und der zweiten NMOS-Vorrichtung 3304 erreicht.
  • Wieder unter Bezugnahme auf 33A befindet sich eine erste PMOS-Vorrichtung 3322 angrenzend an eine zweite PMOS-Vorrichtung 3324 über einem aktiven Halbleitergebiet 3320, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Sowohl die erste PMOS-Vorrichtung 3322 als auch die zweite PMOS-Vorrichtung 3324 beinhalten eine Gate-Dielektrikum-Schicht 3326, eine erste leitfähige Gate-Elektrode-Schicht 3328, wie etwa eine Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3330. Bei einer Ausführungsform sind die erste leitfähige Gate-Elektrode-Schicht 3328 der ersten PMOS-Vorrichtung 3322 und der zweiten PMOS-Vorrichtung 3324 aus einem gleichen Material und von einer gleichen Dicke und weisen daher eine gleiche Austrittsarbeit auf. Jedoch weist die erste PMOS-Vorrichtung 3322 eine höhere VT als die zweite PMOS-Vorrichtung 3324 auf. Bei einer solchen Ausführungsform wird die erste PMOS-Vorrichtung 3322 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite PMOS-Vorrichtung 3324 als eine „Niedrige-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden einer modulierten oder differenzierten Implantationsdotierung bei Gebieten 3332 der ersten PMOS-Vorrichtung 3322 und der zweiten PMOS-Vorrichtung 3324 erreicht.
  • Im Gegensatz zu 33A veranschaulicht 33B Querschnittsansichten eines Paares von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und eines Paares von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 33B befindet sich eine erste NMOS-Vorrichtung 3352 angrenzend an eine zweite NMOS-Vorrichtung 3354 über einem aktiven Halbleitergebiet 3350, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Sowohl die erste NMOS-Vorrichtung 3352 als auch die zweite NMOS-Vorrichtung 3354 beinhalten eine Gate-Dielektrikum-Schicht 3356. Jedoch weisen die erste NMOS-Vorrichtung 3352 und die zweite NMOS-Vorrichtung 3354 strukturell unterschiedliche Gate-Elektrode-Stapel auf. Insbesondere die erste NMOS-Vorrichtung 3352 beinhaltet eine erste leitfähige Gate-Elektrode-Schicht 3358, wie etwa eine erste Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3360. Die zweite NMOS-Vorrichtung 3354 beinhaltet eine zweite leitfähige Gate-Elektrode-Schicht 3359, wie etwa eine zweite Austrittsarbeitsfunktion, die erste leitfähige Gate-Elektrode-Schicht 3358 und die leitfähige Gate-Elektrode-Füllung 3360. Die erste NMOS-Vorrichtung 3352 weist eine niedrigere VT als die zweite NMOS-Vorrichtung 3354 auf. Bei einer solchen Ausführungsform wird die erste NMOS-Vorrichtung 3352 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite NMOS-Vorrichtung 3354 als eine „Hohe-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden von differenzierten Gate-Stapeln für Vorrichtungen mit dem gleichen Leitfähigkeitstyp erzielt.
  • Wieder unter Bezugnahme auf 33B befindet sich eine erste PMOS-Vorrichtung 3372 angrenzend an eine zweite PMOS-Vorrichtung 3374 über einem aktiven Halbleitergebiet 3370, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Sowohl die erste PMOS-Vorrichtung 3372 als auch die zweite PMOS-Vorrichtung 3374 beinhalten eine Gate-Dielektrikum-Schicht 3376. Jedoch weisen die erste PMOS-Vorrichtung 3372 und die zweite PMOS-Vorrichtung 3374 strukturell unterschiedliche Gate-Elektrode-Stapel auf. Insbesondere die erste PMOS-Vorrichtung 3372 beinhaltet eine leitfähige Gate-Elektrode-Schicht 3378A mit einer ersten Dicke, wie etwa eine Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3380. Die zweite PMOS-Vorrichtung 3374 beinhaltet eine leitfähige Gate-Elektrode-Schicht 3378B mit einer zweiten Dicke und die leitfähige Gate-Elektrode-Füllung 3380. Bei einer Ausführungsform weisen die leitfähige Gate-Elektrode-Schicht 3378A und die leitfähige Gate-Elektrode-Schicht 3378B eine gleiche Zusammensetzung auf, aber die Dicke der leitfähigen Gate-Elektrode-Schicht 3378B (zweite Dicke) ist größer als die Dicke der leitfähigen Gate-Elektrode-Schicht 3378A (erste Dicke). Die erste PMOS-Vorrichtung 3372 weist eine höhere VT als die zweite PMOS-Vorrichtung 3374 auf. Bei einer solchen Ausführungsform wird die erste PMOS-Vorrichtung 3372 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite PMOS-Vorrichtung 3374 als eine „Niedrige-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden von differenzierten Gate-Stapeln für Vorrichtungen mit dem gleichen Leitfähigkeitstyp erzielt.
  • Wieder unter Bezugnahme auf 33B beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung eine Finne (z. B. eine Siliciumfinne, wie etwa 3350). Es versteht sich, dass die Finne eine Oberseite (wie gezeigt) und Seitenwände (in die Seite hinein und aus dieser heraus) aufweist. Eine Gate-Dielektrikum-Schicht 3356 befindet sich über der Oberseite der Finne und lateral angrenzend an die Seitenwände der Finne. Eine n-Typ-Gate-Elektrode 3354 befindet sich über Gate-Dielektrikum-Schicht 3356 über der Oberseite der Finne und lateral angrenzend an die Seitenwände der Finne. Die n-Typ-Gate-Elektrode beinhaltet eine p-Typ-Metallschicht 3359 auf der Gate-Dielektrikum-Schicht 3356 und eine n-Typ-Metallschicht 3358 auf der p-Typ-Metallschicht 3359. Es versteht sich, dass ein erstes n-Typ-Source- oder Drain-Gebiet an eine erste Seite der Gate-Elektrode (z. B. in die Seite hinein) angrenzen kann und ein zweites n-Typ-Source- oder Drain-Gebiet an eine zweite Seite der Gate-Elektrode (z. B. aus der Seite heraus) angrenzen kann, wobei die zweite Seite der ersten Seite gegenüberliegt.
  • Bei einer Ausführungsform beinhaltet die p-Typ-Metallschicht 3359 Titan und Stickstoff und beinhaltet die n-Typ-Metallschicht 3358 Titan, Aluminium, Kohlenstoff und Stickstoff. Bei einer Ausführungsform weist die p-Typ-Metallschicht 3359 eine Dicke in dem Bereich von 2-12 Ängström auf und bei einer speziellen Ausführungsform weist die p-Typ-Metallschicht 3359 eine Dicke in dem Bereich von 2-4 Angström auf. Bei einer Ausführungsform beinhaltet die n-Typ-Gate-Elektrode ferner eine leitfähige Füllmetallschicht 3360 auf der n-Typ-Metallschicht 3358. Bei einer solchen Ausführungsform beinhaltet die leitfähige Füllmetallschicht 3360 Wolfram. Bei einer bestimmten Ausführungsform beinhaltet die leitfähige Füllmetallschicht 3360 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor.
  • Wieder unter Bezugnahme auf 33B beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine erste n-Typ-Vorrichtung 3352 mit einer Spannungsschwelle (VT), wobei die erste n-Typ-Vorrichtung 3352 eine erste Gate-Dielektrikum-Schicht 3356 aufweist, und eine erste n-Typ-Metallschicht 3358 auf der ersten Gate-Dielektrikum-Schicht 3356. Auch ist eine zweite n-Typ-Vorrichtung 3354 mit einer Spannungsschwelle (VT) enthalten, wobei die zweite n-Typ-Vorrichtung 3354 eine zweite Gate-Dielektrikum-Schicht 3356, eine p-Typ-Metallschicht 3359 auf der zweiten Gate-Dielektrikum-Schicht 3356 und eine zweite n-Typ-Metallschicht 3358 auf der p-Typ-Metallschicht 3359 aufweist.
  • Bei einer Ausführungsform, wobei die VT der zweiten n-Typ-Vorrichtung 3354 höher als die VT der ersten n-Typ-Vorrichtung 3352 ist. Bei einer Ausführungsform weisen die erste n-Typ-Metallschicht 3358 und die zweite n-Typ-Metallschicht 3358 eine gleiche Zusammensetzung auf. Bei einer Ausführungsform weisen die erste n-Typ-Metallschicht 3358 und die zweite n-Typ-Metallschicht 3358 eine gleiche Dicke auf. Bei einer Ausführungsform, wobei die n-Typ-Metallschicht 3358 Titan, Aluminium, Kohlenstoff und Stickstoff beinhaltet und die p-Typ-Metallschicht 3359 Titan und Stickstoff beinhaltet.
  • Wieder unter Bezugnahme auf 33B beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine erste p-Typ-Vorrichtung 3372 mit einer Spannungsschwelle (VT), wobei die erste p-Typ-Vorrichtung 3372 eine erste Gate-Dielektrikum-Schicht 3376 aufweist, und eine erste p-Typ-Metallschicht 3378A auf der ersten Gate-Dielektrikum-Schicht 3376. Die erste p-Typ-Metallschicht 3378A weist eine Dicke auf. Eine zweite p-Typ-Vorrichtung 3374 ist auch enthalten und weist eine Spannungsschwelle (VT) auf. Die zweite p-Typ-Vorrichtung 3374 weist eine zweite Gate-Dielektrikum-Schicht 3376 und eine zweite p-Typ-Metallschicht 3378B auf der zweiten Gate-Dielektrikum-Schicht 3376 auf. Die zweite p-Typ-Metallschicht 3378B weist eine Dicke größer als die Dicke der ersten p-Typ-Metallschicht 3378A auf.
  • Bei einer Ausführungsform ist die VT der zweiten p-Typ-Vorrichtung 3374 niedriger als die VT der ersten p-Typ-Vorrichtung 3372. Bei einer Ausführungsform weisen die erste p-Typ-Metallschicht 3378A und die zweite p-Typ-Metallschicht 3378B eine gleiche Zusammensetzung auf. Bei einer Ausführungsform beinhalten die erste p-Typ-Metallschicht 3378A und die zweite p-Typ-Metallschicht 3378B beide Titan und Stickstoff. Bei einer Ausführungsform ist die Dicke der ersten p-Typ-Metallschicht 3378A geringer als eine Austrittsarbeitssättigungsdicke eines Materials der ersten p-Typ-Metallschicht 3378A. Bei einer Ausführungsform beinhaltet, obwohl dies nicht dargestellt ist, die zweite p-Typ-Metallschicht 3378B einen ersten Metallfilm (z. B. von einer zweiten Abscheidung) auf einem zweiten Metallfilm (z. B. von einer ersten Abscheidung) und befindet sich eine Naht zwischen dem ersten Metallfilm und dem zweiten Metallfilm.
  • Wieder unter Bezugnahme auf 33B beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung eine erste n-Typ-Vorrichtung 3352, die eine erste Gate-Dielektrikum-Schicht 3356 aufweist, und eine erste n-Typ-Metallschicht 3358 auf der ersten Gate-Dielektrikum-Schicht 3356. Eine zweite n-Typ-Vorrichtung 3354 weist eine zweite Gate-Dielektrikum-Schicht 3356, eine erste p-Typ-Metallschicht 3359 auf der zweiten Gate-Dielektrikum-Schicht 3356 und eine zweite n-Typ-Metallschicht 3358 auf der ersten p-Typ-Metallschicht 3359 auf. Eine erste p-Typ-Vorrichtung 3372 weist eine dritte Gate-Dielektrikum-Schicht 3376 und eine zweite p-Typ-Metallschicht 3378A auf der dritten Gate-Dielektrikum-Schicht 3376 auf. Die zweite p-Typ-Metallschicht 3378A weist eine Dicke auf. Eine zweite p-Typ-Vorrichtung 3374 weist eine vierte Gate-Dielektrikum-Schicht 3376 und eine dritte p-Typ-Metallschicht 3378B auf der vierten Gate-Dielektrikum-Schicht 3376 auf. Die dritte p-Typ-Metallschicht 3378B weist eine Dicke größer als die Dicke der zweiten p-Typ-Metallschicht 3378A auf.
  • Bei einer Ausführungsform weist die erste n-Typ-Vorrichtung 3352 eine Spannungsschwelle (VT) auf, wobei die zweite n-Typ-Vorrichtung 3354 eine Spannungsschwelle (VT) aufweist, und die VT der zweiten n-Typ-Vorrichtung 3354 ist niedriger als die VT der ersten n-Typ-Vorrichtung 3352. Bei einer Ausführungsform weist die erste p-Typ-Vorrichtung 3372 eine Spannungsschwelle (VT) auf, wobei die zweite p-Typ-Vorrichtung 3374 eine Spannungsschwelle (VT) aufweist, und die VT der zweiten p-Typ-Vorrichtung 3374 ist niedriger als die VT der ersten p-Typ-Vorrichtung 3372. Bei einer Ausführungsform beinhaltet die dritte p-Typ-Metallschicht 3378B einen ersten Metallfilm auf einem zweiten Metallfilm und eine Naht zwischen dem ersten Metallfilm und dem zweiten Metallfilm.
  • Es versteht sich auch, dass mehr als zwei Typen von VT-Vorrichtungen für einen gleichen Leitfähigkeitstyp in einer selben Struktur, wie etwa auf einem selben Die, enthalten sein können. Bei einem ersten Beispiel veranschaulicht 34A Querschnittsansichten einer Dreiergruppe von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung und einer Dreiergruppe von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 34A befindet sich eine erste NMOS-Vorrichtung 3402 angrenzend an eine zweite NMOS-Vorrichtung 3404 und eine dritte NMOS-Vorrichtung 3403 über einem aktiven Halbleitergebiet 3400, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Die erste NMOS-Vorrichtung 3402, die zweite NMOS-Vorrichtung 3404 und die dritte NMOS-Vorrichtung 3403 beinhalten eine Gate-Dielektrikum-Schicht 3406. Die erste NMOS-Vorrichtung 3402 und die dritte NMOS-Vorrichtung 3403 weisen strukturell gleiche oder ähnliche Gate-Elektrode-Stapel auf. Jedoch weist die zweite NMOS-Vorrichtung 3404 einen strukturell anderen Gate-Elektrode-Stapel als die erste NMOS-Vorrichtung 3402 und die dritte NMOS-Vorrichtung 3403 auf. Insbesondere beinhalten die erste NMOS-Vorrichtung 3402 und die dritte NMOS-Vorrichtung 3403 eine erste leitfähige Gate-Elektrode-Schicht 3408, wie etwa eine erste Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3410. Die zweite NMOS-Vorrichtung 3404 beinhaltet eine zweite leitfähige Gate-Elektrode-Schicht 3409, wie etwa eine zweite Austrittsarbeitsfunktion, die erste leitfähige Gate-Elektrode-Schicht 3408 und die leitfähige Gate-Elektrode-Füllung 3410. Die erste NMOS-Vorrichtung 3402 weist eine niedrigere VT als die zweite NMOS-Vorrichtung 3404 auf. Bei einer solchen Ausführungsform wird die erste NMOS-Vorrichtung 3402 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite NMOS-Vorrichtung 3404 als eine „Hohe-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden von differenzierten Gate-Stapeln für Vorrichtungen mit dem gleichen Leitfähigkeitstyp erzielt. Bei einer Ausführungsform weist die dritte NMOS-Vorrichtung 3403 eine VT verschieden von der VT der ersten NMOS-Vorrichtung 3402 und der zweiten NMOS-Vorrichtung 3404 auf, obgleich die Gate-Elektrode-Struktur der dritten NMOS-Vorrichtung 3403 die gleiche wie die Gate-Elektrode-Struktur der ersten NMOS-Vorrichtung 3402 ist. Bei einer Ausführungsform liegt die VT der dritten NMOS-Vorrichtung 3403 zwischen der VT der ersten NMOS-Vorrichtung 3402 und der zweiten NMOS-Vorrichtung 3404. Bei einer Ausführungsform wird die differenzierte VT zwischen der dritten NMOS-Vorrichtung 3403 und der ersten NMOS-Vorrichtung 3402 durch Verwenden einer modulierten oder differenzierten Implantationsdotierung bei einem Gebiet 3412 der dritten NMOS-Vorrichtung 3403 erzielt. Bei einer solchen Ausführungsform weist die dritte n-Typ-Vorrichtung 3403 ein Kanalgebiet mit einer Dotierungsstoffkonzentration verschieden von einer Dotierungsstoffkonzentration eines Kanalgebiets der ersten n-Typ-Vorrichtung 3402 auf.
  • Wieder unter Bezugnahme auf 34A befindet sich eine erste PMOS-Vorrichtung 3422 angrenzend an eine zweite PMOS-Vorrichtung 3424 und eine dritte PMOS-Vorrichtung 3423 über einem aktiven Halbleitergebiet 3420, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Die erste PMOS-Vorrichtung 3422, die zweite PMOS-Vorrichtung 3424 und die dritte PMOS-Vorrichtung 3423 beinhalten eine Gate-Dielektrikum-Schicht 3426. Die erste PMOS-Vorrichtung 3422 und die dritte PMOS-Vorrichtung 3423 weisen strukturell gleiche oder ähnliche Gate-Elektrode-Stapel auf. Jedoch weist die zweite PMOS-Vorrichtung 3424 einen strukturell anderen Gate-Elektrode-Stapel als die erste PMOS-Vorrichtung 3422 und die dritte PMOS-Vorrichtung 3423 auf. Insbesondere beinhalten die erste PMOS-Vorrichtung 3422 und die dritte PMOS-Vorrichtung 3423 eine leitfähige Gate-Elektrode-Schicht 3428A mit einer ersten Dicke, wie etwa eine Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3430. Die zweite PMOS-Vorrichtung 3424 beinhaltet eine leitfähige Gate-Elektrode-Schicht 3428B mit einer zweiten Dicke und die leitfähige Gate-Elektrode-Füllung 3430. Bei einer Ausführungsform weisen die leitfähige Gate-Elektrode-Schicht 3428A und die leitfähige Gate-Elektrode-Schicht 3428B eine gleiche Zusammensetzung auf, aber die Dicke der leitfähigen Gate-Elektrode-Schicht 3428B (zweite Dicke) ist größer als die Dicke der leitfähigen Gate-Elektrode-Schicht 3428A (erste Dicke). Bei einer Ausführungsform weist die erste PMOS-Vorrichtung 3422 eine höhere VT als die zweite PMOS-Vorrichtung 3424 auf. Bei einer solchen Ausführungsform wird die erste PMOS-Vorrichtung 3422 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite PMOS-Vorrichtung 3424 als eine „Niedrige-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden von differenzierten Gate-Stapeln für Vorrichtungen mit dem gleichen Leitfähigkeitstyp erzielt. Bei einer Ausführungsform weist die dritte PMOS-Vorrichtung 3423 eine VT verschieden von der VT der ersten PMOS-Vorrichtung 3422 und der zweiten PMOS-Vorrichtung 3424 auf, obgleich die Gate-Elektrode-Struktur der dritten PMOS-Vorrichtung 3423 die gleiche wie die Gate-Elektrode-Struktur der ersten PMOS-Vorrichtung 3422 ist. Bei einer Ausführungsform liegt die VT der dritten PMOS-Vorrichtung 3423 zwischen der VT der ersten PMOS-Vorrichtung 3422 und der zweiten PMOS-Vorrichtung 3424. Bei einer Ausführungsform wird die differenzierte VT zwischen der dritten PMOS-Vorrichtung 3423 und der ersten PMOS-Vorrichtung 3422 durch Verwenden einer modulierten oder differenzierten Implantationsdotierung bei einem Gebiet 3432 der dritten PMOS-Vorrichtung 3423 erzielt. Bei einer solchen Ausführungsform weist die dritte p-Typ-Vorrichtung 3423 ein Kanalgebiet mit einer Dotierungsstoffkonzentration verschieden von einer Dotierungsstoffkonzentration eines Kanalgebiets der ersten p-Typ-Vorrichtung 3422 auf.
  • Bei einem zweiten Beispiel veranschaulicht 34B Querschnittsansichten einer Dreiergruppe von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung und einer Dreiergruppe von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur und auf einer modulierten Dotierung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 34B befindet sich eine erste NMOS-Vorrichtung 3452 angrenzend an eine zweite NMOS-Vorrichtung 3454 und eine dritte NMOS-Vorrichtung 3453 über einem aktiven Halbleitergebiet 3450, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Die erste NMOS-Vorrichtung 3452, die zweite NMOS-Vorrichtung 3454 und die dritte NMOS-Vorrichtung 3453 beinhalten eine Gate-Dielektrikum-Schicht 3456. Die zweite NMOS-Vorrichtung 3454 und die dritte NMOS-Vorrichtung 3453 weisen strukturell gleiche oder ähnliche Gate-Elektrode-Stapel auf. Jedoch weist die erste NMOS-Vorrichtung 3452 einen strukturell anderen Gate-Elektrode-Stapel als die zweite NMOS-Vorrichtung 3454 und die dritte NMOS-Vorrichtung 3453 auf. Insbesondere die erste NMOS-Vorrichtung 3452 beinhaltet eine erste leitfähige Gate-Elektrode-Schicht 3458, wie etwa eine erste Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3460. Die zweite NMOS-Vorrichtung 3454 und die dritte NMOS-Vorrichtung 3453 beinhalten eine zweite leitfähige Gate-Elektrode-Schicht 3459, wie etwa eine zweite Austrittsarbeitsfunktion, die erste leitfähige Gate-Elektrode-Schicht 3458 und die leitfähige Gate-Elektrode-Füllung 3460. Die erste NMOS-Vorrichtung 3452 weist eine niedrigere VT als die zweite NMOS-Vorrichtung 3454 auf. Bei einer solchen Ausführungsform wird die erste NMOS-Vorrichtung 3452 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite NMOS-Vorrichtung 3454 als eine „Hohe-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden von differenzierten Gate-Stapeln für Vorrichtungen mit dem gleichen Leitfähigkeitstyp erzielt. Bei einer Ausführungsform weist die dritte NMOS-Vorrichtung 3453 eine VT verschieden von der VT der ersten NMOS-Vorrichtung 3452 und der zweiten NMOS-Vorrichtung 3454 auf, obgleich die Gate-Elektrode-Struktur der dritten NMOS-Vorrichtung 3453 die gleiche wie die Gate-Elektrode-Struktur der zweiten NMOS-Vorrichtung 3454 ist. Bei einer Ausführungsform liegt die VT der dritten NMOS-Vorrichtung 3453 zwischen der VT der ersten NMOS-Vorrichtung 3452 und der zweiten NMOS-Vorrichtung 3454. Bei einer Ausführungsform wird die differenzierte VT zwischen der dritten NMOS-Vorrichtung 3453 und der zweiten NMOS-Vorrichtung 3454 durch Verwenden einer modulierten oder differenzierten Implantationsdotierung bei einem Gebiet 3462 der dritten NMOS-Vorrichtung 3453 erzielt. Bei einer solchen Ausführungsform weist die dritte n-Typ-Vorrichtung 3453 ein Kanalgebiet mit einer Dotierungsstoffkonzentration verschieden von einer Dotierungsstoffkonzentration eines Kanalgebiets der zweiten n-Typ-Vorrichtung 3454 auf.
  • Wieder unter Bezugnahme auf 34B befindet sich eine erste PMOS-Vorrichtung 3472 angrenzend an eine zweite PMOS-Vorrichtung 3474 und eine dritte PMOS-Vorrichtung 3473 über einem aktiven Halbleitergebiet 3470, wie etwa über einer Siliciumfinne oder einem Siliciumsubstrat. Die erste PMOS-Vorrichtung 3472, die zweite PMOS-Vorrichtung 3474 und die dritte PMOS-Vorrichtung 3473 beinhalten eine Gate-Dielektrikum-Schicht 3476. Die zweite PMOS-Vorrichtung 3474 und die dritte PMOS-Vorrichtung 3473 weisen strukturell gleiche oder ähnliche Gate-Elektrode-Stapel auf. Jedoch weist die erste PMOS-Vorrichtung 3472 einen strukturell anderen Gate-Elektrode-Stapel als die zweite PMOS-Vorrichtung 3474 und die dritte PMOS-Vorrichtung 3473 auf. Insbesondere die erste PMOS-Vorrichtung 3472 beinhaltet eine leitfähige Gate-Elektrode-Schicht 3478A mit einer ersten Dicke, wie etwa eine Austrittsarbeitsschicht, und eine leitfähige Gate-Elektrode-Füllung 3480. Die zweite PMOS-Vorrichtung 3474 und die dritte PMOS-Vorrichtung 3473 beinhalten eine leitfähige Gate-Elektrode-Schicht 3478B mit einer zweiten Dicke und die leitfähige Gate-Elektrode-Füllung 3480. Bei einer Ausführungsform weisen die leitfähige Gate-Elektrode-Schicht 3478A und die leitfähige Gate-Elektrode-Schicht 3478B eine gleiche Zusammensetzung auf, aber die Dicke der leitfähigen Gate-Elektrode-Schicht 3478B (zweite Dicke) ist größer als die Dicke der leitfähigen Gate-Elektrode-Schicht 3478A (erste Dicke). Bei einer Ausführungsform weist die erste PMOS-Vorrichtung 3472 eine höhere VT als die zweite PMOS-Vorrichtung 3474 auf. Bei einer solchen Ausführungsform wird die erste PMOS-Vorrichtung 3472 als eine „Standard-VT“-Vorrichtung bezeichnet und wird die zweite PMOS-Vorrichtung 3474 als eine „Niedrige-VT“-Vorrichtung bezeichnet. Bei einer Ausführungsform wird die differenzierte VT durch Verwenden von differenzierten Gate-Stapeln für Vorrichtungen mit dem gleichen Leitfähigkeitstyp erzielt. Bei einer Ausführungsform weist die dritte PMOS-Vorrichtung 3473 eine VT verschieden von der VT der ersten PMOS-Vorrichtung 3472 und der zweiten PMOS-Vorrichtung 3474 auf, obgleich die Gate-Elektrode-Struktur der dritten PMOS-Vorrichtung 3473 die gleiche wie die Gate-Elektrode-Struktur der zweiten PMOS-Vorrichtung 3474 ist. Bei einer Ausführungsform liegt die VT der dritten PMOS-Vorrichtung 3473 zwischen der VT der ersten PMOS-Vorrichtung 3472 und der zweiten PMOS-Vorrichtung 3474. Bei einer Ausführungsform wird die differenzierte VT zwischen der dritten PMOS-Vorrichtung 3473 und der ersten PMOS-Vorrichtung 3472 durch Verwenden einer modulierten oder differenzierten Implantationsdotierung bei einem Gebiet 3482 der dritten PMOS-Vorrichtung 3473 erzielt. Bei einer solchen Ausführungsform weist die dritte p-Typ-Vorrichtung 3473 ein Kanalgebiet mit einer Dotierungsstoffkonzentration verschieden von einer Dotierungsstoffkonzentration eines Kanalgebiets der zweiten p-Typ-Vorrichtung 3474 auf.
  • 35A-35D veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen von NMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 35A, bei der ein „Standard-VT-NMOS“-Gebiet (STD-VT-NMOS) und ein „Hohe-VT-NMOS“-Gebiet (HOHE-VT-NMOS) als auf einem gemeinsamen Substrat verzweigt gezeigt sind, beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Gate-Dielektrikum-Schicht 3506 über einer ersten Halbleiterfinne 3502 und über einer zweiten Halbleiterfinne 3504, wie etwa über einer ersten und zweiten Siliciumfinne. Eine p-Typ-Metallschicht 3508 wird auf der Gate-Dielektrikum-Schicht 3506 über der ersten Halbleiterfinne 3502 und über der zweiten Halbleiterfinne 3504 gebildet.
  • Unter Bezugnahme auf 35B wird ein Teil der p-Typ-Metallschicht 3508 von der Gate-Dielektrikum-Schicht 3506 über der ersten Halbleiterfinne 3502 entfernt, aber ein Teil 3509 der p-Typ-Metallschicht 3508 wird auf der Gate-Dielektrikum-Schicht 3506 über der zweiten Halbleiterfinne 3504 beibehalten.
  • Unter Bezugnahme auf 35C wird eine n-Typ-Metallschicht 3510 auf der Gate-Dielektrikum-Schicht 3506 über der ersten Halbleiterfinne 3502 und auf dem Teil 3509 der p-Typ-Metallschicht auf der Gate-Dielektrikum-Schicht 3506 über der zweiten Halbleiterfinne 3504 gebildet. Bei einer Ausführungsform beinhaltet anschließendes Verarbeiten Bilden einer ersten n-Typ-Vorrichtung mit einer Spannungsschwelle (VT) über der ersten Halbleiterfinne 3502 und Bilden einer zweiten n-Typ-Vorrichtung mit einer Spannungsschwelle (VT) über der zweiten Halbleiterfinne 3504, wobei die VT der zweiten n-Typ-Vorrichtung höher als die VT der ersten n-Typ-Vorrichtung ist.
  • Unter Bezugnahme auf 35D wird bei einer Ausführungsform eine leitfähige Füllmetallschicht 3512 auf der n-Typ-Metallschicht 3510 gebildet. Bei einer solchen Ausführungsform beinhaltet das Bilden der leitfähigen Füllmetallschicht 3512 Bilden eines wolframhaltigen Films unter Verwendung von Atomlagenabscheidung (ALD) mit einem Wolframhexafluorid(WF6)-Vorläufer.
  • 36A-36D veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen von PMOS-Vorrichtungen mit einer differenzierten Spannungsschwelle basierend auf einer differenzierten Gate-Elektrode-Struktur gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 36A, bei der ein „Standard-VT-PMOS“-Gebiet (STD-VT-PMOS) und ein „Niedrige-VT-PMOS“-Gebiet (NIEDRIGE-VT-PMOS) als auf einem gemeinsamen Substrat verzweigt gezeigt sind, beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Gate-Dielektrikum-Schicht 3606 über einer ersten Halbleiterfinne 3602 und über einer zweiten Halbleiterfinne 3604, wie etwa über einer ersten und zweiten Siliciumfinne. Eine erste p-Typ-Metallschicht 3608 wird auf der Gate-Dielektrikum-Schicht 3606 über der ersten Halbleiterfinne 3602 und über der zweiten Halbleiterfinne 3604 gebildet.
  • Unter Bezugnahme auf 36B wird ein Teil der ersten p-Typ-Metallschicht 3608 von der Gate-Dielektrikum-Schicht 3606 über der ersten Halbleiterfinne 3602 entfernt, aber ein Teil 3609 der ersten p-Typ-Metallschicht 3608 wird auf der Gate-Dielektrikum-Schicht 3606 über der zweiten Halbleiterfinne 3604 beibehalten.
  • Unter Bezugnahme auf 36C wird eine zweite p-Typ-Metallschicht 3610 auf der Gate-Dielektrikum-Schicht 3606 über der ersten Halbleiterfinne 3602 und auf dem Teil 3609 der ersten p-Typ-Metallschicht auf der Gate-Dielektrikum-Schicht 3606 über der zweiten Halbleiterfinne 3604 gebildet. Bei einer Ausführungsform beinhaltet anschließendes Verarbeiten Bilden einer ersten p-Typ-Vorrichtung mit einer Spannungsschwelle (VT) über der ersten Halbleiterfinne 3602 und Bilden einer zweiten p-Typ-Vorrichtung mit einer Spannungsschwelle (VT) über der zweiten Halbleiterfinne 3604, wobei die VT der zweiten p-Typ-Vorrichtung niedriger als die VT der ersten p-Typ-Vorrichtung ist.
  • Bei einer Ausführungsform weisen die erste p-Typ-Metallschicht 3608 und die zweite p-Typ-Metallschicht 3610 eine gleiche Zusammensetzung auf. Bei einer Ausführungsform weisen die erste p-Typ-Metallschicht 3608 und die zweite p-Typ-Metallschicht 3610 eine gleiche Dicke auf. Bei einer Ausführungsform weisen die erste p-Typ-Metallschicht 3608 und die zweite p-Typ-Metallschicht 3610 eine gleiche Dicke und eine gleiche Zusammensetzung auf. Bei einer Ausführungsform befindet sich eine Naht 3611 zwischen der ersten p-Typ-Metallschicht 3608 und der zweiten p-Typ-Metallschicht 3610, wie dargestellt.
  • Unter Bezugnahme auf 36D wird bei einer Ausführungsform eine leitfähige Füllmetallschicht 3612 über der p-Typ-Metallschicht 3610 gebildet. Bei einer solchen Ausführungsform beinhaltet das Bilden der leitfähigen Füllmetallschicht 3612 Bilden eines wolframhaltigen Films unter Verwendung von Atomlagenabscheidung (ALD) mit einem Wolframhexafluorid(WF6)-Vorläufer. Bei einer Ausführungsform wird eine n-Typ-Metallschicht 3614 auf der p-Typ-Metallschicht 3610 vor dem Bilden der leitfähigen Füllmetallschicht 3612 gebildet, wie dargestellt. Bei einer solchen Ausführungsform ist die n-Typ-Metallschicht 3614 ein Artefakt eines Doppel-Metall-Gate-Ersatz-Verarbeitungsschemas.
  • Bei einem anderen Aspekt sind Metall-Gate-Strukturen für CMOS-Halbleitervorrichtungen (CMOS: Complementary Metal Oxide Semiconductor - komplementärer Metall-Oxid-Halbleiter) beschrieben. Bei einem Beispiel veranschaulicht 37 eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit einem p/n-Übergang gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 37 beinhaltet eine Integrierter-Schaltkreis-Struktur 3700 ein Halbleitersubstrat 3702, das ein n-Wannengebiet 3704 mit einer aus diesem hervorragenden ersten Halbleiterfinne 3706 und ein p-Wannengebiet 3708 mit einer aus diesem hervorragenden zweiten Halbleiterfinne 3710 aufweist. Die erste Halbleiterfinne 3706 ist von der zweiten Halbleiterfinne 3710 beabstandet. Das n-Wannengebiet 3704 grenzt direkt an das p-Wannengebiet 3708 in dem Halbleitersubstrat 3702 an. Eine Grabenisolationsstruktur 3712 befindet sich auf dem Halbleitersubstrat 3702 außerhalb von und zwischen der ersten 3706 und zweiten 3210 Halbleiterfinne. Die erste 3706 und zweite 3210 Halbleiterfinne erstreckt sich oberhalb der Grabenisolationsstruktur 3712.
  • Eine Gate-Dielektrikum-Schicht 3714 befindet sich auf der ersten 3706 und zweiten 3710 Halbleiterfinne und auf der Grabenisolationsstruktur 3712. Die Gate-Dielektrikum-Schicht 3714 ist kontinuierlich zwischen der ersten 3706 und zweiten 3710 Halbleiterfinne. Eine leitfähige Schicht 3716 befindet sich über der Gate-Dielektrikum-Schicht 3714 über der ersten Halbleiterfinne 3706, aber nicht über der zweiten Halbleiterfinne 3710. Bei einer Ausführungsform beinhaltet die leitfähige Schicht 3716 Titan, Stickstoff und Sauerstoff. Eine p-Typ-Metall-Gate-Schicht 3718 befindet sich über der leitfähigen Schicht 3716 über der ersten Halbleiterfinne 3706, aber nicht über der zweiten Halbleiterfinne 3710. Die p-Typ-Metall-Gate-Schicht 3718 befindet sich ferner auf einem Teil von, aber nicht der gesamten Grabenisolationsstruktur 3712 zwischen der ersten Halbleiterfinne 3706 und der zweiten Halbleiterfinne 3710. Eine n-Typ-Metall-Gate-Schicht 3720 befindet sich über der zweiten Halbleiterfinne 3710, über der Grabenisolationsstruktur 3712 zwischen der ersten Halbleiterfinne 3706 und der zweiten Halleiterfinne 3710 und über der p-Typ-Metall-Gate-Schicht 3718.
  • Bei einer Ausführungsform befindet sich eine Zwischenschichtdielektrikum (ILD)-Schicht 3722 oberhalb der Grabenisolationsstruktur 3712 auf den Außenseiten der ersten Halbleiterfinne 3706 und der zweiten Halbleiterfinne 3710. Die ILD-Schicht 3722 weist eine Öffnung 3724 auf, wobei die Öffnung 3724 die erste 3706 und zweite 3710 Halbleiterfinne freilegt. Bei einer solchen Ausführungsform sind die leitfähige Schicht 3716, die p-Typ-Metall-Gate-Schicht 3718 und die n-Typ-Metall-Gate-Schicht 3720 ferner entlang einer Seitenwand 3726 der Öffnung 3724 gebildet, wie dargestellt ist. Bei einer bestimmten Ausführungsform weist die leitfähige Schicht 3716 eine obere Oberfläche 3717 entlang der Seitenwand 3726 der Öffnung 3724 unterhalb einer oberen Oberfläche 3719 der p-Typ-Metall-Gate-Schicht 3718 und einer oberen Oberfläche 3721 der n-Typ-Metall-Gate-Schicht 3720 entlang der Seitenwand 3726 der Öffnung 3724 auf, wie dargestellt ist.
  • Bei einer Ausführungsform beinhaltet die p-Typ-Metall-Gate-Schicht 3718 Titan und Stickstoff. Bei einer Ausführungsform beinhaltet die n-Typ-Metall-Gate-Schicht 3720 Titan und Aluminium. Bei einer Ausführungsform befindet sich eine leitfähige Füllmetallschicht 3730 über der n-Typ-Metall-Gate-Schicht 3720, wie dargestellt ist. Bei einer solchen Ausführungsform beinhaltet die leitfähige Füllmetallschicht 3730 Wolfram. Bei einer bestimmten Ausführungsform beinhaltet die leitfähige Füllmetallschicht 3730 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor. Bei einer Ausführungsform weist die Gate-Dielektrikum-Schicht 3714 eine Schicht einschließlich Hafnium und Sauerstoff auf. Bei einer Ausführungsform befindet sich eine thermische oder chemische Oxidschicht 3732 zwischen oberen Teilen der ersten 3706 und zweiten 3710 Halbleiterfinne, wie dargestellt ist. Bei einer Ausführungsform ist das Halbleitersubstrat 3702 ein Volumensiliciumhalbleitersubstrat.
  • Nun unter Bezugnahme auf nur die rechte Seite aus 37 beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung ein Halbleitersubstrat 3702 einschließlich eines n-Wannengebiets 3704 mit einer aus diesem hervorragenden Halbleiterfinne 3706. Eine Grabenisolationsstruktur 3712 befindet sich auf dem Halbleitersubstrat 3702 um die Halbleiterfinne 3706 herum. Die Halbleiterfinne 3706 erstreckt sich oberhalb der Grabenisolationsstruktur 3712. Eine Gate-Dielektrikum-Schicht 3714 befindet sich über der Halbleiterfinne 3706. Eine leitfähige Schicht 3716 befindet sich über der Gate-Dielektrikum-Schicht 3714 über der Halbleiterfinne 3706. Bei einer Ausführungsform beinhaltet die leitfähige Schicht 3716 Titan, Stickstoff und Sauerstoff. Eine p-Typ-Metall-Gate-Schicht 3718 befindet sich über der leitfähigen Schicht 3716 über der Halbleiterfinne 3706.
  • Bei einer Ausführungsform befindet sich eine Zwischenschichtdielektrikum(ILD)-Schicht 3722 oberhalb der Grabenisolationsstruktur 3712. Die ILD-Schicht weist eine Öffnung auf, wobei die Öffnung die Halbleiterfinne 3706 freilegt. Die leitfähige Schicht 3716 und die p-Typ-Metall-Gate-Schicht 3718 werden ferner entlang einer Seitenwand der Öffnung gebildet. Bei einer solchen Ausführungsform weist die leitfähige Schicht 3716 eine obere Oberfläche entlang der Seitenwand der Öffnung unterhalb einer oberen Oberfläche der p-Typ-Metall-Gate-Schicht 3718 entlang der Seitenwand der Öffnung auf. Bei einer Ausführungsform befindet sich die p-Typ-Metall-Gate-Schicht 3718 auf der leitfähigen Schicht 3716. Bei einer Ausführungsform beinhaltet die p-Typ-Metall-Gate-Schicht 3718 Titan und Stickstoff. Bei einer Ausführungsform befindet sich eine leitfähige Füllmetallschicht 3730 über der p-Typ-Metall-Gate-Schicht 3718. Bei einer solchen Ausführungsform beinhaltet die leitfähige Füllmetallschicht 3730 Wolfram. Bei einer bestimmten solchen Ausführungsform besteht die leitfähige Füllmetallschicht 3730 aus 95 oder mehr Atomprozent Wolfram und 0,1 bis 2 Atomprozent Fluor. Bei einer Ausführungsform beinhaltet die Gate-Dielektrikum-Schicht 3714 eine Schicht, die Hafnium und Sauerstoff aufweist.
  • 38A-38H veranschaulichen Querschnittsansichten verschiedener Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur unter Verwendung eines Doppel-Metall-Gate-Ersatz-Gate-Prozessflusses gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 38A, die ein NMOS(n-Typ)-Gebiet und ein PMOS(p-Typ)-Gebiet zeigt, beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Zwischenschichtdielektrikum(ILD)-Schicht 3802 oberhalb einer ersten 3804 und zweiten 3806 Halbleiterfinne oberhalb eines Substrats 3800. Eine Öffnung 3808 wird in der ILD-Schicht 3802 gebildet, wobei die Öffnung 3808 die erste 3804 und zweite 3806 Halbleiterfinne freilegt. Bei einer Ausführungsform wird die Öffnung 3808 durch Entfernen einer Gate-Platzhalter- oder einer Dummy-Gate-Struktur anfänglich anstelle der ersten 3804 und zweiten 3806 Halbleiterfinne gebildet.
  • Eine Gate-Dielektrikum-Schicht 3810 wird in der Öffnung 3808 und über der ersten 3804 und zweiten 3806 Halbleiterfinne und auf einem Teil einer Grabenisolationsstruktur 3812 zwischen der ersten 3804 und zweiten 3806 Halbleiterfinne gebildet. Bei einer Ausführungsform wird die Gate-Dielektrikum-Schicht 3810 auf einer thermischen oder chemischen Oxidschicht 3811 gebildet, wie etwa einer Siliciumoxid oder Siliciumdioxidschicht, die auf der ersten 3804 und zweiten 3806 Halbleiterfinne gebildet ist, wie dargestellt ist. Bei einer anderen Ausführungsform wird die Gate-Dielektrikum-Schicht 3810 direkt auf der ersten 3804 und zweiten 3806 Halbleiterfinne gebildet.
  • Eine leitfähige Schicht 3814 wird über der Gate-Dielektrikum-Schicht 3810 gebildet, die über der ersten 3804 und zweiten 3806 Halbleiterfinne gebildet ist. Bei einer Ausführungsform beinhaltet die leitfähige Schicht 3814 Titan, Stickstoff und Sauerstoff. Eine p-Typ-Metall-Gate-Schicht 3816 wird über der leitfähigen Schicht 3814 gebildet, die über der ersten Halbleiterfinne 3804 und über der zweiten Halbleiterfinne 3806 gebildet ist.
  • Unter Bezugnahme auf 38B wird eine dielektrische Ätzstoppschicht 3818 auf der p-Typ-Metall-Gate-Schicht 3816 gebildet. Bei einer Ausführungsform beinhaltet die dielektrische Ätzstoppschicht 3818 eine erste Schicht aus Siliciumoxid (z. B. SiO2), eine Schicht aus Aluminiumoxid (z. B. Al2O3) auf der ersten Schicht aus Siliciumoxid und eine zweite Schicht aus Siliciumoxid (z. B. SiO2) auf der Schicht aus Aluminiumoxid.
  • Unter Bezugnahme auf 38C wird eine Maske 3820 über der Struktur aus 38B gebildet. Die Maske 3820 bedeckt das PMOS-Gebiet und legt das NMOS-Gebiet frei.
  • Unter Bezugnahme auf 38D werden die dielektrische Ätzstoppschicht 3818, die p-Typ-Metall-Gate-Schicht 3816 und die leitfähige Schicht 3814 strukturiert, um eine strukturierte dielektrische Ätzstoppschicht 3819, eine strukturierte p-Typ-Metall-Gate-Schicht 3817 über einer strukturierten leitfähigen Schicht 3815 über der ersten Halbleiterfinne 3804, aber nicht über der zweiten Halbleiterfinne 3806 bereitzustellen. Bei einer Ausführungsform schützt die leitfähige Schicht 3814 die zweite Halbleiterfinne 3806 während des Strukturierens.
  • Unter Bezugnahme auf 38E wird die Maske 3820 von der Struktur aus 38D entfernt. Unter Bezugnahme auf 3F wird die dielektrische Ätzstoppschicht 3819 von der Struktur aus 3E entfernt.
  • Unter Bezugnahme auf 38G wird eine n-Typ-Metall-Gate-Schicht 3822 über der zweiten Halbleiterfinne 3806, über dem Teil der Grabenisolationsstruktur 3812 zwischen der ersten 3804 und zweiten Halbleiterfinne 3806 und über der strukturierten p-Typ-Metall-Gate-Schicht 3817 gebildet. Bei einer Ausführungsform sind die strukturierte leitfähige Schicht 3815, die strukturierte p-Typ-Metall-Gate-Schicht 3817 und die n-Typ-Metall-Gate-Schicht 3822 ferner entlang einer Seitenwand 3824 der Öffnung 3808 gebildet. Bei einer solchen Ausführungsform weist die strukturierte leitfähige Schicht 3815 eine obere Oberfläche entlang der Seitenwand 3824 der Öffnung 3808 unterhalb einer oberen Oberfläche der strukturierten p-Typ-Metall-Gate-Schicht 3817 und einer oberen Oberfläche der n-Typ-Metall-Gate-Schicht 3822 entlang der Seitenwand 3824 der Öffnung 3808 auf.
  • Unter Bezugnahme auf 38H wird eine leitfähige Füllmetallschicht 3826 über der n-Typ-Metall-Gate-Schicht 3822 gebildet. Bei einer Ausführungsform wird die leitfähige Füllmetallschicht 3826 durch Abscheiden eines wolframhaltigen Films unter Verwendung von Atomlagenabscheidung (ALD) mit einem Wolframhexafluorid(WF6)-Vorläufer gebildet.
  • Bei einem anderen Aspekt sind Doppelsilicidstrukturen für Komplementärer-Metall-Oxid-Halbleiter(CMOS)-Halbleitervorrichtungen beschrieben. Als ein beispielhafter Prozessfluss veranschaulichen 39A-39H Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen eines doppelsilicidbasierten integrierten Schaltkreises repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 39A, bei der ein NMOS-Gebiet und ein PMOS-Gebiet als auf einem gemeinsamen Substrat verzweigt gezeigt sind, beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer ersten Gate-Struktur 3902, die dielektrische Seitenwandabstandshalter 3903 beinhalten kann, über einer ersten Finne 3904, wie etwa einer ersten Siliciumfinne. Eine zweite Gate-Struktur 3952, die dielektrische Seitenwandabstandshalter 3953 beinhalten kann, wird über einer zweiten Finne 3954, wie etwa einer zweiten Siliciumfinne, gebildet. Ein Isolationsmaterial 3906 wird angrenzend an die erste Gate-Struktur 3902 über der ersten Finne 3904 und angrenzend an die zweite Gate-Struktur 3952 über der zweiten Finne 3954 gebildet. Bei einer Ausführungsform ist das Isolationsmaterial 3906 ein Opfermaterial und wird als eine Maske in einem Doppelsilicidprozess verwendet.
  • Unter Bezugnahme auf 39B wird ein erster Teil des Isolationsmaterials 3906 von über der ersten Finne 3904, aber nicht von über der zweiten Finne 3954 entfernt, um ein erstes 3908 und zweites 3910 Source- oder Drain-Gebiet der ersten Finne 3904 angrenzend an die erste Gate-Struktur 3902 freizulegen. Bei einer Ausführungsform sind das erste 3908 und zweite 3910 Source- oder Drain-Gebiet epitaktische Gebiete, die innerhalb zurückgesetzter Teile der ersten Finne 3904 gebildet werden, wie dargestellt ist. Bei einer solchen Ausführungsform beinhalten das erste 3908 und zweite 3910 Source- oder Drain-Gebiet Silicium und Germanium.
  • Unter Bezugnahme auf 39C wird eine erste Metallsilicidschicht 3912 auf dem ersten 3908 und zweiten 3910 Source- oder Drain-Gebiet der ersten Finne 3904 gebildet. Bei einer Ausführungsform wird die erste Metallsilicidschicht 3912 mittels Abscheiden einer Schicht einschließlich Nickel und Platin auf der Struktur aus 39B, Tempern der Schicht einschließlich Nickel und Platin und Entfernen von nichtreagierten Teilen der Schicht einschließlich Nickel und Platin gebildet.
  • Unter Bezugnahme auf 39D wird anschließend an das Bilden der ersten Metallsilicidschicht 3912 ein zweiter Teil des Isolationsmaterials 3906 von über der zweiten Finne 3954 entfernt, um ein drittes 3958 und viertes 3960 Source- oder Drain-Gebiet der zweiten Finne 3954 angrenzend an die zweite Gate-Struktur 3952 freizulegen. Bei einer Ausführungsform werden das zweite 3958 und dritte 3960 Source- oder Drain-Gebiet innerhalb der zweiten Finne 3954, wie etwa innerhalb einer zweiten Siliciumfinne, gebildet, wie dargestellt ist. Bei einer anderen Ausführungsform sind jedoch das dritte 3958 und vierte 3960 Source- oder Drain-Gebiet epitaktische Gebiete, die innerhalb zurückgesetzter Teile der zweiten Finne 3954 gebildet werden. Bei einer solchen Ausführungsform beinhalten das dritte 3958 und vierte 3960 Source- oder Drain-Gebiet Silicium.
  • Unter Bezugnahme auf 39E wird eine erste Metallschicht 3914 auf der Struktur aus 39D, d. h. auf dem ersten 3908, zweiten 3910, dritten 3958 und vierten 3960 Source- oder Drain-Gebiet, gebildet. Eine zweite Metallsilicidschicht 3962 wird dann auf dem dritten 3958 und vierten 3960 Source- oder Drain-Gebiet der zweiten Finne 3954 gebildet. Die zweite Metallsilicidschicht 3962 wird von der ersten Metallschicht 3914, z. B. unter Verwendung eines Temperprozesses, gebildet. Bei einer Ausführungsform ist die zweite Metallsilicidschicht 3962 von der ersten Metallsilicidschicht 3912 in der Zusammensetzung verschieden. Bei einer Ausführungsform ist oder beinhaltet die erste Metallschicht 3914 eine Titanschicht. Bei einer Ausführungsform wird die erste Metallschicht 3914 als eine konforme Metallschicht, z. B. konform mit den offenen Gräben aus 39D, gebildet, wie dargestellt ist.
  • Unter Bezugnahme auf 39F wird die erste Metallschicht 3914 zurückgesetzt, um eine U-förmige Metallschicht 3916 oberhalb sowohl des ersten 3908, zweiten 3910, dritten 3958 als auch vierten 3960 Source- oder Drain-Gebiets zu bilden.
  • Unter Bezugnahme auf 39G wird bei einer Ausführungsform eine zweite Metallschicht 3918 auf der U-förmigen Metallschicht 3916 der Struktur aus 39F gebildet. Bei einer Ausführungsform ist die zweite Metallschicht 3918 von der U-förmigen Metallschicht 3916 in der Zusammensetzung verschieden.
  • Unter Bezugnahme auf 39H wird bei einer Ausführungsform eine dritte Metallschicht 3920 auf der zweiten Metallschicht 3918 der Struktur aus 39G gebildet. Bei einer Ausführungsform weist die dritte Metallschicht 3920 eine gleiche Zusammensetzung wie die U-förmige Metallschicht 3916 auf.
  • Wieder unter Bezugnahme auf 3H beinhaltet eine Integrierter-Schaltkreis-Struktur 3900 gemäß einer Ausführungsform der vorliegenden Offenbarung eine p-Typ-Halbleitervorrichtung (PMOS) oberhalb eines Substrats. Die p-Typ-Halbleitervorrichtung beinhaltet eine erste Finne 3904, wie etwa eine erste Siliciumfinne. Es versteht sich, dass die erste Finne eine Oberseite (als 3904A gezeigt) und Seitenwände (z. B. in die Seite hinein und aus dieser heraus) aufweist. Eine erste Gate-Elektrode 3902 beinhaltet eine erste Gate-Dielektrikum-Schicht über der Oberseite 3904A der ersten Finne 3904 und lateral angrenzend an die Seitenwände der ersten Finne 3904 und beinhaltet eine erste Gate-Elektrode über der ersten Gate-Dielektrikum-Schicht über der Oberseite 3904A der ersten Finne 3904 und lateral angrenzend an die Seitenwände der ersten Finne 3904. Die erste Gate-Elektrode 3902 weist eine erste Seite 3902A und eine zweite Seite 3902B gegenüber der ersten Seite 3902A auf.
  • Das erste 3908 und zweite 3910 Halbleiter-Source- oder -Drain-Gebiet sind angrenzend an die erste 3902A bzw. zweite 3902B Seite der ersten Gate-Elektrode 3902. Die erste 3930 und zweite 3932 Grabenkontaktstruktur befinden sich über dem ersten 3908 und zweiten 3910 Halbleiter-Source- oder -Drain-Gebiet angrenzend an die erste 3902A bzw. zweite 3902B Seite der ersten Gate-Elektrode 3902. Eine erste Metallsilicidschicht 3912 befindet sich direkt zwischen der ersten 3930 und zweiten 3932 Grabenkontaktstruktur und dem ersten 3908 und zweiten 3910 Halbleiter-Source- bzw. - Drain-Gebiet.
  • Die Integrierter-Schaltkreis-Struktur 3900 beinhaltet eine n-Typ-Halbleitervorrichtung (NMOS) oberhalb des Substrats. Die n-Typ-Halbleitervorrichtung beinhaltet eine zweite Finne 3954, wie etwa eine zweite Siliciumfinne. Es versteht sich, dass die zweite Finne eine Oberseite (als 3954A gezeigt) und Seitenwände (z. B. in die Seite hinein und aus dieser heraus) aufweist. Eine zweite Gate-Elektrode 3952 beinhaltet ein zweites Gate-Dielektrikum über der Oberseite 3954A der zweiten Finne 3954 und lateral angrenzend an die Seitenwände der zweiten Finne 3954 und beinhaltet eine zweite Gate-Elektrode über der zweiten Gate-Dielektrikum-Schicht über der Oberseite 3954A der zweiten Finne 3954 und lateral angrenzend an die Seitenwände der zweiten Finne 3954. Die zweite Gate-Elektrode 3952 weist eine erste Seite 3952A und eine zweite Seite 3952B gegenüber der ersten Seite 3952A auf.
  • Das dritte 3958 und vierte 3960 Halbleiter-Source- oder -Drain-Gebiet sind angrenzend an die erste 3952A bzw. zweite 3952B Seitenseite der zweiten Gate-Elektrode 3952. Die dritte 3970 und vierte 3972 Grabenkontaktstruktur befinden sich über dem dritten 3958 und vierten 3960 Halbleiter-Source- oder -Drain-Gebiet angrenzend an die erste 3952A bzw. zweite 3952B Seitenseite der zweiten Gate-Elektrode 3952. Eine zweite Metallsilicidschicht 3962 befindet sich direkt zwischen der dritten 3970 und vierten 3972 Grabenkontaktstruktur und dem dritten 3958 und vierten 3960 Halbleiter-Source- bzw. -Drain-Gebiet. Bei einer Ausführungsform beinhaltet die erste Metallsilicidschicht 3912 wenigstens eine Metallspezies, die nicht in der zweiten Metallsilicidschicht 3962 enthalten ist.
  • Bei einer Ausführungsform beinhaltet die zweite Metallsilicidschicht 3962 Titan und Silicium. Die erste Metallsilicidschicht 3912 beinhaltet Nickel, Platin und Silicium. Bei einer Ausführungsform beinhaltet die erste Metallsilicidschicht 3912 ferner Germanium. Bei einer Ausführungsform beinhaltet die erste Metallsilicidschicht 3912 ferner Titan, z. B. wie in die erste Metallsilicidschicht 3912 während der anschließenden Bildung der zweiten Metallsilicidschicht 3962 mit der ersten Metallschicht 3914 eingebunden. Bei einer solchen Ausführungsform wird eine Silicidschicht, die bereits auf einem PMOS-Source- oder Drain-Gebiet gebildet wird, ferner durch einen Temperprozess modifiziert, der zum Bilden eines Silicidgebiets auf einem NMOS-Source- oder Drain-Gebiet verwendet wird. Dies kann zu einer Silicidschicht auf dem PMOS-Source- oder Drain-Gebiet führen, welche einen bruchteilhaften Prozentsatz aller silicidierender Metalle aufweist. Jedoch ändert sich bei anderen Ausführungsformen, wie etwa einer Silicidschicht, die bereits auf einem PMOS-Source- oder Drain-Gebiet gebildet ist, durch einen Temperprozess, der zum Bilden eines Silicidgebiets auf einem NMOS-Source- oder Drain-Gebiet verwendet wird, nicht oder ändert sich nicht wesentlich.
  • Bei einer Ausführungsform sind das erste 3908 und zweite 3910 Halbleiter-Source- oder -Drain-Gebiet ein erstes und zweites eingebettetes Halbleiter-Source- oder -Drain-Gebiet einschließlich Silicium und Germanium. Bei einer solchen Ausführungsform sind das dritte 3958 und vierte 3960 Halbleiter-Source- oder -Drain-Gebiet ein drittes und viertes eingebettetes Halbleiter-Source- oder Drain-Gebiet einschließlich Silicium. Bei einer anderen Ausführungsform werden das dritte 3958 und vierte 3960 Halbleiter-Source- oder -Drain-Gebiet in der Finne 3954 gebildet und sind nicht epitaktisch eingebettete Gebiete.
  • Bei einer Ausführungsform beinhalten die erste 3930, zweite 3932, dritte 3970 und vierte 3972 Grabenkontaktstruktur alle eine U-förmige Metallschicht 3916 und eine T-förmige Metallschicht 3918 auf und über der Gesamtheit der U-förmigen Metallschicht 3916. Bei einer Ausführungsform beinhaltet die U-förmige Metallschicht 3916 Titan und beinhaltet die T-förmige Metallschicht 3918 Kobalt. Bei einer Ausführungsform beinhalten die erste 3930, zweite 3932, dritte 3970 und vierte 3972 Grabenkontaktstruktur alle ferner eine dritte Metallschicht 3920 auf der T-förmigen Metallschicht 3918. Bei einer Ausführungsform weisen die dritte Metallschicht 3920 und die U-förmige Metallschicht 3916 eine gleiche Zusammensetzung auf. Bei einer bestimmten Ausführungsform beinhaltet die dritte Metallschicht 3920 und die U-förmige Metallschicht Titan und beinhaltet die T-förmige Metallschicht 3918 Kobalt.
  • Bei einem anderen Aspekt sind Grabenkontaktstrukturen, z. B. für Source- oder Drain-Gebiete beschrieben. Bei einem Beispiel veranschaulicht 40A eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit Grabenkontakten für eine NMOS-Vorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 40B veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur mit Grabenkontakten für eine PMOS-Vorrichtung gemäß einer anderen Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 40A beinhaltet eine Integrierter-Schaltkreis-Struktur 4000 eine Finne 4002, wie etwa eine Siliciumfinne. Eine Gate-Dielektrikum-Schicht 4004 befindet sich über der Finne 4002. Eine Gate-Elektrode 4006 befindet sich über der Gate-Dielektrikum-Schicht 4004. Bei einer Ausführungsform beinhaltet die Gate-Elektrode 4006 eine konforme leitfähige Schicht 4008 und eine leitfähige Füllung 4010. Bei einer Ausführungsform befindet sich eine dielektrische Kappe 4012 über der Gate-Elektrode 4006 und über der Gate-Dielektrikum-Schicht 4004. Die Gate-Elektrode weist eine erste Seite 4006A und eine zweite Seite 4006B gegenüber der ersten Seite 4006A auf. Dielektrische Abstandshalter 4013 befinden sich entlang den Seitenwänden der Gate-Elektroden 4006. Bei einer Ausführungsform befindet sich die Gate-Dielektrikum-Schicht 4004 ferner zwischen einem ersten der dielektrischen Abstandshalter 4013 und der ersten Seite 4006A der Gate-Elektrode 4006 und zwischen einem zweiten der dielektrischen Abstandshalter 4013 und der zweiten Seite 4006B der Gate-Elektrode 4006, wie dargestellt ist. Bei einer Ausführungsform befindet sich, obwohl dies nicht dargestellt ist, eine dünne Oxidschicht, wie etwa eine thermische oder chemische Siliciumoxid- oder Siliciumdioxidschicht, zwischen der Finne 4002 und der Gate-Dielektrikum-Schicht 4004.
  • Das erste 4014 und zweite 4016 Halbleiter-Source- oder -Drain-Gebiet sind angrenzend an die erste 4006A bzw. zweite 4006B Seite der Gate-Elektrode 4006. Bei einer Ausführungsform befinden sich das erste 4014 und zweite 4016 Halbleiter-Source- oder -Drain-Gebiet in der Finne 4002, wie dargestellt ist. Jedoch sind bei einer anderen Ausführungsform das erste 4014 und zweite 4016 Halbleiter-Source- oder -Drain-Gebiet eingebettete epitaktische Gebiete, die in Vertiefungen der Finne 4002 gebildet werden.
  • Die erste 4018 und zweite 4020 Grabenkontaktstruktur befinden sich über dem ersten 4014 und zweiten 4016 Halbleiter-Source- oder -Drain-Gebiet angrenzend an die erste 4006A bzw. zweite 4006B Seite der Gate-Elektrode 4006. Die erste 4018 und zweite 4020 Grabenkontaktstruktur beinhalten beide eine U-förmige Metallschicht 4022 und eine T-förmige Metallschicht 4024 auf und über der Gesamtheit der U-förmigen Metallschicht 4022. Bei einer Ausführungsform weichen die U-förmige Metallschicht 4022 und die T-förmige Metallschicht 4024 in der Zusammensetzung ab. Bei einer solchen Ausführungsform beinhaltet die U-förmige Metallschicht 4022 Titan und beinhaltet die T-förmige Metallschicht 4024 Kobalt. Bei einer Ausführungsform beinhalten die erste 4018 und zweite 4020 Grabenkontaktstruktur beide ferner eine dritte Metallschicht 4026 auf der T-förmigen Metallschicht 4024. Bei einer solchen Ausführungsform weisen die dritte Metallschicht 4026 und die U-förmige Metallschicht 4022 eine gleiche Zusammensetzung auf. Bei einer bestimmten Ausführungsform beinhaltet die dritte Metallschicht 4026 und die U-förmige Metallschicht 4022 Titan und beinhaltet die T-förmige Metallschicht 4024 Kobalt.
  • Ein erster Grabenkontakt-Via 4028 ist elektrisch mit dem ersten Grabenkontakt 4018 verbunden. Bei einer bestimmten Ausführungsform befindet sich der erste Grabenkontakt-Via 4028 auf der dritten Metallschicht 4026 des ersten Grabenkontakts 4018 und ist mit dieser gekoppelt. Der erste Grabenkontakt-Via 4028 befindet sich ferner über und in Kontakt mit einem Teil von einem der dielektrischen Abstandshalter 4013 und über und in Kontakt mit einem Teil der dielektrischen Kappe 4012. Ein zweiter Grabenkontakt-Via 4030 ist elektrisch mit dem zweiten Grabenkontakt 4020 verbunden. Bei einer bestimmten Ausführungsform befindet sich der zweite Grabenkontakt-Via 4030 auf der dritten Metallschicht 4026 des zweiten Grabenkontakts 4020 und ist mit dieser gekoppelt. Der zweite Grabenkontakt-Via 4030 befindet sich ferner über und in Kontakt mit einem Teil von einem anderen der dielektrischen Abstandshalter 4013 und über und in Kontakt mit einem anderen Teil der dielektrischen Kappe 4012.
  • Bei einer Ausführungsform befindet sich eine Metallsilicidschicht 4032 direkt zwischen der ersten 4018 und zweiten 4020 Grabenkontaktstruktur und dem ersten 4014 und zweiten 4016 Halbleiter-Source- bzw. -Drain-Gebiet. Bei einer Ausführungsform beinhaltet die Metallsilicidschicht 4032 Titan und Silicium. Bei einer bestimmten solchen Ausführungsform sind das erste 4014 und zweite 4016 Halbleiter-Source- oder -Drain-Gebiet ein erstes und zweites n-Typ-Halbleiter-Source- oder -Drain-Gebiet.
  • Unter Bezugnahme auf 40B beinhaltet eine Integrierter-Schaltkreis-Struktur 4050 eine Finne 4052, wie etwa eine Siliciumfinne. Eine Gate-Dielektrikum-Schicht 4054 befindet sich über der Finne 4052. Eine Gate-Elektrode 4056 befindet sich über der Gate-Dielektrikum-Schicht 4054. Bei einer Ausführungsform beinhaltet die Gate-Elektrode 4056 eine konforme leitfähige Schicht 4058 und eine leitfähige Füllung 4060. Bei einer Ausführungsform befindet sich eine dielektrische Kappe 4062 über der Gate-Elektrode 4056 und über der Gate-Dielektrikum-Schicht 4054. Die Gate-Elektrode weist eine erste Seite 4056A und eine zweite Seite 4056B gegenüber der ersten Seite 4056A auf. Dielektrische Abstandshalter 4063 befinden sich entlang den Seitenwänden der Gate-Elektroden 4056. Bei einer Ausführungsform befindet sich die Gate-Dielektrikum-Schicht 4054 ferner zwischen einem ersten der dielektrischen Abstandshalter 4063 und der ersten Seite 4056A der Gate-Elektrode 4056 und zwischen einem zweiten der dielektrischen Abstandshalter 4063 und der zweiten Seite 4056B der Gate-Elektrode 4056, wie dargestellt ist. Bei einer Ausführungsform befindet sich, obwohl dies nicht dargestellt ist, eine dünne Oxidschicht, wie etwa eine thermische oder chemische Siliciumoxid- oder Siliciumdioxidschicht, zwischen der Finne 4052 und der Gate-Dielektrikum-Schicht 4054.
  • Das erste 4064 und zweite 4066 Halbleiter-Source- oder -Drain-Gebiet sind angrenzend an die erste 4056A bzw. zweite 4056B Seite der Gate-Elektrode 4056. Bei einer Ausführungsform sind das erste 4064 und zweite 4066 Halbleiter-Source- oder -Drain-Gebiet eingebettete epitaktische Gebiete, die in Vertiefungen 4065 bzw. 4067 der Finne 4052 gebildet werden, wie dargestellt ist. Jedoch befinden sich bei einer anderen Ausführungsform das erste 4064 und zweite 4066 Halbleiter-Source- oder -Drain-Gebiet in der Finne 4052.
  • Die erste 4068 und zweite 4070 Grabenkontaktstruktur befinden sich über dem ersten 4064 und zweiten 4066 Halbleiter-Source- oder -Drain-Gebiet angrenzend an die erste 4056A bzw. zweite 4056B Seite der Gate-Elektrode 4056. Die erste 4068 und zweite 4070 Grabenkontaktstruktur beinhalten beide eine U-förmige Metallschicht 4072 und eine T-förmige Metallschicht 4074 auf und über der Gesamtheit der U-förmigen Metallschicht 4072. Bei einer Ausführungsform weichen die U-förmige Metallschicht 4072 und die T-förmige Metallschicht 4074 in der Zusammensetzung ab. Bei einer solchen Ausführungsform beinhaltet die U-förmige Metallschicht 4072 Titan und beinhaltet die T-förmige Metallschicht 4074 Kobalt. Bei einer Ausführungsform beinhalten die erste 4068 und zweite 4070 Grabenkontaktstruktur beide ferner eine dritte Metallschicht 4076 auf der T-förmigen Metallschicht 4074. Bei einer solchen Ausführungsform weisen die dritte Metallschicht 4076 und die U-förmige Metallschicht 4072 eine gleiche Zusammensetzung auf. Bei einer bestimmten Ausführungsform beinhaltet die dritte Metallschicht 4076 und die U-förmige Metallschicht 4072 Titan und beinhaltet die T-förmige Metallschicht 4074 Kobalt.
  • Ein erster Grabenkontakt-Via 4078 ist elektrisch mit dem ersten Grabenkontakt 4068 verbunden. Bei einer bestimmten Ausführungsform befindet sich der erste Grabenkontakt-Via 4078 auf der dritten Metallschicht 4076 des ersten Grabenkontakts 4068 und ist mit dieser gekoppelt. Der erste Grabenkontakt-Via 4078 befindet sich ferner über und in Kontakt mit einem Teil von einem der dielektrischen Abstandshalter 4063 und über und in Kontakt mit einem Teil der dielektrischen Kappe 4062. Ein zweiter Grabenkontakt-Via 4080 ist elektrisch mit dem zweiten Grabenkontakt 4070 verbunden. Bei einer bestimmten Ausführungsform befindet sich der zweite Grabenkontakt-Via 4080 auf der dritten Metallschicht 4076 des zweiten Grabenkontakts 4070 und ist mit dieser gekoppelt. Der zweite Grabenkontakt-Via 4080 befindet sich ferner über und in Kontakt mit einem Teil von einem anderen der dielektrischen Abstandshalter 4063 und über und in Kontakt mit einem anderen Teil der dielektrischen Kappe 4062.
  • Bei einer Ausführungsform befindet sich eine Metallsilicidschicht 4082 direkt zwischen der ersten 4068 und zweiten 4070 Grabenkontaktstruktur und dem ersten 4064 und zweiten 4066 Halbleiter-Source- bzw. -Drain-Gebiet. Bei einer Ausführungsform beinhaltet die Metallsilicidschicht 4082 Nickel, Platin und Silicium. Bei einer bestimmten solchen Ausführungsform sind das erste 4064 und zweite 4066 Halbleiter-Source- oder -Drain-Gebiet ein erstes und zweites p-Typ-Halbleiter-Source- oder -Drain-Gebiet. Bei einer Ausführungsform beinhaltet die Metallsilicidschicht 4082 ferner Germanium. Bei einer Ausführungsform beinhaltet die Metallsilicidschicht 4082 ferner Titan.
  • Eine oder mehrere hier beschriebene Ausführungsformen betreffen das Verwenden einer metall-chemischen Gasphasenabscheidung für Umhüllungshalbleiterkontakte. Ausführungsformen können chemische Gasphasenabscheidung (CVD) und/oder plasmagestützte chemische Gasphasenabscheidung (PECVD) und/oder Atomlagenabscheidung (ALD) und/oder Leitfähiger-Kontakt-Fertigung und/oder Dünnfilme betreffen oder beinhalten.
  • Bestimmte Ausführungsformen können die Fertigung einer Titan- oder ähnlichen metallischen Schicht unter Verwendung einer chemischen Gasphasenabscheidung bei niedriger Temperatur (z. B. weniger als 500 Grad Celsius oder in dem Bereich von 400-500 Grad Celsius) eines Kontaktmetalls zum Bereitstellen eines konformen Source- oder Drain-Kontakts beinhalten. Eine Implementierung eines solchen konformen Source- oder Drain-Kontakts kann eine Leistungsfähigkeit eines dreidimensionalen (3D) Komplementärer-Metall-Oxid-Halbleiter(CMOS)-Transistors verbessern.
  • Zur Bereitstellung des Zusammenhangs können Metall-zu-Halbleiter-Kontaktschichten unter Verwendung von Sputtern abgeschieden werden. Sputtern ist ein Sichtlinienprozess und ist möglicherweise zur 3D-Transistorfertigung nicht gut geeignet. Bekannte Sputterlösungen weisen schlechte oder unvollständige Metall-Halbleiter-Übergänge auf Vorrichtungskontaktoberflächen mit einem Winkel zu dem Einfall der Abscheidung auf.
  • Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird ein chemischer Niedertemperaturgasphasenabscheidungsprozess zur Fertigung eines Kontaktmetalls implementiert, um eine Konformität in drei Dimensionen bereitzustellen und die Metall-Halbleiter-Übergang-Kontaktfläche zu maximieren. Die resultierende größere Kontaktfläche kann den Widerstand des Übergangs reduzieren. Ausführungsformen können Abscheiden auf Halbleiteroberflächen mit einer nichtflachen Topographie beinhalten, wobei die Topographie einer Fläche auf die Oberflächenformen und Merkmale selbst verweist und eine nichtflache Topographie beinhaltet Oberflächenformen und Merkmale oder Teile von Oberflächenformen und Merkmalen, die nicht flach sind, d. h. Oberflächenformen und Merkmale, die nicht vollständig flach sind.
  • Hier beschriebene Ausführungsformen können die Fertigung von Umhüllungskontaktstrukturen beinhalten. Bei einer solchen Ausführungsform wird die Verwendung von reinem Metall beschrieben, das auf die Transistor-Source-Drain-Kontakte durch chemische Gasphasenabscheidung, plasmagestützte chemische Gasphasenabscheidung, Atomlagenabscheidung oder plasmagestützte Atomlagenabscheidung konform abgeschieden wird. Eine solche konforme Abscheidung kann verwendet werden, um die verfügbare Fläche des Metall-Halbleiter-Kontakts zu erhöhen und den Widerstand zu reduzieren, wobei die Leistungsfähigkeit der Transistorvorrichtung verbessert wird. Bei einer Ausführungsform führt die relativ niedrige Temperatur der Abscheidung zu einem minimierten Widerstand des Übergangs pro Einheitsfläche.
  • Es versteht sich, dass eine Vielzahl von Integrierter-Schaltkreis-Strukturen unter Verwendung eines Integrationsschemas gefertigt werden kann, das einen wie hier beschriebenen Metallische-Schicht-Abscheidungsprozess involviert. Gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bereitstellen eines Substrats in einer Chemische-Gasphasenabscheidung(CVD)-Kammer mit einer HF-Quelle, wobei das Substrat ein Merkmal auf diesem aufweist. Das Verfahren beinhaltet auch Reagieren von Titantetrachlorid (TiCl4) und Wasserstoff (H2), so dass eine Titan(Ti)-Schicht auf dem Merkmal des Substrats gebildet wird.
  • Bei einer Ausführungsform weist die Titanschicht eine gesamte atomare Zusammensetzung auf, die 98 % oder mehr Titan und 0,5-2 % Chlor beinhaltet. Bei alternativen Ausführungsformen wird ein ähnlicher Prozess verwendet, um eine metallische Schicht aus Zirconium (Zr), Hafnium (Hf), Tantal (Ta), Niob (Nb) oder Vanadium (V) mit hoher Reinheit zu bilden. Bei einer Ausführungsform gibt es eine relativ geringe Filmdickenvariation, z. B. ist bei einer Ausführungsform die Gesamtbedeckung größer als 50 % und ist nominell 70 % oder größer (d. h. eine Dickenvariation von 30 % oder weniger). Bei einer Ausführungsform ist eine Dicke messbar dicker auf Silicium (Si) oder Siliciumgermanium (SiGe) als auf anderen Oberflächen, da das Si oder SiGe während der Abscheidung reagiert und die Aufnahme des Ti beschleunigt. Bei einer Ausführungsform beinhaltet die Filmzusammensetzung näherungsweise 0,5 % Cl (oder weniger als 1 %) als ein Fremdstoff, mit im Wesentlichen keinen anderen beobachteten Fremdstoffen. Bei einer Ausführungsform ermöglicht der Abscheidungsprozess eine Metallbedeckung auf Nichtsichtlinienoberflächen, wie etwa Oberflächen, die bei einer Sputter-Abscheidung-Sichtlinie versteckt sind. Hier beschriebene Ausführungsformen können implementiert werden, um eine Transistorvorrichtungsansteuerung durch Reduzieren des externen Widerstands von Strom, der durch die Source- und Drain-Kontakte getrieben wird, zu verbessern.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung ist das Merkmal des Substrats ein Source- oder Drain-Kontaktgraben, der eine Halbleiter-Source- oder -Drain-Struktur freilegt. Die Titanschicht (oder eine andere metallische Schicht mit hoher Reinheit) ist eine leitfähige Kontaktschicht für die Halbleiter-Source- oder -Drain-Struktur. Ausführungsbeispiele einer solchen Implementierung sind unten in Assoziation mit 41A, 41B, 42, 43A-43C und 44 beschrieben.
  • 41A veranschaulicht eine Querschnittsansicht einer Halbleitervorrichtung mit einem leitfähigen Kontakt auf einem Source- oder Drain-Gebiet gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 41A beinhaltet eine Halbleiterstruktur 4100 eine Gate-Struktur 4102 oberhalb eines Substrats 4104. Die Gate-Struktur 4102 beinhaltet eine Gate-Dielektrikum-Schicht 4102A, eine Austrittsarbeitsschicht 4102B und eine Gate-Füllung 4102C. Ein Source-Gebiet 4108 und ein Drain-Gebiet 4110 befinden sich auf gegenüberliegenden Seiten der Gate-Struktur 4102. Source- oder Drain-Kontakte 4112 sind elektrisch mit dem Source-Gebiet 4108 und dem Drain-Gebiet 4110 verbunden und sind von der Gate-Struktur 4102 durch eine Zwischenschichtdielektrikumschicht 4114 und/oder Gate-Dielektrikum-Abstandshalter 4116 beabstandet. Das Source-Gebiet 4108 und das Drain-Gebiet 4110 sind Gebiete des Substrats 4104.
  • Bei einer Ausführungsform beinhalten die Source- oder Drain-Kontakte 4112 eine metallische Schicht 4112A mit hoher Reinheit, wie oben beschrieben, und ein leitfähiges Grabenfüllmaterial 4112B. Bei einer Ausführungsform weist die metallische Schicht 4112A mit hoher Reinheit eine gesamte atomare Zusammensetzung auf, die 98 % oder mehr Titan enthält. Bei einer solchen Ausführungsform beinhaltet die gesamte atomare Zusammensetzung der metallischen Schicht 4112A mit hoher Reinheit 0,5-2 % Chlor. Bei einer Ausführungsform weist die metallische Schicht 4112A mit hoher Reinheit eine Dickenvariation von 30 % oder weniger auf. Bei einer Ausführungsform besteht das leitfähige Grabenfüllmaterial 4112B aus einem leitfähigen Material, wie etwa unter anderem Cu, Al, W oder Legierungen davon.
  • 41B veranschaulicht eine Querschnittsansicht einer anderen Halbleitervorrichtung mit ein leitfähigen auf einem erhöhten Source- oder Drain-Gebiet gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 41B beinhaltet eine Halbleiterstruktur 4150 eine Gate-Struktur 4152 oberhalb eines Substrats 4154. Die Gate-Struktur 4152 beinhaltet eine Gate-Dielektrikum-Schicht 4152A, eine Austrittsarbeitsschicht 4152B und eine Gate-Füllung 4152C. Ein Source-Gebiet 4158 und ein Drain-Gebiet 4160 befinden sich auf gegenüberliegenden Seiten der Gate-Struktur 4152. Source- oder Drain-Kontakte 4162 sind elektrisch mit dem Source-Gebiet 4158 und dem Drain-Gebiet 4160 verbunden und sind von der Gate-Struktur 4152 durch eine Zwischenschichtdielektrikumschicht 4164 und/oder Gate-Dielektrikum-Abstandshalter 4166 beabstandet. Das Source-Gebiet 4158 und das Drain-Gebiet 4160 sind epitaktische oder eingebettete Materialgebiete, die in herausgeätzten Gebieten des Substrats 4154 gebildet werden. Wie dargestellt ist, sind das Source-Gebiet 4158 und das Drain-Gebiet 4160 bei einer Ausführungsform ein erhöhtes Source- und Drain-Gebiet. Bei einer speziellen solchen Ausführungsform sind das erhöhte Source- und Drain-Gebiet ein erhöhtes Silicium-Source- und -Drain-Gebiet oder erhöhtes Siliciumgermanium-Source- und -Drain-Gebiet.
  • Bei einer Ausführungsform beinhalten die Source- oder Drain-Kontakte 4162 eine metallische Schicht 4162A mit hoher Reinheit, wie oben beschrieben, und ein leitfähiges Grabenfüllmaterial 4162B. Bei einer Ausführungsform weist die metallische Schicht 4162A mit hoher Reinheit eine gesamte atomare Zusammensetzung auf, die 98 % oder mehr Titan enthält. Bei einer solchen Ausführungsform beinhaltet die gesamte atomare Zusammensetzung der metallischen Schicht 4162A mit hoher Reinheit 0,5-2 % Chlor. Bei einer Ausführungsform weist die metallische Schicht 4162A mit hoher Reinheit eine Dickenvariation von 30 % oder weniger auf. Bei einer Ausführungsform besteht das leitfähige Grabenfüllmaterial 4162B aus einem leitfähigen Material, wie etwa unter anderem Cu, Al, W oder Legierungen davon.
  • Entsprechend beinhaltet bei einer Ausführungsform unter gemeinsamer Bezugnahme auf 41A und 41B eine Integrierter-Schaltkreis-Struktur ein Merkmal mit einer Oberfläche (Source- oder Drain-Kontaktgraben, der eine Halbleiter-Source- oder -Drain-Struktur freilegt). Eine metallische Schicht 4112A oder 4162A befindet sich auf der Oberfläche des Source- oder Drain-Kontaktgrabens. Es versteht sich, dass Kontaktbildungsprozesse den Verbrauch eines freigelegten Silicium- oder Germanium- oder Siliciumgermaniummaterials eines Source- oder Drain-Gebiets involvieren können. Ein solcher Verbrauch kann eine Vorrichtungsleistungsfähigkeit verschlechtern. Im Gegensatz dazu wird gemäß einer Ausführungsform der vorliegenden Offenbarung eine Oberfläche (4149 oder 4199) der Halbleiter-Source(4108 oder 4158)- oder -Drain(4110 oder 4160)-Struktur nicht erodiert oder verbraucht oder wird unterhalb des Source- oder Drain-Kontaktgrabens nicht wesentlich erodiert oder verbraucht. Bei einer solchen Ausführungsform ergibt sich das Fehlen eines Verbrauchs oder einer Erosion aus der Niedertemperaturabscheidung der metallischen Kontaktschicht mit hoher Reinheit.
  • 42 veranschaulicht eine Draufsicht mehrerer Gate-Leitungen über einem Paar von Halbleiterfinnen gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 42 werden mehrere aktive Gate-Leitungen 4204 über mehreren Halbleiterfinnen 4200 gebildet. Dummy-Gate-Leitungen 4206 befinden sich bei den Enden der mehreren Halbleiterfinnen 4200. Beabstandungen 4208 zwischen den Gate-Leitungen 4204/4206 sind Positionen, bei denen Grabenkontakte als leitfähige Kontakte zu Source- oder Drain-Gebieten, wie etwa Source- oder Drain-Gebieten 4251, 4252, 4253 und 4254, gebildet werden.
  • 43A-43C veranschaulichen Querschnittsansichten entlang der a-a'-Achse aus 42 für verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 43A werden mehrere aktive Gate-Leitungen 4304 über einer Halbleiterfinne 4302 gebildet, die über einem Substrat 4300 gebildet ist. Dummy-Gate-Leitungen 4306 befinden sich bei den Enden der Halbleiterfinne 4302. Eine dielektrische Schicht 4310 befindet sich zwischen den aktiven Gate-Leitungen 4304, zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 und außerhalb der Dummy-Gate-Leitungen 4306. Eingebettete Source- oder Drain-Strukturen 4308 befinden sich in der Halbleiterfinne 4302 zwischen den aktiven Gate-Leitungen 4304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304. Die aktiven Gate-Leitungen 4304 beinhalten eine Gate-Dielektrikum-Schicht 4312, einen Austrittsarbeit-Gate-Elektrode-Teil 4314 und einen Füll-Gate-Elektrode-Teil 4316 und eine dielektrische Deckschicht 4318. Dielektrische Abstandshalter 4320 kleiden die Seitenwände der aktiven Gate-Leitungen 4304 und der Dummy-Gate-Leitungen 4306 aus.
  • Unter Bezugnahme auf 43B wird der Teil der dielektrischen Schicht 4310 zwischen den aktiven Gate-Leitungen 4304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 entfernt, um Öffnungen 4330 bei Positionen bereitzustellen, bei denen Grabenkontakte zu bilden sind. Das Entfernen des Teils der dielektrischen Schicht 4310 zwischen den aktiven Gate-Leitungen 4304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 kann zu einer Erosion der eingebetteten Source- oder Drain-Strukturen 4308 führen, um erodierte eingebettete Source- oder Drain-Strukturen 4332 bereitzustellen, die eine obere sattelförmige Topographie aufweisen können, wie in 43B dargestellt ist.
  • Unter Bezugnahme auf 43C werden Grabenkontakte 4334 in Öffnungen 4330 zwischen den aktiven Gate-Leitungen 4304 und zwischen den Dummy-Gate-Leitungen 4306 und den aktiven Gate-Leitungen 4304 gebildet. Jeder der Grabenkontakte 4334 kann eine metallische Kontaktschicht 4336 und ein leitfähiges Füllmaterial 4338 beinhalten.
  • 44 veranschaulicht eine Querschnittsansicht entlang der b-b'-Achse aus 42 für eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 44 sind Finnen 4402 oberhalb eines Substrats 4404 dargestellt. Untere Teile der Finnen 4402 sind von einem Grabenisolationsmaterial 4404 umgeben. Obere Teile der Finnen 4402 wurden entfernt, um ein Wachstum eingebetteter Source- und Drain-Strukturen 4406 zu ermöglichen. Ein Grabenkontakt 4408 wird in einer Öffnung einer dielektrischen Schicht 4410 gebildet, wobei die Öffnung die eingebettete Source- und Drain-Struktur 4406 freilegt. Der Grabenkontakt beinhaltet eine metallische Kontaktschicht 4412 und ein leitfähiges Füllmaterial 4414. Es versteht sich, dass sich die metallische Kontaktschicht 4412 gemäß einer Ausführungsform zu der Oberseite des Grabenkontakts 4408 erstreckt, wie in 44 dargestellt ist. Bei einer anderen Ausführungsform erstreckt sich jedoch die metallische Kontaktschicht 4412 nicht zu der Oberseite des Grabenkontakts 4408 und ist innerhalb des Grabenkontakts 4408 irgendwie zurückgesetzt, z. B. ähnlich der Darstellung der metallischen Kontaktschicht 4336 in 43C.
  • Entsprechend beinhaltet eine Integrierter-Schaltkreis-Struktur unter gemeinsamer Bezugnahme auf 42, 43A-43C und 44 gemäß einer Ausführungsform der vorliegenden Offenbarung eine Halbleiterfinne (4200, 4302, 4402) oberhalb eines Substrats (4300, 4400). Die Halbleiterfinne (4200, 4302, 4402) weist eine Oberseite und Seitenwände auf. Eine Gate-Elektrode (4204, 4304) befindet sich über der Oberseite und angrenzend an die Seitenwände eines Teils der Halbleiterfinne (4200, 4302, 4402). Die Gate-Elektrode (4204, 4304) definiert ein Kanalgebiet in der Halbleiterfinne (4200, 4302, 4402). Eine erste Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) befindet sich an einem ersten Ende des Kanalgebiets auf einer ersten Seite der Gate-Elektrode (4204, 4304), wobei die erste Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) eine nichtflache Topographie aufweist. Eine zweite Halbleiter-Source- oder -Drain-Struktur (4252, 4332, 4406) befindet sich an einem zweiten Ende des Kanalgebiets auf einer zweiten Seite der Gate-Elektrode (4204, 4304), wobei das zweite Ende dem ersten Ende gegenüberliegt und die zweite Seite der ersten Seite gegenüberliegt. Die zweite Halbleiter-Source- oder -Drain-Struktur (4252, 4332, 4406) weist eine nichtflache Topographie auf. Ein metallisches Kontaktmaterial (4336, 4412) befindet sich direkt auf der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) und direkt auf der zweiten Halbleiter-Source- oder -Drain-Struktur (4252, 4332, 4406). Das metallische Kontaktmaterial (4336, 4412) ist konform mit der nichtflachen Topographie der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) und konform mit der nichtflachen Topographie der zweiten Halbleiter-Source- oder -Drain-Struktur (4252, 4332, 4406).
  • Bei einer Ausführungsform weist das metallische Kontaktmaterial (4336, 4412) eine gesamte atomare Zusammensetzung auf, die 95 % oder mehr einer einzigen Metallspezies beinhaltet. Bei einer solchen Ausführungsform weist das metallische Kontaktmaterial (4336, 4412) eine gesamte atomare Zusammensetzung auf, die 98 % oder mehr Titan enthält. Bei einer speziellen solchen Ausführungsform beinhaltet die gesamte atomare Zusammensetzung des metallischen Kontaktmaterials (4336, 4412) ferner 0,5-2 % Chlor. Bei einer Ausführungsform weist das metallische Kontaktmaterial (4336, 4412) eine Dickenvariation von 30 % oder weniger entlang der nichtflachen Topographie der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) und entlang der nichtflachen Topographie der zweiten Halbleiter-Source- oder -Drain-Struktur (4252, 4332, 4406) auf.
  • Bei einer Ausführungsform beinhalten sowohl die nichtflache Topographie der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) als auch die nichtflache Topographie der zweiten Halbleiter-Source- oder -Drain-Struktur (4252, 4332, 4406) einen erhöhten zentralen Teil und niedrigere Seitenteile, wie z. B. in 44 dargestellt ist. Bei einer Ausführungsform beinhalten sowohl die nichtflache Topographie der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) als auch die nichtflache Topographie der zweiten Halbleiter-Source- oder -Drain-Struktur (4252, 4332, 4406) sattelförmige Teile, wie z. B. in 43C dargestellt ist.
  • Bei einer Ausführungsform beinhalten sowohl die erste Halbleiter-Source- und -Drain-Struktur (4251, 4332, 4406) als auch die zweite Halbleiter-Source- und - Drain-Struktur (4252, 4332, 4406) Silicium. Bei einer Ausführungsform beinhalten sowohl die erste Halbleiter-Source- und -Drain-Struktur (4251, 4332, 4406) als auch die zweite Halbleiter-Source- und -Drain-Struktur (4252, 4332, 4406) ferner Germanium, z. B. in der Form von Siliciumgermanium.
  • Bei einer Ausführungsform befindet sich das metallische Kontaktmaterial (4336, 4412) direkt auf der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) ferner entlang Seitenwänden eines Grabens in einer dielektrischen Schicht (4320, 4410) über der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406), wobei der Graben einen Teil der ersten Halbleiter-Source- oder -Drain-Struktur (4251, 4332, 4406) freilegt. Bei einer solchen Ausführungsform wird eine Dicke des metallischen Kontaktmaterials (4336) entlang den Seitenwänden des Grabens von der ersten Halbleiter-Source- oder -Drain-Struktur (4336A bei 4332) zu einer Position (4336B) oberhalb der ersten Halbleiter-Source- oder -Drain-Struktur (4332) dünner, wobei ein Beispiel dafür in 43C veranschaulicht ist. Bei einer Ausführungsform befindet sich ein leitfähiges Füllmaterial (4338, 4414) auf dem metallischen Kontaktmaterial (4336, 4412) innerhalb des Grabens, wie in 43C und 44 dargestellt ist.
  • Bei einer Ausführungsform beinhaltet die Integrierter-Schaltkreis-Struktur ferner eine zweite Halbleiterfinne (z. B. die obere Finne 4200 aus 42, 4302, 4402) mit einer Oberseite und Seitenwänden. Die Gate-Elektrode (4204, 4304) befindet sich ferner über der Oberseite und angrenzend an die Seitenwände eines Teils der zweiten Halbleiterfinne, wobei die Gate-Elektrode ein Kanalgebiet in der zweiten Halbleiterfinne definiert. Eine dritte Halbleiter-Source- oder -Drain-Struktur (4253, 4332, 4406) befindet sich an einem ersten Ende des Kanalgebiets der zweiten Halbleiterfinne auf der ersten Seite der Gate-Elektrode (4204, 4304), wobei die dritte Halbleiter-Source- oder -Drain-Struktur eine nichtflache Topographie aufweist. Eine vierte Halbleiter-Source- oder - Drain-Struktur (4254, 4332, 4406) befindet sich an einem zweiten Ende des Kanalgebiets der zweiten Halbleiterfinne auf der zweiten Seite der Gate-Elektrode (4204, 4304), wobei das zweite Ende dem ersten Ende gegenüberliegt, die vierte Halbleiter-Source- oder - Drain-Struktur (4254, 4332, 4406) eine nichtflache Topographie aufweist. Das metallische Kontaktmaterial (4336, 4412) befindet sich direkt auf der dritten Halbleiter-Source- oder -Drain-Struktur (4253, 4332, 4406) und direkt auf der vierten Halbleiter-Source- oder -Drain-Struktur (4254, 4332, 4406), wobei das metallische Kontaktmaterial (4336, 4412) konform mit der nichtflachen Topographie der dritten Halbleiter-Source- oder -Drain-Struktur (4253, 4332, 4406) und konform mit der nichtflachen Topographie der vierten Halbleiter-Source- oder -Drain-Struktur (4254, 4332, 4406) ist. Bei einer Ausführungsform ist das metallische Kontaktmaterial (4336, 4412) kontinuierlich zwischen der ersten Halbleiter-Source- und -Drain-Struktur (4251, 4332, linke Seite von 4406) und der dritten Halbleiter-Source- oder -Drain-Struktur (4253, 4332, rechte Seite von 4406) und kontinuierlich zwischen der zweiten Halbleiter-Source- oder -Drain-Struktur (4252) und der vierten Halbleiter-Source- oder -Drain-Struktur (4254).
  • Bei einem anderen Aspekt ein Hartmaskenmaterial zum Schützen (Verhindern von Erosion) eines dielektrischen Materials in Grabenleitungspositionen, und kann über diesem beibehalten werden, verwendet werden, wo leitfähige Grabenkontakte unterbrochen werden, z. B. bei Kontaktstopfenpositionen. Zum Beispiel veranschaulichen 45A und 45B eine Draufsicht bzw. entsprechende Querschnittsansicht einer Integrierter-Schaltkreis-Struktur einschließlich Grabenkontaktstopfen mit einem Hartmaskenmaterial darauf gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 45A und 45B beinhaltet eine Integrierter-Schaltkreis-Struktur 4500 bei einer Ausführungsform eine Finne 4502A, wie etwa eine Siliciumfinne. Mehrere Gate-Strukturen 4506 befinden sich über der Finne 4502A. Einzelne der Gate-Strukturen 4506 befinden sich entlang einer Richtung 4508 orthogonal zu der Finne 4502A und weisen ein Paar dielektrischer Seitenwandabstandshalter 4510 auf. Eine Grabenkontaktstruktur 4512 befindet sich über der Finne 4502A und direkt zwischen den dielektrischen Seitenwandabstandshaltern 4510 eines ersten Paares 4506A/4506B der Gate-Strukturen 4506. Ein Kontaktstopfen 4514B befindet sich über der Finne 4502A und direkt zwischen den dielektrischen Seitenwandabstandshaltern 4510 eines zweiten Paares 4506B/4506C der Gate-Strukturen 4506. Der Kontaktstopfen 4514B beinhaltet ein unteres dielektrisches Material 4516 und ein oberes Hartmaskenmaterial 4518.
  • Bei einer Ausführungsform beinhaltet das untere dielektrische Material 4516 des Kontaktstopfens 4516B Silicium und Sauerstoff, wie etwa z. B. ein Siliciumoxid- oder Siliciumdioxidmaterial. Das obere Hartmaskenmaterial 4518 des Kontaktstopfens 4516B beinhaltet Silicium und Stickstoff, wie etwa z. B. Siliciumnitrid, siliciumreiches Nitrid- oder siliciumarmes Nitridmaterial.
  • Bei einer Ausführungsform beinhaltet die Grabenkontaktstruktur 4512 eine untere leitfähige Struktur 4520 und eine dielektrische Kappe 4522 auf der unteren leitfähigen Struktur 4520. Bei einer Ausführungsform weist die dielektrische Kappe 4522 der Grabenkontaktstruktur 4512 eine obere Oberfläche komplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontaktstopfens 4514B auf, wie dargestellt ist.
  • Bei einer Ausführungsform beinhalten einzelne der mehreren Gate-Strukturen 4506 eine Gate-Elektrode 4524 auf einer Gate-Dielektrikum-Schicht 4526. Eine dielektrische Kappe 4528 befindet sich auf der Gate-Elektrode 4524. Bei einer Ausführungsform weist die dielektrische Kappe 4528 der einzelnen der mehreren Gate-Strukturen 4506 eine obere Oberfläche komplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontaktstopfens 4514B auf, wie dargestellt ist. Bei einer Ausführungsform befindet sich, obwohl dies nicht dargestellt ist, eine dünne Oxidschicht, wie etwa eine thermische oder chemische Siliciumoxid- oder Siliciumdioxidschicht, zwischen der Finne 4502A und der Gate-Dielektrikum-Schicht 4526.
  • Wieder unter Bezugnahme auf 45A und 45B beinhaltet eine Integrierter-Schaltkreis-Struktur 4500 bei einer Ausführungsform mehrere Finnen 4502, wie etwa mehrere Siliciumfinnen. Einzelne der mehreren Finnen 4502 befinden sich entlang einer ersten Richtung 4504. Mehrere Gate-Strukturen 4506 befinden sich über den mehreren Finnen 4502. Einzelne der mehreren Gate-Strukturen 4506 befinden sich entlang einer zweiten Richtung 4508 orthogonal zu der ersten Richtung 4504. Einzelne der mehreren Gate-Strukturen 4506 weisen ein Paar dielektrische Seitenwandabstandshalter 4510 auf. Eine Grabenkontaktstruktur 4512 befindet sich über einer ersten Finne 4502A der mehreren Finnen 4502 und direkt zwischen den dielektrischen Seitenwandabstandshaltern 4510 eines Paares der Gate-Strukturen 4506. Ein Kontaktstopfe 4514A befindet sich über einer zweiten Finne 4502B der mehreren Finnen 4502 und direkt zwischen den dielektrischen Seitenwandabstandshaltern 4510 des Paares der Gate-Strukturen 4506. Ähnlich der Querschnittsansicht eines Kontaktstopfens 4514B beinhaltet der Kontaktstopfen 4514A ein unteres dielektrisches Material 4516 und ein oberes Hartmaskenmaterial 4518.
  • Bei einer Ausführungsform beinhaltet das untere dielektrische Material 4516 des Kontaktstopfens 4516A Silicium und Sauerstoff, wie etwa z. B. ein Siliciumoxid- oder Siliciumdioxidmaterial. Das obere Hartmaskenmaterial 4518 des Kontaktstopfens 4516A beinhaltet Silicium und Stickstoff, wie etwa z. B. Siliciumnitridsiliciumreiches Nitrid- oder siliciumarmes Nitridmaterial.
  • Bei einer Ausführungsform beinhaltet die Grabenkontaktstruktur 4512 eine untere leitfähige Struktur 4520 und eine dielektrische Kappe 4522 auf der unteren leitfähigen Struktur 4520. Bei einer Ausführungsform weist die dielektrische Kappe 4522 der Grabenkontaktstruktur 4512 eine obere Oberfläche komplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontaktstopfens 4514A oder 4514B auf, wie dargestellt ist.
  • Bei einer Ausführungsform beinhalten einzelne der mehreren Gate-Strukturen 4506 eine Gate-Elektrode 4524 auf einer Gate-Dielektrikum-Schicht 4526. Eine dielektrische Kappe 4528 befindet sich auf der Gate-Elektrode 4524. Bei einer Ausführungsform weist die dielektrische Kappe 4528 der einzelnen der mehreren Gate-Strukturen 4506 eine obere Oberfläche komplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4518 des Kontaktstopfens 4514A oder 4514B auf, wie dargestellt ist. Bei einer Ausführungsform befindet sich, obwohl dies nicht dargestellt ist, eine dünne Oxidschicht, wie etwa eine thermische oder chemische Siliciumoxid- oder Siliciumdioxidschicht, zwischen der Finne 4502A und der Gate-Dielektrikum-Schicht 4526.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung betreffen einen Gate-Ausrichtung-Kontaktprozess. Ein solcher Prozess kann implementiert werden, um Kontaktstrukturen für eine Halbleiterstrukturfertigung, z. B. für eine Integrierter-Schaltkreis-Fertigung, zu bilden. Bei einer Ausführungsform wird eine Kontaktstrukturierung als mit einer existierenden Gate-Strukturierung ausgerichtet gebildet. Im Gegensatz dazu involvieren andere Ansätze typischerweise einen zusätzlichen Lithografieprozess mit enger Überdeckungsgenauigkeit einer lithografischen Kontaktstrukturierung mit einer existierenden Gate-Strukturierung in Kombination mit selektivem kontaktlosem Ätzen. Zum Beispiel kann ein anderer Prozess Strukturieren eines Poly(Gate)-Gitters mit separatem Strukturieren von Kontakten und Kontaktstopfen beinhalten.
  • Gemäß einer oder mehreren hier beschriebenen Ausführungsformen involviert ein Verfahren einer Kontaktbildung Bildung einer Kontaktstrukturierung, die im Wesentlichen perfekt mit einer existierenden Gate-Strukturierung ausgerichtet ist, während die Verwendung einer lithografischen Operation mit einem äußerst engen Überdeckungsgenauigkeitsbudget beseitigt wird. Bei einer solchen Ausführungsform ermöglicht dieser Ansatz das Verwenden einer intrinsisch hochselektiven Nassätzung (z. B. gegenüber Trocken- oder Plasmaätzen), um Kontaktöffnungen zu erzeugen. Bei einer Ausführungsform wird eine Kontaktstrukturierung durch Nutzen einer existierenden Gate-Strukturierung in Kombination mit einer Kontaktstopfenlithografieoperation gebildet. Bei einer solchen Ausführungsform ermöglicht der Ansatz das Beseitigen der Notwendigkeit für eine ansonsten kritische Lithografieoperation zum Erzeugen einer Kontaktstrukturierung, wie sie bei anderen Ansätzen verwendet wird. Bei einer Ausführungsform wird ein Grabenkontaktgitter nicht getrennt strukturiert, sondern wird stattdessen zwischen Poly(Gate)-Leitungen gebildet. Zum Beispiel wird bei einer solchen Ausführungsform ein Grabenkontaktgitter anschließend an das Gate-Gitter-Strukturieren, aber vor Gate-Gitter-Schnitten gebildet.
  • 46A und 46D veranschaulichen Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur einschließlich Grabenkontaktstopfen mit einem Hartmaskenmaterial darauf repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 46A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden mehrerer Finnen, wobei einzelne 4602 der mehreren Finnen entlang einer ersten Richtung 4604 sind. Einzelne 4602 der mehreren Finnen können Diffusionsgebiete 4606 beinhalten. Mehrere Gate-Strukturen 4608 werden über den mehreren Finnen gebildet. Einzelne der mehreren Gate-Strukturen 4508 befinden sich entlang einer zweiten Richtung 4610 orthogonal zu der ersten Richtung 4604 (z. B. ist die Richtung 4610 in die Seite hinein und aus dieser heraus). Eine Opfermaterialstruktur 4612 wird zwischen einem ersten Paar der Gate-Strukturen 4608 gebildet. Ein Kontaktstopfen 4614 zwischen einem zweiten Paar der Gate-Strukturen 4608. Der Kontaktstopfen beinhaltet ein unteres dielektrisches Material 4616. Eine Hartmaskenschicht 4618 befindet sich auf dem unteren dielektrischen Material 4616.
  • Bei einer Ausführungsform beinhalten die Gate-Strukturen 4608 Opfer- oder Dummy-Gate-Stapel und dielektrische Abstandshalter 4609. Die Opfer- oder Dummy-Gate-Stapel können aus polykristallinem Silicium oder Siliciumnitridsäulen oder irgendeinem anderen Opfermaterial bestehen, das als Gate-Dummy-Material bezeichnet werden kann.
  • Unter Bezugnahme auf 46B wird die Opfermaterialstruktur 4612 von der Struktur 46A entfernt, um eine Öffnung 4620 zwischen dem ersten Paar der Gate-Strukturen 4608 zu bilden.
  • Unter Bezugnahme auf 46C wird eine Grabenkontaktstruktur 4622 in der Öffnung 4620 zwischen dem ersten Paar der Gate-Strukturen 4608 gebildet. Außerdem wird bei einer Ausführungsform die Hartmaske 4618 aus 46A und 46B als Teil des Bildens der Grabenkontaktstruktur 4622 planarisiert. Schlussendlich finalisierte Kontaktstopfen 4614' beinhalten das untere dielektrische Material 4616 und ein oberes Hartmaskenmaterial 4624, das aus dem Hartmaskenmaterial 4618 gebildet ist.
  • Bei einer Ausführungsform beinhaltet das untere dielektrische Material 4616 von jedem der Kontaktstopfen 4614' Silicium und Sauerstoff und das obere Hartmaskenmaterial 4624 von jedem der Kontaktstopfen 4614' beinhaltet Silicium und Stickstoff. Bei einer Ausführungsform beinhaltet jede der Grabenkontaktstrukturen 4622 eine untere leitfähige Struktur 4626 und eine dielektrische Kappe 4628 auf der unteren leitfähigen Struktur 4626. Bei einer Ausführungsform weist die dielektrische Kappe 4628 der Grabenkontaktstruktur 4622 eine obere Oberfläche komplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4624 des Kontaktstopfens 4614' auf.
  • Unter Bezugnahme auf 46D werden Opfer- oder Dummy-Gate-Stapel der Gate-Strukturen 4608 in einem Ersatz-Gate-Prozess-Schema ersetzt. Bei einem solchen Schema wird Dummy-Gate-Material, wie etwa Polysilicium oder Siliciumnitridsäulenmaterial, entfernt und mit einem permanenten Gate-Elektrode-Material ersetzt. Bei einer solchen Ausführungsform wird eine permanente Gate-Dielektrikum-Schicht auch in diesem Prozess gebildet anstatt von einer früheren Verarbeitung durchgebracht zu werden.
  • Entsprechend beinhalten permanente Gate-Strukturen 4630 eine permanente Gate-Dielektrikum-Schicht 4632 und eine(n) permanente(n) Gate-Elektrode-Schicht oder -Stapel 4634. Außerdem wird bei einer Ausführungsform ein oberer Teil der permanenten Gate-Strukturen 4630 entfernt, z. B. durch einen Ätzprozess, und mit einer dielektrischen Kappe 4636 ersetzt. Bei einer Ausführungsform weist die dielektrische Kappe 4636 der einzelnen der permanenten Gate-Strukturen 4630 eine obere Oberfläche komplanar mit einer oberen Oberfläche des oberen Hartmaskenmaterials 4624 der Kontaktstopfen 4614' auf.
  • Wieder unter Bezugnahme auf 46A-46D wird bei einer Ausführungsform ein Ersatz-Gate-Prozess anschließend an das Bilden der Grabenkontaktstrukturen 4622 durchgeführt, wie dargestellt ist. Gemäß anderen Ausführungsformen wird jedoch ein Ersatz-Gate-Prozess vor dem Bilden der Grabenkontaktstrukturen 4622 durchgeführt.
  • Bei einem anderen Aspekt sind COAG-Strukturen (COAG: Contact Over Active Gate - Kontakt über aktivem Gate) und -Prozesse beschrieben. Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung betreffen Halbleiterstrukturen oder - vorrichtungen mit einer oder mehreren Gate-Kontakt-Strukturen (z. B. als Gate-Kontakt-Vias), die über aktiven Teilen von Gate-Elektroden der Halbleiterstrukturen oder - vorrichtungen angeordnet sind. Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung betreffen Verfahren zum Fertigen von Halbleiterstrukturen oder - vorrichtungen mit einer oder mehreren Gate-Kontakt-Strukturen, die über aktiven Teilen von Gate-Elektroden der Halbleiterstrukturen oder -vorrichtungen gebildet sind. Hier beschriebene Ansätze können verwendet werden, um eine Standardzellenfläche zu reduzieren, indem eine Gate-Kontakt-Bildung über aktiven Gate-Gebieten ermöglicht wird. Bei einer oder mehreren Ausführungsformen sind die Gate-Kontakt-Strukturen, die zum Kontaktieren der Gate-Elektroden gefertigt sind, selbstausgerichtete Via-Strukturen.
  • Bei Technologien, bei denen Raum- und Layouteinschränkungen im Vergleich zu Raum- und Layouteinschränkungen einer momentanen Generation etwas lockerer sind, kann ein Kontakt zu einer Gate-Struktur gefertigt werden, indem ein Kontakt zu einem Teil der Gate-Elektrode hergestellt wird, der über einem Isolationsgebiet angeordnet ist. Als ein Beispiel veranschaulicht 47A eine Draufsicht einer Halbleitervorrichtung mit einem Gate-Kontakt, der über einem nichtaktiven Teil einer Gate-Elektrode angeordnet ist.
  • Unter Bezugnahme auf 47A beinhaltet eine Halbleiterstruktur oder - vorrichtung 4700A ein Diffusionsgebiet oder aktives Gebiet 4704, das in einem Substrat 4702 und innerhalb eines Isolationsgebiets 4706 angeordnet ist. Eine oder mehrere Gate-Leitungen (auch als Poly-Leitungen bekannt), wie etwa Gate-Leitungen 4708A, 4708B und 4708C, sind über dem Diffusionsgebiet oder aktiven Gebiet 4704 sowie über einem Teil des Isolationsgebiets 4706 angeordnet. Source- oder Drain-Kontakte (auch als Grabenkontakte bekannt), wie etwa Kontakte 4710A und 4710B, sind über Source- und Drain-Gebieten der Halbleiterstruktur oder Vorrichtung 4700A angeordnet. Grabenkontakt-Vias 4712A und 4712B stellen einen Kontakt zu den Grabenkontakten 4710A bzw. 4710B bereit. Ein separater Gate-Kontakt 4714, und ein darüberliegender Gate-Kontakt-Via 4716, stellt einen Kontakt zu der Gate-Leitung 4708B bereit. Im Gegensatz zu den Source- oder Drain-Kontakten 4710A oder 4710B ist der Gate-Kontakt 4714 in einer Draufsichtperspektive über dem Isolationsgebiet 4706 angeordnet, aber nicht über dem Diffusionsgebiet oder aktiven Gebiet 4704. Des Weiteren ist weder der Gate-Kontakt 4714 noch der Gate-Kontakt-Via 4716 zwischen den Source- oder Drain-Grabenkontakten 4710A und 4710B angeordnet.
  • 47b veranschaulicht eine Querschnittsansicht einer nichtebenflächigen Halbleitervorrichtung mit einem Gate-Kontakt, der über einem nichtaktiven Teil einer Gate-Elektrode angeordnet ist. Unter Bezugnahme auf 47B beinhaltet eine Halbleiterstruktur oder -vorrichtung 4700B, z. B. eine nichtebenflächige Version der Vorrichtung 4700A aus 47A, ein nichtebenflächiges Diffusionsgebiet oder aktives Gebiet 4704C (z. B. eine Finnenstruktur), die von dem Substrat 4702 und innerhalb des Isolationsgebiets 4706 gebildet ist. Die Gate-Leitung 4708B ist über dem nichtebenflächigen Diffusionsgebiet oder aktiven Gebiet 4704B sowie über einem Teil des Isolationsgebiets 4706 angeordnet. Wie gezeigt, beinhaltet die Gate-Leitung 4708B eine Gate-Elektrode 4750 und eine Gate-Dielektrikum-Schicht 4752 zusammen mit einer dielektrischen Kappenschicht 4754. Der Gate-Kontakt 4714 und der darüberliegende Gate-Kontakt-Via 4716 werden auch aus dieser Perspektive zusammen mit einer darüberliegenden Metallzwischenverbindung 4760 gesehen, die alle in Zwischenschichtdielektrikumstapeln oder -schichten 4770 angeordnet sind. Auch bei Betrachtung aus der Perspektive aus 47B ist der Gate-Kontakt 4714 über dem Isolationsgebiet 4706 angeordnet, aber nicht über dem nichtebenflächigen Diffusions- oder aktivem Gebiet 4704B.
  • Wieder unter Bezugnahme auf 47A und 47B platziert die Anordnung der Halbleiterstruktur oder -vorrichtung 4700A bzw. 4700B den Gate-Kontakt über den Isolationsgebieten. Eine solche Anordnung verschwendet Layoutplatz. Jedoch würde das Platzieren des Gate-Kontakts über aktiven Gebieten entweder ein extrem enges Überdeckungsgenauigkeitsbudget erfordern oder würden Gate-Abmessungen zunehmen müssen, um genügend Platz zum Aufstellen des Gate-Kontakts bereitzustellen. Des Weiteren wurde historisch ein Gate zu einem Gate über Diffusionsgebieten wegen des Risikos vermieden, durch anderes Gate-Material (z. B. Polysilicium) zu bohren und das darunterliegende aktive Gebiet zu kontaktieren. Eine oder mehrere hier beschriebene Ausführungsformen adressieren die obigen Probleme durch Bereitstellen machbarer Ansätze, und der resultierenden Strukturen, zum Fertigen von Kontaktstrukturen, die Teile einer Gate-Elektrode kontaktieren, die über einem Diffusions- oder aktiven Gebiet gebildet wird.
  • Als ein Beispiel veranschaulicht 48A eine Draufsicht einer Halbleitervorrichtung mit einem Gate-Kontakt-Via, der über einem aktiven Teil einer Gate-Elektrode angeordnet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 48A beinhaltet eine Halbleiterstruktur oder - vorrichtung 4800A ein Diffusions- oder aktives Gebiet 4804, das in einem Substrat 4802 und innerhalb eines Isolationsgebiets 4806 angeordnet ist. Eine oder mehrere Gate-Leitungen, wie etwa Gate-Leitungen 4808A, 4808B und 4808C, sind über dem Diffusions- oder aktiven Gebiet 4804 sowie über einem Teil des Isolationsgebiets 4806 angeordnet. Source- oder Drain-Grabenkontakte, wie etwa Grabenkontakte 4810A und 4810B, sind über Source- und Drain-Gebieten der Halbleiterstruktur oder Vorrichtung 4800A angeordnet. Grabenkontakt-Vias 4812A und 4812B stellen einen Kontakt zu Grabenkontakten 4810A bzw. 4810B bereit. Ein Gate-Kontakt-Via 4816 ohne eine dazwischenliegende separate Gate-Kontakt-Schicht stellt einen Kontakt zu Gate-Leitungen 4808B bereit. Im Gegensatz zu 47A ist der Gate-Kontakt 4816 aus einer Draufsichtperspektive über dem Diffusions- oder aktiven Gebiet 4804 und zwischen den Source- oder Drain-Kontakten 4810A und 4810B angeordnet.
  • 48B veranschaulicht eine Querschnittsansicht einer nichtebenflächigen Halbleitervorrichtung mit einem Gate-Kontakt-Via, der über einem aktiven Teil einer Gate-Elektrode angeordnet ist, gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 48B beinhaltet eine Halbleiterstruktur oder -vorrichtung 4800B, z. B. eine nichtebenflächige Version der Vorrichtung 4800A aus 48A, ein nichtebenflächiges Diffusionsgebiet oder aktives Gebiet 4804B (z. B. eine Finnenstruktur), die von dem Substrat 4802 und innerhalb des Isolationsgebiets 4806 gebildet ist. Die Gate-Leitung 4808B ist über dem nichtebenflächigen Diffusions- oder aktiven Gebiet 4804B sowie über einem Teil des Isolationsgebiets 4806 angeordnet. Wie gezeigt, beinhaltet die Gate-Leitung 4808B eine Gate-Elektrode 4850 und eine Gate-Dielektrikum-Schicht 4852 zusammen mit einer dielektrischen Kappenschicht 4854. Der Gate-Kontakt-Via 4816 wird auch aus dieser Perspektive zusammen mit einer darüberliegenden Metallzwischenverbindung 4860 gesehen, die beide in Zwischenschichtdielektrikumstapeln oder -schichten 4870 angeordnet sind. Auch bei Betrachtung aus der Perspektive aus 48B ist der Gate-Via 4816 über dem nichtebenflächigen Diffusions- oder aktiven Gebiet 4804B angeordnet.
  • Dementsprechend werden wieder unter Bezugnahme auf 48A und 48B bei einer Ausführungsform Grabenkontakt-Vias 4812A, 4812B und der Gate-Kontakt-Via 4816 in einer gleichen Schicht gebildet und sind im Wesentlichen komplanar. Im Vergleich zu 47A und 47B würde der Kontakt zu der Gate-Leitung ansonsten und zusätzliche Gate-Kontakt-Schicht beinhalten, die z. B. senkrecht zu der entsprechenden Gate-Leitung verlaufen könnte. Bei der (den) in Assoziation mit 48A und 48B beschriebenen Struktur(en) ermöglicht jedoch die Fertigung der Strukturen 4800A bzw. 4800B das Aufstellen eines Kontakts direkt von einer Metallzwischenverbindungsschicht auf einem aktiven Gate-Teil ohne Kurzschluss zu angrenzenden Source-Drain-Gebieten. Bei einer Ausführungsform stellt eine solche Anordnung eine große Flächenreduzierung in einem Schaltkreislayout bereit, indem die Notwendigkeit beseitigt wird, dass sich Transistor-Gates auf einer Isolation erstrecken, um einen zuverlässigen Kontakt zu bilden. Wie durchgehend verwendet, verweist bei einer Ausführungsform eine Bezugnahme auf einen aktiven Teil eines Gates auf jenen Teil einer Gate-Leitung oder Struktur, die (aus einer Draufsichtperspektive) über einem aktiven oder Diffusionsgebiet eines darunterliegenden Substrats angeordnet ist. Bei einer Ausführungsform verweist eine Bezugnahme auf einen inaktiven Teil eines Gates auf jenen Teil einer Gate-Leitung oder Struktur, die (aus einer Draufsichtperspektive) über einem Isolationsgebiet eines darunterliegenden Substrats angeordnet ist.
  • Bei einer Ausführungsform ist die Halbleiterstruktur oder -vorrichtung 4800 eine nichtebenflächige Vorrichtung, wie etwa unter anderem eine Fin-FET- oder Tri-Gate-Vorrichtung. Bei einer solchen Ausführungsform besteht ein entsprechendes halbleitendes Kanalgebiet aus einem dreidimensionalen Körper oder ist in diesem gebildet. Bei einer solchen Ausführungsform umgeben die Gate-Elektrode-Stapel der Gate-Leitungen 4808A-4808C wenigstens eine obere Oberfläche und ein Paar von Seitenwänden des dreidimensionalen Körpers. Bei einer anderen Ausführungsform ist wenigstens das Kanalgebiet so hergestellt, dass es ein diskreter dreidimensionaler Körper ist, wie bei einer Gate-All-Around(Gate-Rundherum)-Vorrichtung. Bei einer solchen Ausführungsform umgeben die Gate-Elektrode-Stapel der Gate-Leitungen 4808A-4808C jeweils vollständig das Kanalgebiet.
  • Allgemeiner betreffen ein oder mehrere Ausführungsformen Ansätze zum, und Strukturen gebildet aus, Aufstellen eines Gate-Kontakt-Vias direkt auf einem aktiven Transistor-Gate. Solche Ansätze können die Notwendigkeit einer Ausdehnung einer Gate-Leitung auf einer Isolation zu Kontaktzwecken beseitigen. Solche Ansätze können auch die Notwendigkeit für eine separate Gate-Kontakt(GCN)-Schicht zum Leiten von Signalen von einer Gate-Leitung oder Struktur beseitigen. Bei einer Ausführungsform wird das Beseitigen der obigen Merkmale erreicht, indem Kontaktmetalle in einem Grabenkontakt (TCN) zurückgesetzt werden und ein zusätzliches dielektrisches Material in dem Prozessfluss (z. B. TILA) eingeführt wird. Das zusätzliche dielektrische Material ist als eine Grabenkontaktdielektrikumkappenschicht mit Ätzcharakteristiken verschieden von der Gate-Dielektrikum-Material-Kappenschicht, die bereits für eine Grabenkontaktausrichtung in einem GAP-Verarbeitungsschema (GAP: Gate Aligned contact Process - Gate-ausgerichteter Kontaktprozess) (z. B. GILA) verwendet wird, enthalten.
  • Als eine beispielhafte Fertigungstechnik veranschaulichen 49A-49D Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Halbleiterstruktur mit einer Gate-Kontakt-Struktur, die über einem aktiven Teil des Gates angeordnet ist, repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 49A wird eine Halbleiterstruktur 4900 anschließend an die Grabenkontakt(TCN)-Bildung bereitgestellt. Es versteht sich, dass die spezielle Anordnung der Struktur 4900 lediglich zu Veranschaulichungszwecken verwendet wird und dass eine Vielzahl möglicher Layouts von Ausführungsformen der hier beschriebenen Offenbarung profitieren kann. Die Halbleiterstruktur 4900 beinhaltet eine oder mehrere Gate-Stapel-Strukturen, wie etwa Gate-Stapel-Strukturen 4908A-4908E, die oberhalb eines Substrats 4902 angeordnet sind. Die Gate-Stapel-Strukturen können eine Gate-Dielektrikum-Schicht und eine Gate-Elektrode beinhalten. Grabenkontakte, z. B. Kontakte zu Diffusionsgebieten des Substrats 4902, wie etwa Grabenkontakte 4910A-4910C, sind ebenfalls in der Struktur 4900 enthalten und sind von den Gate-Stapel-Strukturen 4908A-4908E durch dielektrische Abstandshalter 4920 beabstandet. Eine Isolationskappenschicht 4922 kann auf den Gate-Stapel-Strukturen 4908A-4908E angeordnet werden (z. B. GILA), wie ebenfalls in 49A dargestellt ist. Wie ebenfalls in 49A dargestellt ist, können Kontaktblockierungsgebiete oder „Kontaktstopfen“, wie etwa ein Gebiet 4923, das aus einem Zwischenschichtdielektrikummaterial gefertigt ist, in Gebieten enthalten sein, in denen eine Kontaktbildung zu blockieren ist.
  • Bei einer Ausführungsformen involviert das Bereitstellen der Struktur 4900 Bildung einer Kontaktstrukturierung, die im Wesentlichen perfekt mit einer existierenden Gate-Strukturierung ausgerichtet ist, während die Verwendung eines lithografischen Vorgangs mit einem äußerst engen Überdeckungsgenauigkeitsbudget beseitigt wird. Bei einer solchen Ausführungsform ermöglicht dieser Ansatz das Verwenden einer intrinsisch hochselektiven Nassätzung (z. B. gegenüber Trocken- oder Plasmaätzen), um Kontaktöffnungen zu erzeugen. Bei einer Ausführungsform wird eine Kontaktstrukturierung durch Nutzen einer existierenden Gate-Strukturierung in Kombination mit einem Kontaktstopfenlithografievorgang gebildet. Bei einer solchen Ausführungsform ermöglicht der Ansatz das Beseitigen der Notwendigkeit für einen ansonsten kritischen Lithografievorgang zum Erzeugen einer Kontaktstrukturierung, wie sie bei anderen Ansätzen verwendet wird. Bei einer Ausführungsform wird ein Grabenkontaktgitter nicht getrennt strukturiert, sondern wird stattdessen zwischen Poly(Gate)-Leitungen gebildet. Zum Beispiel wird bei einer solchen Ausführungsform ein Grabenkontaktgitter anschließend an das Gate-Gitter-Strukturieren, aber vor Gate-Gitter-Schnitten gebildet.
  • Des Weiteren können die Gate-Stapel-Strukturen 4908A-4908E durch einen Ersatz-Gate-Prozess gefertigt werden. Bei einem solchen Schema kann Dummy-Gate-Material, wie etwa Polysilicium oder Siliciumnitridsäulenmaterial, entfernt und mit einem permanenten Gate-Elektrode-Material ersetzt werden. Bei einer solchen Ausführungsform wird eine permanente Gate-Dielektrikum-Schicht auch in diesem Prozess gebildet anstatt von einer früheren Verarbeitung durchgebracht zu werden. Bei einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Trockenätzprozess einschließlich SF6 entfernt. Bei einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Nassätzprozess einschließlich wässrigen NH4OH oder Tetramethylammoniumhydroxid entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus Siliciumnitrid und werden mit einer Nassätzung einschließlich wässriger Phosphorsäure entfernt.
  • Bei einer Ausführungsform erwägen ein oder mehrere hier beschriebene Ansätze im Wesentlichen einen Dummy- oder Ersatz-Gate-Prozess in Kombination mit einem Dummy- und Ersatzkontaktprozess, um bei der Struktur 4900 anzukommen, Bei einer solchen Ausführungsform wird der Ersatzkontaktprozess nach dem Ersatz-Gate-Prozess durchgeführt, um ein Hochtemperaturtempern von wenigstens einem Teil des permanenten Gate-Stapels zu ermöglichen. Zum Beispiel wird bei einer speziellen solchen Ausführungsform ein Tempern wenigstens eines Teils der permanenten Gate-Strukturen bei einer Temperatur größer als näherungsweise 600 Grad Celsius durchgeführt, z. B. nachdem eine Gate-Dielektrikum-Schicht gebildet wurde. Das Tempern wird vor der Bildung der permanenten Kontakte durchgeführt.
  • Unter Bezugnahme auf 49B werden die Grabenkontakte 4910A-4910C der Struktur 4900 innerhalb der Abstandshalter 4920 zurückgesetzt, um zurückgesetzte Grabenkontakte 4911A-4911C bereitzustellen, die eine Höhe unterhalb der oberen Oberfläche der Abstandshalter 4920 und der Isolationskappenschicht 4922 aufweisen. Eine Isolationskappenschicht 4924 wird dann auf zurückgesetzten Grabenkontakten 4911A-4911C gebildet (z. B. TILA). Gemäß einer Ausführungsform der vorliegenden Offenbarung besteht die Isolationskappenschicht 4924 auf den zurückgesetzten Grabenkontakten 4911A-4911C aus einem Material mit einer anderen Ätzcharakteristik als die Isolationskappenschicht 4922 auf den Gate-Stapel-Strukturen 4908A-4908E. Wie in anschließenden Verarbeitungsvorgängen zu sehen ist, kann ein solcher Unterschied ausgenutzt werden, um eine von 4922/4924 selektiv von der anderen von 4922/4924 zu ätzen.
  • Die Grabenkontakte 4910A-4910C können durch einen Prozess selektiv für die Materialien der Abstandshalter 4920 und die Isolationskappenschicht 4922 zurückgesetzt werden. Zum Beispiel werden bei einer Ausführungsform die Grabenkontakte 4910A-4910C durch einen Ätzprozess, wie etwa einen Nassätzprozess oder einen Trockenätzprozess, zurückgesetzt. Die Isolationskappenschicht 4924 kann durch einen Prozess gebildet werden, der zum Bereitstellen einer konformen und versiegelnden Schicht oberhalb der freigelegten Teile der Grabenkontakte 4910A-4910C geeignet ist. Zum Beispiel wird bei einer Ausführungsform die Isolationskappenschicht 4924 durch einen chemischen Gasphasenabscheidung(CVD)-Prozess als eine konforme Schicht oberhalb der gesamten Struktur gebildet. Die konforme Schicht wird dann planarisiert, z. B. durch chemisch-mechanisches Polieren (CMP), um das Material der Isolationskappenschicht 4924 nur oberhalb der Grabenkontakte 4910A-4910C bereitzustellen. und erneutes Freilegen der Abstandshalter 4920 und der Isolationskappenschicht 4922.
  • Hinsichtlich geeigneter Materialkombinationen für die Isolationskappenschichten 4922/4924 besteht bei einer Ausführungsform eine des Paares 4922/4924 aus Siliciumoxid, während die andere aus Siliciumnitrid besteht. Bei einer anderen Ausführungsform besteht eine des Paares von 4922 /4924 aus Siliciumoxid, während die andere aus mit Kohlenstoff dotiertem Siliciumnitrid besteht. Bei einer anderen Ausführungsform besteht eine des Paares von 4922/4924 aus Siliciumoxid, während die andere aus Siliciumcarbid besteht. Bei einer anderen Ausführungsform besteht eine des Paares von 4922/4924 aus Siliciumoxid, während die andere aus mit Kohlenstoff dotiertem Siliciumnitrid besteht. Bei einer anderen Ausführungsform besteht eine des Paares von 4922/4924 aus Siliciumnitrid, während die andere aus Siliciumcarbid besteht. Bei einer anderen Ausführungsform besteht eine des Paares von 4922/4924 aus mit Kohlenstoff dotiertem Siliciumnitrid, während die andere aus Siliciumcarbid besteht.
  • Unter Bezugnahme auf 49C wird ein Stapel eines Zwischenschichtdielektrikums (ILD) 4930 und einer Hartmaske 4932 gebildet und strukturiert, um z. B. einen Graben 4934 aus einem Metall (0) bereitzustellen, der oberhalb der Struktur aus 49B strukturiert wird.
  • Das Zwischenschichtdielektrikum (ILD) 4930 kann aus einem Material bestehen, das zum elektrischen Isolieren von Metallmerkmalen geeignet ist, die schlussendlich darin gebildet werden, während eine robuste Struktur zwischen Front-End- und Back-End-Verarbeitung beibehalten wird. Des Weiteren wird bei einer Ausführungsform die Zusammensetzung der ILD 4930 so ausgewählt, dass sie konsistent mit einer Via-Ätzselektivität für eine Grabenkontaktdielektrikumkappenschichtstrukturierung ist, wie unten ausführlicher in Assoziation mit 49D beschrieben ist. Bei einer Ausführungsform besteht das ILD 4930 aus einer einzigen oder einigen Schichten aus Siliciumoxid oder einer einzigen oder einigen Schichten eines mit Kohlenstoff dotierten Oxid(CDO: Carbon Doped Oxide)-Materials. Jedoch weist das ILD 4930 bei anderen Ausführungsformen eine Doppelschichtzusammensetzung mit einem oberen Teil auf, der aus einem anderen Material als ein darunterliegender unterer Teil des ILD 4930 besteht. Die Hartmaskenschicht 4932 kann aus einem Material bestehen, das dazu geeignet ist, als eine anschließende Opferschicht zu fungieren. Zum Beispiel besteht die Hartmaskenschicht 4932 bei einer Ausführungsform im Wesentlichen aus Kohlenstoff, z. B. als eine Schicht eines vernetzten organischen Polymers. Bei anderen Ausführungsformen wird eine Siliciumnitrid- oder mit Kohlenstoff dotierte Siliciumnitridschicht als eine Hartmaske 4932 verwendet. Der Stapel des Zwischenschichtdielektrikums (ILD) 4930 und der Hartmaske 4932 kann durch einen Lithografie- und Ätzprozess strukturiert werden.
  • Unter Bezugnahme auf 49D werden Via-Öffnungen 4936 (z. B. VCT) in dem Zwischenschichtdielektrikum (ILD) 4930 gebildet, die sich von dem Graben 4934 aus Metall (0) zu einem oder mehreren der zurückgesetzten Grabenkontakte 4911A-4911C erstrecken. Zum Beispiel werden in 49D Via-Öffnungen gebildet, um zurückgesetzte Grabenkontakte 4911A und 4911C zu bilden. Die Bildung der Via-Öffnungen 4936 beinhaltet Ätzen von sowohl Zwischenschichtdielektrikum (ILD) 4930 als auch jeweiliger Teile der entsprechenden Isolationskappenschicht 4924. Bei einer solchen Ausführungsform wird ein Teil der Isolationskappenschicht 4922 während des Strukturierens des Zwischenschichtdielektrikums (ILD) 4930 freigelegt (z. B. wird ein Teil der Isolationskappenschicht 4922 über den Gate-Stapel-Strukturen 4908B und 4908E freigelegt). Bei dieser Ausführungsform wird die Isolationskappenschicht 4924 geätzt, um Via-Öffnungen 4936 selektiv zu (d. h., ohne signifikantes Ätzen oder Beeinflussen der) Isolationskappenschicht 4922 zu bilden.
  • Bei einer Ausführungsform wird eine Via-Öffnung-Strukturierung schlussendlich zu der Isolationskappenschicht 4924 (d. h. den Grabenkontaktisolationskappenschichten) durch einen Ätzprozess ohne Ätzen der Isolationskappenschicht 4922 (d. h. der Gate-Isolationskappenschichten) transferiert. Die Isolationskappenschicht 4924 (TILA) kann aus einem beliebigen von Folgendem oder einer Kombination bestehen, einschließlich Siliciumoxid, Siliciumnitrid, Siliciumcarbid, mit Kohlenstoff dotierte Siliciumintride, mit Kohlenstoff dotierte Siliciumoxide, amorphes Silicium, verschiedene Metalloxide und Silicate, einschließlich Zirconiumoxid, Hafniumoxid, Lanthanoxid oder einer Kombination davon. Die Schicht kann unter Verwendung einer beliebigen der folgenden Techniken abgeschieden werden, einschließlich CVD, ALD, PECVD, PVD, HDP-gestützter CVD, Niedertemperatur-CVD. Eine entsprechende Plasmatrockenätzung wird als eine Kombination von chemischen und physikalischen Sputtermechanismen entwickelt. Gleichzeitige Polymerabscheidung kann verwendet werden, um eine Materialentfernungsrate, Ätzprofile und Filmselektivität zu steuern. Die Trockenätzung wird typischerweise mit einem Gemisch aus Gasen, die NF3, CHF3, C4F8, HBr und O2 beinhalten, mit typischen Drücken in dem Bereich von 30-100 mTorr und einer Plasmavorspannung von 50-1000 Watt erzeugt. Die Trockenätzung kann dazu geplant werden, eine signifikante Ätzselektivität zwischen der Kappenschicht 4924 (TILA) und Schichten 4922 (GILA) zu erzielen, um den Verlust von 4922 (GILA) während einer Trockenätzung von 4924 (TILA) zu minimieren, um Kontakte zu den Source-Drain-Gebieten des Transistors zu bilden.
  • Wieder unter Bezugnahme auf 49D versteht es sich, dass ein ähnlicher Ansatz implementiert werden kann, um eine Via-Öffnung-Strukturierung zu fertigen, die schlussendlich zu der Isolationskappenschicht 4922 (d. h. den Grabenkontaktisolationskappenschichten) durch einen Ätzprozess ohne Ätzen der Isolationskappenschicht 4924 (d. h. der Gate-Isolationskappenschichten) transferiert wird.
  • Um Konzepte einer Kontakt-über-aktivem-Gate(COAG)-Technologie weiter beispielhaft aufzuzeigen, veranschaulicht 50 eine Draufsicht und entsprechende Querschnittsansichten einer Integrierter-Schaltkreis-Struktur mit Grabenkontakten einschließlich einer darüberliegenden Isolationskappenschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 50 beinhaltet eine Integrierter-Schaltkreis-Struktur 5000 eine Gate-Leitung 5004 oberhalb eines Halbleitersubstrats oder einer Finne 5002, wie etwa einer Siliciumfinne. Die Gate-Leitung 5004 beinhaltet einen Gate-Stapel 5005 (z. B. einschließlich einer/eines Gate-Dielektrikum-Schicht oder -Stapels und einer Gate-Elektrode auf der/dem Gate-Dielektrikum-Schicht oder -Stapel) und eine Gate-Isolationskappenschicht 5006 auf dem Gate-Stapel 5005. Dielektrische Abstandshalter 5008 befinden sich entlang den Seitenwänden des Gate-Stapels 5005 und bei einer Ausführungsform entlang den Seitenwänden der Gate-Isolationskappenschicht 5006, wie dargestellt ist.
  • Grabenkontakte 5010 grenzen an die Seitenwände der Gate-Leitung 5004 mit den dielektrischen Abstandshaltern 5008 zwischen der Gate-Leitung 5004 und den Grabenkontakten 5010 an. Einzelne der Grabenkontakte 5010 beinhalten eine leitfähige Kontaktstruktur 5011 und eine Grabenkontaktisolationskappenschicht 5012 auf der leitfähigen Kontaktstruktur 5011.
  • Wieder unter Bezugnahme auf 50 wird ein Gate-Kontakt-Via 5014 in einer Öffnung der Gate-Isolationskappenschicht 5006 gebildet und kontaktiert den Gate-Stapel 5005 elektrisch. Bei einer Ausführungsform kontaktiert der Gate-Kontakt-Via 5014 den Gate-Stapel 5005 elektrisch bei einer Position über dem Halbleitersubstrat oder der Finne 5002 und lateral zwischen den Grabenkontakten 5010, wie dargestellt ist. Bei einer solchen Ausführungsform verhindert die Grabenkontaktisolationskappenschicht 5012 auf der leitfähigen Kontaktstruktur 5011 einen Gate-zu-Source-Kurzschluss oder einen Gate-zu-Drain-Kurzschluss durch den Gate-Kontakt-Via 5014.
  • Wieder unter Bezugnahme auf 50 werden Grabenkontakt-Vias 5016 in einer Öffnung der Grabenkontaktisolationskappenschicht 5012 gebildet und kontaktieren die jeweiligen leitfähigen Kontaktstrukturen 5011 elektrisch. Bei einer Ausführungsform kontaktieren die Grabenkontakt-Vias 5016 die jeweiligen leitfähigen Kontaktstrukturen 5011 elektrisch bei Positionen über dem Halbleitersubstrat oder der Finne 5002 und angrenzend an den Gate-Stapel 5005 der Gate-Leitung 5004, wie dargestellt ist. Bei einer solchen Ausführungsform verhindert die Gate-Isolationskappenschicht 5006 auf dem Gate-Stapel 5005 einen Source-zu-Gate-Kurzschluss oder einen Drain-zu-Gate-Kurzschluss durch die Grabenkontakt-Via 5016.
  • Es versteht sich, dass unterschiedliche strukturelle Beziehungen zwischen einer Isolation-Gate-Kappenschicht und einer Isolationsgrabenkontaktkappenschicht gefertigt werden können. Als Beispiele veranschaulichen 51A-51F Querschnittsansichten verschiedener Integrierter-Schaltkreis-Strukturen, jeweils mit Grabenkontakten einschließlich einer darüberliegenden Isolationskappenschicht und mit Gate-Stapeln einschließlich einer darüberliegenden Isolationskappenschicht, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 51A, 51B und 51C beinhalten die Integrierter-Schaltkreis-Strukturen 5100A, 5100B bzw. 5100C eine Finne 5102, wie etwa eine Siliciumfinne. Obwohl als eine Querschnittsansicht dargestellt, versteht es sich, dass die Finne 5102 eine Oberseite 5102A und Seitenwände (in das Papier der gezeigten Perspektive hinein und aus diesem heraus) aufweist. Erste 5104 und zweite 5106 Gate-Dielektrikum-Schichten befinden sich über der Oberseite 5102A der Finne 5102 und lateral angrenzend an die Seitenwände der Finne 5102. Erste 5108 und zweite 5110 Gate-Elektroden befinden sich über der ersten 5104 bzw. zweiten 5106 Gate-Dielektrikum-Schichten, über der Oberseite 5102A der Finne 5102 und lateral angrenzend an die Seitenwände der Finne 5102. Die erste 5108 und zweite 5110 Gate-Elektrode beinhalten jeweils eine konforme leitfähige Schicht 5109A, wie etwa eine Austrittsarbeitseinstellungsschicht, und ein leitfähiges Füllmaterial 5109B oberhalb der konformen leitfähigen Schicht 5109A. Die erste 5108 und zweite 5110 Gate-Elektrode weisen beide eine erste Seite 5112 und eine zweite Seite 5114 gegenüber der ersten Seite 5112 auf. Die erste 5108 und zweite 5110 Gate-Elektrode weisen auch beide eine Isolationskappe 5116 mit einer oberen Oberfläche 5118 auf.
  • Ein erster dielektrischer Abstandshalter 5120 befindet sich angrenzend an die erste Seite 5112 der ersten Gate-Elektrode 5108. Ein zweiter dielektrischer Abstandshalter 5122 befindet sich angrenzend an die zweite Seite 5114 der zweiten Gate-Elektrode 5110. Ein Halbleiter-Source- oder -Drain-Gebiet 5124 grenzt an den ersten 5120 und zweiten 5122 dielektrischen Abstandhalter an. Eine Grabenkontaktstruktur 5126 befindet sich über dem Halbleiter-Source- oder -Drain-Gebiet 5124 angrenzend an den ersten 5120 und zweiten 5122 dielektrischen Abstandhalter.
  • Die Grabenkontaktstruktur 5126 beinhaltet eine Isolationskappe 5128 auf einer leitfähigen Struktur 5130. Die Isolationskappe 5128 der Grabenkontaktstruktur 5126 weist eine obere Oberfläche 5129 im Wesentlichen komplanar mit oberen Oberflächen 5118 der Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektroden auf. Bei einer Ausführungsform erstreckt sich die Isolationskappe 5128 der Grabenkontaktstruktur 5126 lateral in Vertiefungen 5132 in dem ersten 5120 und zweiten 5122 dielektrischen Abstandshalter. Bei einer solchen Ausführungsform ragt die Isolationskappe 5128 der Grabenkontaktstruktur 5126 über die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126 hinaus. Bei anderen Ausführungsformen erstreckt sich die Isolationskappe 5128 der Grabenkontaktstruktur 5126 jedoch nicht lateral in die Vertiefungen 5132 in dem ersten 5120 und zweiten 5122 dielektrischen Abstandshalter und ragt daher nicht über die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126 hinaus.
  • Es versteht sich, dass die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126 möglicherweise nicht rechteckig ist, wie in 51A-51C dargestellt ist. Zum Beispiel kann die leitfähige Struktur 5130 der Grabenkontaktstruktur 5126 eine Querschnittsgeometrie ähnlich der oder die gleiche wie die für die leitfähige Struktur 5130A aufweisen, die in der Projektion aus 51A veranschaulicht ist.
  • Bei einer Ausführungsform weist die Isolationskappe 5128 der Grabenkontaktstruktur 5126 eine Zusammensetzung verschieden von einer Zusammensetzung der Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektroden auf. Bei einer solchen Ausführungsform beinhaltet die Isolationskappe 5128 der Grabenkontaktstruktur 5126 ein Carbidmaterial, wie etwa ein Siliciumcarbidmaterial. Die Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektroden beinhalten ein Nitridmaterial, wie etwa ein Siliciumnitridmaterial.
  • Bei einer Ausführungsform weisen die Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode beide eine untere Oberfläche 5117A unterhalb einer unteren Oberfläche 5128A der Isolationskappe 5128 der Grabenkontaktstruktur 5126 auf, wie in 51A dargestellt ist. Bei einer anderen Ausführungsform weisen die Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode beide eine untere Oberfläche 5117B im Wesentlichen komplanar mit einer unteren Oberfläche 5128B der Isolationskappe 5128 der Grabenkontaktstruktur 5126 auf, wie in 51B dargestellt ist. Bei einer anderen Ausführungsform weisen die Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektrode beide eine untere Oberfläche 5117C oberhalb einer unteren Oberfläche 5128C der Isolationskappe 5128 der Grabenkontaktstruktur 5126 auf, wie in 51C dargestellt ist.
  • Bei einer Ausführungsform beinhaltet die leitfähige Struktur 5130 der Grabenkontaktstruktur 5128 eine U-förmige Metallschicht 5134, eine T-förmige Metallschicht 5136 auf und über der Gesamtheit der U-förmigen Metallschicht 5134 und eine dritte Metallschicht 5138 auf der T-förmigen Metallschicht 5136. Die Isolationskappe 5128 der Grabenkontaktstruktur 5126 befindet sich auf der dritten Metallschicht 5138. Bei einer solchen Ausführungsform beinhaltet die dritte Metallschicht 5138 und die U-förmige Metallschicht 5134 Titan und beinhaltet die T-förmige Metallschicht 5136 Kobalt. Bei einer bestimmten solchen Ausführungsform beinhaltet die T-förmige Metallschicht 5136 ferner Kohlenstoff.
  • Bei einer Ausführungsform befindet sich eine Metallsilicidschicht 5140 direkt zwischen der leitfähigen Struktur 5130 der Grabenkontaktstruktur 5126 und dem Halbleiter-Source- oder -Drain-Gebiet 5124. Bei einer solchen Ausführungsform beinhaltet die Metallsilicidschicht 5140 Titan und Silicium. Bei einer bestimmten solchen Ausführungsform ist das Halbleiter-Source- oder -Drain-Gebiet 5124 ein n-Typ-Halbleiter-Source- oder -Drain-Gebiet. Bei einer anderen Ausführungsform beinhaltet die Metallsilicidschicht 5140 Nickel, Platin und Silicium. Bei einer bestimmten solchen Ausführungsform ist das Halbleiter-Source- oder -Drain-Gebiet 5124 ein p-Typ-Halbleiter-Source- oder -Drain-Gebiet. Bei einer anderen bestimmten solchen Ausführungsform beinhaltet die Metallsilicidschicht ferner Germanium.
  • Bei einer Ausführungsform befindet sich unter Bezugnahme auf 51D ein leitfähiger Via 5150 auf einem Teil der ersten Gate-Elektrode 5108 über der Oberseite 5102A der Finne 5102 und ist elektrisch mit diesem verbunden. Der leitfähige Via 5150 befindet sich in einer Öffnung 5152 in der Isolationskappe 5116 der ersten Gate-Elektrode 5108. Bei einer solchen Ausführungsform befindet sich der leitfähige Via 5150 auf einem Teil der Isolationskappe 5128 der Grabenkontaktstruktur 5126, ist aber nicht elektrisch mit der leitfähigen Struktur 5130 der Grabenkontaktstruktur 5126 verbunden. Bei einer bestimmten solchen Ausführungsform ist der leitfähige Via 5150 ein erodierter Teil 5154 der Isolationskappe 5128 der Grabenkontaktstruktur 5126.
  • Bei einer Ausführungsform befindet sich unter Bezugnahme auf 51E ein leitfähiger Via 5160 auf einem Teil der Grabenkontaktstruktur 5126 und ist elektrisch mit diesem verbunden. Der leitfähige Via befindet sich in einer Öffnung 5162 der Isolationskappe 5128 der Grabenkontaktstruktur 5126. Bei einer solchen Ausführungsform befindet sich der leitfähige Via 5160 auf einem Teil der Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektroden, ist aber nicht elektrisch mit der ersten 5108 und zweiten 5110 Gate-Elektrode verbunden. Bei einer bestimmten solchen Ausführungsform ist der leitfähige Via 5160 ein erodierter Teil 5164 der Isolationskappen 5116 der ersten 5108 und zweiten 5110 Gate-Elektroden.
  • Wieder unter Bezugnahme auf 51E ist bei einer Ausführungsform der leitfähige Via 5160 ein zweiter leitfähiger Via in einer gleichen Struktur wie der leitfähige Via 5150 aus 51D. Bei einer solchen Ausführungsform ist ein solcher zweiter leitfähiger Via 5160 von dem leitfähigen Via 5150 isoliert. Bei einer anderen solchen Ausführungsform, ist ein solcher zweiter leitfähiger Via 5160 mit dem leitfähigen Via 5150 vereinigt, um einen elektrisch kurzschließenden Kontakt 5170 zu bilden, wie in 51F dargestellt ist.
  • Die hier beschriebenen Ansätze und Strukturen können das Bilden anderer Strukturen oder Vorrichtungen ermöglichen, die unter Verwendung anderer Methodologien nicht gefertigt werden konnten oder schwierig zu fertigen waren. In einem ersten Beispiel veranschaulicht 52A eine Draufsicht einer anderen Halbleitervorrichtung mit einem Gate-Kontakt-Via, der über einem aktiven Teil eines Gates angeordnet ist, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 52A beinhaltet eine Halbleiterstruktur oder - vorrichtung 5200 mehrere Gate-Strukturen 5208A-5208C, die fingerartig mit mehreren Grabenkontakten 5210A und 5210B verschränkt sind (diese Merkmale sind oberhalb eines aktiven Gebiets eines nicht gezeigten Substrats angeordnet). Ein Gate-Kontakt-Via 5280 wird auf einem aktiven Teil der Gate-Struktur 5208B gebildet. Der Gate-Kontakt-Via 5280 ist ferner auf dem aktiven Teil der Gate-Struktur 5208C angeordnet, wobei Gate-Strukturen 5208B und 5208C gekoppelt werden. Es versteht sich, dass der dazwischenliegende Grabenkontakt 5210B von dem Kontakt 5280 isoliert werden kann, indem eine Grabenkontaktisolationskappenschicht (z. B. TILA) verwendet wird. Die Kontaktkonfiguration aus 52A kann einen einfacheren Ansatz zur Brückenverbindung angrenzender Gate-Leitungen in einem Layout bereitstellen, ohne die Notwendigkeit, die Brückenverbindung durch obere Schichten einer Metallisierung zu führen, wodurch kleinere Zellenbereiche oder weniger komplizierte Verdrahtungsschemata oder beides ermöglicht wird.
  • In einem zweiten Beispiel veranschaulicht 52B eine Draufsicht einer anderen Halbleitervorrichtung mit einem Grabenkontakt-Via, der ein Paar von Grabenkontakten koppelt, gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 52B beinhaltet eine Halbleiterstruktur oder - vorrichtung 5250 mehrere Gate-Strukturen 5258A-5258C, die fingerartig mit mehreren Grabenkontakten 5260A und 5260B verschränkt sind (diese Merkmale sind oberhalb eines aktiven Gebiets eines nicht gezeigten Substrats angeordnet). Ein Grabenkontakt-Via 5290 ist auf dem Grabenkontakt 5260A gebildet. Der Grabenkontakt-Via 5290 ist ferner auf dem Grabenkontakt 5260B angeordnet, wobei die Grabenkontakte 5260A und 5260B gekoppelt werden. Es versteht sich, dass die dazwischenliegende Gate-Struktur 5258B von dem Grabenkontakt-Via 5290 isoliert werden kann, indem eine Gate-Isolationskappenschicht (z. B. durch einen GILA-Prozess) verwendet wird. Die Kontaktkonfiguration aus 52B kann einen einfacheren Ansatz zur Brückenverbindung angrenzender Grabenkontakte in einem Layout bereitstellen, ohne die Notwendigkeit, die Brückenverbindung durch obere Schichten einer Metallisierung zu führen, wodurch kleinere Zellenbereiche oder weniger komplizierte Verdrahtungsschemata oder beides ermöglicht wird.
  • Eine Isolationskappenschicht für eine Gate-Elektrode kann unter Verwendung einiges Abscheidungsvorgangs gefertigt werden und kann infolgedessen Artefakte eines Mehrfachabscheidungsfertigungsprozesses beinhalten. Als ein Beispiel veranschaulichen 53A-53E Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur mit einem Gate-Stapel mit einer darüberliegenden Isolationskappenstruktur repräsentieren, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 53A beinhaltet eine Anfangsstruktur 5300 einen Gate-Stapel 5304 oberhalb eines Substrats oder einer Finne 5302. Der Gate-Stapel 5304 beinhaltet eine Gate-Dielektrikum-Schicht 5306, eine konforme leitfähige Schicht 5308 und ein leitfähiges Füllmaterial 5310. Bei einer Ausführungsform ist die Gate-Dielektrikum-Schicht 5306 eine High-k-Gate-Dielektrikum-Schicht, die unter Verwendung eines Atomlagenabscheidung(ALD)-Prozesses gebildet wird, und die konforme leitfähige Schicht ist eine Austrittsarbeitsfunktion, die unter Verwendung eines ALD-Prozesses gebildet wird. Bei einer solchen Ausführungsform befindet sich eine thermische oder chemische Oxidschicht 5312, wie etwa eine thermische oder chemische Siliciumdioxid- oder Siliciumoxidschicht, zwischen der Finne 5302 und der Gate-Dielektrikum-Schicht 5306. Dielektrische Abstandshalter 5314, wie etwa Siliciumnitridabstandshalter, grenzen an Seitenwände des Gate-Stapels 5304 an. Der dielektrische Gate-Stapel 5304 und die dielektrischen Abstandshalter 5314 befinden sich in einer Zwischenschichtdielektrikum(ILD)-Schicht 5316. Bei einer Ausführungsform wird der Gate-Stapel 5304 unter Verwendung eines Ersatz-Gate- und Ersatz-Gate-Dielektrikum-Verarbeitungsschemas gebildet. Eine Maske 5318 wird oberhalb des Gate-Stapels 5304 und der ILD-Schicht 5316 strukturiert, um eine Öffnung 5320 bereitzustellen, die den Gate-Stapel 5304 freilegt.
  • Unter Bezugnahme auf 53B wird unter Verwendung eines selektiven Ätzprozesses oder selektiver Ätzprozesse der Gate-Stapel 5304 einschließlich der Gate-Dielektrikum-Schicht 5306, der konformen leitfähigen Schicht 5308 und des leitfähigen Füllmaterials 5310 relativ zu den dielektrischen Abstandshaltern 5414 und der Schicht 5316 zurückgesetzt. Die Maske 5318 wird dann entfernt. Das Zurücksetzen stellt einen Hohlraum 5322 oberhalb eines zurückgesetzten Gate-Stapels 5324 bereit.
  • Bei einer anderen Ausführungsform, nicht dargestellt, werden die konforme leitfähige Schicht 5308 und das leitfähige Füllmaterial 5310 relativ zu den dielektrischen Abstandshaltern 5314 und der Schicht 5316 zurückgesetzt, aber die Gate-Dielektrikum-Schicht 5306 wird nicht zurückgesetzt oder wird nur minimal zurückgesetzt. Es versteht sich, dass bei anderen Ausführungsformen ein maskenloser Ansatz basierend auf hoher Ätzselektivität für das Zurücksetzen verwendet wird.
  • Unter Bezugnahme auf 53C wird ein erster Abscheidungsprozess in einem Mehrfachabscheidungsprozess zum Fertigen einer Gate-Isolationskappenschicht durchgeführt. Der erste Abscheidungsprozess wird verwendet, um eine erste Isolationsschicht 5326 konform mit der Struktur aus 53B zu bilden. Bei einer Ausführungsform beinhaltet die erste Isolationsschicht 5326 Silicium und Stickstoff, z. B. ist die erste Isolationsschicht 5326 eine Siliciumnitrid(Si3N4)-Schicht, eine siliciumreiche Siliciumnitridschicht, eine siliciumarme Siliciumnitridschicht oder eine mit Kohlenstoff dotierte Siliciumnitridschicht. Bei einer Ausführungsform füllt die erste Isolationsschicht 5326 den Hohlraum 5322 oberhalb des zurückgesetzten Gate-Stapels 5324 nur teilweise, wie dargestellt ist.
  • Unter Bezugnahme auf 53D wird die erste Isolationsschicht 5326 einem Rückätzprozess unterzogen, wie etwa einem anisotropen Ätzprozess, um erste Teile 5328 einer Isolationskappenschicht bereitzustellen. Die ersten Teile 5328 einer Isolationskappenschicht füllen den Hohlraum 5322 oberhalb des zurückgesetzten Gate-Stapels 5324 nur teilweise.
  • Unter Bezugnahme auf 53E werden zusätzliche alternierende Abscheidungsprozesse und Rückätzprozesse durchgeführt, bis der Hohlraum 5322 mit einer Isolation-Gate-Kappenstruktur 5330 oberhalb des zurückgesetzten Gate-Stapels 5324 gefüllt ist. Nähte 5332 können in einer Querschnittsanalyse offensichtlich sein und können indikativ für die Anzahl an alternierenden Abscheidungsprozessen und Rückätzprozessen sein, die für die Isolation-Gate-Kappenstruktur 5330 verwendet werden. Bei dem in 53E gezeigten Beispiel ist die Anwesenheit von drei Mengen von Nähten 5332A, 5332B und 5332C indikativ für vier alternierende Abscheidungsprozesse und Rückätzprozesse, die für die Isolation-Gate-Kappenstruktur 5330 verwendet werden. Bei einer Ausführungsform weisen das Material 5330A, 5330B, 5330C und 5330D der Isolation-Gate-Kappenstruktur 5330, die durch die Nähte 5332 separiert werden, alle genau oder im Wesentlichen die gleiche Zusammensetzung auf.
  • Wie durch die vorliegende Anmeldung hinweg beschrieben, kann ein Substrat aus einem Halbleitermaterial bestehen, das einem Herstellungsprozess widerstehen kann und in dem Ladung migrieren kann. Bei einer Ausführungsform ist ein Substrat, das hier beschrieben ist, ein Volumensubstrat, das aus einer kristallinen Silicium-, Silicium/Germanium- oder Germaniumschicht besteht, die mit einem Ladungsträger, wie etwa unter anderem Phosphor, Arsen, Bor oder einer Kombination davon, dotiert ist, um ein aktives Gebiet zu bilden. Bei einer Ausführungsform ist die Konzentration von Siliciumatomen in einem solchen Volumensubstrat größer als 97 %. Bei einer anderen Ausführungsform besteht ein Volumensubstrat aus einer epitaktischen Schicht, die auf einem individuellen kristallinen Substrat aufgewachsen ist, z. B. eine epitaktische Siliciumschicht, die auf einem mit Bor dotierten monokristallinen Volumensiliciumsubstrat aufgewachsen ist. Ein Volumensubstrat kann alternativ aus einem Gruppe-III-V-Material bestehen. Bei einer Ausführungsform besteht ein Volumensubstrat aus einem III-V-Material, wie etwa unter anderem Galliumnitrid, Galliumphosphid, Galliumarsenid, Indiumphosphid, Indiumantimonid, Indiumgalliumarsenid, Aluminiumgalliumarsenid, Indiumgalliumphosphid oder einer Kombination davon. Bei einer Ausführungsform besteht ein Volumensubstrat aus einem III-V-Material und sind die Ladungsträgerdotierungsstofffremdstoffatome solche wie etwa Kohlenstoff, Silicium, Germanium, Sauerstoff, Schwefel, Selen oder Tellur, sind aber nicht darauf beschränkt.
  • Wie durch die vorliegende Anmeldung hinweg beschrieben, können Isolationsgebiete, wie etwa flache Grabenisolationsgebiete oder Unterfinnenisolationsgebiete, aus einem Material bestehen, das dazu geeignet ist, schlussendlich Teile einer permanenten Gate-Struktur elektrisch von einem darunterliegenden Volumensubstrat zu isolieren oder zu der Isolation davon beizutragen oder aktive Gebiete zu isolieren, die in einem darunterliegenden Volumensubstrat gebildet sind, wie etwa Isolation von aktiven Finnengebieten. Zum Beispiel besteht bei einer Ausführungsform ein Isolationsgebiet aus einer oder mehreren Schichten eines dielektrischen Materials, wie etwa unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid, mit Kohlenstoff dotiertes Siliciumnitrid oder eine Kombination davon.
  • Wie durch die vorliegende Anmeldung hindurch beschrieben, können Gate-Leitungen oder Gate-Strukturen aus einem Gate-Elektrode-Stapel bestehen, der eine Gate-Dielektrikum-Schicht und eine Gate-Elektrode-Schicht beinhaltet. Bei einer Ausführungsform besteht die Gate-Elektrode des Gate-Elektrode-Stapels aus einem Metall-Gate und besteht die Gate-Dielektrikum-Schicht aus einem High-k-Material. Zum Beispiel besteht die Gate-Dielektrikum-Schicht bei einer Ausführungsform aus einem Material, wie etwa unter anderem Hafniumoxid, Hafniumoxinitrid, Hafniumsilicat, Lanthanoxid, Zirconiumoxid, Zirconiumsilicat, Tataloxid, Bariumstrontiumtitanat, Bariumtitanat, Strontiumtitanat, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid, Bleizinkniobat oder einer Kombination davon. Des Weiteren kann ein Teil der Gate-Dielektrikum-Schicht eine Schicht aus nativem Oxid beinhalten, das von den oberen wenigen Schichten eines Halbleitersubstrats gebildet wird. Bei einer Ausführungsform besteht das Gate-Dielektrikum aus einem oberen High-k-Teil und einem unteren Teil, der aus einem Oxid eines Halbleitermaterials besteht. Bei einer Ausführungsform besteht die Gate-Dielektrikum-Schicht aus einem oberen Teil aus Hafniumoxid und einem unteren Teil aus Siliciumdioxid oder Siliciumoxinitrid. Bei manchen Implementierungen ist ein Teil des Gate-Dielektrikums eine „U“-förmige Struktur, die einen unteren Teil im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, beinhaltet.
  • Bei einer Ausführungsform besteht eine Gate-Elektrode aus einer Metallschicht, wie etwa unter anderem Metallnitriden, Metallcarbiden, Metallsiliciden, Metallaluminiden, Hafnium, Zirconium, Titan, Tantal, Aluminium, Ruthenium, Palladium, Platin, Kobalt, Nickel oder leitfähigen Metalloxiden. Bei einer speziellen Ausführungsform besteht die Gate-Elektrode aus einem Nicht-Austrittsarbeitseinstellungsfüllmaterial, das oberhalb einer Metallaustrittsarbeitseinstellungsschicht gebildet ist. Die Gate-Elektrode-Schicht kann aus einem p-Typ-Austrittsarbeitsmetall oder einem n-Typ-Austrittsarbeitsmetall in Abhängigkeit davon bestehen, ob der Transistor ein PMOS- oder ein NMOS-Transistor sein soll. Bei einigen Implementierungen kann die Gate-Elektrode-Schicht aus einem Stapel aus zwei oder mehr Metallschichten bestehen, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und wenigstens eine Metallschicht eine leitfähige Füllschicht ist. Für einen PMOS-Transistor beinhalten Metalle, die für die Gate-Elektrode verwendet werden können, unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide, z. B. Rutheniumoxid. Eine p-Typ-Metallschicht wird die Bildung einer PMOS-Gate-Elektrode mit einer Austrittsarbeit ermöglichen, die zwischen etwa 4,9 eV und etwa 5,2 eV liegt. Bei einem NMOS-Transistor beinhalten Metalle, die für die Gate-Elektrode verwendet werden können, unter anderem Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle, wie etwa Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid. Eine n-Typ-Metallschicht wird die Bildung einer NMOS-Gate-Elektrode mit einer Austrittsarbeit ermöglichen, die zwischen etwa 3,9 eV und etwa 4,2 eV liegt. Bei manchen Implementierungen kann die Gate-Elektrode aus einer „U“-förmigen Struktur bestehen, die einen unteren Teil im Wesentlichen parallel zu der Oberfläche des Substrats und zwei Seitenwandteile, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind, beinhaltet. Bei anderen Implementierungen kann wenigstens eine der Metallschichten, die die Gate-Elektrode bilden, lediglich eine ebenflächige Schicht sein, die im Wesentlichen parallel zu der oberen Oberfläche des Substrats ist und keine Seitenwandteile aufweist, die im Wesentlichen senkrecht zu der oberen Oberfläche des Substrats sind. Bei weiteren Implementierungen der Offenbarung kann die Gate-Elektrode aus einer Kombination von U-förmigen Strukturen und ebenflächigen nicht-U-förmigen Strukturen bestehen. Zum Beispiel kann die Gate-Elektrode aus einer oder mehreren U-förmigen Metallschichten bestehen, die oben auf einer oder mehreren ebenflächigen nicht-U-förmigen Schichten gebildet sind.
  • Wie durch die vorliegende Anmeldung hinweg beschrieben, können Abstandshalter, die mit Gate-Leitungen oder Elektrodenstapeln assoziiert sind, aus einem Material bestehen, das dazu geeignet ist, schlussendlich eine permanente Gate-Struktur elektrisch von angrenzenden leitfähigen Kontakten, wie etwa selbstausgerichteten Kontakten, zu isolieren oder zu der Isolation davon beizutragen. Zum Beispiel bestehen bei einer Ausführungsform die Abstandshalter aus einem dielektrischen Material, wie etwa unter anderem Siliciumdioxid, Siliciumoxinitrid, Siliciumnitrid oder mit Kohlenstoff dotiertem Siliciumnitrid.
  • Bei einer Ausführungsformen involvieren möglicherweise hier beschriebene Ansätze die Bildung einer Kontaktstrukturierung, die sehr gut mit einer existierenden Gate-Strukturierung ausgerichtet ist, während die Verwendung eines lithografischen Vorgangs mit einem äußerst engen Überdeckungsgenauigkeitsbudget beseitigt wird. Bei einer solchen Ausführungsform ermöglicht dieser Ansatz das Verwenden einer intrinsisch hochselektiven Nassätzung (z. B. gegenüber Trocken- oder Plasmaätzen), um Kontaktöffnungen zu erzeugen. Bei einer Ausführungsform wird eine Kontaktstrukturierung durch Nutzen einer existierenden Gate-Strukturierung in Kombination mit einem Kontaktstopfenlithografievorgang gebildet. Bei einer solchen Ausführungsform ermöglicht der Ansatz das Beseitigen der Notwendigkeit für einen ansonsten kritischen Lithografievorgang zum Erzeugen einer Kontaktstrukturierung, wie sie bei anderen Ansätzen verwendet wird. Bei einer Ausführungsform wird ein Grabenkontaktgitter nicht getrennt strukturiert, sondern wird stattdessen zwischen Poly(Gate)-Leitungen gebildet. Zum Beispiel wird bei einer solchen Ausführungsform ein Grabenkontaktgitter anschließend an das Gate-Gitter-Strukturieren, aber vor Gate-Gitter-Schnitten gebildet.
  • Des Weiteren kann eine Gate-Stapel-Struktur durch einen Ersatz-Gate-Prozess gefertigt werden. Bei einem solchen Schema kann Dummy-Gate-Material, wie etwa Polysilicium oder Siliciumnitridsäulenmaterial, entfernt und mit einem permanenten Gate-Elektrode-Material ersetzt werden. Bei einer solchen Ausführungsform wird eine permanente Gate-Dielektrikum-Schicht auch in diesem Prozess gebildet anstatt von einer früheren Verarbeitung durchgebracht zu werden. Bei einer Ausführungsform werden Dummy-Gates durch einen Trockenätz- oder Nassätzprozess entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Trockenätzprozess einschließlich der Verwendung von SF6 entfernt. Bei einer anderen Ausführungsform bestehen Dummy-Gates aus polykristallinem Silicium oder amorphem Silicium und werden mit einem Nassätzprozess einschließlich der Verwendung von wässrigem NH4OH oder Tetramethylammoniumhydroxid entfernt. Bei einer Ausführungsform bestehen Dummy-Gates aus Siliciumnitrid und werden mit einer Nassätzung einschließlich wässriger Phosphorsäure entfernt.
  • Bei einer Ausführungsform erwägen ein oder mehrere hier beschriebene Ansätze im Wesentlichen einen Dummy- oder Ersatz-Gate-Prozess in Kombination mit einem Dummy- und Ersatzkontaktprozess, um bei der Struktur anzukommen, Bei einer solchen Ausführungsform wird der Ersatzkontaktprozess nach dem Ersatz-Gate-Prozess durchgeführt, um ein Hochtemperaturtempern von wenigstens einem Teil des permanenten Gate-Stapels zu ermöglichen. Zum Beispiel wird bei einer speziellen solchen Ausführungsform ein Tempern wenigstens eines Teils der permanenten Gate-Strukturen bei einer Temperatur größer als näherungsweise 600 Grad Celsius durchgeführt, z. B. nachdem eine Gate-Dielektrikum-Schicht gebildet wurde. Das Tempern wird vor der Bildung der permanenten Kontakte durchgeführt.
  • Bei manchen Ausführungsformen platziert die Anordnung einer Halbleiterstruktur oder -vorrichtung einen Gate-Kontakt über Teilen einer Gate-Leitung oder einen Gate-Stapel über Isolationsgebieten. Jedoch kann eine solche Anordnung als eine ineffiziente Verwendung von Layoutplatz gesehen werden. Bei einer anderen Ausführungsform weist eine Halbleitervorrichtung Kontaktstrukturen auf, die Teile einer Gate-Elektrode kontaktieren, die über einem aktiven Gebiet gebildet ist. Allgemein beinhalten eine oder mehrere Ausführungsformen der vorliegenden Offenbarung vor dem (z. B. zusätzlich zu dem) Bilden einer Gate-Kontakt-Struktur (wie etwa eines Via) über einem aktiven Teil eines Gate und in einer gleichen Schicht wie ein Grabenkontakt-Via zuerst Verwenden eines Gate-ausgerichteten Grabenkontaktprozesses. Ein solcher Prozess kann implementiert werden, um Grabenkontaktstrukturen für eine Halbleiterstrukturfertigung, z. B. für eine Integrierter-Schaltkreis-Fertigung, zu bilden. Bei einer Ausführungsform wird eine Grabenkontaktstrukturierung als mit einer existierenden Gate-Strukturierung ausgerichtet gebildet. Im Gegensatz dazu involvieren andere Ansätze typischerweise einen zusätzlichen Lithografieprozess mit enger Überdeckungsgenauigkeit einer lithografischen Kontaktstrukturierung mit einer existierenden Gate-Strukturierung in Kombination mit selektivem kontaktlosem Ätzen. Zum Beispiel kann ein anderer Prozess Strukturieren eines Poly(Gate)-Gitters mit separatem Strukturieren von Kontaktmerkmalen beinhalten.
  • Es versteht sich, dass nicht alle Aspekte der hier beschriebenen Prozesse umgesetzt werden müssen, um in die Idee und den Schutzumfang von Ausführungsformen der vorliegenden Offenbarung zu fallen. Zum Beispiel müssen bei einer Ausführungsform Dummy-Gates nicht jemals vor dem Fertigen von Gate-Kontakten über aktiven Teilen der Gate-Stapel gebildet werden. Die oben beschriebenen Gate-Stapel können tatsächlich permanente Gate-Stapel wie anfänglich gebildet sein. Außerdem können die hier beschriebenen Prozesse verwendet werden, um eine oder mehrere Halbleitervorrichtungen zu bilden. Die Halbleitervorrichtungen können Transistoren oder ähnliche Vorrichtungen sein. Zum Beispiel sind bei einer Ausführungsform die Halbleitervorrichtungen Metall-Oxid-Halbleiter(MOS)-Transistoren für Logik oder Speicher oder sind Bipolartransistoren. Außerdem weisen bei einer Ausführungsform die Halbleitervorrichtungen eine dreidimensionale Architektur, wie etwa eine Tri-Gate-Vorrichtung, eine Vorrichtung mit unabhängig angesteuertem Doppel-Gate oder ein FIN-FET, auf. Eine oder mehrere Ausführungsformen können insbesondere nützlich zum Fertigen von Halbleitervorrichtungen mit einem10-Nanometer(10 nm)-Technologieknoten, Sub-10-Nanometer(10 nm)-Technologieknoten sein.
  • Zusätzliche oder Zwischenvorgänge für eine FEOL-Schicht- oder - Struktur-Fertigung können standardmäßige mikroelektronische Fertigungsprozesse beinhalten, wie etwa Lithografie, Ätzen, Dünnfilmabscheidung, Planarisierung (wie etwa chemisch-mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder eine beliebige andere assoziierte Handlung mit Mikroelektronikkomponentenfertigung. Es versteht sich auch, dass die Prozessvorgänge, die für den vorhergehenden Prozessfluss beschrieben sind, in alternativen Abfolgen umgesetzt werden können, nicht jeder Vorgang durchgeführt werden muss oder zusätzliche Prozessvorgänge durchgeführt werden können oder beides.
  • Es versteht sich, dass bei den obigen beispielhaften FEOL-Ausführungsformen bei einer Ausführungsform eine 10-Nanometer- oder Sub-10-Nanometer-Knoten-Verbeitung direkt in die Fertigungsschemata und resultierenden Strukturen als ein Technologietreiber implementiert wird. Bei einer anderen Ausführungsform können FEOL-Überlegungen durch BEOL-10-Nanometer- oder -Sub-10-Nanometer-Verarbeitungsvorraussetzungen getrieben werden. Zum Beispiel müssen Materialauswahl und Layouts für FEOL-Schichten und -Vorrichtungen möglicherweise eine BEOL-Verarbeitung berücksichtigen. Bei einer solchen Ausführungsform werden Materialauswahl und Gate-Stapel-Architekturen so gewählt, dass eine Metallisierung mit hoher Dichte der BEOL-Schichten unterstützt wird, z. B. um eine Saumkapazität in Transistorstrukturen zu reduzieren, die in den FEOL-Schichten gebildet sind, aber durch eine Metallisierung mit hoher Dichte der BEOL-Schichten miteinander gekoppelt sind.
  • Back-End-Of-Line(BEOL)-Schichten integrierter Schaltkreise umfassen üblicherweise elektrisch leitende mikroelektronische Strukturen, die in der Technik als Vias bekannt sind, zum elektrischen Verbinden von Metallleitungen oder anderen Zwischenverbindungen oberhalb der Vias mit Metallleitungen oder anderen Zwischenverbindungen unterhalb der Vias. Vias können durch einen lithografischen Prozess gebildet werden. Repräsentativerweise kann eine Fotolackschicht über einer dielektrischen Schicht aufgeschleudert werden, wobei die Fotolackschicht mit strukturierter aktinischer Strahlung durch eine strukturierte Maske belichtet werden kann, und die belichtete Schicht dann entwickelt werden kann, um eine Öffnung in der Fotolackschicht zu bilden. Als Nächstes kann eine Öffnung für den Via durch Verwenden der Öffnung in der Fotolackschicht als Ätzmaske in die dielektrische Schicht geätzt werden. Diese Öffnung wird als eine Via-Öffnung bezeichnet. Schließlich kann die Via-Öffnung mit einem oder mehreren Metallen oder anderen leitfähigen Materialien gefüllt werden, um den Via zu bilden.
  • Die Größen und die Abstände von Vias haben zunehmend abgenommen und es ist zu erwarten, dass die Größen und die Abstände der Vias wenigstens für einige Typen von integrierten Schaltkreisen (z. B. fortschrittliche Mikroprozessoren, Chipsatzkomponenten, Grafikchips usw.) auch in Zukunft weiterhin zunehmend abnehmen werden. Wenn extrem kleine Vias mit extrem kleinen Rastermaßen durch solche lithografische Prozesse strukturiert werden, präsentieren sich einige Herausforderungen. Eine solche Herausforderung besteht darin, dass die Überlagerung zwischen den Vias und den darüber liegenden Zwischenverbindungen und die Überlagerung zwischen den Vias und den darunter liegenden Anschlussflächenzwischenverbindungen im Allgemeinen hinsichtlich hoher Toleranzen in der Größenordnung eines Viertels des Via-Rastermaßes gesteuert werden müssen. Da Via-Rastermaße mit der Zeit immer kleiner skalieren, skalieren mit ihnen auch die Überlagerungstoleranzen tendenziell mit einer höheren Rate als die lithografische Ausrüstung mithalten kann.
  • Eine andere solche Herausforderung besteht darin, dass die kritischen Abmessungen der Via-Öffnungen im Allgemeinen dazu neigen, schneller zu skalieren als die Auflösungsfähigkeiten der Lithografie-Scanner. Verkleinerungstechnologien existieren zum Verkleinern der kritischen Abmessungen der Via-Öffnungen. Jedoch neigt das Ausmaß der Verkleinerung dazu, durch das minimale Via-Rastermaß sowie durch die Fähigkeit des Verkleinerungsprozesses, hinlänglich OPC(Optical Proximity Correction - optischer Nähenkorrektur)-neutral zu sein und eine Linienbreitenrauheit (LWR - Line Width Roughness) und/oder Gleichmäßigkeit der kritischen Abmessungen (CDU - Critical Dimension Uniformity) nicht wesentlich zu beeinträchtigen, begrenzt zu werden. Noch eine weitere solche Herausforderung besteht darin, dass LWR- und/oder CDU-Charakteristiken von Fotolacken im Allgemeinen verbessert werden müssen, wenn die kritischen Abmessungen der Via-Öffnungen abnehmen, um den gleichen Gesamtbruchteil des Budgets der kritischen Abmessungen zu erhalten.
  • Die obigen Faktoren sind auch relevant zum Berücksichtigen einer Platzierung und Skalierung von nichtleitfähigen Räumen oder Unterbrechungen zwischen Metallleitungen (als „Stopfen“, „dielektrische Stopfen“ oder „Metallleitungsenden“ bezeichnet zwischen Metallleitungen von Back-End-Of-Line(BEOL)-Metallzwischenverbindungsstrukturen. Dementsprechend werden Verbesserungen in dem Bereich einer Back-End-Metallisierungsfertigungstechnologie zum Fertigen von Metallleitungen, Metall-Vias und dielektrischen Stopfen benötigt.
  • Bei einem anderen Aspekt wird ein Rastermaßviertelungsansatz zum Strukturieren von Gräben in einer dielektrischen Schicht zum Bilden von BEOL-Zwischenverbindungsstrukturen implementiert. Gemäß einer Ausführungsform der vorliegenden Offenbarung wird eine Rastermaßteilung zur Fertigung von Metallleitungen in einem BEOL-Fertigungsschema angewandt. Ausführungsformen können eine fortgesetzte Skalierung des Rastermaßes von Metallschichten jenseits der Auflösungsfähigkeit von modernen Lithografieausrüstung ermöglichen.
  • 54 ist ein Schaubild eines Rastermaßviertelungsansatzes 5400, der zum Fertigen von Zwischenverbindungsstrukturen verwendet wird, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 54 werden bei Vorgang (a) Backbone-Merkmale 5402 unter Verwendung von direkter Lithografie gebildet. Zum Beispiel kann eine Fotolackschicht oder ein Fotolackstapel strukturiert werden und kann die Strukturierung in ein Hartmaskenmaterial transferiert werden, um schlussendlich Backbone-Merkmale 5402 zu bilden. Die Fotolackschicht oder der Fotolackstapel, die/der zum Bilden von Backbone-Merkmalen 5402 verwendet wird, kann unter Verwendung von standardlithografischen Verarbeitungstechniken, wie etwa 193-nm-Immersionslithografie, strukturiert werden. Erste Abstandshaltermerkmale 5404 werden dann angrenzend an die Seitenwände der Backbone-Merkmale 5402 gebildet.
  • Bei Vorgang (b) werden die Backbone-Merkmale 5402 entfernt, um nur die ersten Abstandshaltermerkmale 5404 übrig zu lassen. In dieser Phase sind die ersten Abstandshaltermerkmale 5404 effektiv eine Halbrastermaßmaske, die z. B. einen Rastermaßhalbierungsprozess repräsentiert. Die ersten Abstandshaltermerkmale 5404 können entweder direkt für einen Rastermaßviertelungsprozess verwendet werden oder die Strukturierung der ersten Abstandshaltermerkmale 5404 kann zuerst in ein neues Hartmaskenmaterial transferiert werden, wobei der letztere Ansatz dargestellt ist.
  • Bei Vorgang (c) wird die Strukturierung der ersten Abstandshaltermerkmale 5404 in ein neues Hartmaskenmaterial transferiert, um erste Abstandshaltermerkmale 5404' zu bilden. Zweite Abstandshaltermerkmale 5406 werden dann angrenzend an die Seitenwände der ersten Abstandshaltermerkmale 5404' gebildet.
  • Bei Vorgang (d) werden die ersten Abstandshaltermerkmale 5404' entfernt, um nur die zweiten Abstandshaltermerkmale 5406 übrig zu lassen. In dieser Phase sind die zweiten Abstandshaltermerkmale 5406 effektiv eine Viertelrastermaßmaske, die z. B. einen Rastermaßviertelungsprozess repräsentiert.
  • Bei Vorgang (e) werden die zweiten Abstandshaltermerkmale 5406 als eine Maske zum Strukturieren mehrerer Gräben 5408 in einer dielektrischen oder Hartmaskenschicht verwendet. Die Gräben können schlussendlich mit leitfähigem Material gefüllt werden, um leitfähige Zwischenverbindungen in Metallisierungsschichten eines integrierten Schaltkreises zu bilden. Die Gräben 5408 mit der Beschriftung „B“ entsprechen Backbone-Merkmalen 5402. Die Gräben 5408 mit der Beschriftung „S“ entsprechen ersten Abstandshaltermerkmalen 5404 oder 5404'. Die Gräben 5408 mit der Beschriftung „C“ entsprechen einem komplementären Gebiet 5407 zwischen Backbone-Merkmalen 5402.
  • Es versteht sich, dass, weil einzelne der Gräben 5408 aus 54 einen Strukturierungsursprung aufweisen, der einem der Backbone-Merkmale 5402, ersten Abstandshaltermerkmalen 5404 oder 5404' oder einem komplementären Gebiet 5407 aus 54 entspricht, Unterschiede in Breite und/oder Rastermaß solcher Merkmale als Artefakte eines Rastermaßviertelungsprozesses in schlussendlich gebildeten leitfähigen Zwischenverbindungen in Metallisierungsschichten eines integrierten Schaltkreises erscheinen können. Als ein Beispiel veranschaulicht 55A eine Querschnittsansicht einer Metallisierungsschicht, die unter Verwendung eines Rastermaßviertelungsschemas gefertigt werden, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 55A beinhaltet eine Integrierter-Schaltkreis-Struktur 5500 eine Zwischenschichtdielektrikum(ILD)-Schicht 5504 oberhalb eines Substrats 5502. Mehrere leitfähige Zwischenverbindungsleitungen 5506 befinden sich in der ILD-Schicht 5504 und einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 5506 sind durch Teile der ILD-Schicht 5504 voneinander beabstandet. Einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 5506 beinhalten eine leitfähige Barriereschicht 5508 und ein leitfähiges Füllmaterial 5510.
  • Unter Bezugnahme auf sowohl 54 als auch 55A werden leitfähige Zwischenverbindungsleitungen 5506B in Gräben mit einer Strukturierung gebildet, die von Backbone-Merkmalen 5402 stammt. Leitfähige Zwischenverbindungsleitungen 5506S werden in Gräben mit einer Strukturierung gebildet, die von ersten Abstandshaltermerkmalen 5404 oder 5404' stammt. Leitfähige Zwischenverbindungsleitungen 5506C werden in Gräben mit einer Strukturierung gebildet, die von dem komplementären Gebiet 5407 zwischen Backbone-Merkmalen 5402 stammt.
  • Wieder unter Bezugnahme auf 55A beinhalten bei einer Ausführungsform die mehreren leitfähigen Zwischenverbindungsleitungen 5506 eine erste Zwischenverbindungsleitung 5506B mit einer Breite (W1). Eine zweite Zwischenverbindungsleitung 5506S grenzt unmittelbar an die erste Zwischenverbindungsleitung 5506B an, wobei die zweite Zwischenverbindungsleitung 5506S eine Breite (W2) aufweist, die verschieden von der Breite (W1) der ersten Zwischenverbindungsleitung 5506B ist. Eine dritte Zwischenverbindungsleitung 5506C grenzt unmittelbar an die zweite Zwischenverbindungsleitung 5506S an, wobei die dritte Zwischenverbindungsleitung 5506C eine Breite (W3) aufweist. Eine vierte Zwischenverbindungsleitung (zweite 5506S) grenzt unmittelbar an die dritte Zwischenverbindungsleitung 5506C an, wobei die vierte Zwischenverbindungsleitung eine Breite (W2) aufweist, die gleich der Breite (W2) der zweiten Zwischenverbindungsleitung 5506S ist. Eine fünfte Zwischenverbindungsleitung (zweite 5506B) grenzt unmittelbar an die vierte Zwischenverbindungsleitung (zweite 5506S) an, wobei die fünfte Zwischenverbindungsleitung (zweite 5506B) eine Breite (W1) aufweist, die gleich der Breite (W1) der ersten Zwischenverbindungsleitung 5506B ist.
  • Bei einer Ausführungsform ist die Breite (W3) der dritten Zwischenverbindungsleitung 5506C verschieden von der Breite (W1) der ersten Zwischenverbindungsleitung 5506B. Bei einer solchen Ausführungsform ist die Breite (W3) der dritten Zwischenverbindungsleitung (5506C) verschieden von der Breite (W2) der zweiten Zwischenverbindungsleitung 5506S. Bei einer anderen solchen Ausführungsform ist die Breite (W3) der dritten Zwischenverbindungsleitung 5506C gleich der Breite (W2) der zweiten Zwischenverbindungsleitung 5506S. Bei einer anderen Ausführungsform ist die Breite (W3) der dritten Zwischenverbindungsleitung 5506C gleich der der Breite (W1) der ersten Zwischenverbindungsleitung 5506B.
  • Bei einer Ausführungsform ist ein Rastermaß (P1) zwischen der ersten Zwischenverbindungsleitung 5506B und der dritten Zwischenverbindungsleitung 5506C gleich einem Rastermaß (P2) zwischen der zweiten Zwischenverbindungsleitung 5506S und der vierten Zwischenverbindungsleitung (zweite 5506S). Bei einer anderen Ausführungsform ist ein Rastermaß (P1) zwischen der ersten Zwischenverbindungsleitung 5506B und der dritten Zwischenverbindungsleitung 5506C verschieden von einem Rastermaß (P2) zwischen der zweiten Zwischenverbindungsleitung 5506S und der vierten Zwischenverbindungsleitung (zweite 5506S).
  • Wieder unter Bezugnahme auf 55A beinhalten bei einer anderen Ausführungsform die mehreren leitfähigen Zwischenverbindungsleitungen 5506 eine erste Zwischenverbindungsleitung 5506B mit einer Breite (W1). Eine zweite Zwischenverbindungsleitung 5506S grenzt unmittelbar an die erste Zwischenverbindungsleitung 5506B an, wobei die zweite Zwischenverbindungsleitung 5506S eine Breite (W2) aufweist. Eine dritte Zwischenverbindungsleitung 5506C grenzt unmittelbar an die zweite Zwischenverbindungsleitung 5506S an, wobei die dritte Zwischenverbindungsleitung 5506S eine Breite (W3) aufweist, die verschieden von der Breite (W1) der ersten Zwischenverbindungsleitung 5506B ist. Eine vierte Zwischenverbindungsleitung (zweite 5506S) grenzt unmittelbar an die dritte Zwischenverbindungsleitung 5506C an, wobei die vierte Zwischenverbindungsleitung eine Breite (W2) aufweist, die gleich der Breite (W2) der zweiten Zwischenverbindungsleitung 5506S ist. Eine fünfte Zwischenverbindungsleitung (zweite 5506B) grenzt unmittelbar an die vierte Zwischenverbindungsleitung (zweite 5506S) an, wobei die fünfte Zwischenverbindungsleitung (zweite 5506B) eine Breite (W1) aufweist, die gleich der Breite (W1) der ersten Zwischenverbindungsleitung 5506B ist.
  • Bei einer Ausführungsform ist die Breite (W2) der zweiten Zwischenverbindungsleitung 5506S verschieden von der Breite (W1) der ersten Zwischenverbindungsleitung 5506B. Bei einer solchen Ausführungsform ist die Breite (W3) der dritten Zwischenverbindungsleitung 5506C verschieden von der Breite (W2) der zweiten Zwischenverbindungsleitung 5506S. Bei einer anderen solchen Ausführungsform ist die Breite (W3) der dritten Zwischenverbindungsleitung 5506C gleich der Breite (W2) der zweiten Zwischenverbindungsleitung 5506S.
  • Bei einer Ausführungsform ist die Breite (W2) der zweiten Zwischenverbindungsleitung 5506S gleich der Breite (W1) der ersten Zwischenverbindungsleitung 5506B. Bei einer Ausführungsform ist ein Rastermaß (P1) zwischen der ersten Zwischenverbindungsleitung 5506B und der dritten Zwischenverbindungsleitung 5506C gleich einem Rastermaß (P2) zwischen der zweiten Zwischenverbindungsleitung 5506S und der vierten Zwischenverbindungsleitung (zweite 5506S). Bei einer Ausführungsform ist ein Rastermaß (P1) zwischen der ersten Zwischenverbindungsleitung 5506B und der dritten Zwischenverbindungsleitung 5506C verschieden von einem Rastermaß (P2) zwischen der zweiten Zwischenverbindungsleitung 5506S und der vierten Zwischenverbindungsleitung (zweite 5506S).
  • 55B veranschaulicht eine Querschnittsansicht einer Metallisierungsschicht, die unter Verwendung eines Rastermaßhalbierungsschemas oberhalb einer Metallisierungsschicht, die unter Verwendung eines Rastermaßviertelungsschemas gefertigt ist, gefertigt werden, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 55B beinhaltet eine Integrierter-Schaltkreis-Struktur 5550 eine erste Zwischenschichtdielektrikum(ILD)-Schicht 5554 oberhalb eines Substrats 5552. Erste mehrere leitfähige Zwischenverbindungsleitungen 5556 befinden sich in der ersten ILD-Schicht 5554 und einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5556 sind durch Teile der ersten ILD-Schicht 5554 voneinander beabstandet. Einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 5556 beinhalten eine leitfähige Barriereschicht 5558 und ein leitfähiges Füllmaterial 5560. Die Integrierter-Schaltkreis-Struktur 5550 beinhaltet ferner eine zweite Zwischenschichtdielektrikum(ILD)-Schicht 5574 oberhalb des Substrats 5552. Zweite mehrere leitfähige Zwischenverbindungsleitungen 5576 befinden sich in der zweiten ILD-Schicht 5574 und einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5576 sind durch Teile der zweiten ILD-Schicht 5574 voneinander beabstandet. Einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 5576 beinhalten eine leitfähige Barriereschicht 5578 und ein leitfähiges Füllmaterial 5580.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung beinhaltet wieder unter Bezugnahme auf 55B ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden erster mehrerer leitfähiger Zwischenverbindungsleitungen 5556 in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht 5554 oberhalb eines Substrats 5552. Die ersten mehreren leitfähigen Zwischenverbindungsleitungen 5556 werden unter Verwendung eines abstandshalterbasierten Rastermaßviertelungsprozesses, z. B. des in Assoziation mit Vorgängen (a)-(e) aus 54 beschriebenen Ansatzes, gebildet,. Zweite mehrere leitfähige Zwischenverbindungsleitungen 5576 werden in und beabstandet durch eine zweite ILD-Schicht 5574 oberhalb der ersten ILD-Schicht 5554 gebildet. Die zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5576 werden unter Verwendung eines abstandshalterbasierten Rastermaßhalbierungsprozesses, z. B. des in Assoziation mit Vorgängen (a) und (b) aus 54 beschriebenen Ansatzes, gebildet,.
  • Bei einer Ausführungsform weisen die ersten mehreren leitfähigen Zwischenverbindungsleitungen 5556 ein Rastermaß (P1) zwischen unmittelbar angrenzenden Leitungen von mehr als 40 Nanometer auf. Die zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5576 weisen ein Rastermaß (P2) zwischen unmittelbar angrenzenden Leitungen von mehr als 44 Nanometer oder mehr auf. Bei einer Ausführungsform basieren der abstandshalterbasierte Rastermaßviertelungsprozess und der abstandshalterbasierte Rastermaßhalbierungsprozess auf einem Immersion-193-nm-Lithografieprozess.
  • Bei einer Ausführungsform beinhalten einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 5554 eine erste leitfähige Barriereauskleidung 5558 und ein erstes leitfähiges Füllmaterial 5560. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5556 beinhalten eine zweite leitfähige Barriereauskleidung 5578 und ein zweites leitfähiges Füllmaterial 5580. Bei einer solchen Ausführungsform ist das erste leitfähige Füllmaterial 5560 in der Zusammensetzung von dem zweiten leitfähigen Füllmaterial 5580 verschieden. Bei einer anderen Ausführungsform ist das erste leitfähige Füllmaterial 5560 in der Zusammensetzung gleich dem zweiten leitfähigen Füllmaterial 5580.
  • Obwohl dies nicht dargestellt ist, beinhaltet das Verfahren bei einer Ausführungsform ferner Bilden dritter mehrerer leitfähiger Zwischenverbindungsleitungen in und beabstandet durch eine dritte ILD-Schicht oberhalb der zweiten ILD-Schicht 5574. Die dritten mehreren leitfähigen Zwischenverbindungsleitungen werden ohne Verwendung von Rastermaßteilung gebildet.
  • Obwohl dies nicht dargestellt ist, beinhaltet das Verfahren bei einer Ausführungsform ferner vor dem Bilden der zweiten mehreren leitfähigen Zwischenverbindungen 5576 Bilden dritter mehrerer leitfähiger Zwischenverbindungsleitungen in und beabstandet durch eine dritte ILD-Schicht oberhalb der ersten ILD-Schicht 5554. Die dritten mehreren leitfähigen Zwischenverbindungsleitungen werden unter Verwendung eines abstandshalterbasierten Rastermaßviertelungsprozesses gebildet. Bei einer solchen Ausführungsform werden anschließend an das Bilden der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5576 vierte mehrere leitfähige Zwischenverbindungsleitungen in einer vierten ILD-Schicht oberhalb der zweiten ILD-Schicht 5574 gebildet und sind durch diese beabstandet. Die vierten mehreren leitfähigen Zwischenverbindungsleitungen werden unter Verwendung eines abstandshalterbasierten Rastermaßhalbierungsrozesses gebildet. Bei einer Ausführungsform beinhaltet ein solches Verfahren ferner Bilden fünfter mehrerer leitfähiger Zwischenverbindungsleitungen in und beabstandet durch eine fünfte ILD-Schicht oberhalb der vierten ILD-Schicht, wobei die fünften mehreren leitfähigen Zwischenverbindungsleitungen unter Verwendung eines abstandshalterbasierten Rastermaßhalbierungsprozess gebildet werden. Sechste mehrere leitfähige Zwischenverbindungsleitungen werden in einer sechsten ILD-Schicht oberhalb der fünften ILD-Schicht gebildet und sind durch diese beabstandet, wobei die sechsten mehreren leitfähigen Zwischenverbindungsleitungen unter Verwendung eines abstandshalterbasierten Rastermaßhalbierungsprozess gebildet werden. Siebte mehrere leitfähige Zwischenverbindungsleitungen werden dann in und beabstandet durch eine siebte ILD-Schicht oberhalb der sechsten ILD-Schicht gebildet. Die siebten mehreren leitfähigen Zwischenverbindungsleitungen werden ohne Verwendung von Rastermaßteilung gebildet.
  • Bei einem anderen Aspekt variieren Metallleitungszusammensetzungen zwischen Metallisierungsschichten. Eine solche Anordnung kann als heterogene Metallisierungsschichten bezeichnet werden. Bei einer Ausführungsform wird Kupfer als ein leitfähiges Füllmaterial für relativ größere Zwischenverbindungsleitungen verwendet, während Kobalt als ein leitfähiges Füllmaterial für relativ kleinere Zwischenverbindungsleitungen verwendet wird. Die kleineren Leitungen mit Kobalt als ein Füllmaterial stellen eine reduzierte Elektromigration bereit, während ein niedriger spezifischer Widerstand beibehalten wird. Die Verwendung von Kobalt anstelle von Kupfer für kleinere Zwischenverbindungsleitungen kann Befehle mit dem Skalieren von Kupferleitungen adressieren, wobei eine leitfähige Barriereschicht eine größere Menge eines Zwischenverbindungsvolumens verbraucht und Kupfer reduziert wird, wodurch im Wesentlichen Vorteile verhindert werden, die normalerweise mit einer Kupferzwischenverbindungsleitung assoziiert sind.
  • In einem ersten Beispiel veranschaulicht 56A eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur, die eine Metallisierungsschicht mit einer Metallleitungszusammensetzung oberhalb einer Metallisierungsschicht mit einer abweichenden Metallleitungszusammensetzung aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 56A beinhaltet eine Integrierter-Schaltkreis-Struktur 5600 erste mehrere leitfähige Zwischenverbindungsleitungen 5606 in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht 5604 oberhalb eines Substrats 5602. Eine der leitfähigen Zwischenverbindungsleitungen 5606A ist als einen darunterliegenden Via 5607 aufweisend gezeigt. Einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5606 beinhalten ein erstes leitfähiges Barrierematerial 5608 entlang Seitenwänden und einer Unterseite eines ersten leitfähigen Füllmaterials 5610.
  • Zweite mehrere leitfähige Zwischenverbindungsleitungen 5616 befinden sich in und beabstandet durch eine zweite ILD-Schicht 5614 oberhalb der ersten ILD-Schicht 5604. Eine der leitfähigen Zwischenverbindungsleitungen 5616A ist als einen darunterliegenden Via 5617 aufweisend gezeigt. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5616 beinhalten ein zweites leitfähiges Barrierematerial 5618 entlang Seitenwänden und einer Unterseite eines zweiten leitfähigen Füllmaterials 5620. Das zweite leitfähige Füllmaterial 5620 ist in der Zusammensetzung von dem ersten leitfähigen Füllmaterial 5610 verschieden.
  • Bei einer Ausführungsform besteht das zweite leitfähige Füllmaterial 5620 im Wesentlichen aus Kupfer und besteht das erste leitfähige Füllmaterial 5610 im Wesentlichen aus Kobalt. Bei einer solchen Ausführungsform ist das erste leitfähige Barrierematerial 5608 in der Zusammensetzung von dem zweiten leitfähigen Barrierematerial 5618 verschieden. Bei einer anderen solchen Ausführungsform ist das erste leitfähige Barrierematerial 5608 in der Zusammensetzung gleich dem zweiten leitfähigen Barrierematerial 5618.
  • Bei einer Ausführungsform beinhaltet das erste leitfähige Füllmaterial 5610 Kupfer mit einer ersten Konzentration an Dotierungsstofffremdstoffatomen und beinhaltet das zweite leitfähige Füllmaterial 5620 Kupfer mit einer zweiten Konzentration des Dotierungsstofffremdstoffatoms. Die zweite Konzentration des Dotierungsstofffremdstoffatoms ist geringer als die erste Konzentration des Dotierungsstofffremdstoffatoms. Bei einer solchen Ausführungsform wird das Dotierungsstofffremdstoffatom aus der Gruppe ausgewählt, die aus Aluminium (Al) und Mangan (Mn) besteht. Bei einer Ausführungsform weisen das erste leitfähige Barrierematerial 5610 und das zweite leitfähige Barrierematerial 5620 die gleiche Zusammensetzung auf. Bei einer Ausführungsform weisen das erste leitfähige Barrierematerial 5610 und das zweite leitfähige Barrierematerial 5620 eine unterschiedliche Zusammensetzung auf.
  • Wieder unter Bezugnahme auf 56A befindet sich die zweite ILD-Schicht 5614 auf einer Ätzstoppschicht 5622. Der leitfähige Via 5617 befindet sich in der zweiten ILD-Schicht 5614 und in einer Öffnung der Ätzstoppschicht 5622. Bei einer Ausführungsform beinhalten die erste und zweite ILD-Schicht 5604 und 5614 Silicium, Kohlenstoff und Sauerstoff und beinhaltet die Ätzstoppschicht 5622 Silicium und Stickstoff. Bei einer Ausführungsform weisen einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5606 eine erste Breite (W1) auf und weisen einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5616 eine zweite Breite (W2) größer als die erste Breite (W1) auf.
  • In einem zweiten Beispiel veranschaulicht 56B eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur, die eine Metallisierungsschicht mit einer Metallleitungszusammensetzung gekoppelt mit einer Metallisierungsschicht mit einer abweichenden Metallleitungszusammensetzung aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 56B beinhaltet eine Integrierter-Schaltkreis-Struktur 5650 erste mehrere leitfähige Zwischenverbindungsleitungen 5656 in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht 5654 oberhalb eines Substrats 5652. Eine der leitfähigen Zwischenverbindungsleitungen 5656A ist als einen darunterliegenden Via 5657 aufweisend gezeigt. Einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5656 beinhalten ein erstes leitfähiges Barrierematerial 5658 entlang Seitenwänden und einer Unterseite eines ersten leitfähigen Füllmaterials 5660.
  • Zweite mehrere leitfähige Zwischenverbindungsleitungen 5666 befinden sich in und beabstandet durch eine zweite ILD-Schicht 5664 oberhalb der ersten ILD-Schicht 5654. Eine der leitfähigen Zwischenverbindungsleitungen 5666A ist als einen darunterliegenden Via 5667 aufweisend gezeigt. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5666 beinhalten ein zweites leitfähiges Barrierematerial 5668 entlang Seitenwänden und einer Unterseite eines zweiten leitfähigen Füllmaterials 5670. Das zweite leitfähige Füllmaterial 5670 ist in der Zusammensetzung von dem ersten leitfähigen Füllmaterial 5660 verschieden.
  • Bei einer Ausführungsform befindet sich der leitfähige Via 5657 auf der und ist elektrisch mit einer einzelnen 5656B der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5656 gekoppelt, wobei die einzelne 5666A der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5666 mit der einzelnen 5656B der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5656 gekoppelt wird. Bei einer Ausführungsform befinden sich einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5656 entlang einer ersten Richtung 5698 (z. B. in die Seite hinein und aus dieser heraus) und sind einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5666 entlang einer zweiten Richtung 5699 orthogonal zu der ersten Richtung 5698, wie dargestellt ist. Bei einer Ausführungsform beinhaltet der leitfähige Via 5667 das zweite leitfähige Barrierematerial 5668 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 5670, wie dargestellt ist.
  • Bei einer Ausführungsform befindet sich die zweite ILD-Schicht 5664 auf einer Ätzstoppschicht 5672 auf der ersten ILD-Schicht 5654. Der leitfähige Via 5667 befindet sich in der zweiten ILD-Schicht 5664 und in einer Öffnung der Ätzstoppschicht 5672. Bei einer Ausführungsform beinhalten die erste und zweite ILD-Schicht 5654 und 5664 Silicium, Kohlenstoff und Sauerstoff und beinhaltet die Ätzstoppschicht 5672 Silicium und Stickstoff. Bei einer Ausführungsform weisen einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5656 eine erste Breite (W1) auf und weisen einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5666 eine zweite Breite (W2) größer als die erste Breite (W1) auf.
  • Bei einer Ausführungsform besteht das zweite leitfähige Füllmaterial 5670 im Wesentlichen aus Kupfer und besteht das erste leitfähige Füllmaterial 5660 im Wesentlichen aus Kobalt. Bei einer solchen Ausführungsform ist das erste leitfähige Barrierematerial 5658 in der Zusammensetzung von dem zweiten leitfähigen Barrierematerial 5668 verschieden. Bei einer anderen solchen Ausführungsform ist das erste leitfähige Barrierematerial 5658 in der Zusammensetzung gleich dem zweiten leitfähigen Barrierematerial 5668.
  • Bei einer Ausführungsform beinhaltet das erste leitfähige Füllmaterial 5660 Kupfer mit einer ersten Konzentration an Dotierungsstofffremdstoffatomen und beinhaltet das zweite leitfähige Füllmaterial 5670 Kupfer mit einer zweiten Konzentration des Dotierungsstofffremdstoffatoms. Die zweite Konzentration des Dotierungsstofffremdstoffatoms ist geringer als die erste Konzentration des Dotierungsstofffremdstoffatoms. Bei einer solchen Ausführungsform wird das Dotierungsstofffremdstoffatom aus der Gruppe ausgewählt, die aus Aluminium (Al) und Mangan (Mn) besteht. Bei einer Ausführungsform weisen das erste leitfähige Barrierematerial 5660 und das zweite leitfähige Barrierematerial 5670 die gleiche Zusammensetzung auf. Bei einer Ausführungsform weisen das erste leitfähige Barrierematerial 5660 und das zweite leitfähige Barrierematerial 5670 eine unterschiedliche Zusammensetzung auf.
  • 57A-57C veranschaulichen Querschnittsansichten einzelner Zwischenverbindungsleitungen mit verschiedenen Barriereauskleidungs- und leitfähigen Bedeckungsstrukturanordnungen, die für die in Assoziationen mit 56A und 56B beschriebenen Strukturen geeignet sind, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 57A beinhaltet eine Zwischenverbindungsleitung 5700 in einer dielektrischen Schicht 5701 ein leitfähiges Barrierematerial 5702 und ein leitfähiges Füllmaterial 5704. Das leitfähige Barrierematerial 5702 beinhaltet eine Außenschicht 5706 fern von dem leitfähigen Füllmaterial 5704 und eine Innenschicht 5708 nahe dem leitfähigen Füllmaterial 5704. Bei einer Ausführungsform beinhaltet das leitfähige Füllmaterial Kobalt, beinhaltet die Außenschicht 5706 Titan und Sauerstoff und beinhaltet die Innenschicht 5708 Wolfram, Stickstoff und Kohlenstoff. Bei einer solchen Ausführungsform weist die Außenschicht 5706 eine Dicke von näherungsweise 2 Nanometer auf und weist die Innenschicht 5708 eine Dicke von näherungsweise 0,5 Nanometer auf. Bei einer anderen Ausführungsform beinhaltet das leitfähige Füllmaterial Kobalt, beinhaltet die Außenschicht 5706 Tantal und beinhaltet die Innenschicht 5708 Ruthenium. Bei einer solchen Ausführungsform beinhaltet die Außenschicht 5706 ferner Stickstoff.
  • Unter Bezugnahme auf 57B beinhaltet eine Zwischenverbindungsleitung 5720 in einer dielektrischen Schicht 5721 ein leitfähiges Barrierematerial 5722 und ein leitfähiges Füllmaterial 5724. Eine leitfähige Kappenschicht 5730 befindet sich auf einer Oberseite des leitfähigen Füllmaterials 5724. Bei einer solchen Ausführungsform befindet sich die leitfähige Kappenschicht 5730 ferner auf einer Oberseite des leitfähigen Barrierematerials 5722, wie dargestellt ist. Bei einer anderen Ausführungsform befindet sich die leitfähige Kappenschicht 5730 nicht auf einer Oberseite des leitfähigen Barrierematerials 5722. Bei einer Ausführungsform besteht die leitfähige Kappenschicht 5730 im Wesentlichen aus Kobalt und besteht das leitfähige Füllmaterial 5724 im Wesentlichen aus Kupfer.
  • Unter Bezugnahme auf 57C beinhaltet eine Zwischenverbindungsleitung 5740 in einer dielektrischen Schicht 5741 ein leitfähiges Barrierematerial 5742 und ein leitfähiges Füllmaterial 5744. Das leitfähige Barrierematerial 5742 beinhaltet eine Außenschicht 5746 fern von dem leitfähigen Füllmaterial 5744 und eine Innenschicht 5748 nahe dem leitfähigen Füllmaterial 5744. Eine leitfähige Kappenschicht 5750 befindet sich auf einer Oberseite des leitfähigen Füllmaterials 5744. Bei einer Ausführungsform ist die leitfähige Kappenschicht 5750 nur eine Oberseite des leitfähigen Füllmaterials 5744. Bei einer anderen Ausführungsform befindet sich jedoch die leitfähige Kappenschicht 5750 ferner auf einer Oberseite der Innenschicht 5748 des leitfähigen Barrierematerials 5742, d. h. bei der Position 5752. Bei einer solchen Ausführungsform befindet sich die leitfähige Kappenschicht 5750 ferner auf einer Oberseite der Außenschicht 5746 des leitfähigen Barrierematerials 5742, d. h. bei der Position 5754.
  • Bei einer Ausführungsform beinhaltet unter Bezugnahme auf 57B und 57C ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden einer Zwischenschichtdielektrikum(ILD)-Schicht 5721 oder 5741 oberhalb eines Substrats. Mehrere leitfähige Zwischenverbindungsleitungen 5720 oder 5740 werden in Gräben in und beabstandet durch die ILD-Schicht gebildet, wobei sich einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 5720 oder 5740 in entsprechenden der Gräben befinden. Die mehreren leitfähigen Zwischenverbindungsleitungen werden durch zuerst Bilden eines leitfähigen Barrierematerials 5722 oder 5724 auf Unterseiten und Seitenwänden der Gräben und dann Bilden eines leitfähigen Füllmaterials 5724 oder 5744 auf dem leitfähigen Barrierematerial 5722 bzw. 5742 und Füllen der Gräben gebildet, wobei sich das leitfähige Barrierematerial 5722 oder 5742 entlang einer Unterseite des und entlang Seitenwänden des leitfähigen Füllmaterials 5730 bzw. 5750 befindet. Die Oberseite des leitfähigen Füllmaterials 5724 oder 5744 wird dann mit einem Gas einschließlich Sauerstoff und Kohlenstoff behandelt. Anschließend an das Behandeln der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 mit dem Gas einschließlich Sauerstoff und Kohlenstoff wird eine leitfähige Kappenschicht 5730 oder 5750 auf der Oberseite des leitfähigen Füllmaterials 5724 bzw. 5744 gebildet.
  • Bei einer Ausführungsform beinhaltet das Behandeln der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 mit dem Gas einschließlich Sauerstoff und Kohlenstoff Behandeln der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 mit Kohlenstoffmonoxid (CO). Bei einer Ausführungsform beinhaltet das leitfähige Füllmaterial 5724 oder 5744 Kupfer und beinhaltet das Bilden der leitfähigen Kappenschicht 5730 oder 5750 auf der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 Bilden einer Schicht einschließlich Kobalt unter Verwendung von chemischer Gasphasenabscheidung (CVD). Bei einer Ausführungsform wird die leitfähige Kappenschicht 5730 oder 5750 auf der Oberseite des leitfähigen Füllmaterials 5724 oder 5744 gebildet, aber nicht auf einer Oberseite des leitfähigen Barrierematerials 5722 oder 5724.
  • Bei einer solchen Ausführungsform beinhaltet das Bilden des leitfähigen Barrierematerials 5722 oder 5744 Bilden einer ersten leitfähigen Schicht auf den Unterseiten und Seitenwänden der Gräben, wobei die erste leitfähige Schicht Tantal beinhaltet. Ein erster Teil der ersten leitfähigen Schicht wird unter Verwendung von Atomlagenabscheidung (ALD) gebildet und dann wird ein zweiter Teil der ersten leitfähigen Schicht unter Verwendung von physikalischer Gasphasenabscheidung (PVD) gebildet. Bei einer solchen Ausführungsform beinhaltet das Bilden des leitfähigen Barrierematerials ferner Bilden einer zweiten leitfähigen Schicht auf der ersten leitfähigen Schicht auf den Unterseiten und Seitenwänden der Gräben, wobei die zweite leitfähige Schicht Ruthenium beinhaltet und wobei das leitfähige Füllmaterial Kupfer beinhaltet. Bei einer Ausführungsform beinhaltet die erste leitfähige Schicht ferner Stickstoff.
  • 58 veranschaulicht eine Querschnittsansicht einer Integrierter-Schaltkreis-Struktur, die vier Metallisierungsschichten mit einer Metallleitungszusammensetzung und einem Rastermaß oberhalb von zwei Metallisierungsschichten mit einer abweichenden Metallleitungszusammensetzung und kleinerem Rastermaß aufweist, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 58 beinhaltet eine Integrierter-Schaltkreis-Struktur 5800 erste mehrere leitfähige Zwischenverbindungsleitungen 5804 in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht 5802 oberhalb eines Substrats 5801. Einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5804 beinhalten ein erstes leitfähiges Barrierematerial 5806 entlang Seitenwänden und einer Unterseite eines ersten leitfähigen Füllmaterials 5808. Einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5804 befinden sich entlang einer ersten Richtung 5898 (z. B. in die Seite hinein und aus dieser heraus).
  • Zweite mehrere leitfähige Zwischenverbindungsleitungen 5814 befinden sich in und beabstandet durch eine zweite ILD-Schicht 5812 oberhalb der ersten ILD-Schicht 5802. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5814 beinhalten das erste leitfähige Barrierematerial 5806 entlang Seitenwänden und einer Unterseite des ersten leitfähigen Füllmaterials 5808. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5814 befinden sich entlang einer zweiten Richtung 5899 orthogonal zu der ersten Richtung 5898.
  • Dritte mehrere leitfähige Zwischenverbindungsleitungen 5824 befinden sich in und beabstandet durch eine dritte ILD-Schicht 5822 oberhalb der zweiten ILD-Schicht 5812. Einzelne der dritten mehreren leitfähigen Zwischenverbindungsleitungen 5824 beinhalten ein zweites leitfähiges Barrierematerial 5826 entlang Seitenwänden und einer Unterseite eines zweiten leitfähigen Füllmaterials 5828. Das zweite leitfähige Füllmaterial 5828 ist in der Zusammensetzung von dem ersten leitfähigen Füllmaterial 5808 verschieden. Einzelne der dritten mehreren leitfähigen Zwischenverbindungsleitungen 5824 befinden sich entlang der ersten Richtung. 5898.
  • Vierte mehrere leitfähige Zwischenverbindungsleitungen 5834 befinden sich in und beabstandet durch eine vierte ILD-Schicht 5832 oberhalb der dritten ILD-Schicht 5822. Einzelne der vierten mehreren leitfähigen Zwischenverbindungsleitungen 5834 beinhalten das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 5828. Einzelne der vierten mehreren leitfähigen Zwischenverbindungsleitungen 5834 befinden sich entlang der zweiten Richtung 5899.
  • Fünfte mehrere leitfähige Zwischenverbindungsleitungen 5844 befinden sich in und beabstandet durch eine fünfte ILD-Schicht 5842 oberhalb der vierten ILD-Schicht 5832. Einzelne der fünften mehreren leitfähigen Zwischenverbindungsleitungen 5844 beinhalten das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 5828. Einzelne der fünften mehreren leitfähigen Zwischenverbindungsleitungen 5844 befinden sich entlang der ersten Richtung 5898.
  • Sechste mehrere leitfähige Zwischenverbindungsleitungen 5854 befinden sich in und beabstandet durch eine sechste ILD-Schicht 5852 oberhalb der fünften ILD-Schicht 5832. Einzelne der sechsten mehreren leitfähigen Zwischenverbindungsleitungen 5854 beinhalten das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 5828. Einzelne der sechsten mehreren leitfähigen Zwischenverbindungsleitungen 5854 befinden sich entlang der zweiten Richtung 5899.
  • Bei einer Ausführungsform besteht das zweite leitfähige Füllmaterial 5828 im Wesentlichen aus Kupfer und besteht das erste leitfähige Füllmaterial 5808 im Wesentlichen aus Kobalt. Bei einer Ausführungsform beinhaltet das erste leitfähige Füllmaterial 5808 Kupfer mit einer ersten Konzentration an Dotierungsstofffremdstoffatomen und beinhaltet das zweite leitfähige Füllmaterial 5828 Kupfer mit einer zweiten Konzentration des Dotierungsstofffremdstoffatoms, wobei die zweite Konzentration des Dotierungsstofffremdstoffatoms geringer als die erste Konzentration des Dotierungsstofffremdstoffatoms ist.
  • Bei einer Ausführungsform ist das erste leitfähige Barrierematerial 5806 in der Zusammensetzung von dem zweiten leitfähigen Barrierematerial 5826 verschieden. Bei einer anderen Ausführungsform weisen das erste leitfähige Barrierematerial 5806 und das zweite leitfähige Barrierematerial 5826 die gleiche Zusammensetzung auf.
  • Bei einer Ausführungsform befindet sich ein erster leitfähiger Via 5819 auf der und ist elektrisch mit einer einzelnen 5804A der ersten mehreren leitfähigen Zwischenverbindungsleitungen 5804 gekoppelt. Eine einzelne 5814A der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5814 befindet sich auf und ist elektrisch mit dem ersten leitfähigen Via 5819 gekoppelt.
  • Ein zweiter leitfähiger Via 5829 befindet sich auf und ist elektrisch mit einer einzelnen 5814B der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 5814 gekoppelt. Eine einzelne 5824A der dritte mehreren leitfähigen Zwischenverbindungsleitungen 5824 befindet sich auf und ist elektrisch mit dem zweiten leitfähigen Via 5829 gekoppelt.
  • Ein dritter leitfähiger Via 5839 befindet sich auf und ist elektrisch mit einer einzelnen 5824B der dritten mehreren leitfähigen Zwischenverbindungsleitungen 5824 gekoppelt. Eine einzelne 5834A der vierten mehreren leitfähigen Zwischenverbindungsleitungen 5834 befindet sich auf und ist elektrisch mit dem dritten leitfähigen Via 5839 gekoppelt.
  • Ein vierter leitfähiger Via 5849 befindet sich auf und ist elektrisch mit einer einzelnen 5834B der vierten mehreren leitfähigen Zwischenverbindungsleitungen 5834 gekoppelt. Eine einzelne 5844A der fünften mehreren leitfähigen Zwischenverbindungsleitungen 5844 befindet sich auf und ist elektrisch mit dem vierten leitfähigen Via 5849 gekoppelt.
  • Ein fünfter leitfähiger Via 5859 befindet sich auf und ist elektrisch mit einer einzelnen 5844B der fünften mehreren leitfähigen Zwischenverbindungsleitungen 5844 gekoppelt. Eine einzelne 5854A der sechsten mehreren leitfähigen Zwischenverbindungsleitungen 5854 befindet sich auf und ist elektrisch mit dem fünften leitfähigen Via 5859 gekoppelt.
  • Bei einer Ausführungsform beinhaltet der erste leitfähige Via 5819 das erste leitfähige Barrierematerial 5806 entlang Seitenwänden und einer Unterseite des ersten leitfähigen Füllmaterials 5808. Der zweite 5829, dritte 5839, vierte 5849 und fünfte 5859 leitfähige Via beinhalten das zweite leitfähige Barrierematerial 5826 entlang Seitenwänden und einer Unterseite des zweiten leitfähigen Füllmaterials 5828.
  • Bei einer Ausführungsform sind die erste 5802, zweite 5812, dritte 5822, vierte 5832, fünfte 5842 und sechste 5852 ILD-Schicht voneinander durch eine entsprechende Ätzstoppschicht 5890 zwischen angrenzenden ILD-Schichten separiert. Bei einer Ausführungsform beinhalten die erste 5802, zweite 5812, dritte 5822, vierte 5832, fünfte 5842 und sechste 5852 ILD-Schicht Silicium, Kohlenstoff und Sauerstoff.
  • Bei einer Ausführungsform weisen einzelne der ersten 5804 und zweiten 5814 mehreren leitfähigen Zwischenverbindungsleitungen eine erste Breite (W1) auf. Einzelne der dritten 5824, vierten 5834, fünften 5844 und sechsten 5854 mehreren leitfähigen Zwischenverbindungsleitungen weisen eine zweite Breite (W2) größer als die erste Breite (W1) auf.
  • 59A-59D veranschaulichen Querschnittsansichten verschiedener Zwischenverbindungsleitungen und Via-Anordnungen mit einer unteren leitfähigen Schicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 59A und 59B beinhaltet eine Integrierter-Schaltkreis-Struktur 5900 eine Zwischenschichtdielektrikum(ILD)-Schicht 5904 oberhalb eines Substrats 5902. Ein leitfähiger Via 5906 befindet sich in einem ersten Graben 5908 in der ILD-Schicht 5904. Eine leitfähige Zwischenverbindungsleitung 5910 befindet sich oberhalb des und ist elektrisch mit dem leitfähigen Via 5906 gekoppelt. Die leitfähige Zwischenverbindungsleitung 5910 befindet sich in einem zweiten Graben 5912 in der ILD-Schicht 5904. Der zweite Graben 5912 weist eine Öffnung 5913 größer als eine Öffnung 5909 des ersten Grabens 5908 auf.
  • Bei einer Ausführungsform beinhalten der leitfähige Via 5906 und die leitfähige Zwischenverbindungsleitung 5910 eine erste leitfähige Barriereschicht 5914 auf einer Unterseite des ersten Grabens 5908, aber nicht entlang Seitenwänden des ersten Grabens 5908 und nicht entlang einer Unterseite und Seitenwänden des zweiten Grabens 5912. Eine zweite leitfähige Barriereschicht 5916 befindet sich auf der ersten leitfähigen Barriereschicht 5914 auf der Unterseite des ersten Grabens 5908. Die zweite leitfähige Barriereschicht 5916 befindet sich ferner entlang den Seitenwänden des ersten Grabens 5908 und ferner entlang der Unterseite und den Seitenwänden des zweiten Grabens 5912. Eine dritte leitfähige Barriereschicht 5918 befindet sich auf der zweiten leitfähigen Barriereschicht 5916 auf der Unterseite des ersten Grabens 5908. Die dritte leitfähige Barriereschicht 5918 befindet sich ferner auf der zweiten leitfähigen Barriereschicht 5916 entlang den Seitenwänden des ersten Grabens 5908 und entlang der Unterseite und den Seitenwänden des zweiten Grabens 5912. Ein leitfähiges Füllmaterial 5920 befindet sich auf der dritten leitfähigen Barriereschicht 5918 und füllt den ersten 5908 und zweiten Graben 5912. Die dritte leitfähige Barriereschicht 5918 befindet sich entlang einer Unterseite von und entlang Seitenwänden des leitfähigen Füllmaterials 5920.
  • Bei einer Ausführungsform weisen die erste leitfähige Barriereschicht 5914 und die dritte leitfähige Barriereschicht 5918 die gleiche Zusammensetzung auf und die zweite leitfähige Barriereschicht 5916 ist in der Zusammensetzung verschieden von der ersten leitfähigen Barriereschicht 5914 und der dritten leitfähigen Barriereschicht 5918. Bei einer solchen Ausführungsform beinhalten die erste leitfähige Barriereschicht 5914 und die dritte leitfähige Barriereschicht 5918 Ruthenium und beinhaltet die zweite leitfähige Barriereschicht 5916 Tantal. Bei einer bestimmten solchen Ausführungsform beinhaltet die zweite leitfähige Barriereschicht 5916 ferner Stickstoff. Bei einer Ausführungsform besteht das leitfähige Füllmaterial 5920 im Wesentlichen aus Kupfer.
  • Bei einer Ausführungsform befindet sich eine leitfähige Kappenschicht 5922 auf einer Oberseite des leitfähigen Füllmaterials 5920. Bei einer solchen Ausführungsform befindet sich die leitfähige Kappenschicht 5922 nicht auf einer Oberseite der zweiten leitfähigen Barriereschicht 5916 und befindet sich nicht auf einer Oberseite der dritten leitfähigen Barriereschicht 5918. Bei einer anderen Ausführungsform befindet sich jedoch die leitfähige Kappenschicht 5922 ferner auf einer Oberseite der dritten leitfähigen Barriereschicht 5918, z. B. bei Positionen 5924. Bei einer solchen Ausführungsform befindet sich die leitfähige Kappenschicht 5922 immer noch ferner auf der zweiten leitfähigen Barriereschicht 5916, z. B. bei Positionen 5926. Bei einer Ausführungsform besteht die leitfähige Kappenschicht 5922 im Wesentlichen aus Kobalt und besteht das leitfähige Füllmaterial 5920 im Wesentlichen aus Kupfer.
  • Unter Bezugnahme auf 59C und 59D befindet sich bei einer Ausführungsform der leitfähige Via 5906 auf und ist elektrisch mit einer zweiten leitfähigen Zwischenverbindungsleitung 5950 in einer zweiten ILD-Schicht 5952 unterhalb der ILD-Schicht 5904 verbunden. Die zweite leitfähige Zwischenverbindungsleitung 5950 beinhaltet ein leitfähiges Füllmaterial 5954 und eine leitfähige Kappe 5956 darauf. Eine Ätzstoppschicht 5958 kann sich über der leitfähigen Kappe 5956 befinden, wie dargestellt ist.
  • Bei einer Ausführungsform befindet sich die erste leitfähige Barriereschicht 5914 des leitfähigen Via 5906 in einer Öffnung 5960 der leitfähigen Kappe 5956 der zweiten leitfähigen Zwischenverbindungsleitung 5950, wie in 59C dargestellt ist. Bei einer solchen Ausführungsform beinhaltet die erste leitfähige Barriereschicht 5914 des leitfähigen Vias 5906 Ruthenium und beinhaltet die leitfähige Kappe 5956 der zweiten leitfähigen Zwischenverbindungsleitung 5950 Kobalt.
  • Bei einer anderen Ausführungsform befindet sich die erste leitfähige Barriereschicht 5914 des leitfähigen Via 5906 auf einem Teil der leitfähigen Kappe 5956 der zweiten leitfähigen Zwischenverbindungsleitung 5950, wie in 59D dargestellt ist. Bei einer solchen Ausführungsform beinhaltet die erste leitfähige Barriereschicht 5914 des leitfähigen Vias 5906 Ruthenium und beinhaltet die leitfähige Kappe 5956 der zweiten leitfähigen Zwischenverbindungsleitung 5950 Kobalt. Bei einer bestimmten Ausführungsform befindet sich die erste leitfähige Barriereschicht 5914 des leitfähigen Via 5906, obwohl dies nicht dargestellt ist, auf einer Vertiefung in die, aber nicht durch die leitfähige Kappe 5956 der zweiten leitfähigen Zwischenverbindungsleitung 5950.
  • Bei einem anderen Aspekt weist eine BEOL-Metallisierungsschicht eine nichtebenenflächige Topographie auf, wie etwa Stufenhöhendifferenzen zwischen leitfähigen Leitungen und einer ILD-Schicht, die die leitfähigen Leitungen beherbergt. Bei einer Ausführungsform wird eine darüberliegende Ätzstoppschicht konform mit der Topographie gebildet und nimmt diese die Topographie an. Bei einer Ausführungsform hilft die Topographie beim Führen eines Ätzprozesses eines darüberliegenden Vias zu den leitfähigen Leitungen hin, um eine „Nichtaufstellung“ von leitfähigen Vias zu verhindern.
  • Bei einem ersten Beispiel für eine Ätzstoppschichttopographie veranschaulichen 60A-60D Querschnittsansichten struktureller Anordnungen für eine zurückgesetzte Leitungstopographie einer BEOL-Metallisierungsschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 60A beinhaltet eine Integrierter-Schaltkreis-Struktur 6000 mehrere leitfähige Zwischenverbindungsleitungen 6006 in und beabstandet durch eine Zwischenschichtdielektrikum(ILD)-Schicht 6004 oberhalb eines Substrats 6002. Eine der mehreren leitfähigen Zwischenverbindungsleitungen 6006 ist zu Beispielzwecken als mit einem darunterliegenden Via 6007 gekoppelt gezeigt. Einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6006 weisen eine obere Oberfläche 6008 unterhalb einer oberen Oberfläche 6010 der ILD-Schicht 6004 auf. Eine Ätzstoppschicht 6012 befindet sich auf der und ist konform mit der ILD-Schicht 6004 und den mehreren leitfähigen Zwischenverbindungsleitungen 6006. Die Ätzstoppschicht 6012 weist eine nichtenbenflächige obere Oberfläche mit einem obersten Teil 6014 der nichtebenflächigen oberen Oberfläche über der ILD-Schicht 6004 und einem untersten Teil 6016 der nichtebenflächigen Oberfläche über den mehreren leitfähigen Zwischenverbindungsleitungen 6006 auf.
  • Ein leitfähiger Via 6018 befindet sich auf und ist elektrisch mit einer einzelnen 6006A der mehreren leitfähigen Zwischenverbindungsleitungen 6006 gekoppelt. Der leitfähige Via 6018 befindet sich in einer Öffnung 6020 der Ätzstoppschicht 6012. Die Öffnung 6020 befindet sich über der einzelnen 6006A der mehreren leitfähigen Zwischenverbindungsleitungen 6006, aber nicht über der ILD-Schicht 6014. Der leitfähige Via 6018 befindet sich in einer zweiten ILD-Schicht 6022 oberhalb der Ätzstoppschicht 6012. Bei einer Ausführungsform befindet sich die zweite ILD-Schicht 6022 auf der und ist konform zu der Ätzstoppschicht 6012, wie in 60A dargestellt ist.
  • Bei einer Ausführungsform ist ein Zentrum 6024 des leitfähigen Via 6018 mit einem Zentrum 6026 der einzelnen 6006A der mehreren leitfähigen Zwischenverbindungsleitungen 6006 ausgerichtet, wie in 60A dargestellt ist. Bei einer anderen Ausführungsform ist jedoch ein Zentrum 6024 des leitfähigen Via 6018 von einem Zentrum 6026 der einzelnen 6006A der mehreren leitfähigen Zwischenverbindungsleitungen 6006 versetzt, wie in 60B dargestellt ist.
  • Bei einer Ausführungsform beinhalten einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6006 eine Barriereschicht 6028 entlang Seitenwänden und einer Unterseite eines leitfähigen Füllmaterials 6030. Bei einer Ausführungsform weisen sowohl die Barriereschicht 6028 als auch das leitfähige Füllmaterial 6030 eine oberste Oberfläche unterhalb der oberen Oberfläche 6010 der ILD-Schicht 6004 auf, wie in 60A, 60B und 60C dargestellt ist. Bei einer bestimmten solchen Ausführungsform befindet sich die oberste Oberfläche der Barriereschicht 6028 oberhalb der obersten Oberfläche des leitfähigen Füllmaterials 6030, wie in 6C dargestellt ist. Bei einer anderen Ausführungsform weist das leitfähige Füllmaterial 6030 eine oberste Oberfläche unterhalb der oberen Oberfläche 6010 der ILD-Schicht 6004 auf und weist die Barriereschicht 6028 eine oberste Oberfläche komplanar mit der oberen Oberfläche 6010 der ILD-Schicht 6004 auf, wie in 6D dargestellt ist.
  • Bei einer Ausführungsform beinhaltet die ILD-Schicht 6004 Silicium, Kohlenstoff und Sauerstoff und beinhaltet die Ätzstoppschicht 6012 Silicium und Stickstoff. Bei einer Ausführungsform befindet sich die obere Oberfläche 6008 der einzelnen der mehreren leitfähigen Zwischenverbindungsleitungen 6006 um einen Betrag in dem Bereich von 0,5-1,5 Nanometer unterhalb der oberen Oberfläche 6010 der ILD-Schicht 6004.
  • Unter gemeinsamer Bezugnahme auf 60A-60D beinhaltet gemäß einer Ausführungsform der vorliegenden Offenbarung ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden mehrerer leitfähiger Zwischenverbindungsleitungen in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht 6004 oberhalb eines Substrats 6002. Die mehreren leitfähigen Zwischenverbindungsleitungen werden relativ zu der ersten ILD-Schicht zurückgesetzt, um einzelne 6006 der mehreren leitfähigen Zwischenverbindungsleitungen bereitzustellen, die eine obere Oberfläche 6008 unterhalb einer oberen Oberfläche 6010 der ersten ILD-Schicht 6004 aufweisen. Anschließend an das Zurücksetzen der mehreren leitfähigen Zwischenverbindungsleitungen wird eine Ätzstoppschicht 6012 auf und konform mit der ersten ILD-Schicht 6004 und den mehreren leitfähigen Zwischenverbindungsleitungen 6006 gebildet. Die Ätzstoppschicht 6012 weist eine nichtenbenflächige obere Oberfläche mit einem obersten Teil 6016 der nichtebenflächigen oberen Oberfläche über der ersten ILD-Schicht 6004 und einem untersten Teil 6014 der nichtebenflächigen Oberfläche über den mehreren leitfähigen Zwischenverbindungsleitungen 6006 auf. Eine zweite ILD-Schicht 6022 wird auf der Ätzstoppschicht 6012 gebildet. Ein Via-Graben wird in die zweite ILD-Schicht 6022 geätzt. Die Ätzstoppschicht 6012 lenkt die Position des Via-Grabens in der zweiten ILD-Schicht 6022 während des Ätzens. Die Ätzstoppschicht 6012 wird durch den Via-Graben geätzt, um eine Öffnung 6020 in der Ätzstoppschicht 6012 zu bilden. Die Öffnung 6020 befindet sich über einer einzelnen 6006A der mehreren leitfähigen Zwischenverbindungsleitungen 6006, aber nicht über der ersten ILD-Schicht 6004. Ein leitfähiger Via 6018 wird in dem Via-Graben und in der Öffnung 6020 in der Ätzstoppschicht 6012 gebildet. Der leitfähige Via 6018 befindet sich auf und ist elektrisch mit der einzelnen 6006A der mehreren leitfähigen Zwischenverbindungsleitungen 6006 gekoppelt.
  • Bei einer Ausführungsform beinhalten einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6006 eine Barriereschicht 6028 entlang Seitenwänden und einer Unterseite eines leitfähigen Füllmaterials 6030 und Zurücksetzen der mehreren leitfähigen Zwischenverbindungsleitungen beinhaltet Zurücksetzen von sowohl der Barriereschicht 6028 als auch des leitfähigen Füllmaterials 6030, wie in 60A-60C dargestellt ist. Bei einer anderen Ausführungsform beinhalten einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6006 eine Barriereschicht 6028 entlang Seitenwänden und einer Unterseite eines leitfähigen Füllmaterials 6030 und Zurücksetzen der mehreren leitfähigen Zwischenverbindungsleitungen beinhaltet Zurücksetzen des leitfähigen Füllmaterials 6030, aber kein wesentliches Zurücksetzen der Barriereschicht 6028, wie in 60D dargestellt ist. Bei einer Ausführungsform lenkt die Ätzstoppschicht 6012 eine lithografisch fehlausgerichtete Via-Graben-Strukturierung um. Bei einer Ausführungsform beinhaltet das Zurücksetzen der mehreren leitfähigen Zwischenverbindungsleitungen Zurücksetzen um einen Betrag in dem Bereich von 0,5-1,5 Nanometer relativ zu der ersten ILD-Schicht 6004.
  • Bei einem zweiten Beispiel für eine Ätzstoppschichttopographie veranschaulichen 61A-61D Querschnittsansichten struktureller Anordnungen für eine gestufte Leitungstopographie einer BEOL-Metallisierungsschicht gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 61A beinhaltet eine Integrierter-Schaltkreis-Struktur 6100 mehrere leitfähige Zwischenverbindungsleitungen 6106 in und beabstandet durch eine Zwischenschichtdielektrikum(ILD)-Schicht 6104 oberhalb eines Substrats 6102. Eine der mehreren leitfähigen Zwischenverbindungsleitungen 6106 ist zu Beispielzwecken als mit einem darunterliegenden Via 6107 gekoppelt gezeigt. Einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6106 weisen eine obere Oberfläche 6108 oberhalb einer oberen Oberfläche 6110 der ILD-Schicht 6104 auf. Eine Ätzstoppschicht 6112 befindet sich auf der und ist konform mit der ILD-Schicht 6104 und den mehreren leitfähigen Zwischenverbindungsleitungen 6106. Die Ätzstoppschicht 6112 weist eine nichtenbenflächige obere Oberfläche mit einem untersten Teil 6114 der nichtebenflächigen oberen Oberfläche über der ILD-Schicht 6104 und einem obersten Teil 6116 der nichtebenflächigen deren Oberfläche über den mehreren leitfähigen Zwischenverbindungsleitungen 6106 auf.
  • Ein leitfähiger Via 6118 befindet sich auf und ist elektrisch mit einer einzelnen 6106A der mehreren leitfähigen Zwischenverbindungsleitungen 6106 gekoppelt. Der leitfähige Via 6118 befindet sich in einer Öffnung 6120 der Ätzstoppschicht 6112. Die Öffnung 6120 befindet sich über der einzelnen 6106A der mehreren leitfähigen Zwischenverbindungsleitungen 6106, aber nicht über der ILD-Schicht 6114. Der leitfähige Via 6118 befindet sich in einer zweiten ILD-Schicht 6122 oberhalb der Ätzstoppschicht 6112. Bei einer Ausführungsform befindet sich die zweite ILD-Schicht 6122 auf der und ist konform zu der Ätzstoppschicht 6112, wie in 61A dargestellt ist.
  • Bei einer Ausführungsform ist ein Zentrum 6124 des leitfähigen Via 6118 mit einem Zentrum 6126 der einzelnen 6106A der mehreren leitfähigen Zwischenverbindungsleitungen 6106 ausgerichtet, wie in 61A dargestellt ist. Bei einer anderen Ausführungsform ist jedoch ein Zentrum 6124 des leitfähigen Via 6118 von einem Zentrum 6126 der einzelnen 6106A der mehreren leitfähigen Zwischenverbindungsleitungen 6106 versetzt, wie in 61B dargestellt ist.
  • Bei einer Ausführungsform beinhalten einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6106 eine Barriereschicht 6128 entlang Seitenwänden und einer Unterseite eines leitfähigen Füllmaterials 6130. Bei einer Ausführungsform weisen sowohl die Barriereschicht 6128 als auch das leitfähige Füllmaterial 6130 eine oberste Oberfläche oberhalb der oberen Oberfläche 6110 der ILD-Schicht 6104 auf, wie in 61A, 61B und 61C dargestellt ist. Bei einer bestimmten solchen Ausführungsform befindet sich die oberste Oberfläche der Barriereschicht 6128 unterhalb der obersten Oberfläche des leitfähigen Füllmaterials 6130, wie in 61C dargestellt ist. Bei einer anderen Ausführungsform weist das leitfähige Füllmaterial 6130 eine oberste Oberfläche oberhalb der oberen Oberfläche 6110 der ILD-Schicht 6104 auf und weist die Barriereschicht 6128 eine oberste Oberfläche komplanar mit der oberen Oberfläche 6110 der ILD-Schicht 6104 auf, wie in 61D dargestellt ist.
  • Bei einer Ausführungsform beinhaltet die ILD-Schicht 6104 Silicium, Kohlenstoff und Sauerstoff und beinhaltet die Ätzstoppschicht 6112 Silicium und Stickstoff. Bei einer Ausführungsform befindet sich die obere Oberfläche 6108 der einzelnen der mehreren leitfähigen Zwischenverbindungsleitungen 6106 um einen Betrag in dem Bereich von 0,5-1,5 Nanometer oberhalb der oberen Oberfläche 6110 der ILD-Schicht 6004.
  • Unter gemeinsamer Bezugnahme auf 61A-61D beinhaltet gemäß einer Ausführungsform der vorliegenden Offenbarung ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden mehrerer leitfähiger Zwischenverbindungsleitungen 6106 in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht oberhalb eines Substrats 6102. Die erste ILD-Schicht 6104 wird relativ zu den mehreren leitfähigen Zwischenverbindungsleitungen 6106 zurückgesetzt, um einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6106 bereitzustellen, die eine obere Oberfläche 6108 oberhalb einer oberen Oberfläche 6110 der ersten ILD-Schicht 6104 aufweisen. Anschließend an das Zurücksetzen der ersten ILD-Schicht 6104 wird eine Ätzstoppschicht 6112 auf und konform mit der ersten ILD-Schicht 6104 und den mehreren leitfähigen Zwischenverbindungsleitungen 6106 gebildet. Die Ätzstoppschicht 6112 weist eine nichtenbenflächige obere Oberfläche mit einem untersten Teil 6114 der nichtebenflächigen oberen Oberfläche über der ersten ILD-Schicht 6104 und einem obersten Teil 6116 der nichtebenflächigen oberen Oberfläche über den mehreren leitfähigen Zwischenverbindungsleitungen 6106 auf. Eine zweite ILD-Schicht 6122 wird auf der Ätzstoppschicht 6112 gebildet. Ein Via-Graben wird in die zweite ILD-Schicht 6122 geätzt. Die Ätzstoppschicht 6112 lenkt die Position des Via-Grabens in der zweiten ILD-Schicht 6122 während des Ätzens. Die Ätzstoppschicht 6112 wird durch den Via-Graben geätzt, um eine Öffnung 6120 in der Ätzstoppschicht 6112 zu bilden. Die Öffnung 6120 befindet sich über einer einzelnen 6106A der mehreren leitfähigen Zwischenverbindungsleitungen 6106, aber nicht über der ersten ILD-Schicht 6104. Ein leitfähiger Via 6118 wird in dem Via-Graben und in der Öffnung 6120 in der Ätzstoppschicht 6112 gebildet. Der leitfähiger Via 6118 befindet sich auf und ist elektrisch mit der einzelnen 6106A der mehreren leitfähigen Zwischenverbindungsleitungen 6106 gekoppelt.
  • Bei einer Ausführungsform beinhalten einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6106 eine Barriereschicht 6128 entlang Seitenwänden und einer Unterseite eines leitfähigen Füllmaterials 6130 und Zurücksetzen der ersten ILD-Schicht 6104 beinhaltet Zurücksetzen von sowohl der Barriereschicht 6128 als auch des leitfähigen Füllmaterials 6130, wie in 61A-61C dargestellt ist. Bei einer anderen Ausführungsform beinhalten einzelne der mehreren leitfähigen Zwischenverbindungsleitungen 6106 eine Barriereschicht 6128 entlang Seitenwänden und einer Unterseite eines leitfähigen Füllmaterials 6130 und Zurücksetzen der ersten ILD-Schicht 6104 beinhaltet Zurücksetzen relativ zu dem leitfähigen Füllmaterial 6130, aber nicht relativ zu der Barriereschicht 6128, wie in 61D dargestellt ist. Bei einer Ausführungsform, wobei die Ätzstoppschicht 6112 eine lithografisch fehlausgerichtete Via-Graben-Strukturierung umlenkt. Bei einer Ausführungsform beinhaltet das Zurücksetzen der ersten ILD-Schicht 6104 Zurücksetzen um einen Betrag in dem Bereich von 0,5-1,5 Nanometer relativ zu den mehreren leitfähigen Zwischenverbindungsleitungen 6106.
  • Bei einem anderen Aspekt sind Techniken zum Strukturieren von Metallleitungsenden beschrieben. Zur Bereitstellung des Zusammenhangs können bei den fortschrittlichen Knoten einer Halbleiterherstellung Zwischenverbindungen niedrigerer Ebene durch separate Strukturierungsprozesse des Leitungsgitters, der Leitungsenden und der Vias erzeugt werden. Jedoch kann die Genauigkeit der Verbundstrukturierung dazu neigen, sich zu verschlechtern, wenn die Vias auf die Leitungsenden übergreifen und umgekehrt. Hier beschriebene Ausführungsformen stellen einen Leitungsendenprozess bereit, der auch als ein Stopfenprozess bekannt ist, der assoziierte Näheregeln beseitigt. Ausführungsformen können ermöglichen, dass ein Via bei dem Leitungsende und ein großer Via für eine Brückenverbindung über ein Leitungsende platziert wird.
  • Zur Bereitstellung des weiteren Zusammenhangs veranschaulicht 62A eine Draufsicht und entsprechende Querschnittsansicht entlang der a-a'-Achse der Draufsicht einer Metallisierungsschicht gemäß einer Ausführungsform der vorliegenden Offenbarung. 62B veranschaulicht eine Querschnittsansicht eines Leitungsendes oder Stopfens gemäß einer Ausführungsform der vorliegenden Offenbarung. 62C veranschaulicht eine andere Querschnittsansicht eines Leitungsendes oder eines Stopfens gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 62A beinhaltet eine Metallisierungsschicht 6200 Metallleitungen 6202, die in einer dielektrischen Schicht 6204 gebildet sind. Die Metallleitungen 6202 können mit darunterliegenden Vias 6203 gekoppelt werden. Die dielektrische Schicht 6204 kann ein Leitungsende oder Stopfengebiete 6205 beinhalten. Unter Bezugnahme auf 62B kann ein Leitungsende oder Stopfengebiet 6205 einer dielektrischen Schicht 6204 durch Strukturieren einer Hartmaskenschicht 6210 auf der dielektrischen Schicht 6204 und dann Ätzen freiliegender Teile der dielektrischen Schicht 6204 gefertigt werden. Die freiliegenden Teile der dielektrischen Schicht 6204 können bis zu einer Tiefe geätzt werden, die zum Bilden eines Leitungsgrabens 6206 geeignet ist, oder weiter bis zu einer Tiefe geätzt werden, die zum Bilden eines Via-Grabens 6208 geeignet ist. Unter Bezugnahme auf 62C können zwei Vias an gegenüberliegende Seitenwände des Leitungsendes oder Stopfens 6205 angrenzend in einer einzigen großen Belichtung 6216 gefertigt werden, um schlussendlich die Leitungsgräben 6212 und Via-Gräben 6214 zu bilden.
  • Jedoch können wieder unter Bezugnahme auf 62A-62C Genauigkeitsprobleme und/oder Hartmaskenerosionsprobleme zu nichtperfekten Strukturierungsregimen führen. Im Gegensatz dazu beinalten eine oder mehrere hier beschriebene Ausführungsformen eine Implementierung eines Prozessflusses, der die Konstruktion eines Leitungsendendielektrikums (Stopfens) nach einem Graben- und Via-Strukturierungsprozess involviert.
  • Bei einem Aspekt betreffen dann eine oder mehrere hier beschriebene Ausführungsformen Ansätze zum Bilden nichtleitfähiger Räume oder Unterbrechungen zwischen Metallleitungen (auch als „Leitungsenden“, „Stopfen“ oder „Schnitte“ bezeichnet) und bei manchen Ausführungsformen assoziierten leitfähigen Vias. Leitfähige Vias werden per Definition verwendet, um auf einer vorherigen Schichtmetallstrukturierung zu landen. In dieser Art ermöglichen hier beschriebene Ausführungsformen ein robusteres Zwischenverbindungsfertigungsschema, da eine Abhängigkeit von einer Ausrichtung durch Lithografieausrüstung in einem geringeren Ausmaß vorliegt. Ein solches Zwischenverbindungsfertigungsschema kann verwendet werden, um Beschränkungen bezüglich Ausrichtung/Belichtungen zu lockern, kann verwendet werden, um einen elektrischen Kontakt zu verbessern (z. B. durch Reduzieren eines Via-Widerstands), und kann verwendet werden, um die gesamten Verarbeitungsvorgänge und die Verarbeitungszeit zu reduzieren, die ansonsten zum Strukturieren solcher Merkmale unter Verwendung herkömmlicher Ansätze benötigt werden.
  • 63A-63F veranschaulichen Draufsichten und entsprechende Querschnittsansichten, die verschiedene Vorgänge in einem Schema des Verarbeitens eines Stopfens als Letztes gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 63A beinhaltet ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur Bilden eines Leitungsgrabens 6306 in einem oberen Teil 6304 einer Zwischenschichtdielektrikum(ILD)-Materialschicht 6302, die oberhalb einer darunterliegenden Metallisierungsschicht 6300 gebildet wird. Ein Via-Graben 6308 wird in einem unteren Teil 6310 der ILD-Materialschicht 6302 gebildet. Der Via-Graben 6308 legt eine Metallleitung 6312 der darunterliegenden Metallisierungsschicht 6300 frei.
  • Unter Bezugnahme auf 63B wird ein Opfermaterial 6314 oberhalb der ILD-Materialschicht 6302 und in dem Leitungsgraben 6306 und dem Via-Graben 6308 gebildet. Das Opferschichtmaterial 6314 kann eine darauf gebildete Hartmaske 6315 aufweisen, wie in 63B dargestellt ist. Bei einer Ausführungsform beinhaltet das Opferschichtmaterial 6314 Kohlenstoff.
  • Unter Bezugnahme auf 63C wird das Opferschichtmaterial 6314 strukturiert, um eine Kontinuität des Opferschichtmaterials 6314 in dem Leitungsgraben 6306 zu durchbrechen, z. B. um eine Öffnung 6316 in dem Opferschichtmaterial 6314 bereitzustellen.
  • Unter Bezugnahme auf 63D wird die Öffnung 6316 in dem Opferschichtmaterial 6314 mit einem dielektrischen Material gefüllt, um einen dielektrischen Stopfen 6318 zu bilden. Bei einer Ausführungsform wird die Hartmaske 6315 anschließend an das Füllen der Öffnung 6316 in dem Opfermaterial 6314 mit dielektrischem Material entfernt, um den dielektrischen Stopfen 6318 bereitzustellen, der eine obere Oberfläche 6320 oberhalb einer oberen Oberfläche 6322 des ILD-Materials 6302 aufweist, wie in 63D dargestellt ist. Das Opferschichtmaterial 6314 wird entfernt, um den dielektrischen Stopfen 6318 übrig zu lassen.
  • Bei einer Ausführungsform beinhaltet das Füllen der Öffnung 6316 des Opferschichtmaterials 6314 mit dem dielektrischen Material Füllen mit einem Metalloxidmaterial. Bei einer solchen Ausführungsform ist das Metalloxidmaterial Aluminiumoxid. Bei einer Ausführungsform beinhaltet das Füllen der Öffnung 6314 des Opferschichtmaterials 6316 mit dem dielektrischen Material Füllen unter Verwendung von Atomlagenabscheidung (ALD).
  • Unter Bezugnahme auf 63E werden der Leitungsgraben 6306 und der Via-Graben 6308 mit einem leitfähigen Material 6324 gefüllt. Bei einer Ausführungsform wird das leitfähige Material 6324 oberhalb und über dem dielektrischen Stopfen 6318 und der ILD-Schicht 6302 gebildet, wie dargestellt ist.
  • Unter Bezugnahme auf 63F werden das leitfähige Material 6324 und der dielektrische Stopfen 6318 planarisiert, um einen planarisierten dielektrischen Stopfen 6318' bereitzustellen, der eine Kontinuität des leitfähigen Materials 6324 in dem Leitungsgraben 6306 bricht.
  • Wieder unter Bezugnahme auf 63F beinhaltet eine Integrierter-Schaltkreis-Struktur 6350 gemäß einer Ausführungsform der vorliegenden Offenbarung eine Zwischenschichtdielektrikum(ILD)-Schicht 6302 oberhalb eines Substrats. Eine leitfähige Zwischenverbindungsleitung 6324 befindet sich in einem Graben 6306 in der ILD-Schicht 6302. Die leitfähige Zwischenverbindungsleitung 6324 weist einen ersten Teil 6324A und einen zweiten Teil 6324B auf, wobei der erste Teil 6324A lateral an den zweiten Teil 6324B angrenzt. Ein dielektrischer Stopfen 6318' befindet sich zwischen und lateral angrenzend an den ersten 6324A und zweiten 6324B Teilen der leitfähigen Zwischenverbindungsleitung 6324. Obwohl dies nicht dargestellt ist, beinhaltet die leitfähige Zwischenverbindungsleitung 6324 bei einer Ausführungsform eine leitfähige Barriereauskleidung und ein leitfähiges Füllmaterial, wobei beispielhafte Materialien dafür oben beschrieben sind. Bei einer solchen Ausführungsform beinhaltet das leitfähige Füllmaterial Kobalt.
  • Bei einer Ausführungsform beinhaltet der dielektrische Stopfen 6318' ein Metall-Oxid-Material. Bei einer solchen Ausführungsform ist das Metalloxidmaterial Aluminiumoxid. Bei einer Ausführungsform befindet sich der dielektrische Stopfen 6318' in direktem Kontakt mit dem ersten 6324A und zweiten 6324B Teil der leitfähigen Zwischenverbindungsleitung 6324.
  • Bei einer Ausführungsform weist der dielektrische Stopfen 6318' eine Unterseite 6318A im Wesentlichen komplanar mit einer Unterseite 6324C der leitfähigen Zwischenverbindungsleitung 6324 auf. Bei einer Ausführungsform befindet sich ein erster leitfähiger Via 6326 in einem Graben 6308 in der ILD-Schicht 6302. Bei einer solchen Ausführungsform befindet sich der erste leitfähige Via 6326 unterhalb der Unterseite 6324C der Zwischenverbindungsleitung 6324 und ist der erste leitfähige Via 6326 elektrisch mit dem ersten Teil 6324A der leitfähigen Zwischenverbindungsleitung 6324 gekoppelt.
  • Bei einer Ausführungsform befindet sich ein zweiter leitfähiger Via 6328 in einem dritten Graben 6330 in der ILD-Schicht 6302. Der zweite leitfähige Via 6328 befindet sich unterhalb der Unterseite 6324C der Zwischenverbindungsleitung 6324 und der zweite leitfähige Via 6328 ist elektrisch mit dem zweiten Teil 6324B der leitfähigen Zwischenverbindungsleitung 6324 gekoppelt.
  • Ein dielektrischer Stopfen kann unter Verwendung eines Füllprozesses, wie etwa eines chemischen Gasphasenabscheidungsprozesses, gefüllt werden. Artefakte können in dem gefertigten dielektrischen Stopfen zurückbleiben. Als ein Beispiel veranschaulicht 64A eine Querschnittsansicht eines leitfähigen Leitungsstopfens mit einer Naht darin gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 64A weist ein dielektrischer Stopfen 6418 eine näherungsweise vertikale Naht 6400 auf, die näherungsweise gleich von dem ersten Teil 6324A der leitfähigen Zwischenverbindungsleitung 6324 und von dem zweiten Teil 6324B der leitfähigen Zwischenverbindungsleitung 6324 beabstandet ist.
  • Es versteht sich, dass dielektrische Stopfen, die in einer Zusammensetzung von einem ILD-Material abweichen, in dem sie aufgenommen sind, möglicherweise nur auf ausgewählten Metallisierungsschichten, wie etwa in unteren Metallisierungsschichten, enthalten sind. Als ein Beispiel veranschaulicht 64B eine Querschnittsansicht eines Stapels aus Metallisierungsschichten einschließlich eines leitfähigen Leitungsstopfens bei einer unteren Metallleitungsposition gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 64B beinhaltet eine Integrierter-Schaltkreis-Struktur 6450 erste mehrere leitfähige Zwischenverbindungsleitungen 6456 in und beabstandet durch eine erste Zwischenschichtdielektrikum(ILD)-Schicht 6454 oberhalb eines Substrats 6452. Einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 6456 weisen eine durch einen oder mehrere dielektrische Stopfen 6458 unterbrochene Kontinuität auf. Bei einer Ausführungsform beinhalten der eine oder die mehreren dielektrischen Stopfen 6458 ein anderes Material verschieden von der ILD-Schicht 6452. Zweite mehrere leitfähige Zwischenverbindungsleitungen 6466 befinden sich in und beabstandet durch eine zweite ILD-Schicht 6464 oberhalb der ersten ILD-Schicht 6454. Bei einer Ausführungsform weisen einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 6466 eine durch einen oder mehrere Teile 6468 der zweiten ILD-Schicht 6464 unterbrochene Kontinuität auf. Es versteht sich, wie dargestellt, dass andere Metallisierungsschichten in der Integrierter-Schaltkreis-Struktur 6450 enthalten sein können.
  • Bei einer Ausführungsform beinhalten der eine oder die mehreren dielektrischen Stopfen 6458 ein Metall-Oxid-Material. Bei einer solchen Ausführungsform ist das Metalloxidmaterial Aluminiumoxid. Bei einer Ausführungsform beinhalten die erste ILD-Schicht 6454 und die zweite ILD-Schicht 6464 (und daher der eine oder die mehreren Teile 6568 der zweiten ILD-Schicht 6464) ein mit Kohlenstoff dotiertes Siliciumoxidmaterial.
  • Bei einer Ausführungsform beinhalten einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 6456 eine erste leitfähige Barriereauskleidung 6456A und ein erstes leitfähiges Füllmaterial 6456B. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 6466 beinhalten eine zweite leitfähige Barriereauskleidung 6466A und ein zweites leitfähiges Füllmaterial 6466B. Bei einer solchen Ausführungsform ist das erste leitfähige Füllmaterial 6456B in der Zusammensetzung von dem zweiten leitfähigen Füllmaterial 6466B verschieden. Bei einer bestimmten solchen Ausführungsform beinhaltet das erste leitfähige Füllmaterial 6456B Kobalt und beinhaltet das zweite leitfähige Füllmaterial 6466B Kupfer.
  • Bei einer Ausführungsform weisen die ersten mehreren leitfähigen Zwischenverbindungsleitungen 6456 ein erstes Rastermaß (P1, wie in der ähnlichen Schicht 6470 gezeigt) auf. Die zweiten mehreren leitfähigen Zwischenverbindungsleitungen 6466 weisen ein zweites Rastermaß (P2, wie in der ähnlichen Schicht 6480 gezeigt) auf. Das zweite Rastermaß (P2) ist größer als das erste Rastermaß (P1). Bei einer Ausführungsform weisen einzelne der ersten mehreren leitfähigen Zwischenverbindungsleitungen 6456 eine erste Breite (W1, wie in der ähnlichen Schicht 6470 gezeigt) auf. Einzelne der zweiten mehreren leitfähigen Zwischenverbindungsleitungen 6466 weisen eine zweite Breite (W2, wie in der ähnlichen Schicht 6480 gezeigt) auf. Die zweite Breite (W2) ist größer als die erste Breite (W1).
  • Es versteht sich, dass die zuvor beschriebenen Schichten und Materialien, die oben in Assoziation mit Back-End-Of-Line(BEOL)-Strukturen und -Verarbeitung beschrieben sind, auf oder über einem darunter liegenden Halbleitersubstrat oder einer darunterliegenden Halbleiterstruktur, wie beispielsweise darunterliegenden Vorrichtungsschicht(en) einer integrierten Schaltung, gebildet werden können. Bei einer Ausführungsform repräsentiert ein darunterliegendes Halbleitersubstrat ein allgemeines Werkstückobjekt, das zum Herstellen integrierter Schaltkreise verwendet wird. Das Halbleitersubstrat beinhaltet häufig einen Wafer oder ein anderes Stück aus Silicium oder einem anderen Halbleitermaterial. Geeignete Halbleitersubstrate beinhalten unter anderem einkristallines Silicium, polykristallines Silicium und Silicium-auf-Isolator (SOI: Silicon On Insulator) sowie ähnliche Substrate, die aus anderen Halbleitermaterialien gebildet werden, wie etwa Substrate, die Germanium, Kohlenstoff oder Gruppe-III-V-Materialien beinhalten. Das Hableitersubstrat beinhaltet in Abhängigkeit von der Herstellungsphase häufig Transistoren, eine integrierte Schaltungsanordnung und dergleichen. Das Substrat kann außerdem Hableitermaterialien, Metalle, Dielektrika, Dotierungsstoffe und andere Materialien beinhalten, die üblicherweise in Halbleitersubstraten vorzufinden sind. Des Weiteren können die dargestellten Strukturen auf darunterliegenden Zwischenverbindungsschichten unterer Ebenen gefertigt werden.
  • Obwohl die vorhergehenden Verfahren zum Fertigen einer Metallisierungsschicht, oder von Teilen einer Metallisierungsschicht, einer BEOL-Metallisierungsschicht ausführlich mit Bezug auf ausgewählte Vorgänge beschrieben sind, versteht es sich, dass Zusatz- oder Zwischenoperationen zur Fertigung standardmäßige Mikroelektronikfertigungsprozesse beinhalten können, wie etwa Lithografie, Ätzen, Dünnfilmabscheidung, Planarisierung (wie etwa chemisch-mechanisches Polieren (CMP)), Diffusion, Metrologie, die Verwendung von Opferschichten, die Verwendung von Ätzstoppschichten, die Verwendung von Planarisierungsstoppschichten oder eine beliebige andere mit einer Mikroelektronikkomponentenfertigung assozierte Handlung. Es versteht sich auch, dass die Prozessvorgänge, die für den vorhergehenden Prozessfluss beschrieben sind, in alternativen Abfolgen umgesetzt werden können, nicht jeder Vorgang durchgeführt werden muss oder zusätzliche Prozessvorgänge durchgeführt werden können oder beides.
  • Bei einer Ausführungsform besteht das Zwischenschichtdielektrikum (ILD)-Material, wie in die gesamten vorliegende Beschreibung hindurch verwendet, aus einer Schicht eines dielektrischen oder isolierenden Materials oder beinhaltet eine solche. Beispiele für geeignete dielektrische Materialien beinhalten unter anderem Oxide von Silicium (z. B. Siliciumdioxid (SiO2)), dotierte Oxide von Silicium, fluorierte Oxide von Silicium, mit Kohlenstoff dotierte Oxide von Silicium, verschiedene Low-k-Dielektrikummaterialien, die in der Technik bekannt sind, und Kombinationen davon. Das Zwischenschichtdielektrikummaterial kann durch Techniken, wie beispielsweise chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder durch andere Abscheidungsverfahren, gebildet werden.
  • Bei einer Ausführungsform bestehen Metallleitungen oder Zwischenverbindungsleitungsmaterial (und Via-Material), wie ebenfalls die gesamte vorliegende Beschreibung hindurch verwendet, aus einem oder mehreren Metallen oder anderen leitenden Strukturen. Ein übliches Beispiel ist die Verwendung von Kupferleitungen und -strukturen, die Barriereschichten zwischen dem Kupfer und dem umgebenden ILD-Material beinhalten können oder nicht. Wie hierin verwendet, beinhaltet der Begriff „Metall“ Legierungen, Stapel und andere Kombination mehrerer Metalle. Zum Beispiel können die Metallzwischenverbindungsleitungen Barriereschichten (z. B. Schichten einschließlich Ta und/oder TaN und/oder Ti und/oder TiN), Stapel unterschiedlicher Metalle oder Legierungen usw. beinhalten. Dementsprechend können die Zwischenverbindungsleitungen eine einzige Materialschicht sein oder können aus einigen Schichten gebildet sein, einschließlich leitfähiger Auskleidungsschichten und Füllschichten. Ein beliebiger geeigneter Abscheidungsprozess, wie etwa Elektroplattieren, chemische Gasphasenabscheidung oder physikalische Gasphasenabscheidung, können zum Bilden von Zwischenverbindungsleitungen verwendet werden. Bei einer Ausführungsform bestehen die Zwischenverbindungsleitungen aus einem leitfähigen Material, wie etwa unter anderem Cu, Al, Ti, Zr, Hf, V, Ru, Co, Ni, Pd, Pt, W, Ag, Au oder Legierungen davon. Die Zwischenverbindungsleitungen werden manchmal in der Technik auch als Leiterbahnen, Drähte, Leitungen, Metall oder einfach Zwischenverbindung bezeichnet.
  • Bei einer Ausführungsform bestehen Hartmaskenmaterialien, wie ebenfalls die gesamte vorliegende Beschreibung hindurch verwendet, aus dielektrischen Materialien, die vom Zwischenschichtdielektrikummaterial verschieden sind. Bei einer Ausführungsform können unterschiedliche Hartmaskenmaterialien in unterschiedlichen Gebieten verwendet werden, um eine unterschiedliche Wachstums- oder Ätzselektivität zueinander und zu darunterliegenden dielektrischen und Metallschichten bereitzustellen. Bei manchen Ausführungsformen beinhaltet eine Hartmaskenschicht eine Schicht aus einem Nitrid von Silicium (z. B. Siliciumnitrid) oder eine Schicht aus einem Oxid von Silicium oder beide oder eine Kombination davon. Andere geeignete Materialien können Materialien auf Kohlenstoffbasis beinhalten. Bei einer anderen Ausführungsform kann ein Hartmaskenmaterial eine Metallspezies beinhalten. Zum Beispiel kann eine Hartmaske oder ein darüberliegendes Material eine Schicht aus einem Nitrid von Titan oder einem anderen Metall beinhalten (z. B. Titannitrid). Potenziell geringere Anteile anderer Materialien, wie beispielsweise Sauerstoff, können in einer oder mehreren dieser Schichten enthalten sein. Alternativ dazu können in Abhängigkeit von der bestimmten Implementierung Hartmaskenmaterialschichten verwendet werden, die in der Technik bekannt sind. Die Hartmaskenschichten können durch CVD, PVD oder durch andere Abscheidungsverfahren gebildet werden.
  • Bei einer Ausführungsform, wie auch durch die vorliegende Beschreibung hinweg verwendet, werden lithografische Vorgänge unter Verwendung von 193-nm-Immersionslithografie (i193), Extremes-UV(EUV)-Lithrografie oder Elektronenstrahldirektschreib(EBDW: Electron Beam Direct Write)-Lithografie oder dergleichen gebildet. Ein Positiv- oder Negativfotolack kann verwendet werden. Bei einer Ausführungsform ist eine lithografische Maske eine Dreifachschichtmaske, die aus einem topographischen Maskierungsteil, einer Antireflexionsbeschichtung(ARC: Anti-Reflective Coating)-Schicht und einer Fotolackschicht besteht. Bei einer bestimmten solchen Ausführungsform ist der topographische Maskierungsteil eine Kohlenstoffhartmaske(CHM)-Schicht und ist die Antireflexionsbeschichtungsschicht eine Silicium-ARC-Schicht.
  • Bei einem anderen Aspekt betreffen eine oder mehrere hier beschriebene Ausführungsformen Speicherbitzellen mit einem internen Knoten-Jumper. Bestimmte Ausführungsformen können eine Layout-effiziente Technik zum Implementieren von Speicherbitzellen in fortschrittlichen selbstausgerichteten Prozesstechnologien beinhalten. Ausführungsformen können Technologieknoten von 10 Nanometer oder kleiner betreffen. Ausführungsformen können eine Fähigkeit zum Entwickeln von Speicherbitzellen mit verbesserter Leistungsfähigkeit innerhalb einer gleichen Grundfläche bereitstellen, indem Kontakt über aktivem Gate (COAG) oder eine aggressive Rastermaßskalierung des Metalls 1 (M1) oder beides genutzt wird. Ausführungsformen können Bitzellenlayouts beinhalten oder diese betreffen, die Bitzellen mit höherer Leistungsfähigkeit in einer gleichen oder kleineren Grundfläche relativ zu einem vorhergehenden Technologieknoten ermöglichen.
  • Gemäß einer Ausführungsform der vorliegenden Offenbarung wird ein höherer Metallschicht(z. B. Metall1 oder M1)-Jumper implementiert, um interne Knoten zu verbinden, statt der Verwendung einer herkömmlichen Gate-Grabenkontakt-Gate-Kontakt(Poly-tcn-Polycon)-Verbindung. Bei einer Ausführungsform schwächt ein Kontakt-über-aktivem-Gate(COAG)-Integrationsschema in Kombination mit einem Metalll-Jumper zum Verbinden interner Knoten die Notwendigkeit, eine Grundfläche für eine Bitzelle mit höherer Leistungsfähigkeit anwachsen zu lassen, ab oder beseitigt diese insgesamt. Das heißt, ein verbessertes Transistorverhältnis kann erzielt werden. Bei einer Ausführungsform ermöglicht ein solcher Ansatz das aggressive Skalieren, um verbesserte Kosten pro Transistor für z. B. einen 10-Nanometer(10nm)-Technologieknoten bereitzustellen. Interne Knoten-M1-Jumper können in SRAM-, HF- und Dual-Port-Bitzellen in 10nm-Technologie implementiert werden, um sehr kompakte Layouts zu produzieren.
  • Als ein Vergleichsbeispiel veranschaulicht 65 eine erste Ansicht eines Zellenlayouts für eine Speicherzelle.
  • Unter Bezugnahme auf 65 beinhaltet ein 14-Nanometer(14 nm)-Layout 6500 eine Bitzelle 6502. Die Bitzelle 6502 beinhaltet Gate- oder Polyleitungen 6504 und Metall-1(M1)-Leitungen 6506. Bei dem gezeigten Beispiel weisen die Polyleitungen 6504 ein lx-Rastermaß auf und weisen die M1-Leitungen 6506 ein 1x-Rastermaß auf. Bei einer bestimmten Ausführungsform weisen die Polyleitungen 6504 ein 70-nm-Rastermaß auf und weisen die M1-Leitungen 6506 ein 70-nm-Rastermaß auf.
  • Im Gegensatz zu 65 veranschaulicht 66 eine erste Ansicht eines Zellenlayouts für eine Speicherzelle mit einem internen Knoten-Jumper gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 66 beinhaltet ein 10-Nanometer(10 nm)-Layout 6600 eine Bitzelle 6602. Die Bitzelle 6602 beinhaltet Gate- oder Polyleitungen 6604 und Metall-1(M1)-Leitungen 6606. Bei dem gezeigten Beispiel weisen die Polyleitungen 6604 das 1x-Rastermaß auf und weisen die M1-Leitungen 6606 ein 0,67x-Rastermaß auf. Das Ergebnis ist eine Überlappungsleitung 6605, die eine M1-Leitung direkt über einer Polyleitung beinhaltet. Bei einer bestimmten Ausführungsform weisen die Polyleitungen 6604 ein 54-nm-Rastermaß auf und weisen die M1-Leitungen 6606 ein 36-nm-Rastermaß auf.
  • Im Vergleich zu dem Layout 6500 ist das M1-Rastermaß bei dem Layout 6600 geringer als das Gate-Rastermaß, wobei eine extra Leitung (6605) bei jeder dritten Leitung frei gemacht wird (z. B. gibt es für jeweils zwei Polyleitungen drei M1-Leitungen). Die „frei gemachte“ M1-Leitung wird hier als ein interner Knoten-Jumper bezeichnet. Der interne Knoten-Jumper kann für eine Gate-zu-Gate(Poly-zu-Poly)-Zwischenverbindung oder für eine Grabenkontakt-zu-Grabenkontakt-Zwischenverbindung verwendet werden. Bei einer Ausführungsform wird ein Kontakt zu Poly durch eine Kontakt-über-aktivem-Gate(COAG)-Anordnung erzielt, wodurch die Fertigung des internen Knoten-Jumper ermöglicht wird.
  • Allgemeiner unter Bezugnahme auf 66 beinhaltet eine Integrierter-Schaltkreis-Struktur bei einer Ausführungsform eine Speicherbitzelle 6602 auf einem Substrat. Die Speicherbitzelle 6602 beinhaltet erste und zweite Gate-Leitungen 6604 parallel entlang einer zweiten Richtung 2 des Substrats. Die ersten und zweiten Gate-Leitungen 6602 weisen ein erstes Rastermaß entlang einer ersten Richtung (1) des Substrats auf, wobei die erste Richtung (1) senkrecht zu der zweiten Richtung (2) ist. Erste, zweite und dritte Zwischenverbindungsleitungen 6606 befinden sich über den ersten und zweiten Gate-Leitungen 6604. Die ersten, zweiten und dritten Zwischenverbindungsleitungen 6606 sind parallel entlang der zweiten Richtung (2) des Substrats. Die ersten, zweiten und dritten Zwischenverbindungsleitungen 6606 weisen ein zweites Rastermaß entlang der ersten Richtung auf, wobei das zweite Rastermaß geringer als das erste Rastermaß ist. Bei einer Ausführungsform ist eine der ersten, zweiten und dritten Zwischenverbindungsleitungen 6606 ein interner Knoten-Jumper für die Speicherbitzelle 6602.
  • Wie durch die vorliegende Offenbarung hinweg zutrifft, können die Gate-Leitungen 6604 als auf Spuren liegend bezeichnet werden, um eine Gitterstruktur zu bilden. Entsprechend können die hier beschriebenen gitterähnlichen Strukturierungen Gate-Leitungen oder Zwischenverbindungsleitungen aufweisen, die in einem konstanten Rastermaß beabstandet sind und eine konstante Breite aufweisen. Die Strukturierung kann durch einen Rastermaßhalbierungs- oder Rastermaßviertelungs- oder einen anderen Rastermaßteilungsansatz gefertigt werden.
  • Als ein Vergleichsbeispiel veranschaulicht 67 eine zweite Ansicht eines Zellenlayouts 6700 für eine Speicherzelle.
  • Unter Bezugnahme auf 67 ist die 14-nm-Bitzelle 6502 mit einer N-Diffusion 6702 (z. B. p-Typ-dotierte aktive Gebiete, wie etwa mit Bor dotierte Diffusionsgebiete eines darunterliegenden Substrats) und einer P-Diffusion 6704 (z. B. n-Typ-dotierte aktive Gebiete, wie etwa mit Phosphor und/oder Arsen dotierte Diffusionsgebiete eines darunterliegenden Substrats) gezeigt, wobei M1-Leitungen der Klarheit halber entfernt sind. Das Layout 6700 der Bitzelle 102 beinhaltet Gate- oder Poly-Leitungen 6504, Grabenkontakte 6706, Gate-Kontakte 6708 (spezifisch für 14nm-Knoten) und Kontakt-Vias 6710.
  • Im Gegensatz zu 67 veranschaulicht 68 eine zweite Ansicht eines Zellenlayouts 6800 für eine Speicherzelle mit einem internen Knoten-Jumper gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 68 ist die 10-nm-Bitzelle 6602 mit einer N-Diffusion 6802 (z. B. p-Typ-dotierte aktive Gebiete, wie etwa mit Bor dotierte Diffusionsgebiete eines darunterliegenden Substrats) und einer P-Diffusion 6804 (z. B. n-Typ-dotierte aktive Gebiete, wie etwa mit Phosphor und/oder Arsen dotierte Diffusionsgebiete eines darunterliegenden Substrats) gezeigt, wobei M1-Leitungen der Klarheit halber entfernt sind. Das Layout 6800 der Bitzelle 202 beinhaltet Gate- oder Poly-Leitungen 6604, Grabenkontakte 6806, Gate-Vias 6808 (spezifisch für 10nm-Knoten) und Grabenkontakt-Vias 6710.
  • Beim Vergleichen der Layouts 6700 und 6800 gemäß einer Ausführungsform der vorliegenden Offenbarung werden die internen Knoten in dem 14-nm-Layout nur durch einen Gate-Kontakt (GCN) verbunden. Ein Layout mit verbesserter Leistungsfähigkeit kann aufgrund von Platzbeschränkungen für Poly-zu-GCN nicht in der gleichen Grundfläche erzeugt werden. Bei dem 10-nm-Layout ermöglicht die Gestaltung das Aufstellen eines Kontakts (VCG) auf dem Gate, um die Notwendigkeit eines Polykontakts zu beseitigen. Bei einer Ausführungsform ermöglichte die Anordnung eine Verbindung eines internen Knotens unter Verwendung von M1, wodurch eine zusätzliche Dichte eines aktiven Gebiets (z. B. eine erhöhte Anzahl an Finnen) innerhalb der 14-nm-Grundfläche ermöglicht wird. Bei dem 10-nm-Layout kann beim Verwenden einer COAG-Architektur eine Beabstandung zwischen Diffusionsgebieten kleiner gemacht werden, weil sie nicht durch eine Grabenkontakt-zu-Gate-Kontakt-Beabstandung beschränkt werden. Bei einer Ausführungsform wird das Layout 6700 aus 67 als eine 112(1-Finne-Pull-Up, 1-Finne-Durchgang-Gate, 2-Finne-Pull-Down)-Anordnung bezeichnet. Im Gegensatz dazu wird das Layout 6800 aus 68 als eine 122(1-Finne-Pull-Up, 2-Finne-Durchgang-Gate, 2-Finne-Pull-Down)-Anordnung bezeichnet, die bei einer bestimmten Ausführungsform innerhalb der gleichen Grundfläche wie das 112-Layout aus 67 liegt. Bei einer Ausführungsform stellt die 122-Anordnung eine verbesserte Leistungsfähigkeit im Vergleich zu der 112-Anordnung bereit.
  • Als ein Vergleichsbeispiel veranschaulicht 69 eine dritte Ansicht eines Zellenlayouts 6900 für eine Speicherzelle.
  • Unter Bezugnahme auf 69 ist die 14-nm-Bitzelle 6502 mit Metall-0(M0)-Leitungen 6902 gezeigt, wobei Polyleitungen der Klarheit halber entfernt sind. Auch gezeigt sind Metall-1(M1)-Leitungen 6506, Kontakt-Vias 6710, Via-0-Strukturen 6904.
  • Im Gegensatz zu 69 veranschaulicht 70 eine dritte Ansicht eines Zellenlayouts 7000 für eine Speicherzelle mit einem internen Knoten-Jumper gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 70 ist die 10-nm-Bitzelle 6602 mit Metall-0(M0)-Leitungen 7002 gezeigt, wobei Polyleitungen der Klarheit halber entfernt sind. Auch gezeigt sind Metall-1(M1)-Leitungen 6606, Gate-Vias 6808, Grabenkontakt-Vias 6810 und Via-0-Strukturen 7004. Beim Vergleichen der 69 und 70 gemäß einer Ausführungsform der vorliegenden Offenbarung werden die internen Knoten für das 14-nm-Layout nur durch einen Gate-Kontakt (GCN) verbunden, während für das 10-nm-Layout einer der internen Knoten unter Verwendung eines Ml-Jumpers verbunden ist.
  • Unter gemeinsamer Bezugnahme auf 66, 68 und 70 beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung eine Speicherbitzelle 6602 auf einem Substrat. Die Speicherbitzelle 6602 beinhaltet ein erstes (6802 oben), zweites (6804 oben), drittes (6804 unten) und viertes (6802 unten) aktives Gebiet parallel entlang einer ersten Richtung (1) des Substrats. Eine erste (6604 links) und zweite (6604 rechts) Gate-Leitung befinden sich über dem ersten, zweiten, dritten und vierten aktiven Gebiet 6802/6804. Die erste und zweite Gate-Leitung 6604 sind entlang einer zweiten Richtung (2) des Substrats parallel, wobei die zweite Richtung (2) senkrecht zu der ersten Richtung (1) ist. Eine erste (6606 entfernt links), zweite (6606 nahe links) und dritte (6606 nahe rechts) Zwischenverbindungsleitung befinden sich über der ersten und zweiten Gate-Leitung 6604. Die erste, zweite und dritte Zwischenverbindungsleitung 6606 sind parallel entlang der zweiten Richtung (2) des Substrats.
  • Bei einer Ausführungsform sind die erste (6606 entfernt links) und zweite (6606 nahe links) Zwischenverbindungsleitung elektrisch mit der ersten und zweiten Gate-Leitung 6604 bei Positionen der ersten und zweiten Gate-Leitung 6604 über einem oder mehreren des ersten, zweiten, dritten und vierten aktiven Gebiets 6802/6804 (z. B. bei sogenannten „Aktives-Gate“-Positionen) verbunden. Bei einer Ausführungsform sind die erste (6606 entfernt links) und zweite (6606 nahe links) Zwischenverbindungsleitung elektrisch mit der ersten und zweiten Gate-Leitung 6604 durch dazwischenliegende mehrere Zwischenverbindungsleitungen 7004 vertikal zwischen der ersten und zweiten Zwischenverbindungsleitung 6606 und der ersten und zweiten Gate-Leitung 6604 verbunden. Die dazwischenliegenden mehreren Zwischenverbindungsleitungen 7004 sind parallel entlang der ersten Richtung (1) des Substrats.
  • Bei einer Ausführungsform koppelt die dritte Zwischenverbindungsleitung (6606 nahe rechts) ein Paar von Gate-Elektroden der Speicherbitzelle 6602 elektrisch miteinander, wobei das Paar von Gate-Elektroden in der ersten und zweiten Gate-Leitung 6604 enthalten ist. Bei einer anderen Ausführungsform koppelt die dritte Zwischenverbindungsleitung (6606 nahe rechts) ein Paar von Grabenkontakten der Speicherbitzelle 6602 elektrisch miteinander, wobei das Paar von Grabenkontakten in mehreren Grabenkontaktleitungen 6806 enthalten ist. Bei einer Ausführungsform ist die dritte Zwischenverbindungsleitung (6606 nahe rechts) ein interner Knoten-Jumper.
  • Bei einer Ausführungsform ist das erste aktive Gebiet (6802 oben) ein p-Typ-dotiertes aktives Gebiet (z. B. zum Bereitstellen einer n-Diffusion für eine NMOS-Vorrichtung), ist das zweite aktive Gebiet (6804 oben) ein n-Typ-dotiertes aktives Gebiet (z. B. zum Bereitstellen einer p-Diffusion für eine PMOS-Vorrichtung), ist das dritte aktive Gebiet (6804 unten) ein n-Typ-dotiertes aktives Gebiet (z. B. zum Bereitstellen einer p-Diffusion für eine PMOS-Vorrichtung) und ist das vierte aktive Gebiet (6802 unten) ein n-Typ-dotiertes aktives Gebiet (z. B. zum Bereitstellen einer n-Diffusion für eine NMOS-Vorrichtung). Bei einer Ausführungsform befinden sich das erste, zweite, dritte und vierte aktive Gebiet 6802/6804 in Siliciumfinnen. Bei einer Ausführungsform beinhaltet die Speicherbitzelle 6602 einen Pull-Up-Transistor basierend auf einer einzigen Siliciumfinne, einen Durchgang-Gate-Transistor basierend auf zwei Siliciumfinnen und einen Pull-Down-Transistor basierend auf zwei Siliciumfinnen.
  • Bei einer Ausführungsform wechseln sich die erste und zweite Gate-Leitung 6604 mit einzelnen der mehreren Grabenkontaktleitungen 6806 parallel entlang der zweiten Richtung (2) des Substrats ab. Die mehreren Grabenkontaktleitungen 6806 beinhalten Grabenkontakte der Speicherbitzelle 6602. Die erste und zweite Gate-Leitung 6604 beinhalten eine Gate-Elektrode der Speicherbitzelle 6602.
  • Bei einer Ausführungsform weisen die erste und zweite Gate-Leitung 6604 ein erstes Rastermaß entlang der ersten Richtung (1) auf. Die erste, zweite und dritte Zwischenverbindungsleitung 6606 weisen ein zweites Rastermaß entlang der ersten Richtung (2) auf. Bei einer solchen Ausführungsform ist das zweite Rastermaß geringer als das erste Rastermaß. Bei einer speziellen solchen Ausführungsform liegt das erste Rastermaß in dem Bereich von 50 Nanometer bis 60 Nanometer und liegt das zweite Rastermaß in dem Bereich von 30 Nanometer bis 40 Nanometer. Bei einer bestimmten solchen Ausführungsform beträgt das erste Rastermaß 54 Nanometer und beträgt das zweite Rastermaß 36 Nanometer.
  • Hier beschriebene Ausführungsformen können implementiert werden, um eine erhöhte Anzahl an Finnen innerhalb einer relativ gleichen Bitzellengrundfläche wie ein vorheriger Technologieknoten bereitzustellen, wodurch die Leistungsfähigkeit einer Speicherbitzelle eines kleineren Technologieknotens relativ zu einer vorherigen Generation verbessert wird. Als ein Beispiel veranschaulichen 71A und 71B ein Bitzellenlayout bzw. ein schematisches Diagramm für einen Sechs-Transistor(6T)-statischer-Direktzugriffsspeicher (SRAM) gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 71A und 71B beinhaltet ein Bitzellenlayout 7102 darin Gate-Leitungen 7104 (die auch als Polyleitungen bezeichnet werden können) parallel entlang der Richtung (2). Grabenkontaktleitungen 7106 alternieren mit den Gate-Leitungen 7104. Die Gate-Leitungen 7104 und Grabenkontaktleitungen 7106 befinden sich über NMOS-Diffusionsgebieten 7108 (z. B. p-Typ-dotierten aktiven Gebieten, wie etwa mit Bor dotierten Diffusionsgebieten eines darunterliegenden Substrats) und PMOS-Diffusionsgebieten 7110 (z. B. n-Typ-dotierten aktiven Gebieten, wie etwa mit Phosphor und/oder Arsen dotierten Diffusionsgebieten eines darunterliegenden Substrats), die parallel entlang der Richtung (1) sind. Bei einer Ausführungsform beinhalten beide der NMOS-Diffusionsgebiete 7108 jeweils zwei Siliciumfinnen. Beide der PMOS-Diffusionsgebiete 7110 beinhalten jeweils eine Siliciumfinne.
  • Wieder unter Bezugnahme auf 71A und 71B werden NMOS-Durchgang-Gate-Transistoren 7112, NMOS-Pull-Down-Transistoren 7114 und PMOS-Pull-Up-Transistoren 7116 aus den Gate-Leitungen 7104 und den NMOS-Diffusionsgebieten 7108 und den PMOS-Diffusionsgebieten 7110 gebildet. Auch dargestellt sind eine Wortleitung (WL) 7118, interne Knoten 7120 und 7126, eine Bitleitung (BL) 7122, eine Bitleitungsschiene (BLB: Bit Line Bar) 7124, SRAM-VCC 7128 und VSS 7130.
  • Bei einer Ausführungsform wird ein Kontakt zu der ersten und zweiten Gate-Leitung 7104 des Bitzellenlayouts 7102 zu aktiven Gate-Positionen der ersten und zweiten Gate-Leitung 7104 hergestellt. Bei einer Ausführungsform beinhaltet die 6T-SRAM-Bitzelle 7104 einen internen Knoten-Jumper, wie etwa oben beschrieben ist.
  • Bei einer Ausführungsform sind hier beschriebene Layouts mit einheitlichen Stopfen- und Maskenstrukturierungen, einschließlich einer einheitlichen Finnentrimmmaske, kompatibel. Layouts können mit Nicht-EUV-Prozessen kompatibel sein. Außerdem erfordern Layouts möglicherweise nur die Verwendung einer Mittelfinnentrimmmaske. Hier beschriebene Ausführungsformen können eine erhöhte Dichte hinsichtlich einer Fläche im Vergleich zu anderen Layouts ermöglichen. Ausführungsformen können implementiert werden, um eine layouteffiziente Speicherimplementierung in fortschrittlichen selbstausgerichteten Prozesstechnologien bereitzustellen. Vorteile können hinsichtlich der Die-Fläche und/oder Speicherleistungsfähigkeit realisiert werden. Schaltkreistechniken können durch solche Layoutansätze auf einzigartige Weise ermöglicht werden.
  • Eine oder mehrere hier beschriebene Ausführungsformen betreffen eine Mehrfachversionsbibliothekszellenhandhabung, wenn parallele Zwischenverbindungsleitungen (z. B. Metall-1-Leitungen) und Gate-Leitungen fehlausgerichtet sind. Ausführungsformen können Technologieknoten von 10 Nanometer oder kleiner betreffen. Ausführungsformen können Zellenlayouts beinhalten oder diese betreffen, die Zellen mit höherer Leistungsfähigkeit in einer gleichen oder kleineren Grundfläche relativ zu einem vorhergehenden Technologieknoten ermöglichen. Bei einer Ausführungsform werden Zwischenverbindungsleitungen, die über Gate-Leitungen liegen, so gefertigt, dass sie relativ zu darunterliegenden Gate-Leitungen eine erhöhte Dichte aufweisen. Eine solche Ausführungsform kann eine Zunahme bei Pin-Treffern, erhöhte Führungsmöglichkeiten oder einen erhöhten Zugang zu Zellen-Pins ermöglichen. Ausführungsformen können implementiert werden, um mehr als 6 % einer Blockebenendichte bereitzustellen.
  • Zum Bereitstellen des Zusammenhangs müssen Gate-Leitungen und die nächste parallele Ebene von Zwischenverbindungen (typischerweise als Metall-1 bezeichnet, wobei eine Metall-O-Schicht orthogonal zwischen Metall-1 und den Gate-Leitungen verläuft) auf der Blockebene ausgerichtet sein. Jedoch wird das Rastermaß der Metall-1-Leitungen bei einer Ausführungsform verschieden, z. B. kleiner als das, von dem Rastermaß der Gate-Leitungen gemacht. Zwei Standardzellenversionen (z. B. zwei unterschiedliche Zellenstrukturierungen) für jede Zelle werden verfügbar gemacht, um den Unterschied des Rastermaßes zu berücksichtigen. Die bestimmte ausgewählte Version folgt einer Regelplatzierung, die auf der Blockebene eingehalten wird. Bei nicht ordnungsgemäßer Auswahl kann eine ungenaue Überdeckungsgenauigkeit (DR: Dirty Registration) auftreten. Gemäß eine Ausführungsform der vorliegenden Offenbarung wird eine höhere Metallschicht (z. B. Metall-1 oder M1) mit erhöhter Rastermaßdichte relativ zu den darunterliegenden Gate-Leitungen implementiert. Bei einer Ausführungsform ermöglicht ein solcher Ansatz das aggressive Skalieren, um verbesserte Kosten pro Transistor für z. B. einen 10-Nanometer(10nm)-Technologieknoten bereitzustellen.
  • 72 veranschaulicht Querschnittsansichten von zwei unterschiedlichen Layouts für eine gleiche Standardzelle gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf Teil (a) aus 72 liegt eine Menge von Gate-Leitungen 7204A über einem Substrat 7202A. Eine Menge von Metall-1(M1)-Zwischenverbindungen 7206A liegt über der Menge von Gate-Leitungen 7204A. Die Menge von Metall-1(M1)-Zwischenverbindungen 7206A weist ein engeres Rastermaß als die Menge von Gate-Leitungen 7204A auf. Jedoch weisen die äußersten Metall-l(Ml)-Zwischenverbindungen 7206A eine äußere Ausrichtung mit den äußersten Gate-Leitungen 7204A auf. Zu Designationszwecken, wie durch die vorliegende Offenbarung hindurch verwendet, wird die ausgerichtete Anordnung von Teil (a) aus 72 als eine gerade (E: Even) Ausrichtung aufweisend bezeichnet.
  • Im Gegensatz zu Teil (a) liegt unter Bezugnahme auf Teil (b) aus 72 eine Menge von Gate-Leitungen 7204B über einem Substrat 7202B. Eine Menge von Metall-1(M1)-Zwischenverbindungen 7206B liegt über der Menge von Gate-Leitungen 7204B. Die Menge von Metall-1(M1)-Zwischenverbindungen 7206B weist ein engeres Rastermaß als die Menge von Gate-Leitungen 7204B auf. Die äußersten Metall-l (Ml)-Zwischenverbindungen 7206B weisen keine äußere Ausrichtung mit den äußersten Gate-Leitungen 7204B auf. Zu Designationszwecken, wie durch die vorliegende Offenbarung hindurch verwendet, wird die nichtausgerichtete Anordnung von Teil (b) aus 72 als eine ungerade (O: Odd) Ausrichtung aufweisend bezeichnet.
  • 73 veranschaulicht Draufsichten vier unterschiedlicher Zellenanordnungen, die die geradzahlige (E) oder ungeradzahlige (O) Bereitstellung angeben, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf Teil (a) aus 73 weist eine Zelle 7300A Gate(oder Poly)-Leitungen 7302A und Metall-1(M1)-Leitungen 7304A auf. Die Zelle 7300A ist als eine EE-Zelle designiert, weil die linke Seite der Zelle 7300A und die rechte Seite der Zelle 7300A ausgerichtete Gate-Leitungen 7302A und M1-Leitungen 7304A aufweisen. Im Gegensatz dazu weist unter Bezugnahme auf Teil (b) aus 73 eine Zelle 7300B Gate(oder Poly)-Leitungen 7302B und Metall-1(M1)-Leitungen 7304B auf. Die Zelle 7300B ist als eine OO-Zelle designiert, weil die linke Seite der Zelle 7300B und die rechte Seite der Zelle 7300B nichtausgerichtete Gate-Leitungen 7302B und M1-Leitungen 7304B aufweisen.
  • Unter Bezugnahme auf Teil (c) aus 73 weist eine Zelle 7300C Gate(oder Poly)-Leitungen 7302C und Metall-1(M1)-Leitungen 7304C auf. Die Zelle 7300C ist als eine EO-Zelle designiert, weil die linke Seite der Zelle 7300C ausgerichtete Gate-Leitungen 7302C und M1-Leitungen 7304C aufweist, aber die rechte Seite der Zelle 7300C nichtausgerichtete Gate-Leitungen 7302C und M1-Leitungen 7304C aufweist. Im Gegensatz dazu weist unter Bezugnahme auf Teil (d) aus 73 eine Zelle 7300D Gate(oder Poly)-Leitungen 7302D und Metall-1(M1)-Leitungen 7304D auf. Die Zelle 7300D ist als eine OE-Zelle designiert, weil die linke Seite der Zelle 7300D nichtausgerichtete Gate-Leitungen 7302D und M1-Leitungen 7304D aufweist, aber die rechte Seite der Zelle 7300D ausgerichtete Gate-Leitungen 7302D und M1-Leitungen 7304D aufweist.
  • Als Grundlage zum Platzieren ausgewählter erster oder zweiter Versionen von Standardzellentypen veranschaulicht 74 eine Draufsicht eines Blockebenenpolygitters gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 74 beinhaltet ein Blockebenenpolygitter 7400 Gate-Leitungen 7402, die parallel entlang einer Richtung 7404 verlaufen. Designierte Zellenlayoutgrenzen 7406 und 7408 sind in einer zweiten, orthogonalen Richtung verlaufend gezeigt. Die Gate-Leitungen 7402 alternieren zwischen gerader (E) und ungerader (O) Designation.
  • 75 veranschaulicht ein beispielhaftes akzeptables (Bestehen) Layout basierend auf Standardzellen mit unterschiedlichen Versionen gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 75 beinhaltet ein Layout 7500 drei Zellen des Typs 7300C/7300D, wie der Reihe nach von links nach rechts zwischen den Grenzen 7406 und 7408 platziert; 7300D, die an erste 7300C anstößt und von zweiten 7300C beabstandet ist. Die Auswahl zwischen 7300C und 7300D basiert auf der Ausrichtung der E- oder O-Designationen auf den entsprechenden Gate-Leitungen 7402. Das Layout 7500 beinhaltet auch Zellen des Typs 7300A/7300B, wie der Reihe nach von links nach rechts unter der Grenze 7408 platziert; erste 7300A beabstandet von zweiten 7300A. Die Auswahl zwischen 7300A und 7300B basiert auf der Ausrichtung der E- oder O-Designationen auf den entsprechenden Gate-Leitungen 7402. Das Layout 7500 ist eine Durchgangszelle in dem Sinne, dass keine ungenaue Überdeckungsgenauigkeit (DR) in dem Layout 7500 auftritt. Es versteht sich, dass p Leistung designiert und a, b, c oder o beispielhafte Pins sind. Bei der Anordnung 7500 sind die Leistungsleitungen p miteinander über die Grenze 7408 hinweg aufgereiht.
  • Unter allgemeinerer Bezugnahme auf 75 beinhaltet eine Integrierter-Schaltkreis-Struktur gemäß einer Ausführungsform der vorliegenden Offenbarung mehrere Gate-Leitungen 7402 parallel entlang einer ersten Richtung eines Substrats und mit einem Rastermaß entlang einer zweiten Richtung orthogonal zu der ersten Richtung. Eine erste Version 7300C eines Zellentyps befindet sich über einem ersten Teil der mehreren Gate-Leitungen 7402. Die erste Version 7300C des Zellentyps beinhaltet erste mehrere Zwischenverbindungsleitungen mit einem zweiten Rastermaß entlang der zweiten Richtung, wobei das zweite Rastermaß geringer als das erste Rastermaß ist. Eine zweite Version 7300D des Zellentyps befindet sich über einem zweiten Teil der mehreren Gate-Leitungen 7402 lateral angrenzend an die erste Version 7300C des Zellentyps entlang der zweiten Richtung. Die zweite Version 7300D des Zellentyps beinhaltet zweite mehrere Zwischenverbindungsleitungen mit dem zweiten Rastermaß entlang der zweiten Richtung. Die zweite Version 7300D des Zellentyps ist strukturell von der ersten Version 7300C des Zellentyps verschieden.
  • Bei einer Ausführungsform sind einzelne der ersten mehreren Zwischenverbindungsleitungen der ersten Version 7300C des Zellentyps mit einzelnen der mehreren Gate-Leitungen 7402 entlang der ersten Richtung an einem ersten Rand (z. B. linken Rand) ausgerichtet, aber nicht bei einem zweiten Rand (z. B. rechten Rand) der ersten Version 7300C des Zellentyps entlang der zweiten Richtung. Bei einer solchen Anordnung ist die erste Version des Zellentyps 7300C eine erste Version einer NAND-Zelle. Einzelne der zweiten mehreren Zwischenverbindungsleitungen der zweiten Version 7300D des Zellentyps sind nicht mit einzelnen der mehreren Gate-Leitungen 7402 entlang der ersten Richtung an einem ersten Rand (z. B. linken Rand) ausgerichtet, aber sind bei einem zweiten Rand (z. B. rechten Rand) der zweiten Version 7300D des Zellentyps entlang der zweiten Richtung ausgerichtet. Bei einer solchen Anordnung ist die zweite Version des Zellentyps 7300D eine zweite Version einer NAND-Zelle.
  • Bei einer anderen Ausführungsform werden die erste Version und zweite Version von den Zellentypen 7300A und 7300B ausgewählt. Einzelne der ersten mehreren Zwischenverbindungsleitungen der ersten Version 7300A des Zellentyps sind mit einzelnen der mehreren Gate-Leitungen 7402 entlang der ersten Richtung an beiden Rändern der ersten Version des Zellentyps 7300A entlang der zweiten Richtung ausgerichtet. Bei einer Ausführungsform ist die erste Version 7300A des Zellentyps eine erste Version einer Inverterzelle. Es versteht sich, dass einzelne der zweiten mehreren Zwischenverbindungsleitungen der zweiten Version 7300B des Zellentyps ansonsten nicht mit einzelnen der mehreren Gate-Leitungen 7402 entlang der ersten Richtung an beiden Rändern der zweiten Version 7300B des Zellentyps entlang der zweiten Richtung ausgerichtet wären. Bei einer Ausführungsform ist die zweite Version 7300B des Zellentyps eine zweite Version einer Inverterzelle.
  • 76 veranschaulicht ein beispielhaftes nichtakzeptables (Ausfall) Layout basierend auf Standardzellen mit unterschiedlichen Versionen gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 76 beinhaltet ein Layout 7600 drei Zellen des Typs 7300C/7300D, wie der Reihe nach von links nach rechts zwischen den Grenzen 7406 und 7408 platziert; 7300D, die an erste 7300C anstößt und von zweiten 7300C beabstandet ist. Die angemessene Auswahl zwischen 7300C und 7300D basiert auf der Ausrichtung der E- oder O-Designation auf den entsprechenden Gate-Leitungen 7402, wie gezeigt ist. Jedoch beinhaltet das Layout 7600 auch Zellen des Typs 7300A/7300B, wie der Reihe nach von links nach rechts unter der Grenze 7408 platziert; erste 7300A beabstandet von zweiten 7300A. Das Layout 7600 weicht von 7500 darin ab, dass die zweite 7300A eine Leitung nach links bewegt ist. Obwohl die Auswahl zwischen 7300A und 7300B auf der Ausrichtung der E- oder O-Designation auf den entsprechenden Gate-Leitungen 7402 basieren sollte, ist dies nicht der Fall und ist die zweite Zelle 7300A fehlausgerichtet, wobei eine Konsequenz davon fehlausgerichtete Leistung(p)-Leitungen sind. Das Layout 7600 ist eine Ausfallszelle, weil eine ungenaue Überdeckungsgenauigkeit (DR) in dem Layout 7600 auftritt.
  • 77 veranschaulicht ein anderes beispielhaftes akzeptables (Bestehen) Layout basierend auf Standardzellen mit unterschiedlichen Versionen gemäß einer Ausführungsform der vorliegenden Offenbarung. Unter Bezugnahme auf 77 beinhaltet ein Layout 7700 drei Zellen des Typs 7300C/7300D, wie der Reihe nach von links nach rechts zwischen den Grenzen 7406 und 7408 platziert; 7300D, die an erste 7300C anstößt und von zweiten 7300C beabstandet ist. Die Auswahl zwischen 7300C und 7300D basiert auf der Ausrichtung der E- oder O-Designation auf den entsprechenden Gate-Leitungen 7402. Das Layout 7700 beinhaltet auch Zellen des Typs 7300A/7300B, wie der Reihe nach von links nach rechts unter der Grenze 7408 platziert; 7300A, die von 7300B beabstandet ist. Die Position von 7300B ist gleich der Position von 7300A in dem Layout 7600, aber die ausgewählte Zelle 7300B basiert auf der angemessenen Ausrichtung von O-Designation auf entsprechende Gate-Leitungen 7402. Das Layout 7700 ist eine Durchgangszelle in dem Sinne, dass keine ungenaue Überdeckungsgenauigkeit (DR) in dem Layout 7700 auftritt. Es versteht sich, dass p Leistung designiert und a, b, c oder o beispielhafte Pins sind. Bei der Anordnung 7700 sind die Leistungsleitungen p miteinander über die Grenze 7408 hinweg aufgereiht.
  • Unter gemeinsamer Bezugnahme auf 76 und 77 beinhaltet ein Verfahren zum Fertigen eines Layouts für eine Integrierter-Schaltkreis-Struktur Designieren alternierender mehrerer Gate-Leitungen 7402 parallel entlang einer ersten Richtung als gerade (E) oder ungerade (O) entlang einer zweiten Richtung. Eine Position wird dann für einen Zellentyp über den mehreren Gate-Leitungen 7402 ausgewählt. Das Verfahren beinhaltet auch Auswählen zwischen einer ersten Version des Zellentyps und einer zweiten Version des Zellentyps in Abhängigkeit von der Position, wobei die zweite Version strukturell von der ersten Version verschieden ist, wobei die ausgewählte Version des Zellentyps eine gerade (E) oder ungerade (O) Designation für Zwischenverbindungen an Rändern des Zellentyps entlang der zweiten Richtung aufweist und wobei die Designation der Ränder des Zellentyps mit der Designation einzelner der mehreren Gate-Leitungen unterhalb der Zwischenverbindungen übereinstimmt.
  • Bei einem anderen Aspekt betreffen eine oder mehrere Ausführungsformen die Fertigung von Metallwiderständen auf einer finnenbasierten Struktur, die in einer Finnen-Feldeffekttransistor(FET)-Architektur enthalten ist. Bei einer Ausführungsform werden solche Präzisionswiderstände aufgrund der Hochgeschwindigkeit-EAs, die für schnellere Datentransferraten benötigt werden, als eine fundamentale Komponente einer System-auf-Chip(SoC)-Technologie implementiert. Solche Widerstände können die Realisierung einer Hochgeschwindigkeitsanalogschaltungsanordnung (wie etwa CSI/SERDES) und skalierter EA-Architekturen aufgrund der Charakteristiken einer niedrigen Variation und Temperaturkoeffizienten nahe Null ermöglichen. Bei einer Ausführungsform ist ein hier beschriebener Widerstand ein abstimmbarer Widerstand.
  • Zur Bereitstellung des Zusammenhangs fallen herkömmliche Widerstände, die in derzeitigen Prozesstechnologien verwendet werden, in zwei Klassen: allgemeine Widerstände und Präzisionswiderstände. Allgemeine Widerstände, wie etwa Grabenkontaktwiderstände, sind kostenneutral, aber können aufgrund von inhärenten Variationen in dem genutzten Fertigungsverfahren oder der assoziierten großen Temperaturkoeffizienten der Widerstände oder beidem unter einer hohen Variation leiden. Präzisionswiderstände können die Variations- und Temperaturkoeffizientenprobleme abschwächen, aber oft auf Kosten höherer Prozesskosten und einer erhöhten Anzahl notwendiger Fertigungsvorgänge. Die Integration von Polysiliciumpräzisionswiderständen stellt sich als zunehmend schwierig in High-k/Metall-Gate-Prozesstechnologien heraus.
  • Gemäß Ausführungsformen werden finnenbasierte Dünnfilmwiderstände (TFRs) beschrieben. Bei einer Ausführungsform weisen solche Widerstände einen Temperaturkoeffizienten nahe Null auf. Bei einer Ausführungsform zeigen solche Widerstände eine reduzierte Variation von einer Dimensionssteuerung auf. Gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung wird ein integrierter Präzisionswiderstand innerhalb einer Fin-FET-Transistorarchitektur gefertigt. Es versteht sich, dass herkömmliche Widerstände, die in High-k/Metall-Gate-Prozesstechnologien verwendet werden, typischerweise Wolframgrabenkontakte (TCN: Tungsten Trench Contact), Wannenwiderstände oder Polysiliciumpräzisionswiderstände sind. Solche Widerstände fügen Prozesskosten oder Komplexität hinzu oder leiden unter einer hohen Variation und schlechten Temperaturkoeffizienten aufgrund von Variationen in den genutzten Fertigungsprozessen. Im Gegensatz dazu ermöglicht bei einer Ausführungsform die Fertigung von finnenintegrierten Dünnfilmwiderständen eine Alternative mit kostenneutralen, guten (nahe bei null) Temperaturkoeffizienten und niedriger Variation zu bekannten Ansätzen.
  • Zur Bereitstellung eines weiteren Zusammenhangs wurden Präzisionswiderstände nach dem Stand der Technik unter Verwendung von zweidimensionalen (2D) metallischen Dünnfilmen oder stark dotierten Polyleitungen gefertigt. Solche Widerstände neigen dazu, in Schablonen fester Werte diskretisiert zu werden und daher ist eine feinere Granularität von Widerstandswerten schwer zu erreichen.
  • Zum Adressieren eines oder mehrerer der obigen Probleme gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung, ist die Gestaltung eines Präzisionswiderstands mit hoher Dichte unter Verwendung eines Finnen-Backbone, wie etwa eines Siliciumfinnen-Backbone, hier beschrieben. Bei einer Ausführungsform beinhalten Vorteile eines solchen Präzisionswiderstands mit hoher Dichte, dass die hohe Dichte unter Verwendung einer Finnenpackungsdichte erreicht werden kann. Außerdem ist bei einer Ausführungsform ein Widerstand auf der gleichen Ebene wie aktive Transistoren integriert, was zu der Fertigung einer kompakten Schaltungsanordnung führt. Das Verwenden eines Siliciumfinnen-Backbone kann eine hohe Packungsdichte ermöglichen und mehrere Freiheitsgrade zum Steuern des Widerstandswertes des Widerstands bereitstellen. Entsprechend wird bei einer speziellen Ausführungsform die Flexibilität eines Finnenstrukturierungsprozesses ausgenutzt, um einen weiten Bereich von Widerstandswerten bereitzustellen, was zu einer abstimmbaren Präzisionswiderstandsfertigung führt.
  • Als eine beispielhafte Geometrie für einen finnenbasierten Präzisionswiderstand veranschaulicht 78 eine partielle Schnittdraufsicht und eine entsprechende Querschnittsansicht einer finnenbasierten Dünnfilmwiderstandstruktur, wobei die Querschnittsansicht entlang der a-a'-Achse der partiellen Schnittdraufsicht vorliegt, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 78 beinhaltet eine Integrierter-Schaltkreis-Struktur 7800 eine Halbleiterfinne 7802, die durch ein Grabenisolationsgebiet 7814 hindurch oberhalb eines Substrats 7804 hervorragt. Bei einer Ausführungsform ragt die Halbleiterfinne 7802 aus dem Substrat 7804 hervor und ist kontinuierlich mit diesem, wie dargestellt ist. Die Halbleiterfinne weist eine obere Oberfläche 7805, ein erstes Ende 7806 (als eine gestrichelte Linie in der partiellen Schnittdraufsicht gezeigt, weil die Finne in dieser Ansicht bedeckt ist), ein zweites Ende 7808 (als eine gestrichelte Linie in der partiellen Schnittdraufsicht gezeigt, weil die Finne in dieser Ansicht bedeckt ist) und ein Paar von Seitenwänden 7807 zwischen dem ersten Ende 7806 und dem zweiten Ende 7808 auf. Es versteht sich, dass die Seitenwände 7807 tatsächlich durch eine Schicht 7812 in der partiellen Schnittdraufsicht bedeckt sind.
  • Eine Isolationsschicht 7812 ist konform mit der oberen Oberfläche 7805, dem ersten Ende 7806, dem zweiten Ende 7808 und dem Paar von Seitenwänden 7807 der Halbleiterfinne 7802. Eine Metallwiderstandsschicht 7810 ist konform mit der Isolationsschicht 7814 konform mit der oberen Oberfläche 7805 (Metallwiderstandsschichtteil 7810A), dem ersten Ende 7806 (Metallwiderstandsschichtteil 7810B), dem zweiten Ende 7808 (Metallwiderstandsschichtteil 7810C) und dem Paar von Seitenwänden 7807 (Metallwiderstandsschichtteile 7810D) der Halbleiterfinne 7802. Bei einer bestimmten Ausführungsform beinhaltet die Metallwiderstandsschicht 7810 ein Fußmerkmal 7810E angrenzend an die Seitenwände 7807, wie dargestellt ist. Die Isolationsschicht 7812 isoliert die Metallwiderstandsschicht 7810 elektrisch von der Halbleiterfinne 7802 und daher von dem Substrat 7804.
  • Bei einer Ausführungsfirm besteht die Metallwiderstandsschicht 7810 aus einem Material, das insofern dazu geeignet ist, einen Temperaturkoeffizienten nahe null bereitzustellen, als dass sich der Widerstandswert des Metallwiderstandsschichtteils 7810 nicht signifikant über einen Bereich von Betriebstemperaturen eines daraus gefertigten Dünnfilmwiderstands (TFR: Thin Film Resistor) ändert. Bei einer Ausführungsform ist die Metallwiderstandsschicht 7810 eine Titannitrid(TiN)-Schicht. Bei einer anderen Ausführungsform ist die Metallwiderstandsschicht 7810 eine Wolfram(W)-Metallschicht. Es versteht sich, dass andere Metalle für die Metallwiderstandsschicht 7810 anstelle von, oder in Kombination mit, Titannitrid (TiN) oder Wolfram (W) verwendet werden können. Bei einer Ausführungsform weist die Metallwiderstandsschicht 7810 eine Dicke näherungsweise in dem Bereich von 2-5 Nanometer auf. Bei einer Ausführungsform weist die Metallwiderstandsschicht 7810 einen spezifischen Widerstand näherungsweise in dem Bereich von 100-100.000 Ohm/Quadrat auf.
  • Bei einer Ausführungsform sind eine Anodenelektrode und eine Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 verbunden, wobei Ausführungsbeispiele davon unten in Assoziation mit 84 ausführlicher beschrieben sind. Bei einer solchen Ausführungsform bilden die Metallwiderstandsschicht 7810, die Anodenelektrode und die Kathodenelektrode eine passive Präzisionsdünnfilmwiderstand(TFR)-Vorrichtung. Bei einer Ausführungsform ermöglicht der auf der Struktur 7800 aus 78 basierende TFR eine präzise Steuerung des Widerstands basierend auf der Höhe der Finne 7802, der Breite der Finne 7802, der Dicke der Metallwiderstandsschicht 7810 und einer gesamten Länge der Finne 7802. Diese Freiheitsgrade können ermöglichen, dass ein Schaltkreisgestalter einen ausgewählten Widerstandswert erreicht. Außerdem ist, weil die Widerstandsstrukturierung finnenbasiert ist, eine hohe Dichte in der Größenordnung der Transistordichte möglich.
  • Bei einer Ausführungsform werden FinFET-Verarbeitungsvorgänge nach dem Stand der Technik verwendet, um eine Finne bereitzustellen, die zur Fertigung eines finnenbasierten Widerstands geeignet ist. Ein Vorteil eines solchen Ansatzes kann in seiner hohen Dichte und Nähe zu den aktiven Transistoren liegen, wodurch eine einfache Integration in Schaltkreise ermöglicht wird. Auch ermöglicht die Flexibilität in der Geometrie der darunterliegenden Finne einen weiten Bereich von Widerstandswerten. Bei einem beispielhaften Verarbeitungsschema wird eine Finne zuerst unter Verwendung von Backbone-Lithografie und Abstandshalterzeugungsansatzes strukturiert. Die Finne wird dann mit einem Isolationsoxid bedeckt, das zurückgesetzt wird, um die Höhe des Widerstands festzulegen. Ein Isolationsoxid wird dann konform auf der Finne abgeschieden, um den leitfähigen Film von dem darunterliegenden Substrat, wie etwa einem darunterliegenden Siliciumsubstrat, zu separieren. Ein Metall- oder ein stark dotierter Polysiliciumfilm wird dann auf der Finne abgeschieden. Der Film wird dann mit Abstandshaltern versehen, um den Präzisionswiderstand zu erschaffen.
  • Bei einem beispielhaften Verarbeitungsschema veranschaulichen 79-83 Draufsichten und entsprechende Querschnittsansichten, die verschiedene Vorgänge in einem Verfahren zum Fertigen einer finnenbasierten Dünnfilmwiderstandsstruktur gemäß einer Ausführungsform der vorliegenden Offenbarung darstellen.
  • Unter Bezugnahme auf 79 veranschaulichen eine Draufsicht und eine entsprechende Querschnittsansicht entlang der b-b'-Achse der Draufsicht eine Phase eines Prozessflusses anschließend an das Bilden der Backbone-Schablonenstruktur 7902 auf einem Halbleitersubstrat 7801. Eine Seitenwandabstandshalterschicht 7904 wird dann konform mit Seitenwandoberflächen der Backbone-Schablonenstruktur 7902 gebildet. Bei einer Ausführungsform wird anschließend an das Strukturieren der Backbone-Schablonenstruktur 7902 ein konformes Oxidmaterial abgeschieden und dann anisotrop geätzt (mit Abstandshaltern versehen), um die Seitenwandabstandshalterschicht 7904 bereitzustellen.
  • Unter Bezugnahme auf 80 veranschaulicht eine Draufsicht eine Phase des Prozessflusses anschließend an das Belichten eines Gebiets 7906 der Seitenwandabstandshalterschicht 7904, z. B. durch einen lithografischen Maskierungs- und Belichtungsprozess. Die in dem Gebiet 7906 enthaltenen Teile der Seitenwandabstandshalterschicht 7904 werden dann z. B. durch einen Ätzprozess entfernt. Die entfernten Teile sind jene Teile, die für die schlussendliche Finnendefinition verwendet werden.
  • Unter Bezugnahme auf 81 veranschaulichen eine Draufsicht und eine entsprechende Querschnittsansicht entlang der c-c'-Achse der Draufsicht eine Phase des Prozessflusses anschließend an die Entfernung der in dem Gebiet 7906 aus 80 enthaltenen Teile der Seitenwandabstandshalterschicht 7904, um eine Finnenstrukturierungsmaske (z. B. eine Oxidfinnenstrukturierungsmaske) zu bilden. Die Backbone-Schablonenstruktur 7902 wird dann entfernt und die verbleibende Strukturierungsmaske wird als eine Ätzmaske verwendet, um das Substrat 7801 zu strukturieren. Beim Strukturieren des Substrats 7801 und anschließenden Entfernen der Finnenstrukturierungsmaske verbleibt eine Halbleiterfinne 7802 hervorragend von und kontinuierlich mit einem nun strukturierten Halbleitersubstrat 7804. Die Halbleiterfinne 7802 weist eine obere Oberfläche 7805, ein erstes Ende 7806, ein zweites Ende 7808 und ein Paar von Seitenwänden 7807 zwischen dem ersten Ende und dem zweiten Ende auf, wie oben in Assoziation mit 78 beschrieben ist.
  • Unter Bezugnahme auf 82 veranschaulichen eine Draufsicht und eine entsprechende Querschnittsansicht entlang der d-d'-Achse der Draufsicht eine Phase des Prozessflusses anschließend an das Bilden einer Grabenisolationsschicht 7814. Bei einer Ausführungsform wird die Grabenisolationsschicht 7814 gebildet, indem ein Isolationsmaterial abgeschieden und anschließend zurückgesetzt wird, um die Finnenhöhe (Hsi) zum Definieren der Finnenhöhe zu definieren.
  • Unter Bezugnahme auf 83 veranschaulichen eine Draufsicht und eine entsprechende Querschnittsansicht entlang der e-e'-Achse der Draufsicht eine Phase des Prozessflusses anschließend an das Bilden einer Isolationsschicht 7812. Bei einer Ausführungsform wird die Isolationsschicht 7812 durch einen chemischen Gasphasenabscheidungsprozess (CVD) gebildet. Die Isolationsschicht 7812 wird konform mit der oberen Oberfläche (7805), dem ersten Ende 7806, dem zweiten Ende 7808 und dem Paar von Seitenwänden (7807) der Halbleiterfinne 7802 gebildet. Eine Metallwiderstandsschicht 7810 wird dann konform mit der Isolationsschicht 7812 konform mit der oberen Oberfläche, dem ersten Ende, dem zweiten Ende und dem Paar von Seitenwänden der Halbleiterfinne 7802 gebildet.
  • Bei einer Ausführungsform wird die Metallwiderstandsschicht 7810 unter Verwendung einer Deckabscheidung und eines anschließenden anisotropen Ätzprozesses gebildet. Bei einer Ausführungsform wird die Metallwiderstandsschicht 7810 unter Verwendung von Atomlagenabscheidung (ALD) gebildet. Bei einer Ausführungsform wird die Metallwiderstandsschicht 7810 bis zu einer Dicke in dem Bereich von 2-5 Nanometer gebildet. Bei einer Ausführungsform ist die Metallwiderstandsschicht 7810 eine Titannitrid(TiN)-Schicht oder eine Wolfram(W)-Schicht oder beinhaltet diese. Bei einer Ausführungsform wird die Metallwiderstandsschicht 7810 so gebildet, dass sie einen spezifischen Widerstand in dem Bereich von 100-100.000 Ohm/Quadrat aufweist.
  • In einem anschließenden Verarbeitungsvorgang kann ein Paar von Anoden- oder Kathodenelektroden gebildet werden und kann elektrisch mit der Metallwiderstandsschicht 7810 der Struktur aus 83 verbunden werden. Als ein Beispiel veranschaulicht 84 eine Draufsicht einer finnenbasierten Dünnfilmwiderstandsstruktur mit einer Vielzahl von beispielhaften Positionen für Anoden- oder Kathodenelektrodenkontakte gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 84 ist eine erste Anoden- oder Kathodenelektrode, z. B. eine von 8400, 8402, 8404, 8406, 8408, 8410, elektrisch mit der Metallwiderstandsschicht 7810 verbunden. Eine zweite Anoden- oder Kathodenelektrode, z. B. eine andere von 8400, 8402, 8404, 8406, 8408, 8410, ist elektrisch mit der Metallwiderstandsschicht 7810 verbunden. Bei einer Ausführungsform bilden die Metallwiderstandsschicht 7810, die Anodenelektrode und die Kathodenelektrode eine passive Präzisionsdünnfilmwiderstand(TFR)-Vorrichtung. Die passive Präzision-TFR-Vorrichtung kann insofern abstimmbar sein, als dass der Widerstand basierend auf dem Abstand zwischen der ersten Anoden- oder Kathodenelektrode und der zweiten Anoden- oder Kathodenelektrode ausgewählt werden kann. Die Optionen können durch Bereitstellen einer Vielzahl tatsächlicher Elektroden, z. B. 8400, 8402, 8404, 8406, 8408, 8410 und anderer Möglichkeiten und dann Auswählen der tatsächlichen Paarung basierend auf einer Zwischenverbindungsschaltungsanordnung bereitgestellt werden. Alternativ dazu kann eine einzige Anode- oder Kathodenpaarung gebildet werden, wobei Positionen für jede während einer Fertigung der TFR-Vorrichtung ausgewählt werden. In beiden Fällen ist bei einer Ausführungsform die Position für eine der Anoden- oder Kathodenelektroden an einem Ende der Finne 7802 (z. B. bei der Position 8400 oder 8402) bei einer Ecke der Finne 7802 (z. B. bei der Position 8404, 8406 oder 8408) oder in einem Zentrum eines Übergangs zwischen Ecken (z. B. bei der Position 8410).
  • Bei einem Ausführungsbeispiel ist die erste Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 nahe dem ersten Ende 7806, z. B. bei der Position 8400, der Halbleiterfinne 7802 verbunden. Die zweite Anoden- oder Kathodenelektrode ist elektrisch mit der Metallwiderstandsschicht 7810 nahe dem zweiten Ende 7808, z. B. bei der Position 8402, der Halbleiterfinne 7802 verbunden.
  • Bei einem anderen Ausführungsbeispiel ist die erste Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 nahe dem ersten Ende 7806, z. B. bei der Position 8400, der Halbleiterfinne 7802 verbunden. Die zweite Anoden- oder Kathodenelektrode ist elektrisch mit der Metallwiderstandsschicht 7810 fern von dem zweiten Ende 7808, z. B. bei der Position 8410, 8408, 8406 oder 8404, der Halbleiterfinne 7802 verbunden.
  • Bei einem anderen Ausführungsbeispiel ist die erste Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 fern von dem ersten Ende 7806, z. B. bei der Position 8404 oder 8406, der Halbleiterfinne 7802 verbunden. Die zweite Anoden- oder Kathodenelektrode ist elektrisch mit der Metallwiderstandsschicht 7810 fern von dem zweiten Ende 7808, z. B. bei der Position 8410 oder 8408, der Halbleiterfinne 7802 verbunden.
  • Insbesondere wird gemäß einer oder mehreren Ausführungsformen der vorliegenden Offenbarung ein topographisches Merkmal einer finnenbasierten Transistorarchitektur als eine Grundlage zur Fertigung eines eingebetteten Widerstands verwendet. Bei einer Ausführungsform wird ein Präzisionswiderstand auf einer Finnenstruktur gefertigt. Bei einer speziellen Ausführungsform ermöglicht ein solcher Ansatz eine Integration einer passiven Komponente, wie etwa eines Präzisionswiderstands, mit sehr hoher Dichte.
  • Es versteht sich, dass eine Vielzahl von Finnengeometrien zum Fertigen eines finnenbasierten Präzisionswiderstands geeignet ist. 85A-85D veranschaulichen Draufsichten verschiedener Finnengeometrien zum Fertigen eines finnenbasierten Präzisionswiderstands gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Bei einer Ausführungsform ist unter Bezugnahme auf 85A-85C eine Halbleiterfinne 7802 eine nichtlineare Halbleiterfinne. Bei einer Ausführungsform ragt die Halbleiterfinne 7802 durch ein Grabenisolationsgebiet oberhalb eines Substrats hervor. Eine Metallwiderstandsschicht 7810 ist konform mit einer (nicht gezeigten) Isolationsschicht konform mit der nichtlinearen Halbleiterfinne 7802. Bei einer Ausführungsform sind zwei oder mehr Anoden- oder Kathodenelektroden 8400 elektrisch mit der Metallwiderstandsschicht 7810 verbunden, wobei beispielhafte optionale Positionen durch die gestrichelten Kreise in 85A-85C gezeigt sind.
  • Eine nichtlineare Finnengeometrie beinhaltet eine oder mehrere Ecken, wie etwa unter anderem eine einzige Ecke (z. B. L-förmig), zwei Ecken (z. B. U-förmig), vier Ecken (z. B. S-förmig) oder sechs Ecken (z. B. die Struktur aus 78). Bei einer Ausführungsform ist die nichtlineare Finnengeometrie eine Geometrie mit offener Struktur. Bei einer anderen Ausführungsform ist die nichtlineare Finnengeometrie eine Geometrie mit geschlossener Struktur.
  • Als Ausführungsbeispiele einer Geometrie mit offener Struktur für eine nichtlineare Finnengeometrie veranschaulicht 85A eine nichtlineare Finne mit einer Ecke, um eine L-förmige Geometrie mit offener Struktur bereitzustellen. 85B veranschaulicht eine nichtlineare Finne mit zwei Ecken, um eine U-förmige Geometrie mit offener Struktur bereitzustellen. In dem Fall einer offenen Struktur weist die nichtlineare Halbleiterfinne 7802 eine obere Oberfläche, ein erstes Ende, ein zweites Ende und ein Paar von Seitenwänden zwischen dem ersten Ende und dem zweiten Ende auf. Eine Metallwiderstandsschicht 7810 ist konform mit einer (nicht gezeigten) Isolationsschicht konform mit der oberen Oberfläche, dem ersten Ende, dem zweiten Ende und dem Paar von Seitenwänden zwischen dem ersten Ende und dem zweiten Ende.
  • Bei einer speziellen Ausführungsform ist wieder unter Bezugnahme auf 85A und 85B eine erste Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 nahe einem ersten Ende einer nichtlinearen Halbleiterfinne mit offener Struktur verbunden und ist eine zweite Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 nahe einem zweiten Ende der nichtlinearen Halbleiterfinne mit offener Struktur verbunden. Bei einer anderen speziellen Ausführungsform ist eine erste Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 nahe einem ersten Ende einer nichtlinearen Halbleiterfinne mit offener Struktur verbunden und ist eine zweite Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 fern von einem zweiten Ende der nichtlinearen Halbleiterfinne mit offener Struktur verbunden. Bei einer anderen speziellen Ausführungsform ist eine erste Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 fern von einem ersten Ende einer nichtlinearen Halbleiterfinne mit offener Struktur verbunden und ist eine zweite Anoden- oder Kathodenelektrode elektrisch mit der Metallwiderstandsschicht 7810 fern von einem zweiten Ende der nichtlinearen Halbleiterfinne mit offener Struktur verbunden.
  • Als ein Ausführungsbeispiel einer Geometrie mit geschlossener Struktur für eine nichtlineare Finnengeometrie veranschaulicht 85C eine nichtlineare Finne mit vier Ecken, um eine quadratförmige oder rechteckförmige Geometrie mit geschlossener Struktur bereitzustellen. In dem Fall einer geschlossenen Struktur weist die nichtlineare Halbleiterfinne 7802 eine obere Oberfläche und ein Paar von Seitenwänden und insbesondere eine innere Seitenwand und eine äußere Seitenwand auf. Jedoch beinhaltet die geschlossene Struktur kein freigelegtes erstes und zweites Ende. Eine Metallwiderstandsschicht 7810 ist konform mit einer (nicht gezeigten) Isolationsschicht konform mit der oberen Oberfläche, der inneren Seitenwand und der äußeren Seitenwand der Finne 7802.
  • Bei einer anderen Ausführungsform ist unter Bezugnahme auf 85D eine Halbleiterfinne 7802 eine lineare Halbleiterfinne. Bei einer Ausführungsform ragt die Halbleiterfinne 7802 durch ein Grabenisolationsgebiet oberhalb eines Substrats hervor. Eine Metallwiderstandsschicht 7810 ist konform mit einer (nicht gezeigten) Isolationsschicht konform mit der linearen Halbleiterfinne 7802. Bei einer Ausführungsform sind zwei oder mehr Anoden- oder Kathodenelektroden 8400 elektrisch mit der Metallwiderstandsschicht 7810 verbunden, wobei beispielhafte optionale Positionen durch die gestrichelten Kreise in 85D gezeigt sind.
  • Bei einem anderen Aspekt sind gemäß einer Ausführungsform der vorliegenden Offenbarung neue Strukturen für eine Hochauflösungsphasenverschiebungsmasken(PSM: Phase Shift Masks)-Fertigung zur Lithographie beschrieben. Solche PSM-Masken können für allgemeine (direkte) Lithografie oder komplementäre Lithografie verwendet werden.
  • Fotolithographie wird üblicherweise in einem Herstellungsprozess zum Bilden von Strukturierungen in einer Schicht aus Fotolack verwendet. In dem Fotolithografieprozess wird eine Fotolackschicht über einer darunterliegenden Schicht abgeschieden, welche zu ätzen ist. Typischerweise ist die darunterliegende Schicht eine Halbleiterschicht, kann aber ein beliebiger Typ einer Hartmaske oder eines dielektrischen Materials sein. Die Fotolackschicht wird dann selektiv einer Strahlung durch eine Fotomaske oder ein Retikel ausgesetzt. Der Fotolack wird dann entwickelt und jene Teile des Fotolacks, die der Strahlung ausgesetzt werden, werden in dem Fall eines „positiven“ Fotolacks entfernt.
  • Die Fotomaske oder das Retikel, die/das zum Strukturieren des Wafers verwendet wird, wird innerhalb einer Fotolithografiebelichtungsanlage, allgemein als ein „Stepper“ oder „Scanner“ bekannt, platziert. In der Stepper- oder Scanner-Maschine wird die Fotomaske oder das Retikel zwischen einer Strahlungsquelle und einem Wafer platziert. Die Fotomaske oder das Retikel wird typischerweise aus strukturiertem Chrom (Absorberschicht) gebildet, das auf einem Quarzsubstrat gebildet wird. Die Strahlung durchläuft die Quarzabschnitte der Fotomaske oder des Retikels bei Positionen, wo es kein Chrom gibt, im Wesentlich ohne Abschwächung. Im Gegensatz dazu geht die Strahlung nicht durch die Chromteile der Maske hindurch. Weil die auf die Maske einfallende Strahlung entweder vollständig durch die Quarzabschnitte hindurchgeht oder vollständig durch die Chromabschnitte blockiert wird, wird dieser Typ von Maske als eine Binärmaske bezeichnet. Nachdem die Strahlung selektiv durch die Maske hindurchgegangen ist, wird die Strukturierung auf der Maske in den Fotolack transferiert, indem ein Bild der Maske durch eine Reihe von Linsen in den Fotolack projiziert wird.
  • Da Merkmale auf der Fotomaske oder auf dem Retikel näher und näher zusammenrücken, fangen Beugungseffekte an, eine Auswirkung zu haben, wenn die Größe der Merkmale auf der Maske vergleichbar zu der Wellenlänge der Lichtquelle sind. Beugung macht das auf den Fotolack projizierte Bild unscharf, was zu einer schlechten Auflösung führt.
  • Ein Ansatz zum Verhindern, dass Beugungsmuster mit der gewünschten Strukturierung des Fotolacks interferieren, besteht darin, ausgewählte Öffnungen in der Fotomaske oder dem Retikel mit einer transparenten Schicht, die als ein Shifter (Verschieber) bekannt ist, zu bedecken. Der Shifter verschiebt eine der Mengen von Belichtungsstrahlen, so dass sie nicht mit einer angrenzenden Menge in Phase ist, was die Interferenzmuster einer Beugung aufhebt. Dieser Ansatz wird als ein Phasenverschiebungsmaske(PSM)-Ansatz bezeichnet. Trotzdem sind alternative Maskenfertigungsschemata, die Defekte reduzieren und einen Durchsatz der Maskenproduktion erhöhen, wichtige Schwerpunktbereiche der Lithografieprozessentwicklung.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung betreffen Verfahren zum Fertigen lithografischer Masken und die resultierenden lithografischen Masken. Zur Bereitstellung des Zusammenhangs basiert die Voraussetzung zum Erfüllen aggressiver Vorrichtungsskalierungsziele, die durch die Halbleiterindustrie dargelegt werden, auf der Fähigkeit lithografischer Masken, kleinere Merkmale mit hoher Genauigkeit zu strukturieren. Jedoch stellen Ansätze zum Strukturieren immer kleinerer Merkmale erhebliche Herausforderungen für die Maskenfertigung dar. In dieser Hinsicht verlassen sich heute weithin verwendete lithografische Masken auf das Konzept der Phasenverschiebungsmaske(PSM)-Technologie zum Strukturieren von Merkmalen. Jedoch verbleibt das Reduzieren von Defekten, während immer kleinere Strukturierungen erschaffen werden, eines der größten Hindernisse in der Maskenfertigung. Das Verwenden von Phasenverschiebungsmasken kann einige Nachteile aufweisen. Erstens ist die Gestaltung einer Phasenverschiebungsmaske eine relativ komplizierte Prozedur, die erhebliche Ressourcen erfordert. Zweitens ist es aufgrund der Natur einer Phasenverschiebungsmaske schwierig, zu überprüfen, ob Defekte in der Phasenverschiebungsmaske vorhanden sind oder nicht. Solche Defekte in Phasenverschiebungsmasken entstehen aus den derzeitigen Integrationsschemta, die zum Produzieren der Maske selbst eingesetzt werden. Manche Phasenverschiebungsmasken nutzen einen umständlichen und etwas defektanfälligen Ansatz zum Strukturieren von dicken Lichtabsorptionsmaterialien und transferieren dann die Strukturierung auf eine zweite Schicht, die bei der Phasenverschiebung hilft. Um die Angelegenheit noch schwieriger zu machen, wird die Absorptionsschicht zweimal einer Plasmaätzung unterzogen und folglich führen ungewollte Effekte der Plasmaätzung wie Belegung)(Loading)-Effekte, reaktive Ionenätzverzögerung, Laden und reproduzierbare Effekte zu Defekten bei der Maskenproduktion.
  • Innovationen hinsichtlich Materialien und neuartigen Integrationstechniken zum Fertigen defektfreier lithografischer Masken verbleibt eine hohe Priorität, um eine Vorrichtungsskalierung zu ermöglichen. Entsprechend kann, um die ganzen Vorteile einer Phasenverschiebungsmaskentechnologie zu nutzen, ein neuartiges Integrationsschema, das (i) Strukturieren einer Shifter-Schicht mit hoher Genauigkeit und (ii) Strukturieren eines Absorbers nur einmal und während der finalen Fertigungsphasen einsetzt, benötigt werden. Außerdem kann ein solches Fertigungsschema auch andere Vorteile bieten, wie etwa Flexibilität bei Materialauswahlen, verringerter Substratschaden während der Fertigung und erhöhter Durchsatz bei der Maskenfertigung.
  • 86 veranschaulicht eine Querschnittsansicht einer Lithografiemaskenstruktur 8601 gemäß einer Ausführungsform der vorliegenden Offenbarung. Die Lithografiemaske 8601 beinhaltet ein In-Die-Gebiet 8610, ein Rahmengebiet 8620 und ein Die-Rahmen-Grenzflächengebiet 8630. Das Die-Rahmen-Grenzflächengebiet 8630 beinhaltet angrenzende Teile des In-Die-Gebiets 8610 und des Rahmengebiets 8620. Das In-Die-Gebiet 8610 beinhaltet eine strukturierte Shifter-Schicht 8606, die direkt auf einem Substrat 8600 angeordnet ist, wobei die strukturierte Shifter-Schicht Merkmale aufweist, die Seitenwände aufweisen. Das Rahmengebiet 8620 umgibt das In-Die-Gebiet 8610 und beinhaltet eine strukturierte Absorber-Schicht 8602, die direkt auf dem Substrat 8600 angeordnet ist.
  • Das Die-Rahmen-Grenzflächengebiet 8630, das auf dem Substrat 8600 angeordnet ist, beinhaltet einen Doppelschichtstapel 8640. Der Doppelschichtstapel 8640 beinhaltet eine obere Schicht 8604, die auf der unteren strukturierten Verschiebungsschicht 8606 angeordnet ist. Die obere Schicht 8604 des Doppelschichtstapels 8640 besteht aus einem gleichen Material wie die strukturierte Absorberschicht 8602 des Rahmengebiets 8620.
  • Bei einer Ausführungsform weist eine oberste Oberfläche 8608 der Merkmale der strukturierten Shifter-Schicht 8606 eine Höhe auf, die verschieden von einer obersten Oberfläche 8612 von Merkmalen des Die-Rahmen-Grenzflächengebiets und verschieden von einer obersten Oberfläche 8614 der Merkmale in dem Rahmengebiet ist. Des Weiteren ist bei einer Ausführungsform die Höhe der obersten Oberfläche 8612 der Merkmale des Die-Rahmen-Grenzflächengebiets verschieden von der Höhe der obersten Oberfläche 8614 der Merkmale des Rahmengebiets. Eine typische Dicke der Phasen-Shifter-Schicht 8606 liegt im Bereich von 40 - 100 nm, während eine typische Dicke der Absorberschicht im Bereich von 30 - 100 nm liegt. Bei einer Ausführungsform beträgt die Dicke der Absorberschicht 8602 in dem Rahmengebiet 8620 50 nm, beträgt die kombinierte Dicke der Absorberschicht 8604, die auf der Shifter-Schicht 8606 in dem Die-Rahmen-Grenzflächengebiet 8630 angeordnet ist, 120 nm und beträgt die Dicke des Absorbers in dem Rahmengebiet 70 nm. Bei einer Ausführungsform ist das Substrat 8600 Quarz, beinhaltet die strukturierte Shifter-Schicht ein Material, wie etwa unter anderem Molybdänsilicid, Molybdänsiliciumoxinitrid, Molybdänsiliciumnitrid, Siliciumoxinitrid oder Siliciumnitrid und ist das Absorbermaterial Chrom.
  • Die hier offenbarten Ausführungsformen können zur Herstellung einer großen Vielfalt verschiedener Typen von integrierten Schaltkreisen oder mikroelektronischen Vorrichtungen verwendet werden. Beispiele für solche integrierten Schaltkreise beinhalten unter anderem Prozessoren, Chipsatzkomponenten, Grafikprozessoren, Digitalsignalprozessoren, Mikrocontroller und dergleichen. Bei anderen Ausführungsformen kann ein Halbleiterspeicher hergestellt werden. Darüber hinaus können die integrierten Schaltkreise oder andere mikroelektronische Vorrichtungen in einer breiten Vielfalt von elektronischen Vorrichtungen verwendet werden, die in der Technik bekannt sind. Zum Beispiel in Computersystemen (z. B. Desktop, Laptop, Server), Mobiltelefonen, Elektronik für den persönlichen Gebrauch usw. Die integrierten Schaltkreise können mit einem Bus und anderen Komponenten in den Systemen gekoppelt sein. Zum Beispiel kann ein Prozessor durch einen oder mehrere Busse mit einem Speicher, einem Chipsatz usw. gekoppelt sein. Jeder von dem Prozessor, dem Speicher und dem Chipsatz kann möglicherweise unter Verwendung der hier offenbarten Ansätze hergestellt werden.
  • 87 veranschaulicht eine Rechenvorrichtung 8700 gemäß einer Implementierung der vorliegenden Erfindung. Die Rechenvorrichtung 8700 beherbergt eine Platine 8702. Die Platine 8702 kann eine Anzahl an Komponenten, einschließlich unter anderem eines Prozessors 7904 und wenigstens eines Kommunikationschips 8706, beinhalten. Der Prozessor 8704 ist physisch und elektrisch mit der Platine 8702 gekoppelt. Bei einigen Implementierungen ist der wenigstens eine Kommunikationschip 8706 auch physisch und elektrisch mit der Platine 8702 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 8706 Teil des Prozessors 8704.
  • In Abhängigkeit von ihren Anwendungen kann die Rechenvorrichtung 8700 andere Komponenten beinhalten, die physisch und elektrisch mit der Platine 8702 gekoppelt sein können oder auch nicht. Diese anderen Komponenten beinhalten unter anderem flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirmteuerung, eine Batterie, einen Audiocodec, einen Videocodec, einen Leistungsverstärker, eine Globales-Positionierungssystem(GPS)-Vorrichtung, einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie ein Festplattenlaufwerk, eine Compact Disk (CD), eine Digital Versatile Disk (DVD) und so weiter).
  • Der Kommunikationschip 8706 ermöglicht drahtlose Kommunikationen zur Übertragung von Daten zu und von der Rechenvorrichtung 8700. Der Begriff „drahtlos“ und dessen Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium Daten kommunizieren können. Der Begriff impliziert nicht, dass die zugewiesenen Vorrichtungen keinerlei Drähte aufweisen, obwohl dies bei manchen Ausführungsformen der Fall sein kann. Der Kommunikationschip 8706 kann beliebige einer Anzahl an drahtlosen Standards oder Protokollen implementieren, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Die Rechenvorrichtung 8700 kann mehrere Kommunikationschips 8706 beinhalten. Beispielsweise kann ein erster Kommunikationschip 8706 kürzerreichweitiger drahtloser Kommunikation gewidmet sein, wie etwa Wi-Fi und Bluetooth, und kann ein zweiter Kommunikationschip 8706 längerreichweitiger drahtloser Kommunikation gewidmet sein, wie etwa GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und anderen.
  • Der Prozessor 8704 der Rechenvorrichtung 8700 beinhaltet einen Integrierter-Schaltkreis-Die, der innerhalb des Prozessors 8704 gekapselt ist. Bei manchen Implementierungen von Ausführungsformen der Offenbarung umfasst der Integrierter-Schaltkreis-Die des Prozessors eine oder mehrere Strukturen, wie etwa Integrierter-Schaltkreis-Strukturen, die gemäß Implementierungen der Erfindung gebaut sind. Der Begriff „Prozessor“ kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, die bzw. der elektronische Daten aus Registern oder einem Speicher verarbeitet, um diese elektronischen Daten, oder beides, in andere elektronische Daten, die in Registern oder einem Speicher gespeichert werden können, umzuwandeln.
  • Der Kommunikationschip 8706 beinhaltet auch einen Integrierter-Schaltkreis-Die, der innerhalb des Kommunikationschips 8706 gekapselt ist. Gemäß einer anderen Implementierung der Offenbarung ist der Integrierter-Schaltkreis-Die des Kommunikationschips gemäß Implementierungen der Offenbarung gebaut.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb der Rechenvorrichtung 8700 untergebracht ist, einen Integrierter-Schaltkreis-Die enthalten, der gemäß Implementierungen von Ausführungsformen der Offenbarung gebaut ist.
  • Bei verschiedenen Ausführungsformen kann die Rechenvorrichtung 8700 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Settopbox, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbarer Musikspieler oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann die Rechenvorrichtung 8700 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • 88 veranschaulicht einen Interposer 8800, der eine oder mehrere Ausführungsformen der Offenbarung umfasst. Der Interposer 8800 ist ein Zwischensubstrat, das zur Überbrückung von einem ersten Substrat 8802 zu einem zweiten Substrat 8804 verwendet wird. Das erste Substrat 8802 kann zum Beispiel ein Integrierter-Schaltkreis-Die sein: Das zweite Substrat 8804 kann zum Beispiel ein Speichermodul, eine Computer-Hauptplatine oder ein anderer Integrierter-Schaltkreis-Die sein. Allgemein kann der Zweck eines Interposers 8800 darin bestehen, eine Verbindung zu einem breiteren Rastermaß auszubreiten oder eine Verbindung zu einer anderen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 8800 einen Integrierter-Schaltkreis-Die mit einer Kugelgitteranordnung (BGA: Ball Grid Array) 8806 koppeln, die anschließend mit dem zweiten Substrat 8804 gekoppelt werden kann. Bei manchen Ausführungsformen sind das erste und zweite Substrat 8802/8804 an gegenüberliegenden Seiten des Interposers 8800 angebracht. Bei anderen Ausführungsformen sind das erste und zweite Substrat 8802/8804 auf der gleichen Seite des Interposers 8800 angebracht. Und bei weiteren Ausführungsformen sind drei oder mehr Substrate über den Interposer 8800 miteinander verbunden.
  • Der Interposer 8800 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem keramischen Material oder einem Polymermaterial, wie etwa Polyimid, gebildet sein. Bei weiteren Implementierungen kann der Interposer aus alternierend starren oder flexiblen Materialien gebildet sein, die die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien beinhalten können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien.
  • Der Interposer kann Metallzwischenverbindungen 8808 und Vias 8810 aufweisen, die unter anderem Siliciumdurchkontaktierungen (TSV - Through-Silicon Vias) 8812 beinhalten. Der Interposer 8800 kann ferner eingebettete Vorrichtungen 8814 umfassen, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen beinhalten unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren und ESD (Electrostatic Discharge - elektrostatische Entladung)-Vorrichtungen. Komplexere Vorrichtungen, wie beispielsweise Hochfrequenz (HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und MEMS-Vorrichtungen, können auch auf dem Interposer 8000 gebildet werden. Gemäß Ausführungsformen der Offenbarung können Einrichtungen oder Prozesse, die hier offenbart werden, bei der Fertigung des Interposers 8800 oder bei der Fertigung von Komponenten, die in dem Interposer 8800 enthalten sind, verwendet werden.
  • 89 ist eine isometrische Ansicht einer Mobilrechenplattform 8900, die einen integrierten Schaltkreis (IC) einsetzt, der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt ist oder ein oder mehrere hier beschriebene Merkmale beinhaltet, gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Die Mobilrechenvorrichtung 8900 kann eine portable Vorrichtung sein, die sowohl zur elektronischen Datenanzeige, elektronischen Datenverarbeitung als auch Drahtlosübertragung elektronischer Daten konfiguriert ist. Zum Beispiel kann die Mobilrechenvorrichtung 8900 eine beliebige eines Tablet, eines Smartphones, eines Laptop-Computers usw. sein und beinhaltet einen Anzeigebildschirm 8905, der bei dem Ausführungsbeispiel ein Berührungsbildschirm (kapazitiv, induktiv, resistiv usw.), ein integriertes System 8910 auf Chipebene (SoC) oder Gehäuseebene und eine Batterie 8913 ist. Wie veranschaulicht ist der Teil der Mobilrechenplattform 8900, der durch die Batterie 8913 oder eine nichtflüchtige Speicherung, wie etwa ein Solid-State-Laufwerk, belegt wird umso größer oder ist die Transistor-Gate-Anzahl für eine verbesserte Plattformfunktionalität umso größer, je größer das Niveau der Integration in dem System 8910 ist, die durch eine höhere Transistorpackungsdichte ermöglicht wird. Gleichermaßen ist die Funktionalität umso größer, je größer die Ladungsträgerbeweglichkeit jedes Transistors in dem System 8910 ist. Von daher können hier beschriebene Techniken Leistungsfähigkeits- und Formfaktorverbesserungen in der Mobilrechenplattform 8900 ermöglichen.
  • Das integrierte System 8910 ist ferner in der erweiterten Ansicht 8920 veranschaulicht. Bei der beispielhaften Ausführungsform beinhaltet die gekapselte Vorrichtung 8977 wenigstens einen Speicherchip (z. B. RAM) oder wenigstens einen Prozessorchip (z. B. einen Mehrfachkernmikroprozessor und/oder Grafikprozessor), der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt ist oder ein oder mehrere hier beschriebene Merkmalen beinhaltet. Die gekapselte Vorrichtung 8977 ist ferner mit der Platine 8960 zusammen mit einem Leistungsverwaltungs-Integrierter-Schaltkreis (PMIC) 8915 und/oder HF(Drahtlos)-Integrierter-Schaltkreis (RFIC) 8925 einschließlich eines Breitband-HF(Drahtlos)-Senders und/oder -Empfängers (z. B. einschließlich eines digitalen Basisbands und ein analoges Front-End-Modul umfasst ferner einen Leistungsverstärker auf einem Übertragungspfad und einen Verstärker mit geringem Rauschen auf einem Empfangspfad) und/oder einer Steuerung 8911 davon gekoppelt. Funktional führt der PMIC 8915 eine Batterieleistungsregelung, DC-DC-Umwandlung usw. durch und weist somit einen Eingang auf, der mit der Batterie 8913 gekoppelt ist, und mit einem Ausgang, der eine Stromversorgung an sämtliche anderen funktionalen Module bereitstellt. Wie ferner veranschaulicht, weist der RFIC 8925 bei dem Ausführungsbeispiel einen Ausgang auf, der mit einer Antenne gekoppelt ist, um beliebige einer Anzahl an drahtlosen Standards oder Protokollen zur Implementierung bereitzustellen, einschließlich unter anderem Wi-Fi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE-802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen derselben sowie beliebiger anderer Drahtlosprotokolle, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden. Bei alternativen Implementierungen kann jedes dieser Module auf Platinenebene auf separaten ICs, die mit dem Gehäusesubstrat der gekapselten Vorrichtung 8977 gekoppelt sind, oder innerhalb eines einzigen IC (SoC), der mit dem Gehäusesubstrat der gekapselten Vorrichtung 8977 gekoppelt ist, integriert werden.
  • Bei einem anderen Aspekt werden Halbleitergehäuse zum Schutz eines Integrierter-Schaltkreis(IC)-Chips oder -Die und auch zum Versehen des Die mit einer elektrischen Schnittstelle zu einer externen Schaltungsanordnung verwendet. Mit der zunehmenden Nachfrage nach kleineren elektronischen Vorrichtungen, werden Halbleitergehäuse so gestaltet, dass sie noch kompakter sind und eine größere Schaltkreisdichte unterstützen müssen. Des Weiteren führt die Nachfrage nach Vorrichtungen mit höherer Leistungsfähigkeit zu einem Bedarf eines verbesserten Halbleitergehäuses, das ein dünnes Kapselungsprofil und eine geringe Gesamtwölbung kompatibel mit einer anschließenden Baugruppenverarbeitung ermöglicht.
  • Bei einer Ausführungsform wird Drahtbonden an ein keramisches oder organisches Gehäusesubstrat verwendet. Bei einer anderen Ausführungsform wird ein C4-Prozess verwendet, um einen Die an einem keramischen oder organischen Gehäusesubstrat zu montieren. Insbesondere können C4-Lötkugelverbindungen implementiert werden, um Flip-Chip-Zwischenverbindungen zwischen Halbleitervorrichtungen und Substraten bereitzustellen. Eine Flip-Chip- oder Controlled-Collapse-Chip-Connection (C4 - Chipverbindung mit gesteuertem Kollabieren) ist ein Typ einer Montage, die für Halbleitervorrichtungen, wie etwa Integrierter-Schaltkreis(IC)-Chips, MEMS oder Komponenten, die Löthügel anstelle von Drahtbondungen verwenden, verwendet wird. Die Löthügel werden auf den C4-Pads abgeschieden, die sich auf der oberen Seite des Substratgehäuses befinden. Um die Halbleitervorrichtung an dem Substrat zu montieren, wird sie mit der aktiven Seite nach unten gewandt auf der Montagefläche umgedreht. Die Löthügel werden verwendet, um die Halbleitervorrichtung direkt mit dem Substrat zu verbinden.
  • 90 veranschaulicht eine Querschnittsansicht eines Flip-Chipmontierten Die gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 90 beinhaltet eine Einrichtung 9000 einen Die 9002, wie etwa einen integrierten Schaltkreis (IC), der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt ist oder ein oder mehrere hier beschriebene Merkmale beinhaltet, gemäß einer Ausführungsform der vorliegenden Offenbarung. Der Die 9002 beinhaltet Metallisierungspads 9004 darauf. Ein Gehäusesubstrat 9006, wie etwa ein keramisches oder organisches Substrat, beinhaltet Verbindungen 9008 darauf. Der Die 9002 und das Gehäusesubstrat 9006 sind elektrisch durch Lötkugeln 9010 verbunden, die mit den metallisierten Pads 9004 und den Verbindungen 9008 gekoppelt sind. Ein Unterfüllmaterial 9012 umgibt die Lötkugeln 9010.
  • Das Verarbeiten eines Flip-Chips kann ähnlich einer herkömmlichen IC-Fertigung sein, mit einigen wenigen zusätzlichen Komponenten. Nahe dem Ende des Herstellungsprozesses werden die Anbringungspads metallisiert, um sie empfänglicher für Lot zu machen. Dies besteht typischerweise aus einigen Behandlungen. Ein kleiner Fleck Lot wird dann auf jedem metallisierten Pad abgeschieden. Die Chips werden dann aus dem Wafer wie üblich herausgeschnitten. Zum Anbringen des Flip-Chips in einem Schaltkreis wird der Chip umgedreht, um die Lotflecken herab auf Verbinder auf dem darunterliegenden Elektronikelement oder der darunterliegenden Leiterplatte zu bringen. Das Lot wird dann wiederaufgeschmolzen, um eine elektrische Verbindung zu produzieren, typischerweise unter Verwendung von Ultraschall oder alternativ eines Wiederaufschmelzlötprozesses. Dies lässt auch einen kleinen Raum zwischen der Schaltungsanordnung des Chips und der darunterliegenden Befestigung. In den meisten Fällen wird dann ein elektrisch isolierender Klebstoff „unterfüllt“, um eine stärkere mechanische Verbindung bereitzustellen, um eine Wärmebrücke bereitzustellen und um sicherzustellen, dass die Lötstellen nicht aufgrund differentieller Erwärmung des Chips und des Rests des Systems belastet werden.
  • Bei anderen Ausführungsformen werden gemäß einer Ausführungsform der vorliegenden Offenbarung neuere Kapselungs- und Die-zu-Die-Zwischenverbindungsansätze, wie etwa Siliciumdurchkontaktierungen (TSV) und Silicium-Interposer, implementiert, um ein Hochleistung-Mehrfachchipmodul (MCM) und ein System-in-Gehäuse (SiP: System in Package) zu fertigen, das einen integrierten Schaltkreis (IC) einbindet, der gemäß einem oder mehreren hier beschriebenen Prozessen gefertigt wird, oder ein oder mehrere hier beschriebene Merkmale beinhaltet.
  • Dementsprechend beinhalten Ausführungsformen der vorliegenden Offenbarung eine fortschrittliche Integrierter-Schaltkreis-Strukturfertigung.
  • Obwohl oben spezielle Ausführungsformen beschrieben wurden, sollen diese Ausführungsformen den Schutzumfang der vorliegenden Offenbarung nicht beschränken, selbst wenn nur eine einzige Ausführungsform mit Bezug auf ein bestimmtes Merkmal beschrieben ist. Beispiele für in dieser Offenbarung bereitgestellte Merkmale sollen veranschaulichend und nicht einschränkend sein, sofern nichts anderes angegeben ist. Die obige Beschreibung soll solche Alternativen, Modifikationen und Äquivalente, wie sie für einen Fachmann mit dem Nutzen der vorliegenden Offenbarung offensichtlich sind, abdecken.
  • Der Schutzumfang der vorliegenden Offenbarung beinhaltet ein beliebiges Merkmal oder eine Kombination von Merkmalen, die hier offenbart sind (explizit oder implizit) oder eine beliebige Verallgemeinerung davon, unabhängig davon, ob es ein beliebiges oder alle der hier adressierten Probleme abschwächt. Entsprechend können neue Ansprüche während einer Fortsetzung der vorliegenden Anmeldung (oder einer Anmeldung, die die Priorität zu dieser beansprucht) für eine beliebige solche Kombination von Merkmalen formuliert werden. Insbesondere können unter Bezugnahme auf die angehängten Ansprüche Merkmale aus abhängigen Ansprüchen mit jenen der unabhängigen Ansprüche kombiniert werden und können Merkmale von jeweiligen unabhängigen Ansprüchen auf eine beliebige angemessene Weise und nicht nur in den speziellen Kombinationen, die in den angehängten Ansprüchen aufgelistet sind, kombiniert werden.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Die verschiedenen Merkmale der unterschiedlichen Ausführungsformen können verschiedenartig mit manchen enthaltenen Merkmalen kombiniert werden und andere können ausgeschlossen werden, um für eine Vielzahl von unterschiedlichen Anwendungen geeignet zu sein.
  • Ausführungsbeispiel 1: Eine Integrierter-Schaltkreis-Struktur beinhaltet eine Finne, die Silicium umfasst, wobei die Finne einen unteren Finnenteil und einen oberen Finnenteil aufweist. Eine Gate-Elektrode befindet sich über dem oberen Finnenteil der Finne, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste epitaktische Source- oder Drain-Struktur ist in der Finne bei der ersten Seite der Gate-Elektrode eingebettet. Eine zweite epitaktische Source- oder Drain-Struktur ist in der Finne bei der zweiten Seite der Gate-Elektrode eingebettet, wobei die erste und zweite epitaktische Source- oder Drain-Struktur Silicium und Germanium umfassen und ein Streichholzprofil aufweisen.
  • Ausführungsbeispiel 2: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, wobei die erste und zweite epitaktische Source- oder Drain-Struktur schwach facettiert sind.
  • Ausführungsbeispiel 3: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1 oder 2, wobei die erste und zweite epitaktische Source- oder Drain-Struktur jeweils eine Höhe von näherungsweise 50 Nanometer aufweisen und jeweils eine Breite in dem Bereich von 30-35 Nanometer aufweisen.
  • Ausführungsbeispiel 4: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2 oder 3, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit einer Germaniumkonzentration von näherungsweise 20 % bei einer Unterseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur bis zu einer Germaniumkonzentration von näherungsweise 45 % bei einer Oberseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur abgestuft sind.
  • Ausführungsbeispiel 5: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2, 3 oder 4, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit Boratomen dotiert sind.
  • Ausführungsbeispiel 6: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2, 3, 4 oder 5, die ferner einen ersten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der Finne bei der ersten Seite der Gate-Struktur und einen zweiten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der Finne bei der zweiten Seite der Gate-Struktur umfasst.
  • Ausführungsbeispiel 7: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 6, wobei sich der erste dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der ersten epitaktischen Source- oder Drain-Struktur befindet und wobei sich der zweite dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der zweiten epitaktischen Source- oder Drain-Struktur befindet.
  • Ausführungsbeispiel 8: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 1, 2, 3, 4, 5, 6 oder 7, die ferner eine erste leitfähige Elektrode auf der ersten epitaktischen Source- oder Drain-Struktur und eine zweite leitfähige Elektrode auf der zweiten epitaktischen Source- oder Drain-Struktur umfasst.
  • Ausführungsbeispiel 9: Ein Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur beinhaltet Bilden einer Finne, die Silicium umfasst, wobei die Finne einen unteren Finnenteil und einen oberen Finnenteil umfasst. Das Verfahren beinhaltet Bilden einer Gate-Elektrode über dem oberen Finnenteil der Finne, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist. Das Verfahren beinhaltet Zurücksetzen der Finne bei der ersten Seite der Gate-Elektrode und bei der zweiten Seite der Gate-Elektrode. Das Verfahren beinhaltet ferner Bilden einer ersten epitaktischen Source- oder Drain-Struktur auf einem ersten Teil der zurückgesetzten Finne bei der ersten Seite der Gate-Elektrode. Das Verfahren beinhaltet ferner Bilden einer zweiten epitaktischen Source- oder Drain-Struktur auf einem zweiten Teil der zurückgesetzten Finne bei der zweiten Seite der Gate-Elektrode, wobei die erste und zweite epitaktische Source- oder Drain-Struktur Silicium und Germanium umfassen und ein Streichholzprofil aufweisen.
  • Ausführungsbeispiel 10: Das Verfahren aus Ausführungsbeispiel 9, das ferner Bilden eines ersten dielektrischen Abstandhalters entlang Seitenwänden eines Teils der Finne bei der ersten Seite der Gate-Struktur und Bilden eines zweiten dielektrischen Abstandhalters entlang Seitenwänden eines Teils der Finne bei der zweiten Seite der Gate-Struktur umfasst.
  • Ausführungsbeispiel 11: Das Verfahren aus Ausführungsbeispiel 10, wobei das Zurücksetzen der Finne bei der ersten Seite der Gate-Elektrode und bei der zweiten Seite der Gate-Elektrode Zurücksetzen der Finne unterhalb einer oberen Oberfläche des ersten und zweiten dielektrischen Abstandhalters umfasst, wobei sich der erste dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der ersten epitaktischen Source- oder Drain-Struktur befindet und wobei sich der zweite dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der zweiten epitaktischen Source- oder Drain-Struktur befindet.
  • Ausführungsbeispiel 12: Das Verfahren aus Ausführungsbeispiel 9, 10 oder 11, das ferner Bilden einer ersten leitfähigen Elektrode auf der ersten epitaktischen Source- oder Drain-Struktur und Bilden einer zweiten leitfähigen Elektrode auf der zweiten epitaktischen Source- oder Drain-Struktur umfasst.
  • Ausführungsbeispiel 13: Eine Integrierter-Schaltkreis-Struktur beinhaltet eine p-Typ-Halbleitervorrichtung einschließlich einer ersten Finne, die Silicium umfasst, wobei die erste Finne einen unteren Finnenteil und einen oberen Finnenteil umfasst. Eine erste Gate-Elektrode befindet sich über dem oberen Finnenteil der ersten Finne, wobei die erste Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist. Eine erste epitaktische Source- oder Drain-Struktur ist in der ersten Finne bei der ersten Seite der ersten Gate-Elektrode eingebettet. Eine zweite epitaktische Source- oder Drain-Struktur ist in der ersten Finne bei der zweiten Seite der ersten Gate-Elektrode eingebettet, wobei die erste und zweite epitaktische Source- oder Drain-Struktur Silicium und Germanium umfassen und ein Profil aufweisen. Die Integrierter-Schaltkreis-Struktur beinhaltet auch eine n-Typ-Halbleitervorrichtung einschließlich einer zweiten Finne, die Silicium umfasst, wobei die zweite Finne einen unteren Finnenteil und einen oberen Finnenteil aufweist. Eine zweite Gate-Elektrode befindet sich über dem oberen Finnenteil der zweiten Finne, wobei die zweite Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist. Eine dritte epitaktische Source- oder Drain-Struktur ist in der zweiten Finne bei der ersten Seite der zweiten Gate-Elektrode eingebettet. Eine vierte epitaktische Source- oder Drain-Struktur ist in der zweiten Finne bei der zweiten Seite der zweiten Gate-Elektrode eingebettet, wobei die dritte und vierte epitaktische Source- oder Drain-Struktur Silicium umfassen und im Wesentlichen das gleiche Profil wie das Profil der ersten und zweiten epitaktischen Source- oder Drain-Struktur aufweisen.
  • Ausführungsbeispiel 14: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 13 wobei die erste und zweite epitaktische Source- oder Drain-Struktur schwach facettiert sind.
  • Ausführungsbeispiel 15: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 13 oder 14, wobei die erste und zweite epitaktische Source- oder Drain-Struktur jeweils eine Höhe von näherungsweise 50 Nanometer aufweisen und jeweils eine Breite in dem Bereich von 30-35 Nanometer aufweisen und wobei die dritte und vierte epitaktische Source- oder Drain-Struktur jeweils eine Höhe von näherungsweise 50 Nanometer aufweisen und jeweils eine Breite in dem Bereich von 30-35 Nanometer aufweisen.
  • Ausführungsbeispiel 16: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 13, 14 oder 15, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit einer Germaniumkonzentration von näherungsweise 20 % bei einer Unterseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur bis zu einer Germaniumkonzentration von näherungsweise 45 % bei einer Oberseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur abgestuft sind.
  • Ausführungsbeispiel 17: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 13, 14, 15 oder 16, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit Boratomen dotiert sind und wobei die dritte und vierte epitaktische Source- oder Drain-Struktur mit Phosphoratomen oder Arsenatomen dotiert sind.
  • Ausführungsbeispiel 18: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 13, 14, 15, 16 oder 17, die ferner einen ersten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der ersten Finne bei der ersten Seite der ersten Gate-Struktur, einen zweiten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der ersten Finne bei der zweiten Seite der ersten Gate-Struktur, einen dritten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der zweiten Finne bei der ersten Seite der zweiten Gate-Struktur und einen vierten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der zweiten Finne bei der zweiten Seite der zweiten Gate-Struktur umfasst.
  • Ausführungsbeispiel 19: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 18, wobei sich der erste dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der ersten epitaktischen Source- oder Drain-Struktur befindet, wobei sich der zweite dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der zweiten epitaktischen Source- oder Drain-Struktur befindet, wobei sich der dritte dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der dritten epitaktischen Source- oder Drain-Struktur befindet und wobei sich der vierte dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der vierten epitaktischen Source- oder Drain-Struktur befindet.
  • Ausführungsbeispiel 20: Die Integrierter-Schaltkreis-Struktur aus Ausführungsbeispiel 13, 14, 15, 16, 17, 18 oder 19, die ferner eine erste leitfähige Elektrode auf der ersten epitaktischen Source- oder Drain-Struktur, eine zweite leitfähige Elektrode auf der zweiten epitaktischen Source- oder Drain-Struktur, eine dritte leitfähige Elektrode auf der dritten epitaktischen Source- oder Drain-Struktur und eine vierte leitfähige Elektrode auf der vierten epitaktischen Source- oder Drain-Struktur umfasst.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62593149 [0001]

Claims (20)

  1. Integrierter-Schaltkreis-Struktur, die Folgendes umfasst: eine Finne, die Silicium umfasst, wobei die Finne einen unteren Finnenteil und einen oberen Finnenteil aufweist; eine Gate-Elektrode über dem oberen Finnenteil der Finne, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist; eine erste epitaktische Source- oder Drain-Struktur, die in der Finne bei der ersten Seite der Gate-Elektrode eingebettet ist; und eine zweite epitaktische Source- oder Drain-Struktur, die in der Finne bei der zweiten Seite der Gate-Elektrode eingebettet ist, wobei die erste und zweite epitaktische Source- oder Drain-Struktur Silicium und Germanium umfassen und ein Streichholzprofil aufweisen.
  2. Integrierter-Schaltkreis-Struktur nach Anspruch 1, wobei die erste und zweite epitaktische Source- oder Drain-Struktur schwach facettiert sind.
  3. Integrierter-Schaltkreis-Struktur nach Anspruch 1, wobei die erste und zweite epitaktische Source- oder Drain-Struktur jeweils eine Höhe von näherungsweise 50 Nanometer aufweisen und jeweils eine Breite in dem Bereich von 30-35 Nanometer aufweisen.
  4. Integrierter-Schaltkreis-Struktur nach Anspruch 1, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit einer Germaniumkonzentration von näherungsweise 20 % bei einer Unterseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur bis zu einer Germaniumkonzentration von näherungsweise 45 % bei einer Oberseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur abgestuft sind.
  5. Integrierter-Schaltkreis-Struktur nach Anspruch 1, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit Boratomen dotiert sind.
  6. Integrierter-Schaltkreis-Struktur nach Anspruch 1, die ferner Folgendes umfasst: einen ersten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der Finne bei der ersten Seite der Gate-Struktur; und einen zweiten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der Finne bei der zweiten Seite der Gate-Struktur.
  7. Integrierter-Schaltkreis-Struktur nach Anspruch 6, wobei sich der erste dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der ersten epitaktischen Source- oder Drain-Struktur befindet und wobei sich der zweite dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der zweiten epitaktischen Source- oder Drain-Struktur befindet.
  8. Integrierter-Schaltkreis-Struktur nach Anspruch 1, die ferner Folgendes umfasst: eine erste leitfähige Elektrode auf der ersten epitaktischen Source- oder Drain-Struktur; und eine zweite leitfähige Elektrode auf der zweiten epitaktischen Source- oder Drain-Struktur.
  9. Verfahren zum Fertigen einer Integrierter-Schaltkreis-Struktur, wobei das Verfahren Folgendes umfasst: Bilden einer Finne, die Silicium umfasst, wobei die Finne einen unteren Finnenteil und einen oberen Finnenteil umfasst; Bilden einer Gate-Elektrode über dem oberen Finnenteil der Finne, wobei die Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist; Zurücksetzen der Finne bei der ersten Seite der Gate-Elektrode und bei der zweiten Seite der Gate-Elektrode; Bilden einer ersten epitaktischen Source- oder Drain-Struktur auf einem ersten Teil der zurückgesetzten Finne bei der ersten Seite der Gate-Elektrode; und Bilden einer zweiten epitaktischen Source- oder Drain-Struktur auf einem zweiten Teil der zurückgesetzten Finne bei der zweiten Seite der Gate-Elektrode, wobei die erste und zweite epitaktische Source- oder Drain-Struktur Silicium und Germanium umfassen und ein Streichholzprofil aufweisen.
  10. Verfahren nach Anspruch 9, das Folgendes umfasst: Bilden eines ersten dielektrischen Abstandhalters entlang Seitenwänden eines Teils der Finne bei der ersten Seite der Gate-Struktur; und Bilden eines zweiten dielektrischen Abstandhalters entlang Seitenwänden eines Teils der Finne bei der zweiten Seite der Gate-Struktur.
  11. Verfahren nach Anspruch 10, wobei das Zurücksetzen der Finne bei der ersten Seite der Gate-Elektrode und bei der zweiten Seite der Gate-Elektrode Zurücksetzen der Finne unterhalb einer oberen Oberfläche des ersten und zweiten dielektrischen Abstandhalters umfasst, wobei sich der erste dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der ersten epitaktischen Source- oder Drain-Struktur befindet und wobei sich der zweite dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der zweiten epitaktischen Source- oder Drain-Struktur befindet.
  12. Verfahren nach Anspruch 9, das ferner Folgendes umfasst: Bilden einer ersten leitfähigen Elektrode auf der ersten epitaktischen Source- oder Drain-Struktur; und Bilden einer zweiten leitfähigen Elektrode auf der zweiten epitaktischen Source- oder Drain-Struktur.
  13. Integrierter-Schaltkreis-Struktur, die Folgendes umfasst: eine p-Typ-Halbleitervorrichtung, die Fogelndes umfasst: eine erste Finne, die Silicium umfasst, wobei die erste Finne einen unteren Finnenteil und einen oberen Finnenteil umfasst; eine erste Gate-Elektrode über dem oberen Finnenteil der ersten Finne, wobei die erste Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist; eine erste epitaktische Source- oder Drain-Struktur, die in der ersten Finne bei der ersten Seite der ersten Gate-Elektrode eingebettet ist; eine zweite epitaktische Source- oder Drain-Struktur, die in der ersten Finne bei der zweiten Seite der ersten Gate-Elektrode eingebettet ist, wobei die erste und zweite epitaktische Source- oder Drain-Struktur Silicium und Germanium umfassen und ein Profil aufweisen; und eine n-Typ-Halbleitervorrichtung, die Folgendes umfasst: eine zweite Finne, die Silicium umfasst, wobei die zweite Finne einen unteren Finnenteil und einen oberen Finnenteil aufweist; eine zweite Gate-Elektrode über dem oberen Finnenteil der zweiten Finne, wobei die zweite Gate-Elektrode eine erste Seite gegenüber einer zweiten Seite aufweist; eine dritte epitaktische Source- oder Drain-Struktur, die in der zweiten Finne bei der ersten Seite der zweiten Gate-Elektrode eingebettet ist; und eine vierte epitaktische Source- oder Drain-Struktur, die in der zweiten Finne bei der zweiten Seite der zweiten Gate-Elektrode eingebettet ist, wobei die dritte und vierte epitaktische Source- oder Drain-Struktur Silicium umfassen und im Wesentlichen das gleiche Profil wie das Profil der ersten und zweiten epitaktischen Source- oder Drain-Struktur aufweisen.
  14. Integrierter-Schaltkreis-Struktur nach Anspruch 13 wobei die erste und zweite epitaktische Source- oder Drain-Struktur schwach facettiert sind.
  15. Integrierter-Schaltkreis-Struktur nach Anspruch 13, wobei die erste und zweite epitaktische Source- oder Drain-Struktur jeweils eine Höhe von näherungsweise 50 Nanometer aufweisen und jeweils eine Breite in dem Bereich von 30-35 Nanometer aufweisen und wobei die dritte und vierte epitaktische Source- oder Drain-Struktur jeweils eine Höhe von näherungsweise 50 Nanometer aufweisen und jeweils eine Breite in dem Bereich von 30-35 Nanometer aufweisen.
  16. Integrierter-Schaltkreis-Struktur nach Anspruch 13, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit einer Germaniumkonzentration von näherungsweise 20 % bei einer Unterseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur bis zu einer Germaniumkonzentration von näherungsweise 45 % bei einer Oberseite der ersten und zweiten epitaktischen Source- oder Drain-Struktur abgestuft sind.
  17. Integrierter-Schaltkreis-Struktur nach Anspruch 13, wobei die erste und zweite epitaktische Source- oder Drain-Struktur mit Boratomen dotiert sind und wobei die dritte und vierte epitaktische Source- oder Drain-Struktur mit Phosphoratomen oder Arsenatomen dotiert sind.
  18. Integrierter-Schaltkreis-Struktur nach Anspruch 13, die ferner Folgendes umfasst: einen ersten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der ersten Finne bei der ersten Seite der ersten Gate-Struktur; einen zweiten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der ersten Finne bei der zweiten Seite der ersten Gate-Struktur; einen dritten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der zweiten Finne bei der ersten Seite der zweiten Gate-Struktur; und einen vierten dielektrischen Abstandshalter entlang Seitenwänden eines Teils der zweiten Finne bei der zweiten Seite der zweiten Gate-Struktur.
  19. Integrierter-Schaltkreis-Struktur nach Anspruch 18, wobei sich der erste dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der ersten epitaktischen Source- oder Drain-Struktur befindet, wobei sich der zweite dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der zweiten epitaktischen Source- oder Drain-Struktur befindet, wobei sich der dritte dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der dritten epitaktischen Source- oder Drain-Struktur befindet und wobei sich der vierte dielektrische Abstandshalter ferner entlang eines unteren Teils von Seitenwänden der vierten epitaktischen Source- oder Drain-Struktur befindet.
  20. Integrierter-Schaltkreis-Struktur nach Anspruch 13, die ferner Folgendes umfasst: eine erste leitfähige Elektrode auf der ersten epitaktischen Source- oder Drain-Struktur; eine zweite leitfähige Elektrode auf der zweiten epitaktischen Source- oder Drain-Struktur; eine dritte leitfähige Elektrode auf der dritten epitaktischen Source- oder Drain-Struktur; und eine vierte leitfähige Elektrode auf der vierten epitaktischen Source- oder Drain-Struktur.
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