KR102681260B1 - 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치 - Google Patents
저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치 Download PDFInfo
- Publication number
- KR102681260B1 KR102681260B1 KR1020190178753A KR20190178753A KR102681260B1 KR 102681260 B1 KR102681260 B1 KR 102681260B1 KR 1020190178753 A KR1020190178753 A KR 1020190178753A KR 20190178753 A KR20190178753 A KR 20190178753A KR 102681260 B1 KR102681260 B1 KR 102681260B1
- Authority
- KR
- South Korea
- Prior art keywords
- channel
- memory device
- volatile memory
- gate line
- resistance change
- Prior art date
Links
- 230000008859 change Effects 0.000 title claims abstract description 104
- 239000010410 layer Substances 0.000 claims abstract description 344
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 239000011229 interlayer Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 9
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 claims description 8
- 230000005684 electric field Effects 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 150000004706 metal oxides Chemical class 0.000 claims description 5
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 4
- 229910000618 GeSbTe Inorganic materials 0.000 claims description 4
- 239000005083 Zinc sulfide Substances 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 239000011651 chromium Substances 0.000 claims description 4
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 claims description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 4
- 229910052984 zinc sulfide Inorganic materials 0.000 claims description 4
- WUPHOULIZUERAE-UHFFFAOYSA-N 3-(oxolan-2-yl)propanoic acid Chemical compound OC(=O)CCC1CCCO1 WUPHOULIZUERAE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052980 cadmium sulfide Inorganic materials 0.000 claims description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 229910019311 (Ba,Sr)TiO Inorganic materials 0.000 claims description 2
- 229910018921 CoO 3 Inorganic materials 0.000 claims description 2
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 claims description 2
- 239000005751 Copper oxide Substances 0.000 claims description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910000431 copper oxide Inorganic materials 0.000 claims description 2
- AQKDYYAZGHBAPR-UHFFFAOYSA-M copper;copper(1+);sulfanide Chemical compound [SH-].[Cu].[Cu+] AQKDYYAZGHBAPR-UHFFFAOYSA-M 0.000 claims description 2
- 229910052746 lanthanum Inorganic materials 0.000 claims description 2
- 229910000480 nickel oxide Inorganic materials 0.000 claims description 2
- 229910052758 niobium Inorganic materials 0.000 claims description 2
- 239000010955 niobium Substances 0.000 claims description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 claims description 2
- 229910000484 niobium oxide Inorganic materials 0.000 claims description 2
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 claims description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims description 2
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 2
- 239000011669 selenium Substances 0.000 claims description 2
- JPJALAQPGMAKDF-UHFFFAOYSA-N selenium dioxide Chemical compound O=[Se]=O JPJALAQPGMAKDF-UHFFFAOYSA-N 0.000 claims description 2
- FSJWWSXPIWGYKC-UHFFFAOYSA-M silver;silver;sulfanide Chemical compound [SH-].[Ag].[Ag+] FSJWWSXPIWGYKC-UHFFFAOYSA-M 0.000 claims description 2
- 229910014031 strontium zirconium oxide Inorganic materials 0.000 claims description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 2
- 229910001930 tungsten oxide Inorganic materials 0.000 claims description 2
- 229910052720 vanadium Inorganic materials 0.000 claims description 2
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 2
- DRDVZXDWVBGGMH-UHFFFAOYSA-N zinc;sulfide Chemical compound [S-2].[Zn+2] DRDVZXDWVBGGMH-UHFFFAOYSA-N 0.000 claims description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 2
- 229910021521 yttrium barium copper oxide Inorganic materials 0.000 claims 1
- 239000000463 material Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910021645 metal ion Inorganic materials 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910002741 Ba0.5Sr0.5Co0.8Fe0.2O3-δ Inorganic materials 0.000 description 2
- 229910002742 Ba0.5Sr0.5Co0.8Fe0.2O3−δ Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- ZZEMEJKDTZOXOI-UHFFFAOYSA-N digallium;selenium(2-) Chemical compound [Ga+3].[Ga+3].[Se-2].[Se-2].[Se-2] ZZEMEJKDTZOXOI-UHFFFAOYSA-N 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- AKUCEXGLFUSJCD-UHFFFAOYSA-N indium(3+);selenium(2-) Chemical compound [Se-2].[Se-2].[Se-2].[In+3].[In+3] AKUCEXGLFUSJCD-UHFFFAOYSA-N 0.000 description 2
- MHWZQNGIEIYAQJ-UHFFFAOYSA-N molybdenum diselenide Chemical compound [Se]=[Mo]=[Se] MHWZQNGIEIYAQJ-UHFFFAOYSA-N 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- BRMNETVQNQAIKC-UHFFFAOYSA-N [Sn].[In].[Sb] Chemical compound [Sn].[In].[Sb] BRMNETVQNQAIKC-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000001450 anions Chemical class 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- LNMGXZOOXVAITI-UHFFFAOYSA-N bis(selanylidene)hafnium Chemical compound [Se]=[Hf]=[Se] LNMGXZOOXVAITI-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 229910000457 iridium oxide Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 108090000623 proteins and genes Proteins 0.000 description 1
- 102000004169 proteins and genes Human genes 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 1
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
Abstract
일 실시예에 따르는 비휘발성 메모리 장치는 기판 및 상기 기판 상에 배치되는 채널 구조물을 포함한다. 상기 채널 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 채널층 패턴 및 층간 절연층 패턴을 포함하고, 상기 채널 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 또한, 상기 비휘발성 메모리 장치는 상기 기판 상에서 상기 채널 구조물의 일 측벽면의 적어도 일부분을 커버하는 저항 변화층을 포함한다. 이때, 상기 채널 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면이다. 또한, 상기 비휘발성 메모리 장치는 상기 기판 상에서 상기 저항 변화층을 커버하도록 배치되는 게이트 절연층 및 상기 기판 상에서 상기 제1 방향을 따라 각각 연장되며 상기 게이트 절연층의 일 면과 접하는 복수의 게이트 라인 구조물을 포함한다. 상기 복수의 게이트 라인 구조물은 상기 제2 방향으로 서로 이격하여 배치된다.
Description
본 개시(disclosure)는 대체로(generally) 비휘발성 메모리 장치에 관한 것으로서, 보다 상세하게는 저항 변화층을 구비하는 3차원(3-dimension) 구조의 비휘발성 메모리 장치에 관한 것이다.
디자인 룰(design rule)의 감소 및 집적도의 증가 추세에 따라, 구조적 안정성과 신호 저장 동작의 신뢰성을 담보할 수 있는 비휘발성 메모리 장치 구조에 대한 연구가 지속되고 있다. 현재는, 전하 저장 구조물로서, 전하 터널링층, 전하 트랩층 및 전하 장벽층의 3층 적층 구조를 적용하는 플래시 메모리와 같은 비휘발성 메모리 장치가 널리 적용되고 있다.
최근에는 상기 플래시 메모리와는 다른 구조를 가지는 비휘발성 메모리 장치가 다양하게 제안되고 있다. 상기 비휘발성 메모리 장치의 일 예로서, 저항 변화 메모리 소자가 있다. 상기 플래시 메모리는 전하 저장을 통한 메모리 기능을 구현하는데 반해, 상기 저항 변화 메모리 소자는 메모리 셀 내 메모리층의 저항을, 고저항과 저저항 사이에서 가변적으로 변화시키고, 상기 변화된 저항을 비휘발적으로 저장함으로써, 소정의 신호 정보를 상기 메모리 셀에 기록할 수 있다.
본 개시의 일 실시 예는, 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치를 제공한다.
본 개시의 실시 예는 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치의 구동 방법을 제공한다.
본 개시의 일 측면에 따르는 비휘발성 메모리 장치는 기판 및 상기 기판 상에 배치되는 채널 구조물을 포함한다. 상기 채널 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 채널층 패턴 및 층간 절연층 패턴을 포함하고, 상기 채널 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장된다. 또한, 상기 비휘발성 메모리 장치는 상기 기판 상에서 상기 채널 구조물의 일 측벽면의 적어도 일부분을 커버하는 저항 변화층을 포함한다. 이때, 상기 채널 구조물의 일 측벽면은 상기 제1 및 제2 방향에 의해 이루어지는 평면이다. 또한, 상기 비휘발성 메모리 장치는 상기 기판 상에서 상기 저항 변화층을 커버하도록 배치되는 게이트 절연층 및 상기 기판 상에서 상기 제1 방향을 따라 각각 연장되고 상기 게이트 절연층의 일 면과 접하는 복수의 게이트 라인 구조물을 포함한다. 상기 복수의 게이트 라인 구조물은 상기 제2 방향으로 서로 이격하여 배치된다.
본 개시의 다른 측면에 따르는 비휘발성 메모리 장치는 기판 및 상기 기판 상에 배치되는 제1 및 제2 채널 구조물을 포함한다. 상기 제1 및 제2 채널 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 채널층 패턴 및 층간 절연층 패턴을 각각 포함하고, 상기 제1 및 제2 채널 구조물은 상기 제1 방향에 수직인 제2 방향으로 각각 연장되며, 상기 제1 및 제2 채널 구조물은 상기 제1 및 제2 방향에 수직인 제3 방향으로 이격하여 배치된다. 상기 비휘발성 메모리 장치는 상기 제1 채널 구조물의 측벽면 상에서 상기 제3 방향을 따라 순차적으로 배치되는 제1 저항 변화층 및 제1 게이트 절연층을 포함한다. 상기 비휘발성 메모리 장치는 상기 제2 채널 구조물의 측벽면 상에서 상기 제3 방향을 따라 순차적으로 배치되는 제2 저항 변화층 및 제2 게이트 절연층을 포함한다. 상기 비휘발성 메모리 장치는, 상기 기판 상에서 상기 제1 채널 구조물 및 상기 제2 채널 구조물 사이에 배치되고, 상기 제1 및 제2 게이트 유전층과 각각 접하도록 배치되는 복수의 게이트 라인 구조물을 포함한다. 상기 복수의 게이트 라인 구조물은 제2 방향을 따라 서로 이격하여 배치되며, 각각 제1 방향으로 연장된다.
본 개시의 또다른 측면에 따르는 비휘발성 메모리 장치의 구동 방법이 개시된다. 기판, 상기 기판에 수직인 제1 방향을 따라 적층되는 적어도 하나의 채널층 패턴을 포함하는 채널 구조물, 상기 기판 상에서 상기 채널 구조물의 일 측벽면을 순차적으로 커버하는 저항 변화층 및 게이트 절연층, 및 상기 기판 상에서 상기 제1 방향에 수직인 제2 방향을 따라 서로 이격하여 배치되며 상기 게이트 절연층과 접하는 복수의 게이트 라인 구조물을 포함하는 비휘발성 메모리 장치를 제공한다. 상기 비휘발성 메모리 장치의 복수의 메모리 셀 중에서 셋 동작을 위한 제1 메모리 셀을 결정한다. 상기 복수의 게이트 라인 구조물에 게이트 전압을 인가하여, 상기 적어도 하나의 채널층 패턴 내에 전도성 채널을 형성시킨다. 상기 복수의 게이트 라인 구조물 중에서 상기 제1 메모리 셀에 대응되는 소정의 게이트 라인 구조물에 인가되는 상기 게이트 전압을 제거하여, 상기 소정의 게이트 라인 구조물과 중첩되는 상기 적어도 하나의 채널층 패턴 내에 형성된 상기 전도성 채널의 부분을 단절시킨다. 상기 적어도 하나의 채널층 패턴 중에서 상기 제1 메모리 셀에 대응되는 소정의 채널층 패턴의 양단에 셋 전압을 인가한다.
상술한 본 개시의 실시 예에 따르면, 채널 구조물, 저항 변화층, 게이트 절연층, 및 게이트 라인 구조물을 기판 상에 3차원으로 배치하여, 랜덤 억세스 가능한 저항 변화층을 메모리층으로 구비하는 비휘발성 메모리 장치를 효과적으로 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 비휘발성 메모리 장치의 일 평면도이다.
도 3은 도 1의 비휘발성 메모리 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4a는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다.
도 4b 내지 도 4d는 도 4c의 회로도에 대응되는 비휘발성 메모리 장치의 동작 방법을 설명하는 도면이다.
도 5는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 6은 도 5의 비휘발성 메모리 장치의 일 평면도이다.
도 7은 도 5의 비휘발성 메모리 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 8은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 9는 도 8의 비휘발성 메모리 장치의 일 평면도이다.
도 10은 도 8의 비휘발성 메모리 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 11은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 12는 도 10의 비휘발성 메모리 장치의 일 평면도이다.
도 13은 도 10의 비휘발성 메모리 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 2는 도 1의 비휘발성 메모리 장치의 일 평면도이다.
도 3은 도 1의 비휘발성 메모리 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 4a는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다.
도 4b 내지 도 4d는 도 4c의 회로도에 대응되는 비휘발성 메모리 장치의 동작 방법을 설명하는 도면이다.
도 5는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 6은 도 5의 비휘발성 메모리 장치의 일 평면도이다.
도 7은 도 5의 비휘발성 메모리 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 8은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 9는 도 8의 비휘발성 메모리 장치의 일 평면도이다.
도 10은 도 8의 비휘발성 메모리 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 11은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다.
도 12는 도 10의 비휘발성 메모리 장치의 일 평면도이다.
도 13은 도 10의 비휘발성 메모리 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 각 과정들은 실질적으로 동시에 수행될 수도 있다. 또한, 상기 각 과정들 중 적어도 일부분은 순서가 바뀌어 수행될 수도 있다.
본 명세서에서, "소정의 방향"이란, 좌표계에서 결정되는 일 방향 및 상기 일 방향의 반대 방향을 포괄하는 의미일 수 있다. 일 예로서, x-y-z 좌표계에서, z-방향이라 함은, z-축에 평행한 방향을 포괄할 수 있다. 즉, z-축을 따라 양의 방향으로 절대값이 증가하는 방향, 및 원점(0)에서 z-축을 따라 음의 방향으로 절대값이 증가하는 방향을 모두 의미할 수 있다. x-방향, 및 y-방향도 실질적으로 동일한 방식으로, x-y-z 좌표계에서 방향이 각각 해석될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 비휘발성 메모리 장치의 일 평면도이다. 도 3은 도 1의 비휘발성 메모리 장치를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 비휘발성 메모리 장치(1)는 기판(101) 및 기판(101) 상에 배치되는 제1 및 제2 채널 구조물(12, 14)을 포함한다. 또한, 비휘발성 메모리 장치(1)는 제1 및 제2 저항 변화층(312, 314), 제1 및 제2 게이트 절연층(322, 324), 및 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)을 포함한다. 제1 저항 변화층(312) 및 제1 게이트 절연층(322)은 제1 채널 구조물(12)의 측벽면 상에 순차적으로 배치되며, 제2 저항 변화층(314) 및 제2 게이트 절연층(324)는 제2 채널 구조물(14)의 측벽면 상에 순차적으로 배치될 수 있다. 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)은 기판(101) 상에서 제1 채널 구조물(12) 및 제2 채널 구조물(14) 사이에 배치되고, 제1 및 제2 게이트 절연층(322, 324)와 각각 접하도록 배치된다.
또한, 비휘발성 메모리 장치(1)는 기판(101) 상에 배치되는 베이스 절연층(110)을 더 구비할 수 있다. 비휘발성 메모리 장치(1)는 기판(101) 상에서 기판(101)에 수직한 제1 방향(즉, z-방향)으로 연장되는 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)을 더 포함할 수 있다.
비휘발성 메모리 장치(1)는 제1 메모리 요소(first memory element)(1a)와 제2 메모리 요소(second memory element)(1b)를 포함할 수 있다. 제1 메모리 요소(1a)는 제1 채널 구조물(12), 제1 저항 변화층(312), 제1 게이트 절연층(322), 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28), 및 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)을 포함할 수 있다. 제2 메모리 요소(1b)는 제2 채널 구조물(14), 제2 저항 변화층(314), 제2 게이트 절연층(324), 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28), 및 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)을 포함할 수 있다. 제1 및 제2 메모리 요소(1a, 1b)는 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28) 및 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)을 공유할 수 있다. 제1 메모리 요소(1a)와 제2 메모리 요소(1b)는 후술하는 바와 같이 랜덤 억세스 가능한 복수의 메모리 셀을 각각 구비할 수 있다. 즉, 제1 메모리 요소(1a)와 제2 메모리 요소(1b)는 상기 복수의 메모리 셀 내에 서로 다른 신호를 저장할 수 있다.
기판(101)은 반도체를 포함할 수 있다. 구체적으로, 상기 반도체는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 기판(101)은 n형 또는 p형의 도펀트로 도핑될 수 있다. 일 예로서, 기판(101)은 도핑된 n형 또는 p형 도펀트를 도핑된 웰 영역을 포함할 수 있다.
기판(101) 상에는 베이스 절연층(110)이 배치될 수 있다. 베이스 절연층(110)은 제1 및 제2 채널 구조물(12, 14), 제1 및 제2 저항 변화층(312, 314), 제1 및 제2 게이트 절연층(322, 324), 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)을 기판(101)과 각각 전기적으로 절연할 수 있다.
도 1에 도시되지는 않았지만, 기판(101)과 베이스 절연층(110) 사이에는 적어도 한 층 이상의 전도층 및 절연층이 배치될 수 있다. 상기 전도층 및 절연층은 다양한 회로 패턴을 형성할 수 있다. 즉, 상기 전도층 및 절연층은 복층의 배선을 형성하거나, 캐패시터, 저항과 같은 수동 소자, 또는 다이오드, 트랜지스터와 같은 능동 소자를 구성할 수 있다.
도 1을 다시 참조하면, 베이스 절연층(110) 상에 제1 채널 구조물(12)이 배치될 수 있다. 제1 채널 구조물(12)은 베이스 절연층(110) 상에서, 기판(101)에 수직인 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d), 및 제1 내지 제5 층간 절연층 패턴(132a, 132b, 132c, 132d, 132e)을 포함할 수 있다. 제1 층간 절연층 패턴(132a)은 베이스 절연층(110)과 접하도록 배치될 수 있다. 제5 층간 절연층 패턴(132e)은 제1 채널 구조물(12)의 최상층에 배치될 수 있다.
제1 채널 구조물(12)은 상기 제1 방향(즉, z-방향)에 수직인 제2 방향(즉, y-방향)으로 연장될 수 있다. 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d)은 제1 내지 제5 층간 절연층 패턴(132a, 132b, 132c, 132d, 132e)에 의해 상기 제1 방향(즉, z-방향)에 대해 서로 전기적으로 절연될 수 있다. 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d)은 각각 서로 다른 한 쌍의 소스 전극 및 드레인 전극(미도시)에 연결될 수 있다. 상기 한 쌍의 소스 전극 및 드레인 전극은 제2 방향(y-방향)으로 연장되는 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d) 각각의 양 단부에 배치될 수 있다. 상기 서로 다른 한 쌍의 소스 전극 및 드레인 전극은 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d) 중 대응하는 채널층 패턴에 소스-드레인 전압을 인가할 수 있다.
일 실시 예에 있어서, 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d)은 반도체 또는 금속 산화물을 포함할 수 있다. 상기 반도체는 일 예로서, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 갈륨비소 등을 포함할 수 있다. 상기 반도체는 다른 예로서, 2차원 반도체 물질을 포함할 수 있다. 상기 2차원 반도체 물질은 전이금속 이칼코게나이드(transition metal dichalcogenide, TMDC), 또는 흑린(black phosphous) 등을 포함할 수 있다. 상기 전이금속이칼코게나이드는 일 예로서, 몰리브덴셀레나이드(MoSe2), 하프늄셀레나이드(HfSe2), 인듐셀레나이드(InSe), 갈륨셀레나이드(GaSe) 등을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 인듐-갈륨-아연 산화물(IGZO)을 포함할 수 있다.
제1 내지 제5 층간 절연층 패턴(132a, 132b, 132c, 132d, 132e)은 각각 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 일 실시 예에서, 제1 내지 제5 층간 절연층 패턴(132a, 132b, 132c, 132d, 132e)은 실리콘 산화물층, 실리콘 질화물층, 또는 실리콘 산질화물층일 수 있다.
몇몇 다른 실시 예들에 있어서, 제1 채널 구조물(12)의 채널층 패턴의 개수는 반드시 4개에 한정되지 않을 수 있다. 상기 채널층 패턴은 다른 다양한 개수로 배치될 수 있으며, 상기 층간 절연층 패턴은 상기 다양한 개수의 채널층 패턴을 상기 제1 방향(즉, z-방향)을 따라 서로 절연할 수 있다.
도 1 및 도 3을 참조하면, 베이스 절연층(110) 상에서 제1 채널 구조물(12)의 일 측벽면(S1)을 커버하는 제1 저항 변화층(312)이 배치될 수 있다. 이 때, 상기 일 측벽면(S1)은 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 평면일 수 있다. 제1 저항 변화층(312)는 상기 제1 및 제2 방향에 수직인 제3 방향(즉, x-방향)을 따라 소정의 두께(t1)를 가질 수 있다. 일 예로서, 제1 저항 변화층(312)는 10 nm 내지 100 nm의 두께를 가질 수 있다.
제1 저항 변화층(312)은 가변 저항 물질을 포함할 수 있다. 상기 가변 저항 물질은, 외부에서 인가되는 전압의 극성 또는 크기에 따라 내부 저항의 상태가 가변적으로 변화할 수 있다. 또한, 상기 인가 전압이 제거된 후에 상기 가변 저항 물질은 상기 변화된 내부 저항의 상태를 유지할 수 있다. 일 예로서, 상기 내부 저항 상태는 서로 구분되는 고저항 상태 및 저저항 상태 중 어느 하나일 수 있다. 즉, 상기 가변 저항 물질은 상기 고저항 상태에 대응하는 소정의 제1 저항 수치를 가질 수 있으며, 상기 저저항 상태에 대응하는 소정의 제2 저항 수치를 가질 수 있다. 상기 제1 저항 수치 및 상기 제2 저항 수치는 상기 가변 저항 물질의 종류에 따라 결정될 수 있다.
일 실시 예에 있어서, 상기 가변 저항 물질은 산소 공공 또는 이동가능한 금속 이온을 구비할 수 있다. 상기 산소 공공은 양의 전하를 가질 수 있다. 상기 금속 이온은 양의 전하를 가지는 양이온 또는 음의 전하를 가지는 음이온일 수 있다.
상기 가변 저항 물질은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 다른 실시 예에 있어서, 상기 가변 저항 물질은 PCMO(Pr1-xCaxMnO3, 0<x<1), LCMO(La1-xCaxMnO3, 0<x<1), BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3-δ), YBCO(YBa2Cu3O7-x, 0<x<1), 크롬 또는 니오븀이 도핑된 (Ba,Sr)TiO3, 크롬 또는 바나듐이 도핑된 SrZrO3, (La, Sr)MnO3, Sr1-xLaxTiO3(0<x<1), La1-xSrxFeO3(0<x<1), La1-xSrxCoO3(0<x<1), SrFeO2.7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 가변 저항 물질은 또다른 예로서, 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), GexSe1-x(0<x<1), 황화은(Ag2S), 황화구리(Cu2S), 황화 카드뮴(CdS), 황화 아연(ZnS), 및 셀레늄 산화물(CeO2), 또는 이들의 둘 이상의 조합을 포함할 수 있다.
한편, 베이스 절연층(110) 상에서 제1 저항 변화층(312)를 커버하도록 제1 게이트 절연층(322)이 배치될 수 있다. 일 실시 예에서, 제1 게이트 절연층(322)은 제1 저항 변화층(312)의 일 면(S2)과 접하도록 배치될 수 있다. 상기 일 면(S2)는 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 평면일 수 있다. 제1 게이트 절연층(322)은 상기 제3 방향(즉, x-방향)을 따라 소정의 두께(t2)를 가질 수 있다. 일 예로서, 제1 게이트 절연층(312)는 1 nm 내지 50 nm의 두께를 가질 수 있다.
제1 게이트 절연층(322)은 유전 물질을 포함할 수 있다. 상기 유전 물질은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 알루미늄산화물, 하프늄산화물 등을 포함할 수 있다. 상기 유전 물질은 일 예로서, 상유전성을 가질 수 있다.
베이스 절연층(110) 상에서, 상기 제1 방향(즉, z-방향)을 따라 각각 연장되는 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)이 배치될 수 있다. 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)은 각각 필라(pillar) 형태를 가질 수 있다. 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)은 제1 게이트 절연층(322)의 일 면(S3)과 접하도록 배치될 수 있다. 상기 일 면(S3)는 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)에 의해 이루어지는 평면일 수 있다.
제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)은 제1 채널 구조물(12)의 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d)의 일부분과 각각 중첩되도록 배치될 수 있다. 또한, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)은 상기 제2 방향(즉, y-방향)으로 서로 이격하여 배치될 수 있다.
제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)은 전도성 물질을 포함할 수 있다. 상기 전도성 물질은, 일 예로서, 도핑된 반도체, 금속, 전도성 금속 질화물, 전도성 금속 카바이드, 전도성 금속 실리사이드, 또는 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 물질은 일 예로서, n형 또는 p형 도펀트로 도핑된 실리콘, 텅스텐, 티타늄, 구리, 알루미늄, 루테늄, 백금, 이리듐, 이리듐산화물, 텅스텐질화물, 티타늄질화물, 탄탈륨질화물, 텅스텐카바이드, 티타늄카바이드, 텅스텐실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 루테늄산화물 또는 이들의 둘 이상의 조합을 포함할 수 있다.
한편, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)에 소정의 문턱 전압 이상의 게이트 전압이 인가되는 경우, 도 4b와 관련하여 후술하는 바와 같이, 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d) 내부에 전도성 채널이 각각 형성될 수 있다. 상기 전도성 채널은 상기 제2 방향(즉, y-방향)으로 연장되도록 형성될 수 있다.
도 1 내지 도 3에, 도시되지는 않았지만, 상기 제2 방향(즉, y-방향)으로 연장되는 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d)의 양단에 각각 대응되는 소스 전극과 드레인 전극이 배치될 수 있다. 일 예로서, 제1 소스 전극 및 제1 드레인 전극이 제1 채널층 패턴(122a)의 양단에 배치될 수 있다. 마찬가지로, 제2 소스 전극 및 제2 드레인 전극이 제2 채널층 패턴(122b)의 양단에 배치될 수 있다. 제3 소스 전극 및 제3 드레인 전극이 제3 채널층 패턴(122c)의 양단에 배치될 수 있다. 제4 소스 전극 및 제4 드레인 전극이 제4 채널층 패턴(122d)의 양단에 배치될 수 있다. 상기 제1 내지 제4 소스 전극은 서로 구분되는 다른 전극이며, 상기 제1 내지 제4 드레인 전극도 서로 구분되는 다른 전극일 수 있다.
상기 제1 내지 제4 소스 전극 및 상기 제1 내지 제4 드레인 전극에는 전위(potential)가 각각 인가될 수 있다. 일 실시 예에서, 상기 전도성 채널이 형성된 후에, 상기 제1 소스 전극 및 상기 제1 드레인 전극 사이에 소정의 소스-드레인 전압을 인가함으로써, 상기 전도성 채널을 따라 소스-드레인 전류가 흐를 수 있다. 마찬가지로, 상기 전도성 채널이 형성된 후에, 대응되는 상기 제2 내지 제4 소스 전극 및 상기 제2 내지 제4 드레인 전극 사이에 상기 소스-드레인 전압을 인가함으로써, 제2 내지 제4 채널층 패턴(122b, 122c, 122d) 내에 형성된 상기 전도성 채널을 따라 소스-드레인 전류가 각각 흐를 수 있다.
도 1 및 도 2를 참조하면, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28) 중 이웃하는 게이트 라인 구조물 사이에 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)이 각각 배치될 수 있다. 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)은 상기 제1 방향(즉, z-방향)으로 연장되는 필라 형태를 가질 수 있다. 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)은 상기 제2 방향(즉, y-방향)으로, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28) 중 이웃하는 게이트 라인 구조물을 서로 전기적으로 절연할 수 있다. 또한, 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)은 상기 제3 방향(즉, x-방향)으로 제1 및 제2 게이트 절연층(322, 324)와 각각 접할 수 있다.
제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)은 절연 물질을 포함할 수 있다. 상기 절연 물질은 일 예로서, 산화물, 질화물, 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 실시 예에서, 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)은 동일한 절연 물질을 포함할 수 있다. 또는 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49) 중 적어도 하나 이상은 나머지와 다른 종류의 절연 물질을 포함할 수 있다.
도 1 내지 도 3을 다시 참조하면, 베이스 절연층(110) 상에서 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28) 및 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)의 측벽면과 각각 접하는 제2 게이트 절연층(324)이 배치될 수 있다. 베이스 절연층(110) 상에서 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28) 및 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)의 측벽면은 동일한 평면(S4) 상에 위치할 수 있다. 상기 평면(S4)은 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면일 수 있다. 즉, 제2 게이트 절연층(324)은 상기 평면(S4) 상에 배치될 수 있다.
제2 게이트 절연층(324)은 상기 제3 방향(x-방향)을 따라, 소정의 두께(t2)를 가질 수 있다. 제2 게이트 절연층(324)의 구성은 제1 게이트 절연층(322)의 구성과 실질적으로 동일할 수 있다.
제2 게이트 절연층(324)의 일 면(S5) 상에 제2 저항 변화층(314)이 배치될 수 있다. 상기 일 면(S5)은 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면일 수 있다. 제2 저항 변화층(314)은 상기 제3 방향(x-방향)을 따라, 소정의 두께(t1)를 가질 수 있다. 제2 저항 변화층(314)의 구성은 제1 저항 변화층(312)의 구성과 실질적으로 동일할 수 있다.
베이스 절연층(110) 상에서 제2 저항 변화층(314)의 일 면(S6)과 접하도록 제2 채널 구조물(14)이 배치될 수 있다. 상기 일 면(S6)은 상기 제1 및 제2 방향(즉, z-방향 및 y-방향)으로 이루어지는 평면일 수 있다. 제2 채널 구조물(14)은 베이스 절연층(110) 상에서, 상기 제1 방향(즉, z-방향)을 따라 번갈아 적층되는 제1 내지 제4 채널층 패턴(124a, 124b, 124c, 124d) 및 제1 내지 제5 층간 절연층 패턴(134a, 134b, 134c, 134d, 134e)을 포함할 수 있다. 제1 층간 절연층 패턴(134a)은 베이스 절연층(110)과 접하도록 배치될 수 있다. 제5 층간 절연층 패턴(134e)은 제2 채널 구조물(14)의 최상층에 배치될 수 있다. 제2 채널 구조물(14)은 상기 제2 방향(즉, y-방향)으로 연장될 수 있다. 제2 채널 구조물(14)의 제1 내지 제4 채널층 패턴(124a, 124b, 124c, 124d), 및 제1 내지 제5 층간 절연층 패턴(134a, 134b, 134c, 134d, 134e)의 구성은 제1 채널 구조물(12)의 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d), 및 제1 내지 제5 층간 절연층 패턴(132a, 132b, 132c, 132d, 132e)의 구성과 실질적으로 동일하다.
한편, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)에 소정의 문턱 전압 이상의 게이트 전압이 인가되는 경우, 제1 채널 구조물(12)의 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d) 뿐만 아니라 제2 채널 구조물(14)의 제1 내지 제4 채널층 패턴(124a, 124b, 124c, 124d) 내에도 전도성 채널이 각각 형성될 수 있다. 제2 채널 구조물(14)의 제1 내지 제4 채널층 패턴(124a, 124b, 124c, 124d) 내에 형성되는 상기 전도성 채널은 상기 제2 방향(즉, y-방향)으로 연장될 수 있다.
도 1 내지 도 3에, 도시되지는 않았지만, 상기 제2 방향(즉, y-방향)으로 연장되는 제1 내지 제4 채널층 패턴(124a, 124b, 124c, 124d)의 양단에 소스 전극과 드레인 전극이 각각 배치될 수 있다. 일 예로서, 제5 소스 전극 및 제5 드레인 전극이 제1 채널층 패턴(124a)의 양단에 배치될 수 있다. 마찬가지로, 제6 소스 전극 및 제6 드레인 전극이 제2 채널층 패턴(124b)의 양단에 배치될 수 잇다. 제7 소스 전극 및 제7 드레인 전극이 제3 채널층 패턴(124c)의 양단에 배치될 수 있다. 제8 소스 전극 및 제8 드레인 전극이 제4 채널층 패턴(124d)의 양단에 배치될 수 있다.
상기 제5 내지 제8 소스 전극 및 상기 제5 내지 제8 드레인 전극에는 전위(potential)가 각각 인가될 수 있다. 일 실시 예에서, 상기 전도성 채널이 형성된 후에, 상기 제5 소스 전극 및 상기 제5 드레인 전극 사이에 소정의 소스-드레인 전압을 인가함으로써, 제1 채널층 패턴(124a)의 상기 전도성 채널을 따라 소스-드레인 전류가 흐를 수 있다. 마찬가지로, 상기 전도성 채널이 형성된 후에, 대응되는 상기 제6 내지 제8 소스 전극 및 상기 제6 내지 제8 드레인 전극 사이에 상기 소스-드레인 전압을 각각 인가함으로써, 제2 내지 제4 채널층 패턴(124b, 124c, 124d) 내에 형성된 상기 전도성 채널을 따라 소스-드레인 전류가 흐를 수 있다.
도 1 내지 도 3을 다시 참조하면, 비휘발성 메모리 장치(1)는 상기 제2 방향(즉, y-방향)을 따라 배열되는 4 개의 게이트 라인 구조물(22, 24, 26, 28)을 포함하나, 게이트 라인 구조물의 개수는 반드시 4개로 한정되지 않는다. 비휘발성 메모리 장치(1)는 상기 제2 방향(즉, y-방향)을 따라 배열되는 다양한 다른 개수의 게이트 라인 구조물을 포함할 수 있다. 또한, 비휘발성 메모리 장치(1)는 상기 제3 방향(즉, x-방향)을 따라, 배치되는 또다른 메모리 요소를 포함할 수 있다. 즉, 비휘발성 메모리 장치(1)는 상기 제3 방향(즉, x-방향)을 따라 제1 또는 제2 채널 구조물(12, 14)의 측벽면에 연속하여 순차적으로 배치되는 저항 변화층, 게이트 절연층, 및 게이트 라인 구조물을 더 포함할 수 있다.
도 4a는 본 개시의 일 실시 예에 따르는 비휘발성 메모리 장치의 회로도이다. 도 4b 내지 도 4d는 도 4c의 회로도에 대응되는 비휘발성 메모리 장치의 동작 방법을 설명하는 도면이다. 상기 비휘발성 메모리 장치의 동작 방법을 설명하기 위해, 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)의 구조를 이용한다.
도 4a를 참조하면, 비휘발성 메모리 장치(2)는 트랜지스터 형태의 제1 내지 제8 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)을 구비한다. 제1 내지 제4 메모리 셀(MC1, MC2, MC3, MC4)은 제1 스트링(S1)을 구성할 수 있다. 제1 스트링(S1) 에서, 서로 이웃하는 트랜지스터의 소스 라인과 드레인 라인이 서로 직렬 연결될 수 있다. 제1 스트링(S1)의 양단은 각각 제1 소스 전극(SL1) 및 제1 드레인 전극(DL1)에 각각 연결될 수 있다. 마찬가지로, 제5 내지 제8 메모리 셀(MC5, MC6, MC7, MC8)은 제2 스트링(S2)를 구성할 수 있다. 제2 스트링(S2)에서, 서로 이웃하는 트랜지스터의 소스 라인과 드레인 라인이 서로 직렬로 연결될 수 있다. 제2 스트링(S1)의 양단은 각각 제2 소스 전극(SL2) 및 제2 드레인 전극(DL2)에 각각 연결될 수 있다
제1 내지 제8 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 게이트 전극은 대응되는 제1 내지 제4 글로벌 게이트 라인(GL1, GL2, GL3, GL4)에 각각 연결된다. 즉, 제1 글로벌 게이트 라인(GL1)은 제1 및 제5 메모리 셀(MC1, MC5)의 게이트 전극에 연결될 수 있다. 제2 글로벌 게이트 라인(GL2)은 제2 및 제6 메모리 셀(MC2, MC6)의 게이트 전극에 연결될 수 있다. 제3 글로벌 게이트 라인(GL3)은 제3 및 제7 메모리 셀(MC3, MC7)의 게이트 전극에 연결될 수 있다. 제4 글로벌 게이트 라인(GL4)은 제4 및 제8 메모리 셀(MC4, MC8)의 게이트 전극에 연결될 수 있다.
제1 내지 제8 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)은 해당 트랜지스터의 채널층과 게이트 절연층 사이에 배치되는 제1 내지 제8 저항 변화층(VR1, VR2, VR3, VR4, VR5, VR6, VR7, VR8)을 포함할 수 있다. 제1 내지 제8 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)은 대응되는 제1 내지 제8 저항 변화층(VR1, VR2, VR3, VR4, VR5, VR6, VR7, VR8) 내에 전기적 저항 상태를 신호 정보로서 비휘발적으로 저장할 수 있다. 후술하는 바와 같이, 제1 내지 제8 저항 변화층(VR1, VR2, VR3, VR4, VR5, VR6, VR7, VR8) 내의 저항 상태는 전도성 채널 내에 형성되는 전계에 의해 변화할 수 있다. 제1 내지 제8 저항 변화층(VR1, VR2, VR3, VR4, VR5, VR6, VR7, VR8) 내의 저항 상태는 상기 전계가 제거된 후에도 비휘발적으로 저장될 수 있다. 따라서, 제1 내지 제8 저항 변화층(VR1, VR2, VR3, VR4, VR5, VR6, VR7, VR8)은 제1 내지 제8 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)의 메모리층으로 기능할 수 있다.
도 4b 내지 도 4d를 참조하면, 도 4a에 도시된 제1 내지 제4 글로벌 게이트 라인(GL1, GL2, GL3, GL4)은 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)에 각각 대응될 수 있다.
한편, 도 1 내지 도 3과 관련하여 상술한 바와 같이, 제1 채널 구조물(12)은 제1 내지 제4 채널층 패턴(122a, 122b, 122c, 122d)을 구비하며, 제2 채널 구조물(14)은 제1 내지 제4 채널층 패턴(124a, 124b, 124c, 124d)를 구비할 수 있다. 일 실시 예에서, 제1 채널 구조물(12)의 제1 채널층 패턴(122a)와 제2 채널 구조물(14)의 제1 채널층 패턴(124a)은, 제1 및 제2 저항 변화층(312, 314), 제1 및 제2 게이트 절연층(322, 324), 및 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 함께, 도 4a의 제1 내지 제8 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)을 구성할 수 있다. 또한, 제1 채널 구조물(12)의 제2 채널층 패턴(122b)와 제2 채널 구조물(14)의 제2 채널층 패턴(124b)은, 제1 및 제2 저항 변화층(312, 314), 제1 및 제2 게이트 절연층(322, 324), 및 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 함께 또다른 제1 내지 제8 메모리 셀을 구성할 수 있다. 마찬가지로, 제1 채널 구조물(12)의 제3 채널층 패턴(122c)와 제2 채널 구조물(14)의 제3 채널층 패턴(124c)이 또다른 제1 내지 제8 메모리 셀을 구성하고, 제1 채널 구조물(12)의 제4 채널층 패턴(122d)와 제2 채널 구조물(14)의 제4 채널층 패턴(124d)이 또다른 제1 내지 제8 메모리 셀을 구성할 수 있다.
도 4b 내지 도 4d에서는 설명의 편의상, 제1 채널 구조물(12)의 제4 채널층 패턴(122d), 제2 채널 구조물(14)의 제4 채널층 패턴(124d), 제1 및 제2 저항 변화층(312, 314), 제1 및 제2 게이트 절연층(322, 324), 및 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)로 구성되는, 도 4a의 제1 내지 제8 메모리 셀(MC1, MC2, MC3, MC4, MC5, MC6, MC7, MC8)을 예시한다. 하지만, 나머지 다른 채널층이 참여하는 또다른 제1 내지 제8 메모리 셀들에도 동일한 동작 방식이 적용될 수 있다. 또한, 설명의 편의상 도 4b 내지 도 4d에서는, 최상층의 층간 절연층 패턴(132e, 134e)의 도시를 생략하였다. 또한, 도 4b 내지 도 4d에서는, 일 예로서, 제1 및 제2 저항 변화층(312, 314) 내에서, 필라멘트 형성을 통하여 내부 저항이 변화하는 동작 방식을 설명한다. 이때, 제1 및 제2 저항 변화층(312, 314)는 산소 공공 또는 이동가능한 금속 이온(OV)을 구비하는 금속 산화물을 포함할 수 있다.
도 4b 내지 도 4d를 참조하면, 먼저, 비휘발성 메모리 장치의 복수의 메모리 셀 중에서 쓰기 동작을 수행할 목적 메모리 셀을 결정한다. 일 실시 예로서, 도 4c와 관련하여 설명하는 셋 동작 및 도 4d와 관련하여 설명하는 리셋 동작을 수행할 메모리 셀로서, 제1 채널 구조물(12)의 제4 채널층 패턴(122d), 제1 저항 변화층(312), 제1 게이트 절연층(322), 및 제2 게이트 라인 구조물(22)에 의해 커버되는 소자 부분이 설정될 수 있다. 상기 소자 부분은 도 4a의 제2 메모리 셀(MC2)에 대응될 수 있다.
도 4b를 참조하면, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)에 소정의 문턱 전압 이상의 게이트 전압을 각각 인가한다. 상기 게이트 전압에 의해, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)이 커버하는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d) 내에 전도성 채널(CH1, CH2)이 각각 형성된다.
일 실시예에 있어서, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 상기 제3 방향(즉, x-방향)으로 중첩되는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d)의 부분 뿐만이 아니라, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 상기 제3 방향(즉, x-방향)으로 중첩되지 않는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d)의 부분에도 서로 이웃하는 게이트 라인 구조물에 의해 형성되는 전계가 측면 방향(즉, y-방향)으로 확장되어 채널 형성을 위한 구동력을 작용할 수 있다. 결과적으로, 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d) 내에 연속적인 형태의 전도성 채널(CH1, CH2)이 각각 형성될 수 있다.
도 4c를 참조하여, 비휘발성 메모리 장치의 메모리 셀에 대한 셋 동작을 설명한다. 상기 셋 동작은 메모리 셀 내 저항 변화층의 저항 상태를 고저항 상태 및 저저항 상태 중에서 상기 저저항 상태로 변환한 후에, 상기 변환된 저저항 상태를 신호 정보로 저장하는 동작을 의미한다.
일 실시 예로서, 전술한 바와 같이 도 4a의 제2 메모리 셀(MC2)에 대응되는 제1 저항 변화층(312)의 부분 내에 수행하는 셋 동작을 설명한다. 상기 셋 동작을 위해, 제2 메모리 셀(MC2)에 대응되는 제2 게이트 라인 구조물(24)에 인가되는 상기 게이트 전압을 제거한다. 제1, 제3 및 제4 게이트 라인 구조물(22, 26, 28)에는 상기 게이트 전압을 유지한다.
이에 따라, 제2 게이트 라인 구조물(24)이 커버하는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d) 내에 형성된 전도성 채널(CH1, CH2)의 부분(RA1, RA2)이 각각 단절된다.
이어서, 제1, 제3 및 제4 게이트 라인 구조물(22, 26, 28)에 상기 게이트 전압을 계속 인가하면서, 제1 채널 구조물(12)의 제4 채널층 패턴(122d)의 양단에 셋 전압을 인가한다. 상기 셋 전압은 제4 채널층 패턴(122d) 내에서 전도성 채널(CH1)이 단절된 부분(RA1)의 양단에 집중될 수 있다.
상기 셋 전압에 의해 형성되는 셋 동작 전계가 전도성 채널(CH1)이 단절된 부분(RA1)에 인접한 제1 저항 변화층(312) 내에 인가될 수 있다. 상기 셋 동작 전계에 의해, 제1 저항 변화층(312) 내부의 산소 공공 또는 이동가능한 금속 이온(OV)가 응집 또는 결합되어 전도성 필라멘트(CF1)가 형성될 수 있다. 전도성 필라멘트(CF1)는 전도성 채널(CH1)의 단절된 부분의 양단을 연결할 수 있다.
상기 셋 동작 전압이 제거된 후에도, 전도성 필라멘트(CF1)는 제2 메모리 셀(MC2)에 대응되는 제1 저항 변화층(312)의 부분 내에 잔존할 수 있다. 이에 따라, 제1 저항 변화층(312)의 상기 부분 내에 저저항 상태라는 신호 정보가 비휘발적으로 저장될 수 있다.
한편, 제2 채널 구조물(14)의 제4 채널층 패턴(124d)과 연결되는 제2 소스 전극(SL2) 및 제2 드레인 전극(DL2) 사이에는 셋 전압이 인가되지 않으므로, 제2 채널(CH2)의 단절된 부분과 제3 방향(즉, x-방향)으로 인접한 제2 저항 변화층(314) 내부에는 전도성 필라멘트가 형성되지 않는다. 따라서, 도 4a의 제6 메모리 셀(MC6)에 대응하는 제2 저항 변화층(314)의 부분에는 셋 동작이 발생하지 않는다.
이어서, 도 4d를 참조하여, 비휘발성 메모리 장치의 메모리 셀에 대한 리셋 동작을 설명한다. 먼저, 리셋 동작을 실시할 메모리 셀을 결정한다. 상기 리셋 동작은 메모리 셀 내 저항 변화층의 저항 상태를 상기 저저항 상태로부터 상기 고저항 상태로 변환한 후에, 상기 변환된 고저항 상태를 신호 정보로 저장하는 동작을 의미한다.
일 실시 예로서, 도 4c의 제2 메모리 셀(MC2)의 제1 저항 변화층(312) 부분에 수행되는 리셋 동작을 이하에서 설명한다. 먼저, 도 4b와 관련하여 상술한 방법에서와 같이, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)에 소정의 문턱 전압 이상의 게이트 전압을 각각 인가한다. 상기 게이트 전압에 의해, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)이 커버하는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d) 내에 전도성 채널(CH1, CH2)이 각각 형성된다.
이어서, 제2 게이트 라인 구조물(24)에 인가되는 상기 게이트 전압을 제거한다. 제1, 제3 및 제4 게이트 라인 구조물(22, 26, 28)에는 상기 게이트 전압을 유지한다. 이에 따라, 제2 게이트 라인 구조물(24)이 커버하는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d) 내에 형성된 전도성 채널(CH1, CH2)의 부분(RA1, RA2)이 단절된다.
이어서, 제1, 제3 및 제4 게이트 라인 구조물(22, 26, 28)에 상기 게이트 전압을 계속 인가하면서, 제1 채널 구조물(12)의 제4 채널층 패턴(122d)의 양단에 리셋 전압을 인가한다. 상기 리셋 전압은 도 4c와 관련하여 상술한 상기 셋 전압과 서로 다른 극성을 가질 수 있다.
한편, 상기 리셋 전압은 상기 전도성 채널이 단절된 부분(RA1)의 양단에 집중될 수 있다. 상기 리셋 전압에 의해 형성되는 리셋 동작 전계가 상기 전도성 채널이 단절된 부분(RA1)과 인접한 제1 저항 변화층(312) 내에 인가될 수 있다. 상기 리셋 동작 전계에 의해, 제1 저항 변화층(312) 내부에 형성된 전도성 필라멘트(CF1)에 주울 열이 발생하고, 상기 주울 열에 의해 전도성 필라멘트(CF1) 내부의 산소 공공 또는 이동가능한 금속 이온(OV)가 분해될 수 있다. 이에 따라, 전도성 필라멘트(CF1)의 적어도 일부분이 단절될 수 있다.
상기 리셋 동작 전압이 제거된 후에도, 전도성 필라멘트(CF1)는 제2 메모리 셀(MC2)에 대응되는 제1 저항 변화층(312)의 부분 내에서 상기 적어도 일부분이 단절된 상태로 잔존할 수 있다. 상기 전도성 필라멘트(CF1)이 단절됨에 따라, 제1 저항 변화층(312)의 상기 부분내에는 고저항 상태라는 신호 정보가 비휘발적으로 저장될 수 있다.
한편, 제2 채널 구조물(14)의 제4 채널층 패턴(124d)과 연결되는 제2 소스 전극(SL2) 및 제2 드레인 전극(DL2) 사이에는 리셋 전압이 인가되지 않으므로, 제2 채널(CH2)의 단절된 부분과 제3 방향(즉, x-방향)으로 인접한 제2 저항 변화층(314) 내부에는 전도성 필라멘트의 분해 작용이 발생하지 않는다. 따라서, 도 4a의 제6 메모리 셀(MC6)에 대응하는 제2 저항 변화층(314)의 부분에는 상기 리셋 동작이 발생하지 않는다.
한편, 도 4c 및 도 4d를 이용하여, 비휘발성 메모리 장치의 메모리 셀에 대한 읽기 동작을 설명한다. 먼저, 읽기 동작을 실시할 메모리 셀을 결정한다. 일 실시 예로서, 도 4c 및 도 4d의 제2 메모리 셀(MC2)에 대응되는 제1 저항 변화층(312)의 부분에서 수행되는 읽기 동작을 설명한다. 먼저, 도 4b와 관련하여 상술한 방법에서와 같이, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)에 소정의 문턱 전압 이상의 게이트 전압을 각각 인가한다. 상기 게이트 전압에 의해, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)이 커버하는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d) 내에 전도성 채널(CH1, CH2)이 각각 형성된다.
이어서, 제2 게이트 라인 구조물(24)에 인가되는 상기 게이트 전압을 제거한다. 이에 따라, 제2 게이트 라인 구조물(24)이 커버하는 제1 채널 구조물(12)의 제4 채널층 패턴(122d) 및 제2 채널 구조물(14)의 제4 채널층 패턴(124d) 내에 형성된 전도성 채널(CH1, CH2)의 부분(RA1, RA2)이 각각 단절된다.
이어서, 제1, 제3 및 제4 게이트 라인 구조물(22, 26, 28)에 상기 게이트 전압을 계속 인가하면서, 제1 채널 구조물(12)의 제4 채널층 패턴(122d)의 양단에 읽기 전압을 인가한다. 상기 읽기 전압의 절대치는 도 4c 및 도 4d와 관련하여 상술한 상기 셋 전압 및 상기 리셋 전압의 절대치보다 작을 수 있다. 이에 따라, 상기 읽기 전압의 인가에 의해, 상기 전도성 채널(CH1)의 단절된 부분과 인접한 제1 저항 변화층(312)의 부분 내부에서 저항 상태의 변화는 발생하지 않는다.
도 4c에서와 같이, 상기 전도성 채널(CH1)의 단절된 부분과 인접한 제1 저항 변화층(312)의 부분에, 상기 단절된 부분을 연결시키는 전도성 필라멘트(CF1)가 형성된 경우, 전도성 채널(CH1)은 제2 방향(즉, y-방향)을 따라 상대적으로 높은 전기 전도성을 가질 수 있다. 한편, 도 4d에서와 같이, 상기 전도성 채널(CH1)의 단절된 부분과 인접한 제1 저항 변화층(312)의 부분에 상기 전도성 필라멘트(CF1)가 존재하지 않는 경우, 전도성 채널(CH1)은 제2 방향(즉, y-방향)을 따라 상대적으로 낮은 전기 전도성을 가질 수 있다. 결과적으로, 소정의 메모리 셀에 대응되는 전도성 채널(CH1)의 부분을 단절시킨 상태에서, 제2 방향(즉, y-방향)에 따르는 전도성 채널(CH1) 전체의 전기 전도성을 평가함으로써, 상기 소정의 메모리 셀 내 저장된 저항 상태를 판독할 수 있다.
도 5는 본 개시의 다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 6은 도 5의 비휘발성 메모리 장치의 일 평면도이다. 도 7은 도 5의 비휘발성 메모리 장치를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 5 내지 도 7을 참조하면, 비휘발성 메모리 장치(3)는, 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)과 비교하면, 제1 내지 제5 절연 구조물(41z, 43z, 45z, 47z, 49z)의 구성을 제외하고는 실질적으로 동일한 구성을 가진다.
본 실시 예의 제1 내지 제5 절연 구조물(41z, 43z, 45z, 47z, 49z)은, 도 1 내지 도 3에 도시된 제1 내지 제5 절연 구조물(41, 43, 45, 47, 49)보다 상기 제3 방향(즉, x-방향)으로 더 연장될 수 있다. 제1 내지 제5 절연 구조물(41z, 43z, 45z, 47z, 49z)은 제3 방향(즉, x-방향)으로 제1 및 제2 채널 구조물(12, 14)과 직접 접하도록 배치될 수 있다. 이에 따라, 제1 및 제2 게이트 절연층(322c, 324c) 및 제1 및 제2 저항 변화층(312c, 314c)는 상기 제2 방향(즉, y-방향)을 따라 패턴 형태로 배치될 수 있다. 다시 말하면, 제1 및 제2 게이트 절연층(322c, 324c)은 제1 내지 제5 절연 구조물(41z, 43z, 45z, 47z, 49z)에 의해 분리되어, 상기 제2 방향(즉, y-방향)을 따라 불연속적으로 배치될 수 있다. 마찬가지로, 제1 및 제2 저항 변화층(312c, 314c)은 제1 내지 제5 절연 구조물(41z, 43z, 45z, 47z, 49z)에 의해 분리되어, 상기 제2 방향(즉, y-방향)을 따라 불연속적으로 배치될 수 있다.
본 실시 예에 따르면, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)이 커버하는 제1 및 제2 저항 변화층(312, 314) 및 제1 및 제2 게이트 절연층(322, 324)의 영역이 상기 제2 방향(즉, y-방향)을 따라 서로 분리될 수 있다. 즉, 비휘발성 메모리 장치(3)에서 신호 정보가 저장되는 저항 변화층(312, 314)의 영역을 메모리 셀 별로 상기 제2 방향(즉, y-방향)을 따라 서로 구분할 수 있다. 이에 따라, 서로 이웃하는 게이트 라인 구조물 간에, 일 게이트 라인 구조물에 인가되는 게이트 전압이 다른 게이트 라인 구조물이 제어하는 저항 변화층 부분에 전기적 간섭을 발생시키는 것을 배제할 수 있다. 결과적으로, 상술한 제1 내지 제5 절연 구조물(41z, 43z, 45z, 47z, 49z)에 의해, 비휘발성 메모리 장치 내 메모리 셀 별로 저장되는 신호 정보의 신뢰성이 향상될 수 있다.
도 8은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 9는 도 8의 비휘발성 메모리 장치의 일 평면도이다. 도 10은 도 8의 비휘발성 메모리 장치를 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 8 내지 도 10을 참조하면, 비휘발성 메모리 장치(4)는, 도 5 내지 도 7과 관련하여 상술한 비휘발성 메모리 장치(3)과 비교할 때, 제1 및 제2 채널 구조물(1012, 1014)의 구성을 제외하고는 실질적으로 동일한 구성을 가진다.
본 실시 예의 제1 채널 구조물(1012)은 베이스 절연층(110) 상에 서로 교대로 적층되는 제1 내지 제4 채널층 패턴(1122a, 1122b, 1122c, 1122d) 및 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)을 구비한다. 이 때, 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)은 도 5 내지 도 7과 관련하여 상술한 실시예의 제1 내지 제5 층간 절연층 패턴(132a, 132b, 132c, 132d, 132e)보다 상기 제3 방향(즉, x-방향)으로 더 연장될 수 있다. 보다 구체적으로, 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)은 제3 방향(즉, x-방향)으로 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 직접 접하도록 배치될 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 제1 저항 변화층(312v) 및 제1 게이트 절연층(322v)은 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)에 의해 분리되어, 상기 제1 방향(즉, z-방향)을 따라 불연속적으로 배치될 수 있다.
마찬가지로, 본 실시 예의 제2 채널 구조물(1014)은 베이스 절연층(110) 상에 서로 교대로 적층되는 제1 내지 제4 채널층 패턴(1124a, 1124b, 1124c, 1124d) 및 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)을 구비한다. 이 때, 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)은 도 5 내지 도 7과 관련하여 상술한 실시예의 제1 내지 제5 층간 절연층 패턴(134a, 134b, 134c, 134d, 134e)보다 상기 제3 방향(즉, x-방향)으로 더 연장될 수 있다. 보다 구체적으로, 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)은 제3 방향(즉, x-방향)으로 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 직접 접하도록 배치될 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 제2 저항 변화층(314v) 및 제2 게이트 절연층(324v)는 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)에 의해 분리되어, 상기 제1 방향(즉, z-방향)을 따라 불연속적으로 배치될 수 있다.
본 실시 예에서는, 도 5 내지 도 7와 관련하여 상술한 실시예와 대비하여, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)이 각각 커버하는 제1 및 제2 저항 변화층(312, 314) 및 제1 및 제2 게이트 절연층(322, 324)의 영역이 상기 제1 방향(즉, z-방향)을 따라 추가적으로 분리될 수 있다. 즉, 비휘발성 메모리 장치(4)에서 신호 정보가 저장되는 저항 변화층(312v, 314v)의 영역을 메모리 셀 별로 상기 제1 방향(즉, z-방향)을 따라 서로 구분할 수 있다. 이에 따라, 동일 게이트 라인 구조물에서, 일 메모리 셀의 저항 변화층의 부분에 인가되는 게이트 전압이 상기 제1 방향(즉, z-방향)을 따라 서로 다른 메모리 셀의 저항 변화층 부분에 전기적 간섭을 발생시키는 것을 배제할 수 있다. 결과적으로, 상술한 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e, 1134a, 1134b, 1134c, 1134d, 1134e)에 의해, 비휘발성 메모리 장치 내 메모리 셀 별로 저장되는 신호 정보의 신뢰성이 향상될 수 있다.
도 11은 본 개시의 또다른 실시 예에 따르는 비휘발성 메모리 장치를 개략적으로 나타내는 사시도이다. 도 12는 도 9의 비휘발성 메모리 장치의 일 평면도이다. 도 13은 도 11의 비휘발성 메모리 장치를 Ⅳ-Ⅳ'로 절취한 단면도이다.
도 11 내지 도 13을 참조하면, 비휘발성 메모리 장치(5)는, 도 1 내지 도 3과 관련하여 상술한 비휘발성 메모리 장치(1)과 비교할 때, 제1 및 제2 채널 구조물(1012, 1014)의 구성을 제외하고는 실질적으로 동일한 구성을 가진다.
본 실시 예의 제1 채널 구조물(1012)은 베이스 절연층(110) 상에 서로 교대로 적층되는 제1 내지 제4 채널층 패턴(1122a, 1122b, 1122c, 1122d) 및 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)을 구비한다. 이 때, 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)은 도 1 내지 도 3과 관련하여 상술한 실시예의 제1 내지 제5 층간 절연층 패턴(132a, 132b, 132c, 132d, 132e)보다 상기 제3 방향(즉, x-방향)으로 더 연장될 수 있다. 보다 구체적으로, 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)은 제3 방향(즉, x-방향)으로 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 직접 접하도록 배치될 수 있다. 이에 따라, 도 11 및 도 13에 도시된 바와 같이, 제1 저항 변화층(312z) 및 제1 게이트 절연층(322z)은 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e)에 의해 분리되어, 상기 제1 방향(즉, z-방향)을 따라 불연속적으로 배치될 수 있다.
마찬가지로, 본 실시 예의 제2 채널 구조물(1014)은 베이스 절연층(110) 상에 서로 교대로 적층되는 제1 내지 제4 채널층 패턴(1124a, 1124b, 1124c, 1124d) 및 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)을 구비한다. 이 때, 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)은 도 1 내지 도 3과 관련하여 상술한 실시예의 제1 내지 제5 층간 절연층 패턴(134a, 134b, 134c, 134d, 134e)보다 상기 제3 방향(즉, x-방향)으로 더 연장될 수 있다. 보다 구체적으로, 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)은 제3 방향(즉, x-방향)으로 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)과 직접 접하도록 배치될 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 제2 저항 변화층(314z) 및 제2 게이트 절연층(324z)는 제1 내지 제5 층간 절연층 패턴(1134a, 1134b, 1134c, 1134d, 1134e)에 의해 분리되어, 상기 제1 방향(즉, z-방향)을 따라 불연속적으로 배치될 수 있다.
본 실시 예에서는, 도 1 내지 도 3과 관련하여 상술한 실시예와 대비하여, 제1 내지 제4 게이트 라인 구조물(22, 24, 26, 28)이 커버하는 제1 및 제2 저항 변화층(312z, 314z) 및 제1 및 제2 게이트 절연층(322z, 324z)의 영역이 상기 제1 방향(즉, z-방향)으로 분리될 수 있다. 즉, 비휘발성 메모리 장치(5)에서 신호 정보가 저장되는 저항 변화층(312z, 314z)의 영역을 메모리 셀 별로 상기 제1 방향(즉, z-방향)으로 서로 구분할 수 있다. 이에 따라, 동일 게이트 라인 구조물에서, 일 메모리 셀의 저항 변화층의 부분에 인가되는 게이트 전압이 상기 제1 방향(즉, z-방향)을 따라 서로 다른 메모리 셀의 저항 변화층 부분에 전기적 간섭을 발생시키는 것을 배제할 수 있다. 결과적으로, 상술한 제1 내지 제5 층간 절연층 패턴(1132a, 1132b, 1132c, 1132d, 1132e, 1134a, 1134b, 1134c, 1134d, 1134e)에 의해, 비휘발성 메모리 장치 내 메모리 셀 별로 저장되는 신호 정보의 신뢰성이 향상될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1, 2, 3, 4, 5: 비휘발성 메모리 장치,
101: 기판,
110: 베이스 절연층,
12, 14: 제1 및 제2 채널 구조물,
122a, 122b, 122c, 122d: 제1 내지 제4 채널층 패턴,
1122a, 1122b, 1122c, 1122d: 제1 내지 제4 채널층 패턴,
124a, 124b, 124c, 124d: 제1 내지 제4 채널층 패턴,
1124a, 1124b, 1124c, 1124d: 제1 내지 제4 채널층 패턴,
132a, 132b, 132c, 132d, 132e: 제1 내지 제5 층간 절연층 패턴,
134a, 134b, 134c, 134d, 134e: 제1 내지 제5 층간 절연층 패턴,
312, 314: 제1 및 제2 저항 변화층,
312c, 314c: 제1 및 제2 저항 변화층,
312z, 314z: 제1 및 제2 저항 변화층,
322, 324: 제1 및 제2 게이트 절연층,
322c, 324c: 제1 및 제2 게이트 절연층,
322z, 324z: 제1 및 제2 게이트 절연층,
22, 24, 26, 28: 제1 내지 제4 게이트 라인 구조물,
41, 43, 45, 47, 49: 제1 내지 제5 절연 구조물,
41z, 43z, 45z, 47z, 49z: 제1 내지 제5 절연 구조물,
1132a, 1132b, 1132c, 1132d, 1132e: 제1 내지 제5 층간 절연층 패턴,
1134a, 1134b, 1134c, 1134d, 1134e: 제1 내지 제5 층간 절연층 패턴.
101: 기판,
110: 베이스 절연층,
12, 14: 제1 및 제2 채널 구조물,
122a, 122b, 122c, 122d: 제1 내지 제4 채널층 패턴,
1122a, 1122b, 1122c, 1122d: 제1 내지 제4 채널층 패턴,
124a, 124b, 124c, 124d: 제1 내지 제4 채널층 패턴,
1124a, 1124b, 1124c, 1124d: 제1 내지 제4 채널층 패턴,
132a, 132b, 132c, 132d, 132e: 제1 내지 제5 층간 절연층 패턴,
134a, 134b, 134c, 134d, 134e: 제1 내지 제5 층간 절연층 패턴,
312, 314: 제1 및 제2 저항 변화층,
312c, 314c: 제1 및 제2 저항 변화층,
312z, 314z: 제1 및 제2 저항 변화층,
322, 324: 제1 및 제2 게이트 절연층,
322c, 324c: 제1 및 제2 게이트 절연층,
322z, 324z: 제1 및 제2 게이트 절연층,
22, 24, 26, 28: 제1 내지 제4 게이트 라인 구조물,
41, 43, 45, 47, 49: 제1 내지 제5 절연 구조물,
41z, 43z, 45z, 47z, 49z: 제1 내지 제5 절연 구조물,
1132a, 1132b, 1132c, 1132d, 1132e: 제1 내지 제5 층간 절연층 패턴,
1134a, 1134b, 1134c, 1134d, 1134e: 제1 내지 제5 층간 절연층 패턴.
Claims (22)
- 기판;
상기 기판 상에 배치되는 채널 구조물로서, 상기 채널 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 채널층 패턴 및 층간 절연층 패턴을 포함하고, 상기 채널 구조물은 상기 제1 방향에 수직인 제2 방향으로 연장됨;
상기 기판 상에서 상기 채널 구조물의 일 측벽면의 적어도 일부분을 커버하는 저항 변화층;
상기 기판 상에서 상기 저항 변화층을 커버하도록 배치되는 게이트 절연층; 및
상기 기판 상에서 상기 제1 방향을 따라 연장되며, 게이트 절연층의 일 면과 접하는 복수의 게이트 라인 구조물을 포함하되,
상기 복수의 게이트 라인 구조물은 상기 제2 방향으로 서로 이격하여 배치되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 복수의 게이트 라인 구조물은 각각 상기 저항 변화층의 서로 다른 부분을 커버하도록 배치되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 복수의 게이트 라인 구조물은 필라(pillar) 형태를 가지는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 저항 변화층은
산소 공공을 구비하는 산화물을 포함하고,
상기 산화물은 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물로 이루어지는 그룹에서 선택되는 적어도 하나의 산화물인
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 저항 변화층은
PCMO(Pr1-xCaxMnO3, 0<x<1), LCMO(La1-xCaxMnO3, 0<x<1), BSCFO(Ba0.5Sr0.5Co0.8Fe0.2O3-δ), YBCO(YBa2Cu3O7-x, 0<x<1), 크롬 또는 니오븀이 도핑된 (Ba,Sr)TiO3, 크롬 또는 바나듐이 도핑된 SrZrO3, (La, Sr)MnO3, Sr1-xLaxTiO3(0<x<1), La1-xSrxFeO3(0<x<1), La1-xSrxCoO3(0<x<1), SrFeO2.7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 저항 변화층은
게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), GexSe1-x(0<x<1), 황화은(Ag2S), 황화구리(Cu2S), 황화 카드뮴(CdS), 황화 아연(ZnS), 및 셀레늄 산화물(CeO2)로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 채널층은
반도체 또는 금속 산화물을 포함하는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 저항 변화층은
상기 채널층 패턴의 측벽면 및 상기 층간 절연층 패턴의 측벽면을 커버하도록 배치되는
비휘발성 메모리 장치.
- 제1 항에 있어서,
상기 제2 방향을 따라 상기 복수의 게이트 라인 구조물 사이에 배치되며, 상기 기판 상에서 상기 제1 방향으로 연장되는 절연 구조물을 더 포함하는
비휘발성 메모리 장치.
- 제9 항에 있어서,
상기 절연 구조물은
상기 제1 및 제2 방향에 수직인 제3 방향으로, 상기 채널 구조물과 접하도록 배치되고,
상기 제2 방향으로, 상기 복수의 게이트 라인 구조물, 상기 저항 변화층 및 상기 게이트 절연층과 접하도록 배치되는
비휘발성 메모리 장치.
- 제9 항에 있어서,
상기 채널 구조물의 상기 채널층 패턴은 상기 제1 및 제2 방향에 수직인 제3 방향으로 상기 저항 변화층과 접하고,
상기 채널 구조물의 상기 층간 절연층 패턴은 상기 제3 방향으로 상기 게이트 라인 구조물 및 상기 절연 구조물과 접하는
비휘발성 메모리 장치.
- 기판;
상기 기판 상에 배치되는 제1 및 제2 채널 구조물로서, 상기 제1 및 제2 채널 구조물은 상기 기판에 수직인 제1 방향을 따라 번갈아 적층되는 적어도 하나의 채널층 패턴 및 층간 절연층 패턴을 각각 포함하고, 상기 제1 및 제2 채널 구조물은 상기 제1 방향에 수직인 제2 방향으로 각각 연장되며, 상기 제1 및 제2 채널 구조물은 상기 제1 및 제2 방향에 수직인 제3 방향으로 이격하여 배치됨;
상기 제1 채널 구조물의 측벽면 상에서 상기 제3 방향을 따라 순차적으로 배치되는 제1 저항 변화층 및 제1 게이트 절연층;
상기 제2 채널 구조물의 측벽면 상에서 상기 제3 방향을 따라 순차적으로 배치되는 제2 저항 변화층 및 제2 게이트 절연층;
상기 기판 상에서 상기 제1 채널 구조물 및 상기 제2 채널 구조물 사이에 배치되고, 상기 제1 방향으로 연장되는 복수의 게이트 라인 구조물을 포함하되,
상기 복수의 게이트 라인 구조물은 제2 방향을 따라 서로 이격하여 배치되는
비휘발성 메모리 장치.
- 제12 항에 있어서,
상기 복수의 게이트 라인 구조물은 각각 상기 제1 및 제2 저항 변화층의 서로 다른 부분을 커버하도록 배치되는
비휘발성 메모리 장치.
- 제12 항에 있어서,
상기 복수의 게이트 라인 구조물은 상기 기판 상에서 각각 필라(pillar) 형태를 가지는
비휘발성 메모리 장치.
- 제12 항에 있어서,
상기 제2 방향을 따라 상기 복수의 게이트 라인 구조물 사이에 배치되며, 상기 기판 상에서 상기 제1 방향으로 연장되는 절연 구조물을 더 포함하는
비휘발성 메모리 장치.
- 제15 항에 있어서,
상기 절연 구조물은
상기 제1 및 제2 방향에 수직인 제3 방향으로, 상기 제1 및 제2 채널 구조물과 각각 접하도록 배치되고,
상기 제2 방향으로, 상기 복수의 게이트 라인 구조물, 상기 제1 및 제2 저항 변화층 및 상기 제1 및 제2 게이트 절연층과 접하도록 배치되는
비휘발성 메모리 장치.
- 제15 항에 있어서,
상기 제1 및 제2 채널 구조물의 상기 채널층 패턴은 상기 제1 및 제2 방향에 수직인 제3 방향으로 상기 제1 및 제2 저항 변화층과 각각 접하고,
상기 제1 및 제2 채널 구조물의 상기 층간 절연층 패턴은 상기 제3 방향으로 상기 게이트 라인 구조물 및 상기 절연 구조물과 접하는
비휘발성 메모리 장치.
- 기판, 상기 기판에 수직인 제1 방향을 따라 적층되는 적어도 하나의 채널층 패턴을 포함하는 채널 구조물, 상기 기판 상에서 상기 채널 구조물의 일 측벽면을 순차적으로 커버하는 저항 변화층 및 게이트 절연층, 및 상기 기판 상에서 상기 제1 방향에 수직인 제2 방향을 따라 서로 이격하여 배치되며 상기 게이트 절연층과 접하는 복수의 게이트 라인 구조물을 포함하는 비휘발성 메모리 장치를 제공하는 단계;
상기 비휘발성 메모리 장치의 복수의 메모리 셀 중에서 셋 동작을 위한 제1 메모리 셀을 결정하는 단계;
상기 복수의 게이트 라인 구조물에 게이트 전압을 인가하여, 상기 적어도 하나의 채널층 패턴 내에 전도성 채널을 형성시키는 단계;
상기 복수의 게이트 라인 구조물 중에서 상기 제1 메모리 셀에 대응되는 소정의 게이트 라인 구조물에 인가되는 상기 게이트 전압을 제거하여, 상기 소정의 게이트 라인 구조물과 중첩되는 상기 적어도 하나의 채널층 패턴 내에 형성된 상기 전도성 채널의 부분을 단절시키는 단계; 및
상기 적어도 하나의 채널층 패턴 중에서 상기 제1 메모리 셀에 대응되는 소정의 채널층 패턴의 양단에 셋 전압을 인가하는 단계를 포함하는
비휘발성 메모리 장치의 구동 방법.
- 제18 항에 있어서,
상기 셋 전압을 인가하는 단계는
상기 셋 전압에 의해 형성되는 셋 동작 전계가 상기 소정의 채널층 패턴 내 상기 전도성 채널의 단절된 부분의 양단에, 집중되도록 하는 단계를 포함하는
비휘발성 메모리 장치의 구동 방법.
- 제19 항에 있어서,
상기 셋 전압을 인가하는 단계는
상기 전도성 채널의 단절된 부분과 인접하는 상기 저항 변화층의 내부에, 상기 전도성 채널의 단절된 부분의 양단을 연결하는 전도성 필라멘트를 형성하는 단계를 포함하는
비휘발성 메모리 장치의 구동 방법.
- 제18 항에 있어서,
상기 비휘발성 메모리 장치의 복수의 메모리 셀 중에서 리셋 동작을 위한 제2 메모리 셀을 결정하는 단계;
상기 복수의 게이트 라인 구조물에 상기 게이트 전압을 인가하여, 상기 적어도 하나의 채널층 패턴 내에 상기 전도성 채널을 형성시키는 단계;
상기 복수의 게이트 라인 구조물 중 상기 제2 메모리 셀에 대응되는 소정의 게이트 라인에 인가되는 상기 게이트 전압을 제거하여, 상기 소정의 게이트 라인 구조물과 중첩되는 상기 적어도 하나의 채널층 패턴 내에 형성된 상기 전도성 채널의 부분을 단절시키는 단계; 및
상기 적어도 하나의 채널층 패턴 중에서 상기 제2 메모리 셀에 대응되는 소정의 채널층 패턴의 양단에 리셋 전압을 인가하는 단계를 더 포함하되,
상기 리셋 전압은 상기 셋 전압과 서로 다른 극성을 가지는
비휘발성 메모리 장치의 구동 방법.
- 제21 항에 있어서,
상기 리셋 전압을 인가하는 단계는
상기 전도성 채널의 상기 단절된 부분과 인접한 상기 저항 변화층 내부에 배치되는 전도성 필라멘트를 단절시키는 단계를 포함하는
비휘발성 메모리 장치의 구동 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190178753A KR102681260B1 (ko) | 2019-12-30 | 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치 | |
| US16/908,635 US11309354B2 (en) | 2019-12-30 | 2020-06-22 | Three-dimensional nonvolatile memory device having resistance change structure and method of operating the same |
| CN202010721299.5A CN113130532B (zh) | 2019-12-30 | 2020-07-24 | 具有电阻变化结构的三维非易失性存储器件及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190178753A KR102681260B1 (ko) | 2019-12-30 | 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210085573A KR20210085573A (ko) | 2021-07-08 |
| KR102681260B1 true KR102681260B1 (ko) | 2024-07-03 |
Family
ID=
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103633108B (zh) | 三维层叠存储器件 | |
| US8384061B2 (en) | Nonvolatile memory device and manufacturing method | |
| US9666642B2 (en) | Variable resistance memory device and method of driving the same | |
| US8134194B2 (en) | Memory cells, memory cell constructions, and memory cell programming methods | |
| US11508741B2 (en) | Nonvolatile memory device having resistance change structure | |
| CN104064672B (zh) | 电阻型随机存取存储装置 | |
| US10636802B2 (en) | Two-terminal non-volatile memristor and memory | |
| US11362143B2 (en) | Nonvolatile memory device having three-dimensional structure | |
| JP2015532789A (ja) | ３次元メモリアレイアーキテクチャ | |
| KR20110078504A (ko) | 반도체 기억 소자 및 그 형성 방법 | |
| US10026780B2 (en) | Superlattice memory and crosspoint memory device | |
| CN101501852A (zh) | 非易失性存储元件、非易失性存储元件阵列及其制造方法 | |
| US11114504B1 (en) | Semiconductor device including variable resistance layer | |
| US20210257409A1 (en) | Nonvolatile memory device having resistance change layer and method of operating the same | |
| KR20090006436A (ko) | 비휘발성 반도체 기억소자 및 그 제조방법 | |
| CN105870121B (zh) | 三维非易失性nor型闪存 | |
| US11417707B2 (en) | Nonvolatile memory device of three-dimensional structure including resistance change element | |
| US11469272B2 (en) | Nonvolatile memory device having resistance change memory layer | |
| US11482667B2 (en) | Nonvolatile memory device having a resistance change layer and a plurality of electrode pattern layers | |
| KR102681260B1 (ko) | 저항 변화층을 구비하는 3차원 구조의 비휘발성 메모리 장치 | |
| CN113130532B (zh) | 具有电阻变化结构的三维非易失性存储器件及其操作方法 | |
| KR102111526B1 (ko) | 셀렉터 포함 메모리 소자 | |
| KR102681261B1 (ko) | 저항 변화층을 구비하는 비휘발성 메모리 장치 및 이의 구동 방법 | |
| KR102645343B1 (ko) | 3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 시냅스 소자 스택의 제조 방법 | |
| JP2012248644A (ja) | 半導体記憶装置 |