KR20090006436A - 비휘발성 반도체 기억소자 및 그 제조방법 - Google Patents

비휘발성 반도체 기억소자 및 그 제조방법 Download PDF

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KR20090006436A KR1020070069783A KR20070069783A KR20090006436A KR 20090006436 A KR20090006436 A KR 20090006436A KR 1020070069783 A KR1020070069783 A KR 1020070069783A KR 20070069783 A KR20070069783 A KR 20070069783A KR 20090006436 A KR20090006436 A KR 20090006436A
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최석헌
백인규
임종흔
홍창기
윤보언
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삼성전자주식회사
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Abstract

비휘발성 반도체 기억소자를 제공한다. 상기 비휘발성 반도체 기억소자는 반도체기판 상에 서로 평행하게 비트라인들이 배치된다. 상기 비트라인들은 제 1 측벽 및 상기 제 1 측벽과 마주보는 제 2 측벽을 구비한다. 상기 비트라인들을 따라 하부전극들이 배치된다. 상기 하부전극들은 상기 비트라인들과 중첩되도록 배치되고 내부에 하부전극홀을 구비한다. 상기 하부전극홀들에 상기 하부전극홀들을 채우는 필링들이 배치된다. 상기 비트라인들과 상기 하부전극들 사이에 가변저항 패턴들이 배치된다.
저항성 램(RRAM), 전이금속산화막, 링타입 하부전극

Description

비휘발성 반도체 기억소자 및 그 제조방법{Nonvolatile semiconductor memory device and method of fabricating the same}
본 발명은 반도체 기억소자 및 그 제조방법에 관한 것으로 구체적으로는 비휘발성 반도체 기억소자 및 그 제조방법에 관한 것이다.
반도체 기억소자는 크게 휘발성 기억소자와 비휘발성 기억소자로 분류될 수 있다. 이 중 비휘발성 기억소자는 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는다.
비휘발성 기억소자로는 플래시 메모리가 있다. 상기 플래시 메로리는 적층 게이트 구조를 갖는 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 영역 상에 차례로 적층된 터널 산화막, 부유 게이트 게이트 층간 절연막 및 제어게이트 전극을 포함한다. 상기 플래시 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널 산화막의 막질이 개선되어야하고, 셀의 커플링 비율이 증가되어야 한다.
상기 플래시 메모리 소자 대신 새로운 비휘발성 기억소자들이 연구되고 있다. 현재 많은 연구가 진행되고 있는 비휘발성 메모리 소자로, MRAM(Magnetic Random Access Memory), PRAM(Phase-change Random Access Memory), 및 RRAM(Resistive Random Access Memory) 등이 있다. MRAM은 데이터 저장요소로 자기 터널 접합층을 이용하고, PRAM은 데이터 저장요소로 상변화 물질층을 이용한다. 그리고 PRAM은 데이터 저장요소로 인가되는 전압에 따라 저항이 달라지는 저항체를 이용한다.
이런 새로운 비휘발성 기억소자들 중 MRAM 즉, 저항성 반도체 기억소자의 단위 셀은 두 개의 전극들 및 이들 사이에 개재된 가변저항성 물질막을 갖는 데이터 저장요소를 구비한다. 상기 가변저항성 물질막, 즉 데이터 저장 물질막은 상기 전극들 사이에 인가되는 전기적인 신호의 극성 및/또는 크기에 따라서 도전체 또는 절연체로 변화하는 특성을 갖는다.
상기 저항성 반도체 기억소자의 신뢰도를 높이기 위해서는 데이터 저장요소로 기능하는 상기 가변저항성 물질막의 크기가 작을수록 유리하다. 이는 데이터 저장요소의 물리적인 크기가 작아지기 때문이다. 아울러, 저항값이 가변되는 영역이 작아짐에 따라 동작전압 또는 동작전류가 작아질 수 있게 된다. 따라서, 소자가 작동하는 데 필요한 전압 또는 전류가 작아져서 상기 전압 또는 전류를 공급하는 스위칭 소자의 크기가 작아질 수 있기 때문이다. 즉, 데이터 저장요소의 크기 및 이를 구동하는 스위칭 소자의 크기를 줄일 수 있어 소자의 집적도를 향상시킬 수 있다. 나아가 스위칭 되는 영역이 일정해져서 안정적이고 재현성이 좋은 스위칭 특성을 보일 수 있게 된다.
본 발명이 이루고자 하는 기술적 과제는 집적도를 향상시킬 수 있으며, 낮은 구동전압 또는 낮은 구동전류로 작동하는 안정적이고 재현성이 좋은 비휘발성 반도체 기억소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적도를 향상시킬 수 있으며, 낮은 구동전압 또는 낮은 구동전류로 작동하는 안정적이고 재현성이 좋은 비휘발성 반도체 기억소자를 제조하는 방법을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여 본 발명은 비휘발성 반도체 기억소자를 제공한다. 본 발명의 일 양태에 따르면, 상기 비휘발성 반도체 기억소자는 반도체기판 상에 서로 평행하게 비트라인들이 배치된다. 상기 비트라인들은 제 1 측벽 및 상기 제 1 측벽과 마주보는 제 2 측벽을 구비한다. 상기 비트라인들을 따라 하부전극들이 배치된다. 상기 하부전극들은 상기 비트라인들과 중첩되도록 배치되고 내부에 하부전극홀을 구비한다. 상기 하부전극홀들에 상기 하부전극홀들을 채우는 필링들이 배치된다. 상기 비트라인들과 상기 하부전극들 사이에 가변저항 패턴들이 배치된다.
본 발명의 몇몇 실시예에서, 상기 하부전극들의 각각은 상기 비트라인들과 일부만 중첩되도록 배치될 수 있다.
다른 몇몇 실시예에서, 상기 가변저항 패턴들은 상기 제 1 측벽, 상기 제 2 측벽 및 상기 비트라인들의 하부면들을 둘러쌀 수 있다.
또 다른 몇몇 실시예에서, 상기 비휘발성 반도체 기억소자는 상기 비트라인들을 가로지르며 서로 평행하게 배치되는 워드라인들을 더 포함할 수 있다. 상기 워드라인들은 상기 하부전극들과 전기적으로 접속될 수 있다.
또 다른 몇몇 실시예에서, 상기 비트라인들과 상기 워드라인들의 교차점들과 인접한 곳에 상기 하부전극들이 배치될 수 있다.
또 다른 몇몇 실시예에서, 상기 비트라인들은 제 1 및 제 2 비트라인들을 구비하고, 상기 워드라인들은 제 1 및 제 2 워드라인들을 구비하고, 상기 하부전극들은 제 1 내지 제 4 하부전극들을 구비할 수 있다. 이 때, 상기 제 1 하부전극은 상기 제 1 비트라인의 제 2 측벽에 인접하게 배치되되 상기 제 1 워드라인과 전기적으로 접속할 수 있다. 상기 제 2 하부전극은 상기 제 1 비트라인의 제 1 측벽에 인접하게 배치되되 상기 제 2 워드라인과 전기적으로 접속할 수 있다. 상기 제 3 하부전극은 상기 제 2 비트라인의 제 2 측벽에 인접하게 배치되되 상기 제 1 워드라인과 전기적으로 접속할 수 있다. 상기 제 4 하부전극은 상기 제 2 비트라인의 제 1 측벽에 인접하게 배치되되 상기 제 2 워드라인과 전기적으로 접속할 수 있다.
또 다른 몇몇 실시예에서, 상기 하부전극들의 각각은 그와 인접한 두 개의 상기 비트라인들과 중첩되도록 배치할 수 있다.
또한, 본 발명은 비휘발성 반도체 기억소자의 제조방법을 제공한다. 본 발명의 다른 양태에 따르면, 상기 제조방법은 반도체기판 상에 콘택홀들을 구비하는 제 1 층간절연막을 형성하는 것을 포함한다. 상기 제 1 층간절연막 및 상기 콘택홀들 의 내벽을 따라 하부전극막을 형성한다. 상기 하부전극막 상에 상기 콘택홀들을 채우도록 필링막을 형성한다. 상기 필링막 및 상기 하부전극막을 평탄화하여 필링들 및 하부전극들을 형성한다. 상기 필링들, 상기 하부전극들 및 상기 제 1 층간절연막을 덮는 제 2 층간절연막을 형성한다. 상기 제 2 층간절연막을 패터닝하여 상기 하부전극들을 노출시키는 서로 평행한 다수개의 제 2 층간절연막 그루브들을 형성한다. 상기 제 2 층간절연막 및 상기 제 2 층간절연막 그루브들을 따라 가변저항막을 형성한다. 상기 가변저항막 상에 상기 제 2 층간절연막 그루브들을 채우는 도전막을 형성한다. 상기 도전막 및 상기 가변저항막을 평탄화하여 비트라인들 및 가변저항 패턴들을 형성한다. 상기 비트라인들은 상기 비트라인들의 길이 방향을 따르는 제 1 측벽 및 상기 제 1 측벽과 마주보는 제 2 측벽을 구비할 수 있다.
본 발명의 몇몇 실시예에서, 상기 비트라인들을 가로지르며 서로 평행한 워드라인들을 형성하는 것을 더 포함할 수 있다. 상기 워드라인들은 상기 하부전극들과 전기적으로 접속되도록 형성될 수 있다.
다른 몇몇 실시예에서, 상기 콘택홀들은 상기 비트라인들과 상기 워드라인들의 교차점들에 배치되도록 형성할 수 있다.
또 다른 몇몇 실시예에서, 상기 비트라인들은 제 1 및 제 2 비트라인들을 구비하도록 형성되고, 상기 워드라인들은 제 1 및 제 2 워드라인들을 구비하도록 형성되고, 상기 하부전극들은 제 1 내지 제 4 하부전극들을 구비하도록 형성될 수 있다. 이 때, 상기 제 1 하부전극은 상기 제 1 비트라인의 제 2 측벽에 인접하게 배치되며 상기 제 1 워드라인과 전기적으로 접속하도록 형성될 수 있다. 상기 제 2 하부전극은 상기 제 1 비트라인의 제 1 측벽에 인접하게 배치되며 상기 제 2 워드라인과 전기적으로 접속하도록 형성될 수 있다. 상기 제 3 하부전극은 상기 제 2 비트라인의 제 2 측벽에 인접하게 배치되며 상기 제 1 워드라인과 전기적으로 접속하도록 형성될 수 있다. 상기 제 4 하부전극은 상기 제 2 비트라인의 제 1 측벽에 인접하게 배치되며 상기 제 2 워드라인과 전기적으로 접속하도록 형성될 수 있다.
또 다른 몇몇 실시예에서, 상기 콘택홀 내에 배치되는 상기 하부전극들의 각각은 인접한 두 개의 상기 비트라인과 중첩되도록 상기 콘택홀을 형성할 수 있다.
또 다른 몇몇 실시예에서, 상기 콘택홀을 패터닝하는 것은 상기 제 2 층간절연막에 포토레지스트 패턴들을 형성하는 것을 포함할 수 있다. 상기 포토레지스트 패턴들의 측벽에 스페이서들을 형성할 수 있다. 상기 포토레지스트 패턴들을 제거한 후, 상기 스페이서들을 식각 마스크로 하여 상기 제 2 층간절연막을 식각하는 것을 포함할 수 있다.
본 발명에 따르면, 하부전극들의 상부면을 링(ring)형상으로 형성하고, 상기 하부전극들을 상기 하부전극들과 비트라인들이 일부만 중첩되게 배치한다. 이러한 구조를 통하여 프로그래밍 되는 영역인 상기 하부전극들과 상기 비트라인들 사이에 개재되는 가변저항 패턴들의 면적을 줄일 수 있는 효과가 있다. 따라서 집적도를 향상시킴과 동시에 낮은 구동전압 또는 낮은 구동전류로 안정적이고 재현성이 좋은 비휘발성 반도체 기억소자를 제공할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 1은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 기억소자의 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ′을 따라 절단한 단면도이다. 도 3은 본 발명의 제 2 실시예에 의한 비휘발성 반도체 기억소자의 평면도이다. 도 4는 도 3의 Ⅱ-Ⅱ′을 따라 절단한 단면도이다. 도 5는 본 발명의 제 3 실시예에 의한 비휘발성 반도체 기억소자의 평면도이다. 도 6은 도 5의 Ⅲ-Ⅲ′을 따라 절단한 단면도이다. 도 7 내지 도 10은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 기억소자를 제조하는 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ′을 따라 절단한 단면도들이다. 도 11 및 도 12는 본 발명의 제 3 실시예에 의한 비휘발성 반도체 기억소자를 제조하는 방법을 설명하기 위하여 도 5의 Ⅲ-Ⅲ′을 따라 절단한 단면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 제 1 실시예에서, 반도체기판(100) 비트라인들(120)이 배치될 수 있다. 상기 비트라인들(120)은 서로 이격되어 배치될 수 있으며, 바람직하게는 서로 평행하게 배치될 수 있다. 상기 비트라인들(120)은 상기 비트라인들(120)의 길이방향을 따르는 제 1 측벽(121) 및 상기 제 1 측벽(121)과 마주보는 제 2 측벽(122)을 구비할 수 있다.
상기 비트라인들(120)과 상기 반도체기판(100) 사이에 제 1 층간절연막이 배치될 수 있다. 상기 제 1 층간절연막(104)에 상기 비트라인들을 따라 콘택홀들(104)이 배치될 수 있다. 상기 콘택홀들(104)은 상기 제 1 층간절연막(104)을 관통할 수 있다. 상기 콘택홀들(106) 내부에 하부전극들(110)이 배치될 수 있다. 상기 하부전극들(110)은 상부면에 하부전극홀들(112)을 구비할 수 있다. 즉 상기 하부전극들(110)의 상부면은 링(ring)모양을 할 수 있다. 상기 하부전극홀들(112)에 필링들(114)이 채워질 수 있다. 상기 필링들(114)은 절연막일 수 있다. 예를 들어 상기 필링들(114)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 또는 이들의 조합막일 수 있다. 상기 하부전극들(110)은 상기 제 1 층간절연막(104)에 의해 서로 전기적으로 절연될 수 있다.
상기 비트라인들(120) 및 상기 하부전극들(110) 사이에 가변저항 패턴들(118)이 배치될 수 있다. 상기 가변저항 패턴들(118)은 상기 비트라인들(120)의 상기 제 1 측벽(121), 상기 비트라인들(120)의 상기 제 2 측벽(122) 및 상기 비트라인들(120)의 하부면을 둘러쌀 수 있다. 또는 상기 가변저항 패턴들(118)은 라인형의 구조일 수 있다. 또는 상기 가변저항 패턴들(118)은 상기 비트라인들(120)의 길이방향을 따르는 라인형의 구조이되, 상기 비트라인들(120)의 상기 제 1 측벽(121), 상기 비트라인들(120)의 상기 제 2 측벽(122) 및 상기 비트라인들(120)의 하부면을 둘러쌀 수 있다.
상기 비트라인들(120) 및 상기 가변저항 패턴들(118)은 제 2 층간절연막(116)에 의해 전기적으로 절연될 수 있다. 즉, 상기 제 2 층간절연막(116)은 상기 제 1 층간절연멱(104) 및 상기 하부전극들(110) 상에 배치될 수 있으며, 상기 비트라인들(120)의 사이에 개재될 수 있다. 상기 제 2 층간절연막은 실리콘산화막, 실리콘질화막, 실리콘산질화막 또는 이들의 조합막일 수 있다.
상기 비트라인들(120)은 그 길이방향을 따라 다수개의 상기 하부전극들(110)의 각각과 일부만 중첩되게 배치될 수 있다. 즉 상기 다수개의 하부전극들(110)은 상기 비트라인들(120)의 상기 제 1 측벽(121)을 따라 인접하게 배치될 수 있다. 또는 상기 다수개의 하부전극들(110)은 상기 비트라인들(120)의 상기 제 2 측벽(122)을 따라 인접하게 배치될 수 있다.
상기 비트라인들(120)과 상기 하부전극들(110) 사이에 개재되어 저항값이 가변되는 상기 가변저항 영역들(118a)은 본 발명에 의한 비휘발성 반도체 기억소자의 정보저장이 되는 영역인 데이터 저장요소의 역할을 수행할 수 있다.
상기 가변저항 패턴들(118)은 전이금속산화막(Transition Metal Oxide; TMO)일 수 있다. 상기 전이금속산화막은 산화니켈막(NiO), 산화코발트막(CoO), 산화아연막(ZnO), 산화구리막(CuO), 산화하프니움막(HfO), 산화지르코늄막(ZrO), 산화타이타늄막(TiO), 산화크롬막(CrO), 산화철막(FeO), 및 산화니오비움막(NbO)으로 이루어진 그룹에서 선택된 하나일 수 있다.
상기 하부전극들(110)의 하부에 워드라인들(102)이 배치될 수 있다. 상기 워 드라인들(102)은 서로 이격되어 배치될 수 있으며, 바람직하게는 서로 평행하게 배치될 수 있다. 상기 워드라인들(102)은 그 길이방향을 따라 다수개의 상기 하부전극들(110)의 각각과 중첩되도록 배치될 수 있다.
상기 워드라인들(102)과 상기 하부전극들(110) 사이에 스위칭 소자들(108)이 개재될 수 있다. 상기 스위칭 소자들(108)은 다이오드, 양방향 다이오드 또는 트랜지스터일 수 있다. 상기 스위칭 소자들(108)은 상기 하부전극들(110) 및 상기 워드라인들(102)과 전기적으로 접속할 수 있다. 상기 스위칭 소자들(108)이 다이오드 또는 양방향 다이오드인 경우, 상기 다이오드 또는 양방향 다이오드들은 상기 하부전극홀들(112) 내에 상기 하부전극들(110)과 상기 워드라인들(102) 사이에 개재될 수 있다.
상술한 바와 같이 상기 하부전극들(110)에 상기 하부전극홀들(112)을 구비하는 구조를 적용함으로써, 상기 하부전극들(110)과 상기 비트라인들(120) 사이에 개재되어 데이터 저장요소가 되는 상기 가변저항 영역들(118a)의 형상을 링(ring)모양으로 만들어 그 면적을 줄일 수 있게 된다. 나아가 상기 하부전극들(110)의 각각은 상기 비트라인들(120)과 일부분만 중첩되도록 배치하여 상기 비트라인들(120) 및 상기 하부전극들(110) 사이에 개재되는 상기 가변저항 영역들(118a)의 면적을 더욱 줄일 수 있게 된다.
따라서, 프로그래밍 되는 영역인 상기 비트라인들(120)과 상기 하부전극들(110) 사이에 개재되는 상기 가변저항 영역들(118a)의 면적을 줄여 낮은 구동전압 또는 낮은 구동전류로 구동되는 안정적이고 재현성이 높은 비휘발성 반도체 기 억소자를 제공할 수 있게 된다.
도 3 및 도 4를 참조하여 본 발명의 제 2 실시예를 설명한다. 본 발명의 제 1 실시예에서와 같이 반도체기판(200)에 워드라인들(202)을 배치하고, 상기 반도체기판(200) 및 상기 워드라인들(202) 상에 제 1 층간절연막(204)을 배치하고 상기 제 1 층간절연막(204)에 하부전극들(210)을 배치하고 상기 하부전극들(210)과 상기 워드라인들(202) 사이에 스위칭 소자들(208)을 배치하고, 상기 하부전극들(210) 및 상기 제 1 층간절연막(204) 상에 제 2 층간절연막(216), 가변저항 패턴들(218) 및 비트라인들(220)을 배치할 수 있다. 이하에서는, 본 발명의 제 1 실시예와 다른 부분만을 설명하도록 한다.
본 발명의 제 2 실시예에서, 상기 비트라인들(220)을 따라 다수개의 상기 하부전극들(210)이 배치되되, 상기 하부전극들(210)은 상기 비트라인들(220)을 기준으로 서로 반대방향에 배치될 수 있다. 즉, 상기 하부전극들(210) 중 하나는 상기 비트라인들(220)의 제 1 측벽(221)에 인접하게 배치하고, 그와 인접한 다른 상기 하부전극들(210)은 상기 비트라인들(220)의 제 2 측벽(222)에 인접하게 배치될 수 있다.
도 3 의 제 1 및 제 2 비트라인(220a, 220b), 제 1 및 제 2 워드라인(202a, 202b) 및 제 1 내지 제 4 하부전극들(210a, 210b, 210c, 210d)을 예로 들어 상세히 설명하기로 한다. 상기 제 1 하부전극(210a)은 상기 제 1 비트라인(220a)과 중첩되게 배치되고 상기 제 1 워드라인(202a)과 전기적으로 접속한다. 상기 제 2 하부전극(210b)은 상기 제 1 비트라인(220a)과 중첩되게 배치되고 상기 제 2 워드라 인(202b)과 전기적으로 접속한다. 상기 제 3 하부전극(210c)은 상기 제 2 비트라인(220b)과 중첩되게 배치되고 상기 제 1 워드라인(202a)과 전기적으로 접속한다. 상기 제 4 하부전극(210d)은 상기 제 2 비트라인(220b)과 중첩되게 배치되고 상기 제 2 워드라인(202b)과 전기적으로 접속한다.
이 때 상기 제 1 하부전극(210a)은 상기 제 1 비트라인(220a)의 상기 제 2 측벽(222)과 중첩되게 배치되고, 상기 제 2 하부전극(210b)은 상기 제 1 비트라인(220a)의 상기 제 1 측벽(221)과 중첩되게 배치된다. 또한 상기 제 3 하부전극(210c)은 상기 제 2 비트라인(220b)의 상기 제 2 측벽(222)과 중첩되게 배치되고, 상기 제 4 하부전극(210d)은 상기 제 2 비트라인(220b)의 상기 제 1 측벽(221)과 중첩되게 배치된다.
상술한 바와 같이 상기 하부전극들(210)이 상기 비트라인들(220)을 기준으로 서로 반대방향에 엇갈리게 배치되는 구조를 취함으로써, 프로그래밍 되는 영역인 상기 하부전극들(210)과 상기 비트라인들(220) 사이에 개재된 가변저항 영역(218a)의 면적을 줄일 수 있으며, 아울러 사진/식각 공정에서 간섭 등에 의하여 패턴들이 왜곡되게 형성되는 효과를 줄일 수 있게 된다.
도 5 및 도 6을 참조하여, 본 발명의 제 3 실시예를 설명한다. 본 발명의 제 1 실시예 또는 본 발명의 제 2 실시예에서와 같이 반도체기판(300)에 워드라인들(302)을 배치하고, 상기 반도체기판(300) 및 상기 워드라인들(302) 상에 제 1 층간절연막(304)을 배치하고 상기 제 1 층간절연막(304)에 하부전극들(310)을 배치하고 상기 하부전극들(310)과 상기 워드라인들(302) 사이에 스위칭 소자들(308)을 배 치하고, 상기 하부전극들(310) 및 상기 제 1 층간절연막(304) 상에 제 2 층간절연막(316), 가변저항 패턴들(318) 및 비트라인들(320)을 배치할 수 있다. 이하에서는, 본 발명의 제 1 실시예 또는 본 발명의 제 2 실시예와 다른 부분만을 설명하도록 한다.
본 발명의 제 3 실시예에서, 상기 비트라인들(320)을 따라 다수개의 상기 하부전극들(310)이 배치될 수 있다. 상기 하부전극들(310)의 각각은 인접한 두개의 비트라인들(320)과 중첩되도록 배치될 수 있다.
즉, 상기 하부전극들(320) 중 하나는 상기 비트라인들(320)의 상기 제 1 측벽(321)에 인접하게 배치하고, 상기 하부전극(310)과 인접한 다른 상기 하부전극들(310)은 상기 비트라인들(320)의 상기 제 2 측벽(322)에 인접하게 배치될 수 있다. 또는 상기 하부전극들(320) 중 하나는 상기 비트라인들(320)의 상기 제 2 측벽(322)에 인접하게 배치하고, 상기 하부전극(310)과 인접한 다른 상기 하부전극들(310)은 상기 비트라들인(320)의 상기 제 1 측벽(321)에 인접하게 배치될 수 있다. 이 때, 상기 하부전극들(310)의 각각은 인접한 두개의 상기 비트라인들(320)과 중첩되게 배치될 수 있다.
도 5의 제 3 내지 제 6 비트라인들(320A, 320B, 320C, 320D), 제 3 및 제 5 워드라인들(302A, 302B, 302C), 제 5 내지 제 8 하부전극들(310A, 310B, 310C, 310D)을 예로 들어 상세히 설명하기로 한다. 상기 제 5 하부전극(310A)은 상기 제 4 및 제 5 비트라인들(320B, 320C)과 중첩되게 배치되고, 상기 제 3 워드라인(302A)과 전기적으로 접속된다. 상기 제 6 하부전극(310B)은 상기 제 3 및 제 4 비트라인들(320A, 320B)과 중첩되게 배치되고, 상기 제 4 워드라인(302B)과 전기적으로 접속된다. 상기 제 7 하부전극(310C)은 상기 제 5 및 제 6 비트라인들(320C, 320D)과 중첩되게 배치되고, 상기 제 4 워드라인(302B)과 전기적으로 접속된다. 상기 제 8 하부전극(310D)은 상기 제 4 및 제 5 비트라인들(320B, 320C)과 중첩되게 배치되며, 상기 제 5 워드라인(302C)과 전기적으로 접속될 수 있다.
상기의 예에서, 프로그래밍 영역으로 사용되는 가변저항 영역(318a), 즉 스토리지 노드는 8곳에 형성된다. 즉 상기 제 4 비트라인(320B)과 상기 제 5 하부전극(310A)이 중첩되는 영역, 상기 제 5 비트라인(320C)과 상기 제 5 하부전극(310A)이 중첩되는 영역, 상기 제 3 비트라인(320A)과 상기 제 6 하부전극(310B)이 중첩되는 영역, 상기 제 4 비트라인(320B)과 상기 제 6 하부전극(310B)이 중첩되는 영역, 상기 제 5 비트라인(320C)과 상기 제 7 하부전극(310C)이 중첩되는 영역, 상기 제 6 비트라인(320D)과 상기 제 7 하부전극(310C)이 중첩되는 영역, 상기 제 4 비트라인(320B)과 상기 제 8 하부전극(310D)이 중첩되는 영역 및 상기 제 5 비트라인(320C)과 상기 제 8 하부전극(310D)이 중첩되는 영역의 각각에 개재된 상기 가변저항 영역들(318a)이 프로그래밍되는 영역 즉, 데이터 저장요소로 사용될 수 있다.
본 발명에 의한 제 3 실시예의 상기 비트라인들(320) 간의 간격은 본 발명에 의한 제 1 또는 제 2 실시예에서의 상기 비트라인들(120,220) 간의 간격보다 더 좁을 수 있다. 예를 들어, 본 발명에 의한 제 1 또는 제 2 실시예에서의 상기 비트라인들(120,220) 간의 간격은 사진/식각 공정의 최소선폭으로 형성할 수 있다. 그리고 본 발명에 의한 제 3 실시예의 상기 비트라인들(320) 간의 간격은 상기 최소선 폭의 반에 해당하는 간격으로 형성할 수 있다. 본 발명에 의한 제 3 실시예의 상기 비트라인들(320)은 더블 패터닝 기술(double paterning thechnology)를 이용하여 형성할 수 있다.
따라서 상기 하부전극들(310)의 각각에 두 개의 프로그래밍 영역들을 배치할 수 있으므로 집적도를 향상시킬 수 있게 된다.
이하에서, 본 발명의 제 1 실시예에 따른 비휘발성 반도체 기억소자의 제조방법에 대해 설명한다.
도 1 및 도 7을 참조하면, 반도체기판(100)에 서로 평행한 워드라인들(102)을 형성할 수 있다. 상기 워드라인들(102)은 상기 반도체기판(100) 상에 서로 평행한 개구부를 갖는 마스크 패턴들(도면 미도시)을 형성하고, 상기 마스크 패턴들을 이온주입 마스크로 하여 불순물을 도핑하여 형성할 수 있다. 상기 워드라인들(102)은 상기 반도체기판(100)과 다른 도전형을 가질 수 있다. 상기 워드라인들(102)은 상기 한 방법 외의 공지의 다른 방법을 이용하여 형성할 수도 있다.
상기 워드라인들(102) 및 상기 반도체기판(100)을 덮는 제 1 층간절연막(104)을 형성할 수 있다. 상기 제 1 층간절연막(104)은 실리콘질화막, 실리콘산화막, 실리콘산질화막 또는 이들의 조합막으로 형성할 수 있다. 상기 제 1 층간절연막(104)은 화학기상증착방법(Chemical Vapor Deposition; CVD)를 이용하여 형성할 수 있다. 상기 제 1 층간절연막(104)을 형성하는 것은 평탄화공정을 포함할 수 있다.
도 1 및 도 8을 참조하면, 상기 제 1 층간절연막(104)을 관통하며, 상기 워 드라인들(102)의 소정의 영역들을 노출시키는 콘택홀들(106)을 형성할 수 있다. 상기 콘택홀들(106)은 사진/식각 공정을 이용하여 형성할 수 있다. 상기 제 1 층간절연막(104) 상에 하부전극막(109)을 형성할 수 있다. 상기 하부전극막(109)은 상기 제 1 층간절연막(104) 및 상기 노출된 워드라인들(102)의 면을 따라 형성할 수 있다. 상기 하부전극막(109) 상에 필링막(113)을 형성할 수 있다. 상기 필링막(113)은 절연막일 수 있다. 예를 들어 상기 필링막(113)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 또는 이들의 조합막일 수 있다.
도 1 및 도 9를 참조하면, 상기 필링막(113) 및 상기 하부전극막(109)을 평탄화할 수 있다. 상기 평탄화 공정은 상기 제 1 층간절연막(104)이 노출될 때까지 할 수 있다. 상기 평탄화 공정을 수행하여 하부전극들(110), 하부전극홀들(112) 및 상기 하부전극홀들(112)에 채워진 필링들(114)을 형성할 수 있다. 이어서 상기 하부전극들(110), 상기 필링들(114) 및 상기 제 1 층간절연막(104)을 덮는 제 2 층간절연막(116)을 형성할 수 있다. 상기 제 2 층간절연막(116)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 또는 이들의 조합막일 수 있다. 상기 제 2 층간절연막(116)은 화학기상증착방법을 이용하여 형성할 수 있다.
도 1 및 도 10을 참조하면, 상기 제 2 층간절연막(116)에 제 2 층간절연막 그루브들(115)을 형성할 수 있다. 상기 제 2 층간절연막 그루브들(115)은 서로 평행하게 형성할 수 있으며, 상기 워드라인들(102)을 가로지르도록 형성할 수 있다. 상기 제 2 층간절연막 그루브들(115)에 의해 상기 하부전극들(110) 각각의 일부가 노출될 수 있다.
상기 제 2 층간절연막(116) 및 상기 제 2 층간절연막 그루브들(115)의 표면을 따라 가변저항막(117)을 형성할 수 있다. 상기 가변저항막(117)은 전이금속산화막일 수 있다. 상기 전이금속산화막은 상기 제 2 층간절연막(116) 및 상기 제 2 층간절연막 그루브들(115)의 표면을 따라 전이금속을 증착하고 상기 전이금속을 산화시키는 방법을 수행하여 형성할 수 있다.
상기 전이금속은 니켈(Ni), 코발트(Co), 아연(Zn), 구리(Cu), 하프니움(Hf), 지르코늄(Zr), 타이타늄(Ti), 크롬(Cr), 철(Fe) 및 니오비움(Nb)로 이루어지 그룹에서 선택된 하나일 수 있다. 따라서 상기 전이금속막은 산화니켈막(NiO), 산화코발트막(CoO), 산화아연막(ZnO), 산화구리막(CuO), 산화하프니움막(HfO), 산화지르코늄막(ZrO), 산화타이타늄막(TiO), 산화크롬막(CrO), 산화철막(FeO), 및 산화니오비움막(NbO)으로 이루어진 그룹에서 선택된 하나일 수 있다.
상기 가변저항막(116) 상에 상기 그루브들(115)를 채우는 도전막(119)을 형성할 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 도전막(119) 및 상기 가변저항막(117)을 평탄화 공정을 수행하여 상기 제 2 층간절연막(116)을 노출시킬 수 있다. 상기 평탄화공정을 수행하여 가변저항 패턴들(118) 및 비트라인들(120)을 형성할 수 있다. 상기 비트라인들(120)은 상기 비트라인들(120)의 길이방향을 따르는 제 1 측벽들(121) 및 상기 제 1 측벽들(121)과 마주보는 제 2 측벽(122)들을 구비할 수 있다.
본 발명의 제 2 실시예에 의한 비휘발성 반도체 소자의 제조방법에 대해서 설명하기로 한다. 본 발명의 제 2 실시예에 의한 반도체기판(200), 제 1 층간절연막(202), 스위칭 소자들(208), 하부전극들(210), 필링들(214), 제 2 층간절연막(216), 가변저항 패턴들(218) 및 비트라인들(220)은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 소자의 제조방법과 동일하게 형성할 수 있다. 이하에서는, 본 발명의 제 1 실시예에 의한 비휘발성 반도체 소자의 제조방법과 다른 부분만을 설명하도록 한다.
도 3 및 도 4 를 다시 참조하면, 상기 비트라인들(220)과 중첩되도록 형성된 상기 하부전극들(210) 중, 서로 인접해 있는 상기 하부전극들(210)의 하나는 상기 제 1 측벽(221)과 인접한 일부가 노출되도록 하고, 다른 하나는 상기 제 2 측벽(222)과 인접한 일부가 노출되도록 콘택홀들(206)을 패터닝할 수 있다.
따라서, 프로그래밍 되는 영역, 즉 데이터 저장요소인 상기 비트라인들(220)과 상기 하부전극들(210) 사이에 개재되는 상기 가변저항 영역들(218a)의 면적을 줄여 안정적이고 재연성이 높은 비휘발성 반도체 기억소자를 제조하는 방법을 제공할 수 있게 된다.
본 발명의 제 3 실시예에 의한 비휘발성 반도체 기억소자의 제조방법을 설명한다. 본 발명의 제 3 실시예의 반도체기판(300), 제 1 층간절연막(302), 스위칭 소자들(308), 하부전극들(310), 필링들(314), 제 2 층간절연막(316), 가변저항 패턴들(318) 및 비트라인들(320)은 본 발명의 일 실시예에 의한 비휘발성 반도체 소자의 제조방법과 동일하게 형성할 수 있다. 이하에서는, 본 발명의 제 1 실시예에 의한 비휘발성 반도체 소자의 제조방법과 다른 부분만을 설명하도록 한다.
도 5 및 도 6을 다시 참조하면, 상기 제 1 층간절연막(304)에 콘택홀들(306)을 형성한다. 상기 콘택홀들(306)은 상기 콘택홀들(306)에 채워지는 상기 하부전극들(310)이 두 개의 상기 비트라인들(320)과 중첩되도록 형성될 수 있다.
도 5 및 도 11을 참조하면, 상기 제 2 층간절연막(316) 상에 포토레지스트 패턴들(350)을 형성할 수 있다. 상기 포토레지스트 패턴들(350)은 상기 워드라인들(302)을 가로지르며 서로 평행하도록 형성할 수 있다. 상기 포토레지스트 패턴들(350)의 측벽에 스페이서들(352)을 형성할 수 있다. 상기 스페이서들(352)은 상기 제 2 층간절연막(316)에 대하여 식각 선택율이 높은 물질로 형성할 수 있다. 예를 들어, 상기 제 2 층간절연막(316)이 실리콘산화막인 경우, 상기 스페이서들(352)은 실리콘질화막으로 형성할 수 있다.
도 5 및 도 12를 참조하면, 이어서 상기 포토레지스트 패턴들(350)을 제거한 후, 상기 스페이서들(352)을 식각 마스크로 하여 상기 제 2 층간절연막(316)을 식각하여 제 2 층간절연막 그루브들(354)을 형성할 수 있다. 이어서, 상기 스페이서들(352)을 제거한 후, 상기 가변저항 패턴들(318) 및 상기 비트라인들(320)을 본 발명의 제 1 실시예에 의한 비휘발성 반도체 기억소자의 제조방법에서와 동일한 방법으로 형성할 수 있다.
도 1은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 기억소자의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ′을 따라 절단한 단면도이다.
도 3은 본 발명의 제 2 실시예에 의한 비휘발성 반도체 기억소자의 평면도이다.
도 4는 도 3의 Ⅱ-Ⅱ′을 따라 절단한 단면도이다.
도 5는 본 발명의 제 3 실시예에 의한 비휘발성 반도체 기억소자의 평면도이다.
도 6은 도 5의 Ⅲ-Ⅲ′을 따라 절단한 단면도이다.
도 7 내지 도 10은 본 발명의 제 1 실시예에 의한 비휘발성 반도체 기억소자를 제조하는 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ′을 따라 절단한 단면도들이다.
도 11 및 도 12는 본 발명의 제 3 실시예에 의한 비휘발성 반도체 기억소자를 제조하는 방법을 설명하기 위하여 도 5의 Ⅲ-Ⅲ′을 따라 절단한 단면도들이다.

Claims (20)

  1. 반도체기판 상에 서로 평행하게 배치되고 제 1 측벽 및 상기 제 1 측벽과 마주보는 제 2 측벽을 갖는 비트라인들;
    상기 비트라인들을 따라 배치되되, 상기 비트라인들과 중첩되도록 배치되고 내부에 하부전극홀을 구비하는 하부전극들;
    상기 하부전극홀들을 채우는 필링들; 및
    상기 비트라인들과 상기 하부전극들 사이에 배치되는 가변저항 패턴들을 포함하는 비휘발성 반도체 기억소자.
  2. 제 1 항에 있어서,
    상기 하부전극들의 각각은 상기 비트라인들과 일부만 중첩되도록 배치되는 것을 특징으로 하는 비휘발성 반도체 기억소자.
  3. 제 1 항에 있어서,
    상기 가변저항 패턴들은 상기 제 1 측벽, 상기 제 2 측벽 및 상기 비트라인들의 하부면들을 둘러싸는 것을 특징으로 하는 비휘발성 반도체 기억소자.
  4. 제 1 항에 있어서,
    상기 비트라인들을 가로지르며 서로 평행하게 배치되고, 상기 하부전극들과 접속되는 워드라인들을 더 포함하는 비휘발성 반도체 기억소자.
  5. 제 4 항에 있어서,
    상기 하부전극들은 상기 워드라인들과 상기 비트라인들의 교차점들과 인접한 곳에 배치되는 것을 특징으로 하는 비휘발성 반도체 기억소자.
  6. 제 5 항에 있어서,
    상기 비트라인들은 제 1 및 제 2 비트라인들을 구비하고, 상기 워드라인들은 제 1 및 제 2 워드라인들을 구비하고, 상기 하부전극들은 제 1 내지 제 4 하부전극들을 구비하되, 상기 제 1 하부전극은 상기 제 1 비트라인의 제 2 측벽에 인접하게 배치되되 상기 제 1 워드라인과 전기적으로 접속하고, 상기 제 2 하부전극은 상기 제 1 비트라인의 제 1 측벽에 인접하게 배치되되 상기 제 2 워드라인과 전기적으로 접속하고, 상기 제 3 하부전극은 상기 제 2 비트라인의 제 2 측벽에 인접하게 배치되되 상기 제 1 워드라인과 전기적으로 접속하고, 상기 제 4 하부전극은 상기 제 2 비트라인의 제 1 측벽에 인접하게 배치되되 상기 제 2 워드라인과 전기적으로 접속하는 것을 특징으로 하는 비휘발성 반도체 기억소자.
  7. 제 5 항에 있어서,
    상기 하부전극들의 각각은 그와 인접한 두 개의 상기 비트라인들과 중첩되는 것을 특징으로 하는 비휘발성 반도체 기억소자.
  8. 제 7 항에 있어서,
    상기 비트라인들은 제 3 내지 제 6 비트라인들을 구비하고, 상기 워드라인들은 제 3 내지 제 5 워드라인들을 구비하고, 상기 하부전극들은 제 5 내지 제 8 하부전극들을 구비하되, 상기 제 5 하부전극은 상기 제 4 비트라인의 제 2 측벽 및 상기 제 5 비트라인의 제 1 측벽과 인접하게 배치되되 상기 제 3 워드라인과 전기적으로 접속하고, 상기 제 6 하부전극은 상기 제 3 비트라인의 제 2 측벽 및 상기 제 4 비트라인의 제 1 측벽과 인접하게 배치되되 상기 제 4 워드라인과 전기적으로 접속하고, 상기 제 7 하부전극은 상기 제 5 비트라인의 제 2 측벽 및 상기 제 6 비트라인의 제 1 측벽과 인접하게 배치되되 상기 제 4 워드라인과 전기적으로 접속하고, 상기 제 8 하부전극은 상기 제 4 비트라인의 제 2 측벽 및 상기 제 5 비트라인의 제 1 측벽과 인접하게 배치되되 상기 제 5 워드라인과 전기적으로 접속하는 것을 특징으로 하는 비휘발성 반도체 기억소자.
  9. 제 1 항에 있어서,
    상기 가변저항 패턴들은 전이금속산화막인 것을 특징으로 하는 비휘발성 반도체 기억소자.
  10. 제 9 항에 있어서,
    상기 전이금속산화막은 산화니켈막(NiO), 산화코발트막(CoO), 산화아연 막(ZnO), 산화구리막(CuO), 산화하프니움막(HfO), 산화지르코늄막(ZrO), 산화타이타늄막(TiO), 산화크롬막(CrO), 산화철막(FeO), 및 산화니오비움막(NbO)으로 이루어진 그룹에서 선택된 하나인 것을 특징으로 하는 비휘발성 반도체 기억소자.
  11. 제 1 항에 있어서,
    상기 필링들은 절연막인 것을 특징으로 하는 비휘발성 반도체 기억소자.
  12. 반도체기판 상에 콘택홀들을 구비하는 제 1 층간절연막을 형성하고,
    상기 제 1 층간절연막 및 상기 콘택홀들의 내벽을 따라 하부전극막을 형성하고,
    상기 하부전극막 상에 상기 콘택홀들을 채우도록 필링막을 형성하고,
    상기 필링막 및 상기 하부전극막을 평탄화하여 상기 콘택홀 내에 필링들 및 하부전극들을 형성하고,
    상기 필링들, 상기 하부전극들 및 상기 제 1 층간절연막을 덮는 제 2 층간절연막을 형성하고,
    상기 제 2 층간절연막을 패터닝 하여 상기 하부전극들을 노출시키는 서로 평행한 그루브들을 형성하고,
    상기 제 2 층간절연막, 상기 그루브들의 측벽 및 상기 노출된 하부전극들을 따라 가변저항막을 형성하고,
    상기 가변저항막 상에 상기 그루브들을 채우는 도전막을 형성하고,
    상기 도전막 및 상기 가변저항막을 평탄화하여 상기 그루브들 내에 가변저항 패턴들 및 제 1 측벽 및 상기 제 1 측벽과 마주보는 제 2 측벽을 구비하는 비트라인들을 형성하는 것을 포함하는 비휘발성 반도체 기억소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 비트라인들을 가로지고 상기 하부전극들과 전기적으로 접속하는 서로 평행한 워드라인들을 형성하는 것을 더 포함하는 비휘발성 반도체 기억소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 콘택홀들은 상기 비트라인들과 상기 워드라인들의 교차점들에 인접하게 형성되도록 상기 제 1 층간절연막을 패터닝하는 것을 특징으로 하는 비휘발성 반도체 기억소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 비트라인들은 제 1 및 제 2 비트라인들을 구비하도록 형성되고, 상기 워드라인들은 제 1 및 제 2 워드라인들을 구비하도록 형성되고, 상기 하부전극들은 제 1 내지 제 4 하부전극들을 구비하도록 형성되되, 상기 제 1 하부전극은 상기 제 1 비트라인의 제 2 측벽에 인접하게 배치되며 상기 제 1 워드라인과 전기적으로 접속하도록 형성되고, 상기 제 2 하부전극은 상기 제 1 비트라인의 제 1 측벽에 인접 하게 배치되며 상기 제 2 워드라인과 전기적으로 접속하도록 형성되고, 상기 제 3 하부전극은 상기 제 2 비트라인의 제 2 측벽에 인접하게 배치되며 상기 제 1 워드라인과 전기적으로 접속하도록 형성되고, 상기 제 4 하부전극은 상기 제 2 비트라인의 제 1 측벽에 인접하게 배치되며 상기 제 2 워드라인과 전기적으로 접속하도록 형성되는 것을 특징으로 하는 비휘발성 반도체 기억소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 콘택홀들의 각각은 그와 인접한 두 개의 상기 비트라인들과 중첩되도록 형성하는 것을 특징으로 하는 비휘발성 반도체 기억소자의 제조방법.
  17. 제 16 항에 있어서,
    제 2 층간절연막을 패터닝하는 것은
    상기 제 2 층간절연막 상에 포토레지스트 패턴들을 형성하고,
    상기 포토레지스트 패턴들의 측벽에 스페이서들을 형성하고,
    상기 포토레지스트 패턴들을 제거하고,
    상기 스페이서들을 식각 마스크로 하여 상기 제 2 층간절연막을 식각하는 것을 포함하는 비휘발성 반도체 기억소자의 제조방법.
  18. 제 12 항에 있어서,
    상기 가변저항막은 전이금속산화막으로 형성하는 것을 특징으로 하는 비휘발 성 반도체 기억소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 전이금속산화막은 산화니켈막(NiO), 산화코발트막(CoO), 산화아연막(ZnO), 산화구리막(CuO), 산화하프니움막(HfO), 산화지르코늄막(ZrO), 산화타이타늄막(TiO), 산화크롬막(CrO), 산화철막(FeO), 및 산화니오비움막(NbO)으로 이루어진 그룹에서 선택된 하나인 것을 특징으로 하는 비휘발성 반도체 기억소자의 제조방법.
  20. 제 12항에 있어서,
    상기 필링막은 절연막으로 형성하는 것을 특징으로 하는 비휘발성 반도체 기억소자의 제조방법.
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