KR100973273B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 상변화 물질막의 식각 손실을 방지함과 아울러 프로그래밍 전류를 감소시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 상변화 기억 소자는, 각 셀에 형성된 히터 및 일 방향으로 배열된 히터들과 콘택되도록 형성된 라인 형상을 갖는 상변화막과 상부전극의 적층 패턴을 포함하는 상변화 기억 소자에 있어서, 상기 히터는 부메랑 구조를 갖는 것을 특징으로 한다.

Description

상변화 기억 소자 및 그의 제조방법{Phase change memory device and method for manufacturing the same}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 히터와 상변화막간 접촉 면적을 감소시킨 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 유지하는 비휘발성의 롬 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이에 따라, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 그리고, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있다. 그 한 예로서, 최근에 상변화 기억 소자가 제안되었다.
상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
자세하게, 상변화 기억 소자는 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막인 칼코제나이드(Chalcogenide)막을 상변화막으로 이용하며, 이러한 상변화막은 전류가 인가됨에 따라 열, 즉, 주울 열에 의해 비정질 상태와 결정질 상태로 상변화를 일으키게 된다. 따라서, 상변화 기억 소자는 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지해서 상변화 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이와 같은 상변화 기억 소자에 있어서, 상변화막의 안정적인 상변화를 위해서는 프로그래밍 전류를 낮추어야 한다. 따라서, 종래에는 상기 프로그래밍 전류를 낮추고자 하부전극에 해당하는 히터와 상변화막 간 접촉 면적을 작게 하고 있다. 이는 히터와 상변화막 간 접촉 면적을 가능한 작게 만들어주어 두 물질 간의 접촉면에서의 전류 밀도를 높임으로써 상변화에 필요한 전류가 낮아지도록 하는 것이다.
예를 들어, 종래에는 콘택홀을 100㎚ 이하의 크기로 작게 형성한 후, 상기 콘택홀 내에 히터를 형성하여 상기 히터가 작은 크기를 갖도록 하고, 그리고나서, 개방된 히터의 상단부에 상변화막이 접촉되도록 하고 있다.
그런데, 이와 같이 히터와 상변화막 간 접촉 면적을 줄이고자 상기 히터를 100㎚ 이하의 크기로 형성함에 따라, 상기 히터의 크기가 셀 어레이 내에서 불균일해지는 현상이 일어나게 되었다. 그 결과, 상기 히터와 상변화막 간 접촉 면적의 분포가 넓어짐으로써 상변화에 필요한 프로그래밍 전류 분포 또한 넓어지는 문제가 발생되고 있다.
따라서, 전술한 바와 같이 히터의 크기를 작게 하는 방법으로는 히터의 크기를 균일하게 할 수 없고, 그에 따라, 프로그래밍 전류 분포를 감소시킴은 물론 프로그래밍 전류를 낮추는데 어려움이 있으므로, 새로운 기술이 요구되고 있는 실정이다.
본 발명의 실시예들은 히터와 상변화막 간 접촉 면적을 줄일 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명의 실시예들은 히터와 상변화막 간 접촉 면적을 줄임으로써 프로그래밍 전류를 낮출 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명의 실시예들은 프로그래밍 전류 분포를 균일하게 할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 상변화 기억 소자는, 각 셀에 형성된 히터 및 일 방향으로 배열된 히터들과 콘택되도록 형성된 라인 형상을 갖는 상변화막과 상부전극의 적층 패턴을 포함하는 상변화 기억 소자에 있어서, 상기 히터는 부메랑 구조를 갖는 것을 특징으로 한다.
상기 부메랑 구조의 히터는 중간 부분이 각 진 모양, 또는, 중간 부분이 라운드진 모양을 갖는다.
상기 부메랑 구조의 히터는 서로 마주보는 네 개의 셀에서 각 모서리 부분이 잔류되어 구성된 형상이다.
상기 네 개의 셀에 구비된 부메랑 구조의 히터는 매트릭스 배열, 또는, 일 방향으로 지그재그 배열을 갖는다.
또한, 일 견지에서, 본 발명에 따른 상변화 기억 소자는, 제1방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기판; 상기 활성영역 상에 형성된 다수의 셀 스위칭 소자; 상기 각 셀 스위칭 소자 상에 형성되며 부메랑 구조를 갖는 히터; 상기 제2방향으로 배열된 히터들과 콘택되도록 형성된 라인 형상을 갖는 상변화막과 상부전극의 적층 패턴; 상기 적층 패턴 상에 형성된 다수의 상부전극 콘택; 상기 제2방향으로 배열된 상부전극 콘택들과 연결되도록 형성된 비트라인; 및 상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하며 상기 실리콘기판과 연결되게 형성된 워드라인;을 포함한다.
본 발명에 따른 상변화 기억 소자는, 상기 활성영역 표면에 형성된 N+ 베이스층을 더 포함한다.
상기 셀 스위칭 소자는 수직형 PN 다이오드이다.
상기 부메랑 구조의 히터는 중간 부분이 각 진 모양, 또는, 중간 부분이 라운드진 모양을 갖는다.
상기 부메랑 구조의 히터는 서로 마주보는 네 개의 셀에서 각 모서리 부분이 잔류되어 구성된 형상이다.
상기 부메랑 구조의 히터는 매트릭스 배열, 또는, 일 방향으로 지그재그 배열을 갖는다.
다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 각 셀에 히터를 형성하는 단계; 및 상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 포함하는 상변화 기억 소자에 있어서, 상기 히터는 부메랑 구조를 갖도록 형성하는 것을 특징으로 한다.
상기 부메랑 구조의 히터는 중간 부분이 각 진 모양, 또는, 중간 부분이 라운드진 모양을 갖도록 형성한다.
상기 부메랑 구조의 히터는 서로 마주보는 네 개의 셀에서 각 모서리 부분을 잔류시켜 형성한다.
상기 네 개의 셀에 구비된 부메랑 구조의 히터는 매트릭스 배열, 또는, 일 방향으로 지그재그 배열을 갖도록 형성한다.
또한, 다른 견지에서, 본 발명에 따른 상변화 기억 소자의 제조방법은, 제1 방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기판 상에 제1절연막을 형성하는 단계; 상기 활성영역 상의 제1절연막 부분에 셀 스위칭 소자들을 형성하는 단계; 상기 셀 스위칭 소자를 포함한 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 서로 마주보는 네 개 셀의 각 셀 스위칭 소자의 일부분을 동시에 노출시키는 홀을 형성하는 단계; 상기 홀의 측벽에 히터 물질막을 형성하는 단계; 상기 측벽에 히터 물질막이 형성된 홀 내에 제3절연막을 매립하는 단계; 상기 히터 물질막과 제2 및 제3 절연막을 식각하여 서로 마주보는 네 개의 셀 각각에 부메랑 구조의 히터를 형성하는 단계; 상기 히터 물질막과 제2 및 제3 절연막이 제거된 부분에 제4절연막을 매립하는 단계; 상기 제2방향으로 배열된 부메랑 구조의 히터들과 콘택되도록 라인 형태를 갖는 상변화막과 상부전극의 적층 패턴을 형성하는 단계; 상기 각 셀의 적층 패턴 부분 상에 상부전극 콘택을 형성하는 단계; 상기 제2방향으로 배열된 상부전극 콘택들과 연결되도록 비트라인을 형성하는 단계; 및 상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하며 상기 실리콘기판과 연결되는 워드라인을 형성하는 단계;를 포함한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 상기 제1절연막을 형성하는 단계 전, 상기 활성영역 표면에 N+ 베이스층을 형성하는 단계를 더 포함한다.
상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성한다.
상기 홀은 제1방향 및 제2방향으로 각각 100∼500㎚의 폭을 갖도록 형성하거나, 또는, 제1방향과 제2방향으로 서로 다른 폭을 갖는 직사각 모양으로 형성한다.
상기 홀은 제1방향 및 제2방향으로 이웃하는 다른 홀과 각각 100∼500㎚의 간격을 갖도록 형성한다.
상기 홀은 제1방향 및 제2방향으로 각각 상기 셀 스위칭 소자의 10∼100㎚의 폭이 노출되도록 형성한다.
상기 홀은 원형 또는 타원형으로 형성한다.
상기 부메랑 구조의 히터는 중간 부분이 각 진 모양, 또는, 중간 부분이 라운드진 모양을 갖도록 형성한다.
상기 부메랑 구조의 히터를 형성하는 단계는, 상기 히터 물질막과 제2 및 제3 절연막 상에 인접하는 네 개 홀 각각에서 히터 물질막의 모서리 부분을 가리는 형태의 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의해 가려지지 않은 히터 물질막과 제2 및 제3 물질막 부분을 제거하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함한다.
상기 마스크 패턴은 제1방향 및 제2방향으로 각각 100∼500㎚의 폭을 갖도록, 그리고, 상호간에 제1방향 및 제2방향으로 각각 10∼100㎚의 간격을 갖도록 형성한다.
상기 마스크 패턴은 상기 히터 물질막(114) 및 제3절연막이 형성된 제2홀과 제1방향 및 제2방향으로 각각 10∼100㎚의 폭이 오버랩되도록 형성하거나, 또는, 제1방향 및 제2방향으로 서로 다른 폭으로 오버랩되도록 형성한다.
상기 네 개의 셀에 구비된 부메랑 구조의 히터는 매트릭스 배열, 또는, 일 방향으로 지그재그 배열을 갖도록 형성한다.
본 발명은 히터를 부메랑 구조를 갖도록 형성함으로써 상변화막과의 접촉 면적을 작게 하여 프로그래밍 전류를 낮출 수 있으며, 아울러, 프로그래밍 전류 분포 또한 균일하게 할 수 있다.
따라서, 본 발명은 상변화 기억 소자의 신뢰성을 높일 수 있음은 물론 동작 속도를 향상시킬 수 있다.
또한, 본 발명은 네 개의 셀을 동시에 개방하여 히터를 형성하므로 노광 공정을 안정적으로 수행할 수 있으며, 이에 따라, 공정 신뢰성 또한 확보할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 도시한 평면도이고, 도 2a는 도 1의 A-A'선에 따른 단면도이며, 도 2b는 도 1의 B-B'선에 따른 단면도이다.
도시된 바와 같이, 제1방향(X)으로 연장하는 바 타입의 활성영역(A/R)을 가지며, 상기 활성영역(A/R)의 표면 내에 N+ 베이스층(102)이 형성되어 있는 실리콘기판(100)의 상기 N+ 베이스층(102) 상에 셀 스위칭 소자로서 수직형 PN 다이오드(110)가 다수 개 형성되어 있다. 상기 수직형 PN 다이오드(110)는 하단부의 N영역(106)과 상단부의 P영역(108)을 포함하며, 상기 N영역(106)은 상기 P영역(108)과 N+ 베이스층(102) 간에 전계에 의해서 누설 전류가 형성되는 것을 방지하기 위해 상기 N+ 베이스층(102) 보다 낮은 농도를 갖도록 형성된다.
각 수직형 PN 다이오드(110) 상에 하부전극의 역할을 겸하는 히터(114a)가 형성되어 있으며, 상기 히터(114a) 상에는 제1방향(X)과 수직하는 제2방향(Y), 즉, 비트라인 방향으로 연장하는 라인 형태로 상변화막(122)과 상부전극(124)의 적층 패턴(130)이 형성되어 있다.
상기 히터(114a)는, 평면 상으로 볼 때, 서로 마주보며 인접하는 네 개의 셀에서 사각형의 모서리 부분만으로 이루어진 부메랑 구조(Boomerang structure)를 가지며, 이에 따라, 본 발명의 상변화 기억 소자는 히터(114a)와 상변화막(116)간 작은 접촉 면적을 갖게 된다. 상기 네 개의 셀에 구비된 부메랑 구조의 히터들(114a)은 매트릭스 배열을 갖도록 형성된다.
상기 상변화막(122)과 상부전극(124)의 적층 패턴(130) 상에 상부전극 콘택(134)이 형성되어 있으며, 상기 적층 패턴(130)과 동일한 제2방향(Y)으로 연장하면서 상기 제2방향(Y)으로 배열된 상부전극 콘택들(134) 모두와 콘택되게 비트라인이 형성되어 있다. 상기 상부전극 콘택(134)은 각 셀 마다 형성된다.
상기 비트라인(140)의 상부에 상기 비트라인(140)과 수직하는 제1방향(X)으로 연장하는 워드라인(150)이 형성되어 있다. 상기 워드라인(150)은, 도시되지 않았으나, 콘택플러그를 통해 상기 실리콘기판(100)의 N+ 베이스층(102)과 연결된다.
전술한 바와 같은 본 발명의 상변화 기억 소자에 있어서, 히터가 부메랑 구조로 형성되기 때문에 상변화막과의 접촉 면적이 작게 된다. 따라서, 본 발명의 상변화 기억 소자는 히터와 상변화막 간 작은 접촉 면적을 갖는 것을 통해 프로그래 밍 전류를 낮출 수 있다.
또한, 본 발명의 히터는 그 증착 두께에 따라 상변화막과의 접촉 면적이 결정되고, 이러한 히터의 두께는 기판 전 영역에 걸쳐 균일하게 할 수 있으므로, 상기 히터와 상변화막 간 접촉 면적을 균일하게 할 수 있으며, 이에 따라, 프로그래밍 전류 분포를 감소시킬 수 있어서 상변화 기억 소자의 동작 속도를 높일 수 있음은 물론 신뢰성을 향상시킬 수 있다.
도 2a 및 도 2b에서, 미설명된 도면부호 104는 제1절연막을, 112는 제2절연막, 116은 제3절연막, 120은 제4절연막, 132는 제5절연막, 그리고, 142은 제6절연막을 각각 나타낸다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이고, 도 4a 내지 도 4h는 도 3a 내지 도 3h의 A-A'선에 따른 단면도로서, 이들을 설명하면 다음과 같다.
도 3a 및 도 4a를 참조하면, 제1방향(X)으로 연장하고 상기 제1방향(X)과 수직한 제2방향(Y)을 따라 등간격으로 배열된 다수의 활성영역(A/R)을 포함하는 실리콘기판(100)의 상기 활성영역(A/R) 표면 내에 N+ 베이스층(102)을 형성한다. 상기 N+ 베이스층(102)을 포함한 실리콘기판(100) 상에 제1절연막(104)을 형성한 후, 상기 제1절연막(104)을 식각하여 셀 스위칭 소자 형성 영역을 한정하는 다수의 제1홀(H1)을 형성한다. 그런다음, 각 제1홀(H1) 내에 도전막, 예를 들어, 실리콘막을 매립한 후, 매립된 실리콘막 내에 N형 불순물 이온주입 및 P형 불순물 이온주입을 차례로 수행하여 각 제1홀 내에 저부 N영역과 상부 P영역의 적층 구조로 이루어진 수직형 PN 다이오드(110)를 형성한다. 상기 N영역은, 전술한 바와 같이, 상기 P영역과 N+ 베이스층(102) 간에 전계에 의해서 누설 전류가 형성되는 것을 방지하기 위해 상기 N+ 베이스층(102) 보다 낮은 농도를 갖도록 형성한다.
도 3b 및 도 4b를 참조하면, 상기 다수의 수직형 PN 다이오드(110)를 포함한 제1절연막(104) 상에 제2절연막(112을 형성한다. 그런다음, 상기 제2절연막(112)을 식각하여 서로 마주보는 네 개의 셀들 각각에서 인접하는 수직형 PN 다이오드(110) 부분들을 동시에 노출시키는 제2홀(H2)을 형성한다.
바람직하게, 상기 제2홀(H2)은 제1방향(X)으로 100∼500㎚의 폭(w1)을, 그리고, 제2방향(Y)으로 100∼500㎚의 폭(w2)을 갖도록 형성한다. 상기 제2홀(H2)은 제1방향(X)의 폭과 제2방향(Y)의 폭을 서로 상이하게 한 직사각 모양으로도 형성 가능하다. 또한, 상기 제2홀(H2)은 제1방향(X) 및 제2방향(Y)으로 이웃하는 다른 제2홀(H2)과의 간격들(d1, d2)이 각 100∼500㎚이 되도록 형성하며, 그리고, 상기 제2홀(H2)에 의해 노출되는 상기 수직형 PN 다이오드의 제1방향(X)으로의 폭(w3)이 10∼100㎚, 제2방향(Y)으로의 폭(w4)이 10∼100㎚가 되도록 형성한다.
여기서, 상기 제2홀(H2)은 서로 마주보고 있는 네 개의 셀을 동시에 개방하도록 형성되므로, 상기 제2홀(H2) 형성시의 노광 공정을 안정적으로 수행할 수 있다. 따라서, 본 발명은 각 셀에서의 수직형 PN 다이오드(110)와 이후에 형성될 히터간 접촉 면적을 균일하게 할 수 있으며, 아울러, 상기 히터 상단부의 개방 면적 또한 균일하게 할 수 있다.
도 3c 및 도 4c를 참조하면, 상기 제2홀(H2)의 표면을 포함한 상기 제2절연 막(112) 상에 히터 물질막(114)을 증착한 후, 상기 히터 물질막(114)을 제2홀(H2)의 측벽에만 잔류되도록 에치백한다. 그런다음, 상기 측벽에 히터 물질막(114)이 형성된 제2홀(H2)을 매립하도록 제3절연막(116)을 증착한 후, 공지의 CMP(Chemical Mechanical Polishing) 공정에 따라 상기 제2절연막(112)이 노출될 때까지 상기 제3절연막(116)을 연마한다. 여기서, 본 발명은 상기 히터 물질막(114)의 증착 두께를 조절하여 수직형 PN 다이오드와 히터 간 접촉 면적을 용이하게 조절할 수 있다.
도 3d 및 도 4d를 참조하면, 상기 제2절연막(112)과 히터 물질막(114) 및 제3절연막(116) 상에 하드마스크 물질, 예를 들어, 감광막 또는 질화막 등으로 이루어진 마스크 패턴(118)을 형성한다. 상기 마스크 패턴(118)은 인접하는 네 개의 제2홀들(H2) 각각에서 히터 물질막(114)의 모서리 부분을 가리는 형태로 형성한다. 예를 들어, 상기 마스크 패턴(118)은 제1방향(X) 및 제2방향(Y)으로 각각 100∼500㎚의 폭들(w5, w6)을 갖도록 형성하며, 아울러, 제1방향(X) 및 제2방향(Y)으로 각각 10∼100㎚의 간격들(d3, d4)을 갖도록 형성한다. 또한, 상기 마스크 패턴(118)은 히터 물질막(114) 및 제3절연막(116)이 형성된 제2홀 부분과 제1방향(X) 및 제2방향(Y)으로 각각 10∼100㎚의 오버랩 폭(w7, w8)을 갖도록 형성한다. 상기 마스크 패턴(118)의 상기 제1방향(X) 및 제2방향(Y)으로의 오버랩 폭들은 서로 상이하게 하는 것도 가능하다.
도 3e 및 도 4e를 참조하면, 상기 마스크 패턴으로부터 노출된 히터 물질막 부분과 제3절연막(116) 및 제2절연막(112) 부분을 식각하고, 이를 통해, 평면 상으로 볼 때, 서로 마주보는 네 개의 셀들 각각에 사각형의 모서리 부분들로 이루어지고 중간 부분이 각진 형상을 갖는 부메랑 구조의 히터(114a)를 형성한다. 그런다음, 상기 마스크 패턴을 제거한다. 이어서, 상기 히터 물질막, 제3절연막(116) 및 제2절연막(112)이 제거된 부분을 매립하도록 제4절연막(120)을 증착한 후, 상기 히터(114a)가 노출되도록 상기 제4절연막(120)을 CMP 공정으로 연마한다.
도 3f 및 도 4f를 참조하면, 상기 히터(114a), 제2, 제3 및 제4 절연막(112, 116, 120) 상에 상변화 물질막과 상부전극용 도전막을 차례로 증착한 후, 이들을 패터닝하여 상변화막(122)과 상부전극(124)의 적층 패턴(130)을 형성한다. 상기 상변화막(122)과 상부전극(124)의 적층 패턴(130)은 상기 상변화막(122) 가장자리에서의 식각 손실을 줄이기 위해 제2방향(Y)으로 연장하면서 상기 제2방향(Y)으로 배열된 부메랑 구조의 히터들(114a) 모두와 콘택되는 라인 형태로 형성한다.
도 3g 및 도 4g를 참조하면, 라인 형태로 상변화막(122)과 상부전극(124)의 적층 패턴(130)이 형성된 기판 결과물 상에 제5절연막(132)을 형성한다. 그런다음, 상기 제5절연막(132)을 식각하여 각 셀 영역에 적층 패턴(130)의 상부전극(124)을 노출시키는 콘택홀을 형성한 후, 상기 각 콘택홀 내에 도전막을 매립시켜 상부전극 콘택(134)을 형성한다. 이어서, 상기 상부전극 콘택(134)들을 포함한 제5절연막(132) 상에 금속 재질의 도전막을 증착한 후, 이를 패터닝하여 적층 패턴(130)의 형성 방향과 동일한 제2방향(Y)으로 연장하면서 상기 제2방향(Y)으로 배열된 상부전극 콘택들(134) 모두와 콘택되는 비트라인(140)을 형성한다.
도 3h 및 도 4h를 참조하면, 상기 비트라인(140)을 포함한 제5절연막(132) 상에 제6절연막(142)을 형성한다. 그런다음, 상기 제6절연막(142) 상에 상기 비트 라인(140)과 수직하는 제1방향(X)으로 연장하는 워드라인(150)을 형성한다. 여기서, 도시하지 않았으나, 상기 워드라인(150)은 제6, 제5, 제2 및 제1 절연막(142, 132, 112, 104) 내에 콘택플러그를 형성하는 것을 통해서 상기 실리콘기판(100)의 N+ 베이스층(102)과 연결되도록 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 히터를 부메랑 구조로 형성함으로써 상기 히터와 상변화막 간 접촉 면적을 종래의 그것보다 줄일 수 있다. 특히, 본 발명은, 평면 상으로 볼 때, 서로 마주보는 인접하는 네 개의 셀에 부메랑 구조의 히터를 형성하므로, 상기 히터의 형성을 균일하게 할 수 있으며, 아울러, 히터 물질막의 증착 두께를 이용하여 상변화막과의 접촉 면적을 용이하게 조절할 수 있다.
그러므로, 본 발명은 히터를 균일하게 형성할 수 있음은 물론 상기 히터와 상변화막간 접촉 면적을 줄일 수 있으므로, 프로그래밍 전류를 감소시킬 수 있고, 아울러, 프로그래밍 전류 분포도 낮출 수 있으므로, 개선된 신뢰성 및 동작 속도를 갖는 상변화 기억 소자를 구현할 수 있다.
한편, 전술한 본 발명의 실시예에서는 부메랑 구조의 히터를 형성함에 있어서, 서로 마주보는 인접한 네 개의 셀들을 노출시키는 제2홀을 사각형으로 형성함에 따라 상기 부메랑 구조의 히터가 그의 중간 부분이 직각으로 꺽인 모양을 갖도록 형성하였지만, 도 5a 및 도 5b와 도 6a 및 도 6b에 도시된 바와 같이, 상기 제2홀(H2)을 원형 또는 타원형으로 형성함에 따라 상기 부메랑 구조의 히터(114b, 114c)가 그의 중간 부분이 라운드진 모양을 갖도록 형성하는 것도 가능하다.
이 경우에도 마찬가지로 히터 물질막의 두께 조절만으로 히터와 상변화막 간 접촉 면적을 감소시킬 수 있다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 평면도이다.
이 실시예에 따르면, 네 개의 셀에 구비된 부메랑 구조의 히터(114a)가 매트릭스 형태로 배열되는 이전 실시예의 그것과는 달리 일 방향, 즉, 제1방향(X)으로 지그재그로 배열되게 형성된다. 이를 위해, 상기 히터 물질막(114)의 일부분을 가리는 마스크 패턴(118a)은 제1방향(X)으로 100∼500㎚의 폭(w9), 그리고, 제2방향(Y)으로 각각 50∼200㎚의 폭(w10)을 갖도록 형성하며, 아울러, 제1방향(X) 및 제2방향(Y)으로 각각 50∼200㎚의 간격들(d5, d6)을 갖도록 형성한다.
이 실시예도 마찬가지로 상기 히터 물질막이 형성되는 제2홀을 원형 또는 타원형으로 형성함으로써 상기 부메랑 구조의 히터가 라운드진 모양을 갖도록 형성할 수 있다.
그 밖에, 나머지 부분들의 형성 방법은 이전 실시예의 그것들과 동일하며, 여기서는 도시 및 설명은 생략하도록 한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 도시한 평면도이다.
도 2a 및 도 2b는 도 1의 A-A'선 및 B-B'선에 따른 단면도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 4a 내지 도 4h는 도 3a 내지 도 3h의 A-A'선에 따른 단면도이다.
도 5a 및 도 5b는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 평면도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 평면도이다.
도 7a 및 도 7b는 본 발명의 또 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 평면도이다.

Claims (37)

  1. 각 셀에 형성된 히터 및 일 방향으로 배열된 히터들과 콘택되도록 형성된 라인 형상을 갖는 상변화막과 상부전극의 적층 패턴을 포함하는 상변화 기억 소자에 있어서,
    상기 히터는, 평면 상으로 볼 때, 서로 마주보는 네 개의 셀에서 각 모서리 부분이 잔류되어 구성된 부메랑 구조를 갖는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 각 진 모양을 갖는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 라운드진 모양을 갖는 것을 특징으로 하는 상변화 기억 소자.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 네 개의 셀에 구비된 부메랑 구조의 히터는 매트릭스 배열을 갖는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 네 개의 셀에 구비된 부메랑 구조의 히터는 일 방향으로 지그재그 배열을 갖는 것을 특징으로 하는 상변화 기억 소자.
  7. 제1방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기판;
    상기 활성영역 상에 형성된 다수의 셀 스위칭 소자;
    상기 각 셀 스위칭 소자 상에 형성되며, 평면 상으로 볼 때, 서로 마주보는 네 개의 셀에서 각 모서리 부분이 잔류되어 구성된 부메랑 구조를 갖는 히터;
    상기 제2방향으로 배열된 히터들과 콘택되도록 형성된 라인 형상을 갖는 상변화막과 상부전극의 적층 패턴;
    상기 적층 패턴 상에 형성된 다수의 상부전극 콘택;
    상기 제2방향으로 배열된 상부전극 콘택들과 연결되도록 형성된 비트라인; 및
    상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하며, 상기 실리콘기판과 연결되게 형성된 워드라인;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 7 항에 있어서,
    상기 활성영역 표면에 형성된 N+ 베이스층을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  9. 제 7 항에 있어서,
    상기 셀 스위칭 소자는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.
  10. 제 7 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 각 진 모양을 갖는 것을 특징으로 하는 상변화 기억 소자.
  11. 제 7 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 라운드진 모양을 갖는 것을 특징으로 하는 상변화 기억 소자.
  12. 삭제
  13. 제 7 항에 있어서,
    상기 부메랑 구조의 히터는 매트릭스 배열을 갖는 것을 특징으로 하는 상변화 기억 소자.
  14. 제 7 항에 있어서,
    상기 네 개의 셀에 구비된 부메랑 구조의 히터는 일 방향으로 지그재그 배열을 갖는 것을 특징으로 하는 상변화 기억 소자.
  15. 각 셀에 히터를 형성하는 단계; 및 상기 히터 상에 형성된 상변화막과 상부전극의 적층 패턴을 형성하는 단계;를 포함하는 상변화 기억 소자에 있어서,
    상기 히터는, 평면 상으로 볼 때, 서로 마주보는 네 개의 셀에서 각 모서리 부분이 잔류되어 구성된 부메랑 구조를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 각 진 모양을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  17. 제 15 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 라운드진 모양을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  18. 삭제
  19. 제 15 항에 있어서,
    상기 네 개의 셀에 구비된 부메랑 구조의 히터는 매트릭스 배열을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  20. 제 15 항에 있어서,
    상기 네 개의 셀에 구비된 부메랑 구조의 히터는 일 방향으로 지그재그 배열을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  21. 제1방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기판 상에 제1절연막을 형성하는 단계;
    상기 활성영역 상의 제1절연막 부분에 셀 스위칭 소자들을 형성하는 단계;
    상기 셀 스위칭 소자를 포함한 제1절연막 상에 제2절연막을 형성하는 단계;
    상기 제2절연막을 식각하여 서로 마주보는 네 개 셀의 각 셀 스위칭 소자의 일부분을 동시에 노출시키는 홀을 형성하는 단계;
    상기 홀의 측벽에 히터 물질막을 형성하는 단계;
    상기 측벽에 히터 물질막이 형성된 홀 내에 제3절연막을 매립하는 단계;
    상기 히터 물질막과 제2 및 제3 절연막을 식각하여, 평면 상으로 볼 때, 서로 마주보는 네 개의 셀 각각에 각 모서리 부분이 잔류되어 구성된 부메랑 구조의 히터를 형성하는 단계;
    상기 히터 물질막과 제2 및 제3 절연막이 제거된 부분에 제4절연막을 매립하는 단계;
    상기 제2방향으로 배열된 부메랑 구조의 히터들과 콘택되도록 라인 형태를 갖는 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    상기 각 셀의 적층 패턴 부분 상에 상부전극 콘택을 형성하는 단계;
    상기 제2방향으로 배열된 상부전극 콘택들과 연결되도록 비트라인을 형성하는 단계; 및
    상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하며 상기 실리콘기판과 연결되는 워드라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제1절연막을 형성하는 단계 전, 상기 활성영역 표면에 N+ 베이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 셀 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 홀은 제1방향 및 제2방향으로 각각 100∼500㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  25. 제 21 항에 있어서,
    상기 홀은 제1방향과 제2방향으로 서로 다른 폭을 갖는 직사각 모양으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  26. 제 21 항에 있어서,
    상기 홀은 제1방향 및 제2방향으로 이웃하는 다른 홀과 각각 100∼500㎚의 간격을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법
  27. 제 21 항에 있어서,
    상기 홀은 제1방향 및 제2방향으로 각각 상기 셀 스위칭 소자의 10∼100㎚의 폭이 노출되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  28. 제 21 항에 있어서,
    상기 홀은 원형 또는 타원형으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 21 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 각 진 모양을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 21 항에 있어서,
    상기 부메랑 구조의 히터는 중간 부분이 라운드진 모양을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 21 항에 있어서,
    상기 부메랑 구조의 히터를 형성하는 단계는,
    상기 히터 물질막과 제2 및 제3 절연막 상에 인접하는 네 개 홀 각각에서 히터 물질막의 모서리 부분을 가리는 형태의 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 가려지지 않은 히터 물질막과 제2 및 제3 물질막 부분을 제거하는 단계; 및
    상기 마스크 패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 마스크 패턴은 제1방향 및 제2방향으로 각각 100∼500㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 31 항에 있어서,
    상기 마스크 패턴은 제1방향 및 제2방향으로 각각 10∼100㎚의 간격을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제 31 항에 있어서,
    상기 마스크 패턴은 상기 히터 물질막(114) 및 제3절연막이 형성된 제2홀과 제1방향 및 제2방향으로 각각 10∼100㎚의 폭이 오버랩되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 31 항에 있어서,
    상기 마스크 패턴은 상기 히터 물질막(114) 및 제3절연막이 형성된 제2홀과 제1방향 및 제2방향으로 서로 다른 폭으로 오버랩되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  36. 제 21 항에 있어서,
    상기 네 개의 셀에 구비된 부메랑 구조의 히터는 매트릭스 배열을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  37. 제 21 항에 있어서,
    상기 네 개의 셀에 구비된 부메랑 구조의 히터는 일 방향으로 지그재그 배열을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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