JP5380481B2 - 記憶装置およびその製造方法 - Google Patents
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Description
本実施の形態の記憶装置は、複数の第1の電極配線と、第1の電極配線と交差する複数の第2の電極配線とを備える。そして、1本の第2の電極配線と、互いに隣接する2本の第1の電極配線との間に形成される1個のビアプラグを備える。このビアプラグは、第1の電極配線に対向する底面の第1の電極配線の伸長方向に垂直な方向の最大径が、第1の電極配線幅の2倍と第1の電極配線間の幅を加えた長さよりも小さい。そして、上記ビアプラグと上記2本の第1の電極配線の一方との間に形成される第1の記憶素子と、上記ビアプラグと2本の第1の電極配線の他方との間に形成される第2の記憶素子と、を備える。
本実施の形態の記憶装置は、有機分子層中の抵抗変化型分子鎖が、ワード線(第1の電極配線)ではなく、ビアプラグに化学結合していること以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記述を省略する。
本実施の形態の記憶装置の製造方法は、ワード線およびビアプラグの形成が、それぞれのパターンを、ブロック共重合体を塗布し、このブロック共重合体のドメインを形成し、このドメインをテンプレートとして形成することによること以外は、第1の実施の形態と同様である。すなわち、リソグラフィーに自己組織化を用いるリソグラフィーを適用すること以外は、第1の実施の形態と同様である。したがって、第1の実施の形態と重複する内容については記述を省略する。
PSの方がRIE法によるエッチング耐性がある。このため、選択的にPMMAをエッチングすることが可能である。
第1の実施の形態で説明した製造方法を用いて記憶装置を製造した。図5〜図9を参照して説明する。
第3の実施の形態で説明した製造方法を用いて記憶装置を製造した。図12〜図18を参照して説明する。なお、リソグラフィーに自己組織化を用いるリソグラフィーを適用すること、デザインルールが異なること以外は、実施例1と同様である。
12 ワード線(第1の電極配線)
14 ビット線(第2の電極配線)
16 ビアプラグ
18a 有機分子層(第1の記憶素子)
18b 有機分子層(第2の記憶素子)
20 抵抗変化型分子鎖
22 第1の絶縁層
24 第2の絶縁層
26 第3の絶縁層
Claims (6)
- 複数の第1の電極配線と、
前記第1の電極配線と交差する複数の第2の電極配線と、
1本の前記第2の電極配線と、互いに隣接する2本の前記第1の電極配線との間に形成される1個のビアプラグであって、前記第1の電極配線に対向する底面の、前記第1の電極配線の伸長方向に垂直な方向の最大径が、前記第1の電極配線幅の2倍と前記第1の電極配線間の幅を加えた長さよりも小さく、前記最大径が前記第1の電極配線間の幅よりも大きく、前記隣接する2本の前記第1の電極配線の一部を跨ぐ前記ビアプラグと、
前記ビアプラグと前記2本の第1の電極配線の一方との間に形成される第1の記憶素子と、
前記ビアプラグと前記2本の第1の電極配線の他方との間に形成される第2の記憶素子と、
を有することを特徴とする記憶装置。 - 前記第1および第2の記憶素子が抵抗変化型分子鎖を含む有機分子層であることを特徴とする請求項1記載の記憶装置。
- 前記第1の電極配線と前記ビアプラグ間の距離が0.5nm以上5.0nm以下であることを特徴とする請求項2記載の記憶装置。
- 前記抵抗変化型分子鎖の一端がチオール基である場合、前記第1の電極配線と前記ビアプラグのいずれか一方が金(Au)、銀(Ag)、銅(Cu)、タングステン(W)、窒化タングステン(WN2)、窒化タンタル(TaN)、または窒化チタン(TiN)であり、他方がタンタル(Ta)、モリブデン(Mo)、窒化モリブデン(MoN)、またはシリコン(Si)であり、
前記抵抗変化型分子鎖の一端がアルコール基、またはカルボキシル基である場合、前記第1の電極配線と前記ビアプラグのいずれか一方がタングステン(W)、窒化タングステン(WN2)、タンタル(Ta)、窒化タンタル(TaN)、モリブデン(Mo)、窒化モリブデン(MoN)、または窒化チタン(TiN)であり、他方が金(Au)、銀(Ag)、銅(Cu)、またはシリコン(Si)であり、
前記抵抗変化型分子鎖の一端がシラノール基である場合、前記第1の電極配線と前記ビアプラグのいずれか一方がシリコン(Si)または金属酸化物であり、他方が金(Au)、銀(Ag)、銅(Cu)、タングステン(W)、窒化タングステン(WN2)、タンタル(Ta)、窒化タンタル(TaN)、モリブデン(Mo)、窒化モリブデン(MoN)、または窒化チタン(TiN)であることを特徴とする請求項2または請求項3記載の記憶装置。 - 基板上に第1の絶縁層で分離される複数の第1の電極配線を形成し、
前記第1の電極配線上に第2の絶縁層を形成し、
隣接する2本の前記第1の電極配線の一部を跨ぐように、前記第2の絶縁層を介して1個のビアプラグを形成し、
前記第2の絶縁層を、前記ビアプラグの縁辺部にアンダーカットが入るようエッチングし、
前記第1の電極配線と前記ビアプラグとの間に有機分子層を形成し、
前記第1の電極配線上および前記ビアプラグの周囲に第3の絶縁層を形成し、
前記第3の絶縁層上に前記第1の電極配線と交差し、前記ビアプラグと接する第2の電極配線を形成することを特徴とする記憶装置の製造方法。 - 前記ビアプラグの形成は、前記ビアプラグのパターンを、ブロック共重合体を塗布し、前記ブロック共重合体のドメインを形成し、前記ドメインをテンプレートとして形成することを特徴とする請求項5記載の記憶装置の製造方法。
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