JP3595718B2 - 表示素子およびその製造方法 - Google Patents
表示素子およびその製造方法 Download PDFInfo
- Publication number
- JP3595718B2 JP3595718B2 JP6928599A JP6928599A JP3595718B2 JP 3595718 B2 JP3595718 B2 JP 3595718B2 JP 6928599 A JP6928599 A JP 6928599A JP 6928599 A JP6928599 A JP 6928599A JP 3595718 B2 JP3595718 B2 JP 3595718B2
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- layer
- film
- gate
- electron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/304—Field-emissive cathodes
- H01J1/3042—Field-emissive cathodes microengineered, e.g. Spindt-type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/18—Assembling together the component parts of electrode systems
- H01J9/185—Assembling together the component parts of electrode systems of flat panel display devices, e.g. by using spacers
Description
【０００１】
【発明の属する技術分野】
本発明は、表示素子およびその製造方法に関するものである。このような本発明は、画像像表示装置あるいは電子線露光装置などに適用することができるものである。
【０００２】
【従来の技術】
金属または半導体の表面に１０の７乗［Ｖ／ｃｍ］程度の高電界を印加することによって、金属中のフェルミエネルギー近傍の電子や、半導体の伝導電子バンドに励起された電子の真空準位へのトンネルがおこり、真空中への電子放出がなされる（ただし、半導体の場合、荷電子バンド、あるいは不純物準位・欠陥準位や、表面・界面準位など、バンド間に存在する準位の電子が放出される場合もある）現象は、電界放出と呼ばれている。
【０００３】
電界放出型の冷陰極では、熱陰極に比べて、単位面積あたりの放出電子量を大きくとれることが特徴である。熱陰極において電子放出量は１平方センチメートルあたり数十アンペア程度までが限界であるのに対し、１平方センチメートルあたり１０の７乗から９乗アンペア程度の電子放出量が可能である。このため、電界放出型冷陰極の利用は、真空電子素子の微小化の上で特に有用である。
【０００４】
冷陰極を用いて微小化された真空素子( 真空マイクロ素子) の実際の例としては、１９６１年にShou1ders によって０．１ミクロンサイズの素子の作製方法とこれを用いた微小な電界放出型２極管の作製(Adv.Comput.2(1961)135参照) について報告がなされている。また、１９６８年にはSpindtらにより、薄膜技術を用いたミクロンサイズのゲート付き冷陰極( ３極管) を多数基板上に配置した構造( アレイ) の作製(J.Appl.Phys.39(1968)3504 参照) の報告がなされ、以降当該分野において、多数の報告が続いている。
【０００５】
真空マイクロ素子の構造には様々の種類が考案されているが、Spindtらのものは、鋭い先端をもつミクロンサイズの微小な錐体型のエミッタの先端部への電界集中を、近傍に設けた引き出し電極( ゲート) によって制御しながら起こさせ、電子の電界放出をさせるものである。このようなSpindt型の素子は、エミッタの直上に開口部を有するゲートを設けており、エミッタ上方に設置されたアノードに向かって放出される電子の放出量がゲート＝エミッタ間の印加電圧により制御可能な構造である。他にも類似の構造を持つ素子の例としてＳｉの異方性エッチングを用いた方法( グレイ法) や、鋳型を用いたモールド法などの方法で作製された例が多数報告されている。これらの構造の従来の電子放出素子に共通する特徴は、曲率半径が数ナノメートル程度の極めて先鋭なエミッタ先端部をゲート開口の中心部に設置することにより、ゲート= エミッタ間の電位差によって生じる電界が鋭く尖ったエミッタ先端による電界集中の効果により、１００から１０００倍程度に増幅されることを用いて、エミッタ先端近傍に１０の７乗［Ｖ／ｃｍ］程度の電界を発生させ、電界放出によって真空中に電子を取り出すことを可能にしている。
【０００６】
ゲートの開口径は、ミクロンからサブミクロンオーダーであるため、実際に素子を作製する上では、微小な開口径の中にゲートと錐体のエミッタを設置する作業が要求される。このような精密な位置合わせをリソグラフィーで行なうことは、技術的にもコスト的にも困難であるため、セルフアライン形成を利用することによって、この困難を回避し、両者の位置合わせを実現している。しかし、逆に特殊な製法を用いることによって生じてくる制約も多い。
【０００７】
例えばスピント法では、ゲート開口を設けた上で、斜め蒸着によって剥離層をゲート内部に着膜しないようにしながらゲート上面に成膜し、続いて垂直方向からエミッタ材料を蒸着するが、このときにゲート開口部の縁に付着したエミッタ材料( 後に剥離層を除去することによって取り除かれる) によってゲート径が徐々に窄まる効果を用いて、ゲート内に錐体形のエミッタが形成される仕組みになっている。しかし、J.Vac.Sci.Techno1.B13(1995)487に報告されているように、Ｍｏを用いた場合は理想的な[ 底面の径: 高さ] の比( アスペクト比) をもつ錐体を作ることができるが、ＴｉやＺｒではできない。つまり、単に電界放出特性に直接影響を与える材料の物性値のみでなく、蒸着時に形状の良い錐体を作れるというように、素子の形状を作製する都合の面からも、エミッタに使用できる材料の選択肢が実質的にＭｏに限定されている。同様にグレイ法では材料がＳｉに限定されているが、これらの方法では、プロセスや材料の見直しによってコストを下げることへの柔軟度が極めて低い。
【０００８】
エミッタに用いることのできる材料の幅を広くするためには、製造プロセスに起因する制約を緩和することが必要になってくるが、その手段として以下のような方法がある。すなわち、ゲートの中心部に単一の放出点を持つエミッタを設置することをせずに、ゲート開口部の中に複数の放出点を設けることによって、ゲートとエミッタの間の位置合わせを不要にするアプローチである。実際、このようなアープローチを取った場合においても、ゲートに回収される無効電流は増加するものの、電子放出量が著しく損なわれることはない。これは、エミッタ先端での電界強度は、エミッタ先端の先鋭度と、ゲート＝エミッタ先端の距離に依存するが、エミッタ先端の先鋭度に対する依存が大きいためであり、電子放出素子のアレイを大面積にわたって形成することが、技術的・コスト的により容易になる。
【０００９】
そして、このようなアプローチには、２つの種類がある。１つは、複数の電界集中構造を設ける方法であり、特開平8-329823公報に開示されているような、ゲート開口部内に無数のべータ型タングステンの柱状結晶を成長させることによって、夫々の結晶の先鋭部から電子が放出される構造を用いるものである。
【００１０】
もう１つは、仕事関数、あるいは半導体における電子親和力( 金属の場合の仕事関数に対応) の小さい物質を用いることによって、明確な先鋭部を持たない膜からの電子放出を可能にする方法である。これは、仕事関数や電子親和力が小さいほど電界放出は起こりやすいからである。このような膜に用いることのできる物質として、特に優れた特性を持っているのが、バンドギャップ幅が５電子ボルトを超える半導体であるダイヤモンド、立方晶や六方晶の窒化棚素、窒化アルミニウム、弗化リチウム、弗化カルシウムなどの電子親和力のきわめて低い物質群である。
【００１１】
これらの物質では、伝導バンドの底が、真空での電子のエネルギー状態である真空準位よりは低いものの、０．１〜０．５電子ボルト以内でほとんど等しいか、結晶面方位によっては高くなっていることが確認・示唆されており、( 例えばJ.Vac.Sci.Techno1.B13(1997)1733 を参照) 負電子親和カ（ＮＥＡ）物質や、擬負電子親和カ物質とよばれている。
【００１２】
これらの物質のもつ負電子親和力（ＮＥＡ）という性質を用いた場合、電子は、真空との界面での強い電界を必要とせずに真空中へ放出されるという魅力的な性質を持つ。このことは、特にドーピングや、欠陥・水素終端などによる伝導経路を、材料の表面やバルク内に形成し、伝導バンドに電子を注入することで、もたらされる。
【００１３】
また、バルク内や表面に形成された導電性の微細構造からの電界電子放出が起こることを示唆する実験結果も発表されている( 例えばScience 282(1998)1471 参照) が、この場合ＮＥＡを利用した電子放出とは異なり、必ずしも伝導バンドからの電子放出は起こらずに、バンド間に存在する欠陥などによる局在順位や、荷電子バンドからの電子放出が起こることになり、必ずしも電子親和カの小ささを積極的に利用したメカニズムで電子放出をさせるものではない可能性がある。
【００１４】
しかし、これらの物質の多くは、その特徴として、表面における化学的安定性や、熱伝導性において優れた特性を併せ持っため、Ｍｏなどの金属表面からの電界放出に比べ、電界放出特性が、表面状態の変化の影響を受けにくく、より安定であり、エミッタ材料として魅力的な物質であることには変わりない。
【００１５】
金属材料の突起構造を用いた電子放出素子は、その特性が、一般に表面状態に非常に敏感なため、通常１０のマイナス７乗トール以下の環境でないと安定に動作しないのに対し、ダイヤモンドや、窒化硼素を用いた電子放出素子は、１０のマイナス５乗トール程度の低真空においても安定に動作することが示唆されている( 例えばJ.Vac.Sci.Techno1.B16(1998)1207 を参照) 。
【００１６】
これらのＮＥＡ物質・擬ＮＥＡ物質( 以降まとめてＮＥＡ物質と呼ぶ) を用いた電子放出素子を作製するためには、真空蒸着を用いて成膜を行なう方法と、ＮＥＡ物質の微粒子を用いる方法の２つがある。代表的なＮＥＡ物質であるダイヤモンドや、立方晶子窒化硼素の真空蒸着法としては、プラズマＣＶＤ法、熱フィラメントＣＶＤ法、フィルタードカソードアーク法、レーザーアブレーション法などによる例が多数報告されている。
【００１７】
これらの方法によって作製された膜は、多結晶の様態を示しているが、結晶粒の局所的な均一性において比較的優れた膜を成膜することが可能である。反面、大型の電子励起型フラットパネルディスプレー（ＦＥＤ）に用いる電子源としての応用を考えたときに、作製できる膜の大きさが装置の大きさで限定されるため、大型の装置が必要となり、生産コストを押し上げる要因となっている。
【００１８】
また、ダイヤモンドなどの蒸着膜は、膜内応力が大きいため、成膜後に剥離が起きやすいという難点もあり、実用上の問題となっている。
【００１９】
これらの問題は、後者のアプローチにあるように、蒸着膜を用いる代わりに、サブミクロンサイズの微小な結晶粒を用いる方法により、回避可能である。例えば、ダイヤモンドや、立方晶窒化硼素のサブミクロンサイズの微結晶は、研磨用の砥粒の用途で工業生産されており、価格的にも手頃であるため、電子放出素子アレイの大面積形成に有用である。
【００２０】
このような微粒子を用いた縦型構造の電子放出素子の構造や製法に関しては、J.Vac.Sci.Techno1.B14(1996)2060 や、米国特許第5019003 号明細書、特開平8-241665公報、特開平8-77916 公報、特開平10-92294公報、そして特開平10-92298公報において報告・開示されている。
【００２１】
J.Vac.Sci.Techno1.B14(1996)2060 に報告されている例では、あらかじめ基板上に、エミッタ配線、絶縁膜、ゲート膜を堆積し、ゲート膜と絶縁膜を貫通させた穴を複数設けておき、この穴に窒素によりドーピングを施したダイヤモンド微粒子( 粒径１μｍ程度) の表面をエッチングによって荒らしたものを導電性のマトリックス中に分散し、ぺ一スト化したものを箆で押し込む方法で素子が作製されている。この素子では、構造上、図４に示すように、エミッタ配線とゲート膜間が導電性の母材にによって短絡されやすく、信頼性が低い。
【００２２】
また、米国特許第5019003 号明細書に開示されている例では、図５に示すように、基板100 上に、複数の微粒子材料（１μｍ径）が結着剤101 で固定されている構造のエミッタが示されている。この素子では、微粒子の一部で、鋭い角を持っている部分が結着剤から突出していることが特徴となっている。微粒子は導電性の微粒子201 または、導電膜203 で覆った絶縁性の微粒子202 のいずれでもよい。導電性の材料としては、Ｍｏや、ＴｉＣなどが挙げられている。同明細書には、電子放出素子化するための、ゲート及び、放出された電子を回収するための電極( アノード) を配置する構造についても示されている。図６に示すように、基板100 上に複数設置された微粒子エミッタ201 上の一部を除いて絶縁膜409 で覆い、その上にゲート401 を配設し、さらにその上に絶縁膜402 を設置し、その上に透明なアノード電極としての機能を持っフェースプレート404 と蛍光体層403 が設置され、ＦＥＤの構造となっている。しかしながら、同明細書に示されているような方法で複数の微粒子を大面積に均一に設置することは、実際には、容易ではない。特にディスプレーへの応用を想定した場合、仮に複数の微粒子を大面積に均一に設置することができても、ゲートをつけて電子放出素子のアレイとして組み上げた時に、各々の画素間での特性が均一でなければならない。個々の電子放出素子間の特性分布は、電界放出の非線型性により、電界・電流密度特性には強調されて反映される。したがって、各々の素子間で特性の分布がほとんどないか、各々の画素間で画素を形成する複数の電子放出素子の特性分布がほとんど同一であることが要求される。このため、特性分布を同一にするためには、多くの電子放出素子が各々の画素に含まれていて、平均化の効果が十分に発揮されることが必要となる。しかし、この場合のように、鋭利な角を有する微粒子を配置した場合、これらの鋭利な角の部分が上を向いて設置される確率は高くなく、多くの微粒子はエミッタとして機能しない。画素の大きさが数百μｍ四方程度であるとき、画素面積内に設置できるゲートの開口部は高々数千個となるが、微粒子の配置や方向のむらによって機能しない電子放出素子の割合が高くなることによって平均化効果は著しく低下し、ディスプレーとして許容できない表示むらにつながる。また、図６では、微粒子エミッタ201 が絶縁膜の下にもあるため、絶縁破壊の起こりやすい構造となっている。十分な耐圧を取るために、絶縁膜の厚さを増やすことによって、動作電圧が上がってしまう。
【００２３】
特開平8-241665公報の例も、同様な構造の微粒子を用いた電子放出素子となっているが、用いている微粒子材料は、水素プラズマによって活性化されたダイヤモンド粒子であり、電子の放出されやすい特定の方向がない分、電子放出を行わない微粒子の割合は低い。また粒径も１０〜３００ｎｍとより小さいため、単位面積内に設置可能な微粒子の数が大きく、平均化効果はより効率的に起こる。しかし、図７に示すように、基板51上に設けた導電性表面52の上に複数のダイヤモンド粒子53を設置し、その上に( マスク粒子62をマスクとして) 絶縁膜60、ゲート膜61を蒸着する形になっているが、この場合も絶縁破壊に対する問題は残っている。また、微粒子膜を均一に作製する方法については示されていない。
【００２４】
これらの事情は、特開平10-92298公報においても図８に示すように同様である。
【００２５】
また、特開平8-77916 公報の例では、図９に示すように、基板1 上にエミッタ配線層32を設置し、その上に導電性スペーサー層を介してエミッタ微粒子を含む導電体940 が設置されており、スパッタ法などの蒸着法と加熱処理の組み合わせでで形成されている。エミッタ粒子を含む導電体940 を囲むように、絶縁層914bとゲート腹907bが設置されている。この構造の場合においては、先に挙げた例のように絶縁膜の下部にエミッタ材が延在している構造にはなっていないため、絶縁膜の信頼性は向上している。しかし、素子作製に蒸着とパターニングを用いており、スピント法などの場合と同様に、作製できる電子放出素子のアレイの大きさは蒸着装置や露光装置などの大きさによって制限されてしまう。また、絶縁膜とゲート膜の設置の際に、レジストのリフトオフを用いて、絶縁膜とゲート膜のうち、電子放出部の上に堆積する部分を除去する製法をとっているが、絶縁膜とゲート膜の膜厚の和は１μｍ近いため、技術的に困難である。このため、歩留まりが低く、大面積の電子放出素子アレイ作製に不向きであった。
【００２６】
さらに、特開平10-92294公報に示されている例では図１０に示すように、下部基板1001、カソード電極ライン1002の上に絶縁層1003、ゲート電極4 を設置し、開口部1005を設け、この中に、微粒子エミッタ材料を高圧ガスとともにノズルから噴射する方法を採用しているが、この方法では、開口部に堆積する微粒子の量を調節することが困難であり、ディスプレーに応用をしたときに表示むらが生じやすい。また、ゲートとエミッタ間の短絡が素子の作製時に発生しやすい。
【００２７】
そして、これら全ての例における共通の問題として、実際にディスプレーに電子放出素子を応用したときに、輝度むらの発生を抑えるためには、各々画素内において電子放出素子から放出される電流の最大量が制限されている必要がある。このために、各々の画素内において、好ましくは各々の電子放出素子において最大電流を制限する要素が組み込まれている必要がある。しかしながら、これらにおいては、このような電流制限を行う構造は組み込まれていなかった。
【００２８】
一方、電子放出素子を利用した表示素子、たとえば極薄型のディスプレイ装置としては、特開平10-92298号公報のような電子放出源とそれを用いたディスプレイ装置が有る。図１３、図１４を用いて上述した電子放出源とディスプレイ装置について説明する。従来の電子放出源は図１３、図１４に示すように、例えばガラス材よりなる下部基板5001の表面上に帯状の複数のカソード電極ライン5002が形成され、その上に仕事関数の小さな材料からなる薄膜5007が、またその上に絶縁層5003が形成され、さらにその上にカソード電極ラインと交差して帯状に複数本のゲート電極ライン5004が形成されている。カソード電極ライン5002とゲート電極ライン5004とはマトリクス構造を構成しており、各カソード電極ライン5002および各ゲート電極ライン5004は制御手段5015にそれぞれ接続されて駆動制御されている。カソード電極ライン5002とゲート電極ライン5004との各交差領域においては、ゲート電極ライン5004と絶縁層5003を貫通して薄膜7 に達する多数の略円形の孔5005が形成され、これら孔5005の底部の薄膜5007が冷陰極を形成している。この電子放出源を用いたディスプレイ装置の例を図１４に示す。ディスプレイ装置5020は上述した電子放出源5012を画面を構成するように多数配置した部材と、この部材の電子放出方向に所定の間隔を持って配置された上部基板5028が設けられている。この上部基板5028の電子放出源5012と対向する位置にゲート電極ライン5024と平行な帯状の蛍光体が塗布された蛍光面5029が形成され、また、電子放出源5012と蛍光面5029との問は真空に保たれた構成になっている。次に、このディスプレイ装置5020の駆動について述べる。画像を構成する所定の画素領域の電子放出源5012を、その電子放出源5012と一致する交差領域を有するカソード電極ライン5022とゲート電極ライン5024を制御手段5025により選択し、所定の電圧をかける。これにより、この電子放出源5012は励起し、その電子放出源5012から電子が放出され、さらにカソード電極ライン5022とアノードである上部基板5028の間に印加された電圧によって電子は加速され、蛍光面5029の蛍光体と衝突して可視光を放出し、画像を形成するものである。
【００２９】
カソード電極ライン5002とゲート電極ライン5004の交差領域は、絶縁層を誘電体層としたキャパシタを構成している。そのキャパシタの静電容量( 寄生容量) Ｑは、
Ｑ＝ε0 ×ε×Ａ／ｄ −（１）
εO ：真空の透磁率
ε：絶縁層の誘電率
Ａ：交差領域の面積
ｄ：絶縁層厚
であるので、駆動時にキャパシタ部分で消費されてしまう電力Ｗは
２Ｗ＝２πｆＱＶ２ −（２）
ｆ：駆動周波数
Ｖ：駆動電圧( ゲート−エミッタ間)
となる。従来の発光素子およびそれを用いたディスプレイ装置では通常、絶縁層5003の材料としてはＳｉＯ2 が一般的に用いられる。ＣＶＤ等で形成されたＳｉＯ2 薄膜の誘電率は４．３程度であり、式（１）で表される寄生容量が無視できない大きさとなり、このディスプレイ装置の消費電力を増加させてしまう。さらに、寄生容量を許容範囲以下に抑えるために絶縁層厚を増加せざるを得ず、従ってゲートエミツタ間距離が増加し、それに伴い駆動電圧が増加してしまうと言う問題点があった
【００３０】
【発明が解決しようとする課題】
前述のように、従来の電子放出素子では、微粒子材料をもちいて電子放出素子を作製することによって、素子の構造を簡略化し、高価な真空成膜膜プロセスを非真空プロセスで置換することが可能となったが、従来の例においては、構造面から絶縁膜の信頼性が十分確保できない点や、ゲート配線とエミッター配線の間で短絡が生ずる点において問題があった。
【００３１】
また、ディスプレー応用時の表示の均一性を確保するため、各々のエミッター流れる電流を制限する要素が組み込まれていない点に問題があった。また、真空プロセスを用いずに、大面積にわたって、むら・欠陥の発生を抑え、均一に微粒子を用いた電子放出素子を作製する方法が示されていなかった点に問題があった。
【００３２】
本発明に関連する電子放出素子（参考例）は、ゲート膜とエミッタ膜の間での絶縁の信頼性が高く、個々のエミッタから放出される電流量を制限する機能を持つ電子放出素子の構造を提供することと、かっ大面積にわたって、非真空プロセスを用いて均一に多数の素子を作製する手段を提供するものである。
【００３３】
また、本発明による表示素子は、低電圧駆動が可能で、高寿命、高精細化が容易な大面積均一な極薄型ディスプレイ装置を提供するものである。
【００３４】
【課題を解決するための手段】
上述の目的を達成するための、本発明に関連する電子放出素子（参考例）を構成する視点は以下の通りである。
【００３５】
すなわち、第一の視点は、基板と、この基板上に設けられたカソード配線層と、ゲート配線層と、前記カソード配線層と前記ゲート配線層とを電気的に絶縁する絶縁層とを有し、前記ゲート配線層および前記絶縁層とを貫いた貫通孔内に抵抗層およびエミッタ層が形成された電子放出素子であって、前記抵抗層が絶縁性微粒子からなる母材中に導電性微粒子が分散した構造を有するものであり、かつ、前記エミッタ層が微粒子材料によって形成されたものであることを特徴とする、電子放出素子にある。
【００３６】
また、上記第一の視点は、更にその特徴として、「抵抗層を形成する絶縁性微粒子、導電性微粒子およびエミッタ層を形成する微粒子のうちの少なくとも一つに金属塩が付着したものであること」をも含むものである。
【００３７】
また、第二の視点は、上記の電子放出素子（参考例）を製造するに際し、抵抗層を電気泳動法によって形成することを含む、電気放出素子の製造方法にある。
【００３８】
そして、本発明に関連する表示素子（参考例）は、カソード電極ラインとエミッタ層と絶縁層と、前記カソード電極ラインに交差するゲート電極ラインとが順に形成された第一の基板と、前記第一の基板に真空を介して離間および対向して配置された、アノード配線層と蛍光体層とから形成された第二の基板とを有する表示素子であって、前記第一の基板上の絶縁層がフッ素を含有するＳｉＯ2 膜よりなること、を特徴とするものである。
【００３９】
そして、本発明に関連する表示素子の製造法（参考例）は、上記の表示素子を製造するに際し、絶縁層を、フッ素を含有するＳｉＯ2 膜を液相成長することによって形成するものである。
【００４０】
以上の視点によって構成される本発明に関連する電子放出素子（参考例）の構造並びにその製法を用いることによって、各々のエミッターからの電子放出量を制限し大面積にわたって均一な特性を持つ電子放出素子のアレイを作製することが可能となる。また、多数の微粒子を用いた電子放出素子を大面積にわたり、非真空プロセスを用いつつも、むら・欠陥の発生を抑えて形成することが可能となった。さらに、その形成時に、ゲート配線とエミッタ配線問の短絡の発生を抑えることが可能となった。
【００４１】
このようなことによれば、絶縁体に導電体を分散させた抵抗層のもつ十分な電流制限効果によって、微粒子を用いた電子放出素子を大型のディスプレーに応用した際に、表示むらや画素欠陥の発生を効果的に抑制することが可能となった。また、素子の作製方法に電気泳動法を用いたことによって、抵抗層ならびに、微粒子層をエミッタ配線上に選択的に均一に着膜することが可能になったため、ゲートとエミッター間の短絡が抑制された結果、動作の信頼性が格段に向上した。
【００４２】
【発明の実施の形態】
＜電子放出素子＞
次に、本発明に関連する電子放出素子（参考例）の好ましい実施形態について説明する。
【００４３】
図１は、本発明に関連する電子放出素子（参考例）の構造の一例を示す模式図である。図１において1 は基板、2 はカソード配線層、3 は抵抗層、4 はエミッタ微粒子膜、5 は絶縁層、6 ゲート配線層、そして7 は開口部を示している。
【００４４】
基板1 の材料としては、石英ガラス、パイレックスガラス、青板ガラス、ステンレスの表面をＳｉＯ2 などの絶縁膜で覆った積層体、表面をバリア型の陽極酸化膜で被覆したアルミニウムの板、Ｓｉウエハなどからなる群がら選択して用いることができるが、ディスプレー応用を想定したときに、反りが少なく、ディスプレーの表板との熱膨張係数が近くなっていることが好ましく、コスト面などのファクターを適宜加味して決定される。
【００４５】
また、基板1 の上にはエミッタ配線層2 が形成されている。エミッタ配線層2 の材料としては、一般的な導体材料を用いることができる。例えばＮｉ、Ｃｒ、Ｃｕ、Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｔｉ、Ａｌ、Ｍｏ、Ｗなどの金属や、その合金を用いることができ、好ましくは低抵抗、高熱伝導率、かっ融点の高い材料を選択して用いることができ、そのエミッタ配線層2 の膜厚は１００ｎｍ〜５０μｍ程度、好ましくは５００ｎｍ〜２０μｍ程度である。エミッタ配線層2 の形成方法
としては、スパッタ法などの蒸着法、好ましくは印刷法やめっき法を用いることができる。
【００４６】
そしてエミッタ配線層の上には絶縁層5 、ゲート配線層6 があり、部分的に設けられた開口部7 を有している。絶縁層5 の材料としては、スパッタ法などの真空蒸着法や、ＬＰＤ法などの液相成長、陽極化成法などの方法で成膜されたＳｉＯ2 、Ａｌ2 Ｏ3 、ＭｇＯ、Ｔａ2 Ｏ5 などの膜を用いることができる。中でも、液相成長によって緻密な膜が得られるＬＰＤ法によるＳｉＯ2 膜の使用が好ましい。ＬＤＰ法の使用時に、下地膜選択性からエミッタ配線層の上に成膜ができない場合でも、ＣＶＤ法などを用いて、あらかじめＳｉＯ2 の下地膜を形成しておくことで用いることができる。
【００４７】
ゲート配線層6 の材料についても、一般的な導体材料が利用でき、その膜厚は、１００ｎｍ〜５μｍ程度、好ましくは２００ｎｍ〜１μｍ程度である。エミッタ配線層と同様に例えばＮｉ、Ｃｒ、Ｃｕ、Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｔｉ、Ａｌ、Ｍｏ、Ｗなどの金属や、その合金を用いることができ、好ましくは低抵抗、高熱伝導率、かつ融点の高い材料を選択して用いることができる。また、その形成方法には、スパッタ法などの蒸着法、好ましくは印刷法やめっき法を用いることができるが、下地膜との密着性が考慮されている必要がある。下地膜との十分な密着性が得られない場合は、Ｔｉや、Ｃｒなどの金属をごく薄く接着層として間に形成しておくことが好ましい。また、接着層を用いる代わりに、水素雰囲気中でのアニールなどの方法をもちいて、絶縁膜の表面を十分疎水性にしておくこともできる。
【００４８】
ゲート配線層6 と絶縁層5 を貫く開口部7 は略円形をしており、その直径は２００ｎｍ〜１０μｍの範囲にとることができ、５００ｎｍ〜２μｍの範囲に収まっていることが好ましい。開口部7 は絶縁層5 とゲート配線層6 を形成した後にパターニングをして設けることができる。また、絶縁層5 とゲート配線層4 を形成する前に後に溶解される犠牲層をあらかじめ設けておいて、リフトオフを行ってもよい。
【００４９】
開口部内部には抵抗層3 とエミッタ微粒子膜4 が設けてある。抵抗層3 は、絶縁性の母材3a中に導電性の微粒子3bが分散配置された構造になっている。絶縁性の母材3aには、ＳｉＯ2 などの無機物、ポリイミド、テフロンなどの有機物を用いることができるが、中でも、ポリイミドの微粒子材料を用いることが好ましく、粒径は、好ましくは５ｎｍ〜５００ｎｍ、特に好ましくは、５ｎｍ〜５０ｎｍの範囲に収まっていることが好ましい。ポリイミドなどの有機物は極めて水分を物理吸着しやすく、真空中で吸着した水分を放出するため、真空中での使用には一般に適さないが、本発明における構成での使用量はごく微量であり、十分なガス出し過程を経て利用する限りにおいては、実用上差し支えない。また、導電性の微粒子3bには、一般的な金属材料や、カーボン系の材料を用いることができる。特に、絶縁性の母材3aにポリイミド微粒子を用いた場合は、カーボン系の材料の方が、より均一に母材中に分散されるため、好ましい。このようなカーボン系の材料としては、グラファイト微粒子、アモルファスカーボン微粒子、フラーレン、カーボンナノファイバー、グラファイトナノファイバーなどの材料を用いることができる。
【００５０】
また、用いる微粒子エミッタ4 の材料としては、ダイヤモンド微粒子、立方晶窒化硼素（ｃ−ＢＮ）、六方晶窒化醐素（ｈ−ＢＮ）、窒化アルミニウム（ＡｌＮ）などの電子親和力の極めて小さい微粒子材料を用いることができる。また、低仕事関数のＣｅＯ2 、ＨｏＯ2 などの酸化物材料や、ＨｆＣ、ＺｒＣ、ＳｉＣ、などの炭化物材料の微粒子材料を用いることもできる。これらの微粒子材料の粒径は、５ｎｍ〜５００ｎｍ、特に、５ｎｍ〜５０ｎｍの範囲に収まっていることが好ましい。また、ダイヤモンド微粒子・立方晶窒化棚素（ｃ−ＢＮ）、六方晶窒化棚素（ｈ−ＢＮ）、窒化アルミニウム（ＡｌＮ）などの微粒子材料を用いる前に、活性化処理が施されていることが好ましく、ダイヤモンドの場合は、水素プラズマ処理や、酸素プラズマ処理と水素アニールなどの処理、ｃ−ＢＮや、ｈ−ＢＮの場合はやはり、水素プラズマ処理や、酸素プラズマ処理と水素アニールなどの処理、あるいは、ふっ酸処理が施されていることが好ましく、またＡｌＮを用いた場合は、水素プラズマ処理や、酸素プラズマ処理と水素アニールなどの処理、ふっ酸処理、あるいはアルカリ処理が施されていることが好ましい。さらに、これらの材料はｎ型またはｐ型にドーピングされていることが好ましく、ｎ型にドーピングされていることが特に好ましい。
【００５１】
ダイヤモンドの場合は、窒素による置換ドーピング、ｃ−ＢＮの場合は硫黄などによるドーピングを施しておくことが好ましい。
【００５２】
つぎに、本発明に関連する電子放出素子の製造方法（参考例）について図２を用いて説明する。
【００５３】
図２ａ、２ｂは、それぞれ、抵抗層3 および微粒子エミッタ層4 を形成する方法を説明するための図である。ここで用いる記号のうち、1 から7 は、図１で用いたものに対応している。また、21は成膜時に用いる対向電極、22は微粒子材料の分散溶媒、24は成膜に用いる電圧印加手段、そして23は対向電極と素子基板との間隔である。
【００５４】
抵抗層 3 ならびに微粒子エミッタ層4 はいずれも電気泳動法によって、着膜されるため、図２ａ、２ｂにおける配置は同一のものである。ここで、対向電極と素子基板との間隔23、分散溶媒22、電圧印加手段24によって印加される電圧はそれぞれ、以下に説明するような条件を加味して決定される。
【００５５】
すなわち、電気泳動法とは、対向する極板間に扶持された溶媒中に分散された微粒子を極板間に印加した電圧によって片方の極板の表面に引き付け、堆積させる方法であり、用いる分散溶媒は、絶縁性の溶媒である。電圧の印加によって、溶媒中に電界が発生し、この電界によって、帯電した微粒子が移動する仕組みになっている。ふつう、物質は溶媒中で物質が自ら持っζ電位の効果によって帯電するが、電気泳動法を行うためには、帯電量が不充分なため、溶媒中に金属塩を添加することによって、強制的に帯電させることが多い。このような金属塩には、ナフテン酸ジルコニウムや、ナフテン酸マグネシウムなどを用いることができるが、これらに限定されるものではない。電気泳動の起こりやすさは、溶媒の誘電率、微粒子の誘電率と溶媒中での移動度、微粒子の帯電量によってきまるが、ふつうは電気泳動に必要な電界強度は、１０００Ｖ／ｍｍ程度である。
【００５６】
なお、電気泳動（electrophoresis ）は、誘電電気泳動（dielectrophoresis ）と混同されることがあるが、後者は、帯電した微粒子を電界によって移動させるのではなく、分極を与えた微粒子を電界勾配によって移動させるもので、交流電場を用いることができ、電界強度が１Ｖ／ｍｍ程度でよい点などが大きく異なっている（なお、両者については、例えば「理工学事典」、（株）日刊工業新聞社発行（1996年）、その他の文献に記述されている）。
【００５７】
したがって、抵抗層ならびに微粒子膜の電気泳動法を用いた成膜方法を用いるためには、電圧印加手段24によって印加される電圧［Ｖ］と23の対向電極と素子基板との間隔［ｍｍ］の比が１０００程度であればよい。そして、好ましくはそれぞれ、１００Ｖ〜５００Ｖ、１００μｍ〜５００μｍの問に取ることができる。例えば、対向電極と素子基板との間に印加する電圧が１５０Ｖであった場合、その距離を１５０μｍにとればよい。
【００５８】
電子放出素子の作製方法では、まず図２ａの配置を用いて、抵抗層3 を電気泳動法で成膜する。このとき、分散溶媒は絶縁性の有機溶媒を用いることができるが、好ましくはイソパラフィンを用いることができる。この溶媒中に絶縁性の母材粒子と、導体微粒子が混合比１００：１〜１０００００：１で混ざったものを、溶媒: 微粒子の重量比が１０〜０．１％程度になるように分散させて用いる。また、金属塩を溶媒に重量比１〜０．０１％程度溶解させておく。そして、電圧印加手段24によって、対向電極21とエミッタ配線2 の間に電圧を印加すると、帯電した微粒子の移動によって電流が流れ、徐々にこの電流が減少していく。ここで印加する電圧の正負は、微粒子材料の帯電している電荷の正負によるが、金属塩を加えた場合、正に帯電するため、エミッタ配線2 の方が負になるようにバイアスをかける。ここで、電流が十分に減少したときに、電圧の印加を停止する。さらにこの直後にゲート層6 に対向電極21に対して正のバイアスを印加することによってゲート層上に堆積した抵抗層を除去する工程を加えることが好ましい。微粒子の分散を保つため、図２ａの配置にさらに、超音波を印加する手段が組み込まれていることが好ましい。
【００５９】
以上の方法によって開口部内部のエミッタ配線層の上に選択的に着膜したあとに、真空あるいは不活性雰囲気でアニールを行うことが好ましい。アニール温度としては好ましくは摂氏２００度から４００度程度で行うことができる。このようにして、抵抗層を２００ｎｍ〜５００ｎｍ程度成膜する。最後に、図２ｂの構成を用いて微粒子エミッタ膜を着膜する。このときの手順は、前述の抵抗層の着膜手順と全く同一である。成膜された微粒子エミッタ膜の膜厚は微粒子１層〜２層程度となることが好ましい。
＜表示素子＞
本発明による表示素子は、前記の通り、カソード電極ラインとエミッタ層と絶縁層と、前記カソード電極ラインに交差するゲート電極ラインとが順に形成された第一の基板と、前記第一の基板に真空を介して離間および対向して配置された、アノード配線層と蛍光体層とから形成された第二の基板とを有する表示素子であって、前記第一の基板上の絶縁層がフッ素を含有するＳｉＯ2 膜よりなること、を特徴とするものである。
【００６０】
本発明においては、第一の基板上の絶縁層であるＳｉＯ2 がフッ素を含有するため、化学気相成長法や高周波スパッタリング法などに代表される通常の薄膜形成法で形成したＳｉＯ2 膜の誘電率４．３前後に比して著しく低い誘電率が達成できる。図１２に液相堆積法で形成したＳｉＯ2 膜のフッ素濃度と誘電率の関係を示す。図１２に示すように誘電率はフッ素添加量の増加に伴い減少する。ここで、絶縁層に求められる誘電率を見積ると、平行平板の二極構造の場合に、発光に十分な電子放出を発生させるに必要な電界はおよそ１０００Ｖ／μｍである。また本発明のように冷陰極が微粒子の場合、平行平板構造に比して電界が局所的に集中し、その電界集中因子はおよそ１００であるため、実際にゲート−エミッタ間に最低限必要な電界は１０００Ｖ／μｍの１／１００、すなわち１０Ｖ／μｍであると考えられる。この表示素子が薄型壁掛けテレビとして一般家庭で用いられるためには消費電力が２００Ｗ以内であることが望ましく、ゲートーエミッタ間の駆動電圧は１００Ｖ以下に抑える必要がある。従って、１００Ｖで発光に必要な電子放出を起こすためにはゲート−エミッタ問距離が１０μｍ以下である必要がある。
【００６１】
一方、消費電力効率の点からゲート−エミッタ間の寄生容量は一画素当たり０．５ｐＦ以下であることが必要である。これは１ドットあたり０．１６７ｐＦである。１ドットのサイズは画素問のスペースを３５μｍとすると４１５μｍ×１１５μｍ、面積は４．７７Ｅ−８ｍ２である。（１）式とＡ＝４．７７Ｅ−８ｍ２、Ｑ＜０．１６７ｐＦより、
ε／ｄ＜３．９５Ｅ５ｍ−１ −（３）
となる。発光に必要なゲート−エミッタ間距離が最大１０μｍであるので、ｄ＝１０−５ｍを用いて、
ε＜３．９５ −（４）
が絶縁層に求められる誘電率となる。（４）式であらわされる低誘電率は、もはや通常のＳｉＯ2 膜では得られず、フッ素を添加することによって達成でき得ることが判る。（４）式と図より、ＳｉＯ2 膜中のフッ素濃度は２％以上であることがより望ましい。
【００６２】
【実施例】
以下に、本発明による表示素子の実際について実施例および必要に応じて参考例をあげて説明する。
＜参考例１＞
本発明にかかわる基本的な電子放出素子の構成は図１に示したものと同様である。また、図３に本発明を用いたディスプレーの構造を示す。図中31はフェースプレート、32は電子放出素子からの電子を加速するためのアノード電極、33は蛍光体、34は排気管、35は大気圧を支持するためのスペーサー、36は残留ガスを吸着するためのゲッター、37は画素に電子ビームをフォーカスするための集束電極である。また、図中1 〜7 の記号は図１で用いたものと同一である。
【００６３】
以下、順を追って電子放出素子のアレイの製造方法の特に好ましい一例を解説する。
【００６４】
工程１：清浄化し、表面をプラズマ処理によって荒らした対角１４インチ、厚さ５ｍｍのパイレックスガラス基板１の長辺方向に平行に、エミッタ配線層2 を４５０μｍピッチで作製した。但し、基板1 の、エミッタ配線2 の方向に平行な端からそれぞれ２インチずつ、配線取り出し用のマージンとしてあり、この部分には何も形成されないようパターニングを行なった。エミッタ配線2 の幅は３５０μｍとした。まず、エミッタ配線2 の形成される間の部分に、ＰＶＡ膜を塗布、露光用のマスクを用い、紫外線照射によってパターニングし、５０ｎｍのＮｉ膜を無電解めっきによって成長させた。この時、パターニング精度は１５μｍであった。次にＰＶＡ膜のリフトオフを行い、無電界めっきにより形成されたＮｉ膜を電極として、電解めっきを行ない、さらに1 μｍのＡｕ膜を成長させた。
【００６５】
工程２：次にＬＰＤ法を用いてＳｉＯ2 膜5 を１μｍ成長させた。成長させたＬＰＤ膜には、多くのパーティクル欠陥が含まれていたが、その密度は１平方ｃｍあたり１０００個程度であり、実用上問題ないレベルであった。また、Ａｕ上に形成された膜は、やや黒ずんでいたが、耐圧は、１μｍあたり１００Ｖ取れており、実用上差し支えのないレベルであった。また、このＳｉＯ2 膜5 は、Ａｕ−Ｎｉ配線の段差部をコンフォーマルに覆っており、Ａｕの露出部は存在しなかった。
【００６６】
工程３：この上に、Ｐｄ無電解めっきを３０ｎｍ施した後、Ｉｒ膜を２００ｎｍ電解めっき成長させて、ゲート腹6 を形成させた。
【００６７】
工程４：次に、ゲート膜を基板の短辺方向にパターニングし、ゲート配線6 とした。ゲート配線6 のピッチは、１５０μｍで、各々の配線の幅は、１１０μｍとした。また、基板の、ゲート配線6 の方向と平行な端から２インチずつ、配線取り出し用のマージンとしてあり、この部分にはゲート配線6 は形成されないようにパターニングを行なった。パターニング精度は同様に１５μｍであった。パターニングは、工程１と同様に、ＰＶＡの光重合を用いて行なったが、この場合、ゲート配線6 の上のみがＰＶＡによって覆われている様にし、残りの露出している部分をエッチング除去した。
【００６８】
工程５：次に、ゲート層と絶縁層を貫く略円形の開口部7 を設けるためのパターニングを行なった。ゲートのパターニングと別々行なう理由は、２つある。１つは、該開口部の径は１μｍ程度であるため、光学的に見たときに、１μｍ程度の解像度を持つパターニング手段を用いる必要があるからである。もう１つは、開口部7 は、必ずしも整然と入れるされている必要はなく、開口径が一様で、各画素内におよそ等しい数の開口が配置されていれば良いためである。このような解像度を持つパターニング方法として、本例では、光学的なリソグラフィーを用いる代わりに、ポリマーの相分離構造を用いたパターニングを行なった。
【００６９】
ポリマーの相分離構造とは、２種類のポリマーＡとＢを混合し、双方のガラス転移点より、十分高く昇温したときに、ポリマーＡの濃度が高い部分と、ポリマーＢの濃度が高い部分に分かれるものであり、２つのポリマーの混合比によって、ポリマーＡの濃度が高い部分の「海」にポリマーＢの濃度が高い部分の「島」が多数分散している構造が現れたり、その逆が現れたりする現象である。このような場合に形成される「島」の大きさは、熱力学的な安定性から、約１μｍ径にほとんどがなるため、開口部7 のパターニングに用いるために好適であった。
【００７０】
本例では、まず、ゲート配線6 とエミッタ配線2 の交差部を、改めてレジスト（東京応化製OFPR800 、100cp ）のパターンニングによって、保護した後に、アルカリに不溶なポリマーＡと可溶なポリマーＢを７：３の混合比で有機溶媒に溶解させ、基板上にドクターブレード法によって塗布した。有機溶媒が蒸発した後の膜厚は、ゲート配線6 の真上では、４μｍとなっていた。次に、基板全体を摂氏２００度に加熱し、窒素ガス雰囲気で４時間アニールを行なった。アニールの後、室温まで冷却をした所、基板全体に、主にアルカリに不溶なポリマーＡからなる「海」に主にアルカリ可溶なポリマーＢからなる直径１μｍの「島」状構造が２〜３μｍピッチで均一に散在していた。なお、アニール時にリフローが起った結果、膜厚は、ゲート配線6 の真上では、１μｍとなっていた。なお、該ポリマー膜はエミッタ配線の取り出し部分の上には塗布していない。
【００７１】
ここで、基板全体をアルカリ溶液に３分間浸漬し、純水でリンスした結果、「島」の部分が完全に除去されて、ゲート配線6 が露出した。次に、ゲート配線6 をエッチングし、さらにその下の絶縁層5 をＲＩＥを用いてエッチングした。この時、エミッタ配線の取り出し部を被覆していた絶縁層5 も同時に除去され、エミッタ配線が露出した。
【００７２】
工程６：次に、図２の配置を用いて、開口部7 内に抵抗層3 と微粒子エミッタ層4 を電気泳動法により着膜した。この作業は、エミッタ配線１００ラインずつに分割して行なった。抵抗層３を構成する要素は粒径が１００ｍｍのポリイミド微粒子（ピーアイ技術研究所製）と粒径が１０ｎｍの、フラーレンを含む炭素微粒子を１０００：１の重量比で混合したものである。これらの混合物を分散溶媒22に分散した。用いた分散溶媒は、エクソンケミカル製のアイソパーＬである。また、分散溶媒とポリイミド・炭素微粒子混合物の重量比は、０．４ｗｔ％であった。また、金属塩として、ナフテン酸ジルコニウム（大日本インキ化学工業製）をポリイミド・炭素微粒子混合物に対し、重量比で１０％混合した。
【００７３】
対向電極21と基板1 との間隔23を１００μｍとし、間に分散液を浸透させて、超音波をかけながら対向電極21とエミッタ配線2 の間に電圧印加手段24を用いて、対向電極21を＋１００Ｖ、エミッタ配線2 を０Ｖとなるように電圧を印加した。
【００７４】
電圧印加直後・数ｍＡの電流が流れ始め、電流量は指数関数的に減衰していき、２分で電流は観測されなくなった。この時点で、分散溶媒に分散していた抵抗材料は・全て基板1 上に着膜していた。続いて、ゲート配線6 を＋５０Ｖ、対向電極21を０Ｖと設定することによって、ゲート配線上に付着した微粒子を溶媒中に泳動させた。
【００７５】
なお、本例では、対向電極21とエミッタ配線2 間への電圧印加、およびゲート電極6 と対向電極21間への２段階の電圧印加を行う方法を説明したが、同様の効果は、対向電極21、ゲート電極6 、及びエミッタ配線2 のそれぞれ同時に
対向電極21の電圧 ＞ ゲート電極6 の電圧 ＞ エミッタ配線2 の電圧
の条件を満たすように電圧を印加することによっても実現可能である。また、本実施例では、微粒子はナフテン酸ジルコニウムによって正に帯電していたが、負に帯電する場合は、以上説明した電圧の正負を入れ替えることで全く同様の効果が実現できる。
【００７６】
最後に、窒素雰囲気で摂氏３００度でアニールを行なうことにより、抵抗膜3 とエミッタ配線2 との間の固着結合が取られた。
【００７７】
工程７：次に、微粒子エミッタ層を同様にして着膜した。ここで用いた微粒子エミッタ材料は、昭和電工製の立方晶窒化硼素（ｃ−ＢＮ）微粒子（製品名SBN-B ）で粒径が１００ｎｍのものである。また、この微粒子は事前に希ふっ酸処理をした後、摂氏４５０度で水素プラズマ処理を施してある。
【００７８】
これを抵抗層の着膜に用いたのと同一の溶媒に分散させた。但し、重量比は、０．２％とした。また、ナフテン酸ジルコニウムも、立方晶窒化硼素微粒子にたいして１０重量％用いた。
【００７９】
抵抗層の着膜と同様にして、抵抗層上への着膜と、ゲート層6 に付着した部分の除去を行なった。この後、水素雰囲気中で摂氏３５０度でアニールを行なった結果、微粒子エミッタ層4 と抵抗層3 との間の良好な結合が得られた。
【００８０】
工程８：このようにして作製した電子放出素子アレイに、図３に示すように、フェースプレート31、ＩＴＯアノード電極層32、蛍光体33、排気管34、スペーサー35を取り付けて、真空チャンバー内に据え付けた。なお、本実施例における測定は、ゲッター36、収束電極37は用いずに、真空チャンバー内でターボ分子ポンプによって１０のマイナス６乗トールに減圧された状態で行なった。
【００８１】
ここで、スペーサー35の高さは４ｍｍであり、アノードの電位は３５００Ｖに設定した。また、エミッタ配線2 、並びにゲート配線2 は非選択のものはいずれも０Ｖとし、選択された配線に関しては、それぞれ−１５Ｖ、＋１５Ｖにバイアスした結果、電子放出が起こり、蛍光体上に輝点が確認された。
【００８２】
ディスプレーの表示領域全体にわたって複数の画素を選択し、同一の条件で輝度を測定した結果、ばらつきは３％以内に収まっていた。
【００８３】
＜参考例２＞
次に、電子放出素子の第二の参考例を示す。ここで用いた電子放出素子の構成は、先に述べた参考例１において説明したものと同一である。以下、順を追って電子放出素子のアレイの製造方法の別の例を解説する。
工程１〜６：上記の参考例１による方法に同じものであるのでここでは省略する。以上の工程により、エミッタ配線、絶縁層、抵抗層、並びに微粒子エミッタ層が形成された。
工程７：次に、微粒子エミッタ層を着膜した。ここで用いた微粒子エミッタ材料は、住友大阪セメント製のＳｉＣ微粒子である。また、この微粒子は事前に１０のマイナス４乗トール程度の真空で１７００℃にて２０分間加熱処理を施すことにより、表面がカーボンナノチューブに変成しているものである。処理前の平均粒径は３０ｎｍであった。
【００８４】
これを、参考例１で用いたものと同一の溶媒、アイソパーＬに分散させた。重量比は、やはり０．２％とした。また、ナフテン酸ジルコニウムをＳｉＣ微粒子に対して１０重量％用いた。
【００８５】
つぎに、参考例１の工程８に示した手順により、ＳｉＣ微粒子の抵抗層上への着膜と、ゲート層6 に付着した部分の除去を行った。この後、窒素雰囲気中で摂氏４００度でアニールを行った結果、微粒子エミッタ層4 と抵抗層3 との間の良好な結合が得られた。
【００８６】
工程８：このようにして作製した電子放出アレイに図３に示すように、フェースプレート31、ＩＴＯアノード電極層32、蛍光体33、排気管34、スペーサー35、ゲッター36、収束電極37を取り付けて、排気を行った。排気は、先ずロータリーポンプで粗引きをした後、ターボ分子ポンプで１０のマイナス８乗トールに減圧した。最後に、ゲッターポンプを取り付けて、組みあがったパネル全体を２００℃に加熱しながら真空引きを行った後、排気管をゲッターポンプ取り付けた状態で封じ切りをして、パネル全体が封じられた状態とした。そして、室温まで降温させた後、測定を行った。
【００８７】
アノードの電位を５０００Ｖに設定し、エミッタ配線2 、並びにゲート配線2 は非選択のものはいずれも０Ｖとし、選択された配線に関しては、それぞれ−５Ｖ、５Ｖにバイアスした結果、電子放出が起こり、蛍光体上に輝点が確認された。ディスプレーの表示領域全体にわたって複数の画素を選択し、同一の条件で輝度を測定した結果、ばらつきは２％以内に収まっていた。
【００８８】
＜実施例１＞
以下に、本発明による表示素子の実施例を詳細に説明する。図１１は本発明の一実施例である表示素子の一部を模式的にしめした断面図である。図１１に示すように電子放出源5010は例えばガラスよりなる下部基板1 の表面上に帯状の複数本のカソード電極ライン5002が形成されている。このカソード電極ライン5002の上に冷陰極用の薄膜5007が、さらにその上に各カソード電極ライン5002と交差して帯状に複数本のゲート電極ライン5004が形成され、
カソード電極ライン5002とゲート電極ライン5004とマトリクス構造を構成している。各カソード電極ライン5002および各ゲート電極ライン5004は制御手段5015にそれぞれ接続されて駆動制御されている。カソード電極ライン5002とゲート電極ライン5004との各交差領域においては、ゲート電極ライン5004と絶縁層5003とを貫通して冷陰極用の薄膜5007に達する多数の略円形の孔5005が設けられ、この孔5005の底部に露出した薄膜5007が冷陰極を構成する。この薄膜5007は表面に界面活性剤がコーティングされた、仕事関数の小さな材料よりなる微粒子の集合体である。この絶縁層5003はフッ素を含有する酸化珪素で形成されている。
【００８９】
この第一の実施例である電子放出源5010を用いたディスプレイ装置の構成とその表示動作は図１３を参照して説明した従来例とは、電子放出源の冷陰極中の絶縁層の構成においてのみ異なるものであって、その他の構成と動作は従来例と同一である。
【００９０】
次に、本実施例の冷陰極の製造工程を説明する。
【００９１】
厚さ３ｍｍのガラス板に、Ａｇペーストをストライプ状にスクリーン印刷、焼成し、カソード電極ラインを形成する。このガラス板に粒径１０ｎｍのＣＢＮ微粒子を混入、撹絆した界面活性剤アミノプロピルトリエトキシシランを塗布、それをキュアし、有機溶剤を揮発させ、さらに、大気中で３５０℃、２時間の熱処理を行い、カソード電極ラインであるＡｇとｃ−ＢＮの固着を行った。こうして形成された冷陰極用薄膜を通常のＰＥＰ工程により絵素毎にパターニングした。なお、ｃ−ＢＮはたとえばイオウをドープすることにより様々な抵抗率を有するが一般には１０２〜１０１０Ωｃｍの範囲のものをその用途により用いる。
【００９２】
このガラス板を濃度３ｍｏｌ／ｌのケイ弗化水素酸水溶液にＳｉＯ2 の微粒子を溶解、飽和させた水溶液に、純度９９．９％のアルミニウムを添加し、液温を６０℃に保ちながら３０時間浸漬し、フッ素を含有したＳｉＯ2 膜を１０μｍ堆積させ絶縁層を形成する。エミッタ層であるＣＢＮ微粒子表面に界面活性剤アミノプロピルトリエトキシシランがコートされているため、エミッタ層と絶縁層間で良好な密着性が得られる。
【００９３】
次に、絶縁層上にストライプ状のゲート電極ラインを、カソード電極ラインとエミッタ層パターン上で交差するように印刷、焼成により形成する。このゲート電極ラインと絶縁層とを通常のＰＥＰ工程により形成したレジストマスクによりパターニングして半径１ミクロン前後の略円形の孔を一絵素あたり３０００個形成した。絶縁層のエッチングは希弗酸で行い、この時開口された孔の底部にエミッタが露出するため、絶縁層のパターニングと同時にエミッタのＣＢＮ微粒子表面の水素終端化処理がなされる。この時すでにエミッタ微粒子がカソード配線上に広く形成されているので、穴開けの際の位置合わせは容易であり、この位置合わせにより信頼性を損ねることはなかった。
【００９４】
こうして得られた冷陰極の絶縁層であるＳｉＯ2 のフッ素濃度は２．８％であり、１ＭＨｚにおける誘電率は３．５であった。通常、化学気相成長法や高周波スパッタリング法等で形成されるＳｉＯ2 膜の誘電率４．３前後に比して著しく低い値が得られた。１画素の面積は約１．６Ｅ−７ｍ２であり、一画素当たりの静電容量は０．４９５ｐＦであった。
【００９５】
＜実施例２＞
絶縁層の形成を以下の手順で行った以外は、実施例１と同様に表示素子を作製した。カソード電極ラインおよびエミッタを形成したガラス板に粒径１００ｎｍのＳｉＯ2 微粒子を含有するペーストを塗布、乾燥させる。このガラス板を、濃度３ｍｏｌ／ｌのケイ弗化水素酸水溶液にＳｉＯ2 の微粒子を溶解、飽和させた水溶液に、純度９９．９％のアルミニウムを添加し、液温を６０℃に保ちながら３０ｈ浸漬し、フッ素を含有したＳｉＯ2 膜を１０μｍ堆積させる。その後、大気中で４００℃、１時間のアニールを行い、絶縁層を形成した。
【００９６】
＜実施例３＞
弗素を含有したポリイミドを電着法により堆積させて絶縁層を形成した以外は、実施例１と同様に表示装置を作製した。こうして得られた冷陰極の絶縁層であるＳｉＯ2 のフッ素濃度は２．５％であり、１ＭＨｚにおける誘電率は３．０であった。
【００９７】
【発明の効果】
以上説明した本発明に関連する電子放出素子（参考例）およびその製法によって、以下の効果が得られる。
（１）十分な電流制限効果を持つ抵抗層を微粒子エミッタを用いた電子放出素子に組み込むことによって、各々の電子放出素子に流れる最大の電流量を効果的に制限することが可能となり、ディスプレーに応用しても、極端に明るい輝点が散在した形の輝度むらの発生を防ぐことが可能となった。
（２）抵抗層並びに微粒子エミッタ層をゲートの開口部内の、エミッタ配線上に選択的に着膜することが可能となり、エミッタ配線とゲート配線問の短絡の発生を防止することが可能となった。また、塗布などの他の方法では得られない均一性により抵抗層と微粒子エミッタ層を着膜することが可能となった。
【００９８】
そして、本発明による表示素子によれば、第一の基板上の絶縁層であるＳｉＯ2 がフッ素を含有するため、化学気相成長法や高周波スパッタリング法などに代表される通常の薄膜形成法で形成したＳｉＯ2 膜の誘電率４．３前後に比して著しく低い誘電率が達成できる。従って一画素当たりの寄生容量を低減できるため絶縁層厚を低減でき、ゲート−エミッタ間距離が短縮されることから低駆動電圧化が可能になる。
【００９９】
その他、液相堆積法により絶縁層を形成することにより、化学気相成長法や高周波スパッタリング法などに代表される薄膜形成手法により形成したＳｉＯ2 膜に比して緻密すなわち絶縁性の高い膜が得られるため、リーク電流低減および破壊電圧向上により、消費電力効率と信頼性が向上する。さらに、絶縁層厚を低減できるためゲート−エミッタ間距離が短縮され駆動電圧を低減できる。
【０１００】
また、液相堆積法は化学気相成長法や高周波スパッタリング法などに代表される薄膜形成手法に比して、膜厚および膜質の均一性に優れるため、例えは４０インチを超える大型の表示素子の場合でも、画質むらの少ない素子を提供することが出来る。
【０１０１】
さらに、低温で成膜できることからカソード電極ラインやエミッタに与える酸化等の熱的損傷を著しく低減する。従って歩留まりの向上、信頼性の向上にも寄与できる。
【０１０２】
さらに、液相堆積法によるＳｉＯ2 膜形成においては、予めレジストマスクを施した部分にはＳｉＯ2 膜が堆積しないという選択成長性を有するため、ＳｉＯ2 のエッチング液例えば希弗酸や弗化アンモニウムにダメージを受ける材料をエミッタに用いる場合でも、レジストマスク以外の領域にＳｉＯ2 を選択成長させることにより、ＳｉＯ2 のエッチングを行わずに絶縁層のパターニングが出来るという利点が有る。
【０１０３】
さらに、化学気相成長装置や高周波スパッタリング装置などの特別な装置を必要としない、基板の大きさによらずバッチ処理ができるなどの利点を有する。従って、低コスト化、生産性の向上に寄与できる。
【図面の簡単な説明】
【図１】本発明に関連する電子放出素子（参考例）の構造の一例を示す模式図。
【図２】本発明に関連する電子放出素子（参考例）における抵抗層および微粒子エミッタ層の成膜方法を示す模式図。
【図３】本発明に関連する電子放出素子（参考例）の応用例を示す模式図。
【図４】従来の電子放出素子とその製法を示す部分断面図。
【図５】従来の電子放出素子のほかの例を示す部分断面図。
【図６】従来の電子放出素子のほかの例を示す断面図。
【図７】従来の電子放出素子の更にほかの例を示す部分断面図。
【図８】従来の電子放出素子の更にまたほかの例を示す断面図。
【図９】従来の電子放出素子の更にまたほかの例を示す断面図。
【図１０】従来の電子放出素子の更にまたほかの例を示す断面図。
【図１１】本発明による表示素子の一部を模式的に示す断面図。
【図１２】本発明による表示素子の絶縁層の作製方法により形成されたフッ素を含有するＳｉＯ２薄膜における、フッ素濃度と誘電率の関係を示すグラフ。
【図１３】従来の表示素子の一例を示す断面図。
【図１４】従来の表示素子の一例を示す分解斜視図。
【符号の説明】
1 基板
2 カソード配線層
3 抵抗層（３ａ：絶縁体微粒子、３b ：導体微粒子）
4 微粒子エミッタ層
5 絶縁層
6 ゲート配線膜
7 開口部
21 対向電極
22 分散溶媒
23 基板と対向電極間の距離
24 電圧印加手段
31 フェースプレート
32 ＩＴＯアノード電極
33 蛍光体
34 排気管
35 スペーサー
36 ゲッター
37 集束電極
51 基板
52 導電性表面
53 電子放出体粒子
60 誘電体層
61 ゲート電極
62 マスク粒子
101 導電性表面
100 基板
201 導体微粒子
202 導体膜
203 絶縁性微粒子
401 ゲート電極
402 絶縁性スペーサー
403 アノード蛍光面
404 フェースプレート
407 電子
408 光
409 絶縁層
801 、1001 下部基板
802 、1002 カソード電極ライン
803 、1003 絶縁層
804 、1004 ゲート電極ライン
804a、1004a ゲート部
805 、1005 孔
807 、1007 エミッタ薄膜
815 、1015 制御手段
901 基板
907b ゲート電極
914b 絶縁層
932 エミッタ配線層
936 導電性スペーサー層
934 エミッタ母材
936 微粒子エミッタ
940 電子放出部
4001 絶縁層
4002 基板
4003 ゲート電極
4004 ヘラ
4005 ダイヤモンド微粒子とフィラー
5001、5021 下部基板
5002、5022 カソード電極ライン
5003、 5023 絶縁層
5004、5024 ゲート電極ライン
5004a 、5024a ゲート部
5005 孔
5007 薄膜
5012 電子放出源
5015 制御手段
5020 ディスプレイ装置
5028 上部基板
5029 蛍光面
【発明の属する技術分野】
本発明は、表示素子およびその製造方法に関するものである。このような本発明は、画像像表示装置あるいは電子線露光装置などに適用することができるものである。
【０００２】
【従来の技術】
金属または半導体の表面に１０の７乗［Ｖ／ｃｍ］程度の高電界を印加することによって、金属中のフェルミエネルギー近傍の電子や、半導体の伝導電子バンドに励起された電子の真空準位へのトンネルがおこり、真空中への電子放出がなされる（ただし、半導体の場合、荷電子バンド、あるいは不純物準位・欠陥準位や、表面・界面準位など、バンド間に存在する準位の電子が放出される場合もある）現象は、電界放出と呼ばれている。
【０００３】
電界放出型の冷陰極では、熱陰極に比べて、単位面積あたりの放出電子量を大きくとれることが特徴である。熱陰極において電子放出量は１平方センチメートルあたり数十アンペア程度までが限界であるのに対し、１平方センチメートルあたり１０の７乗から９乗アンペア程度の電子放出量が可能である。このため、電界放出型冷陰極の利用は、真空電子素子の微小化の上で特に有用である。
【０００４】
冷陰極を用いて微小化された真空素子( 真空マイクロ素子) の実際の例としては、１９６１年にShou1ders によって０．１ミクロンサイズの素子の作製方法とこれを用いた微小な電界放出型２極管の作製(Adv.Comput.2(1961)135参照) について報告がなされている。また、１９６８年にはSpindtらにより、薄膜技術を用いたミクロンサイズのゲート付き冷陰極( ３極管) を多数基板上に配置した構造( アレイ) の作製(J.Appl.Phys.39(1968)3504 参照) の報告がなされ、以降当該分野において、多数の報告が続いている。
【０００５】
真空マイクロ素子の構造には様々の種類が考案されているが、Spindtらのものは、鋭い先端をもつミクロンサイズの微小な錐体型のエミッタの先端部への電界集中を、近傍に設けた引き出し電極( ゲート) によって制御しながら起こさせ、電子の電界放出をさせるものである。このようなSpindt型の素子は、エミッタの直上に開口部を有するゲートを設けており、エミッタ上方に設置されたアノードに向かって放出される電子の放出量がゲート＝エミッタ間の印加電圧により制御可能な構造である。他にも類似の構造を持つ素子の例としてＳｉの異方性エッチングを用いた方法( グレイ法) や、鋳型を用いたモールド法などの方法で作製された例が多数報告されている。これらの構造の従来の電子放出素子に共通する特徴は、曲率半径が数ナノメートル程度の極めて先鋭なエミッタ先端部をゲート開口の中心部に設置することにより、ゲート= エミッタ間の電位差によって生じる電界が鋭く尖ったエミッタ先端による電界集中の効果により、１００から１０００倍程度に増幅されることを用いて、エミッタ先端近傍に１０の７乗［Ｖ／ｃｍ］程度の電界を発生させ、電界放出によって真空中に電子を取り出すことを可能にしている。
【０００６】
ゲートの開口径は、ミクロンからサブミクロンオーダーであるため、実際に素子を作製する上では、微小な開口径の中にゲートと錐体のエミッタを設置する作業が要求される。このような精密な位置合わせをリソグラフィーで行なうことは、技術的にもコスト的にも困難であるため、セルフアライン形成を利用することによって、この困難を回避し、両者の位置合わせを実現している。しかし、逆に特殊な製法を用いることによって生じてくる制約も多い。
【０００７】
例えばスピント法では、ゲート開口を設けた上で、斜め蒸着によって剥離層をゲート内部に着膜しないようにしながらゲート上面に成膜し、続いて垂直方向からエミッタ材料を蒸着するが、このときにゲート開口部の縁に付着したエミッタ材料( 後に剥離層を除去することによって取り除かれる) によってゲート径が徐々に窄まる効果を用いて、ゲート内に錐体形のエミッタが形成される仕組みになっている。しかし、J.Vac.Sci.Techno1.B13(1995)487に報告されているように、Ｍｏを用いた場合は理想的な[ 底面の径: 高さ] の比( アスペクト比) をもつ錐体を作ることができるが、ＴｉやＺｒではできない。つまり、単に電界放出特性に直接影響を与える材料の物性値のみでなく、蒸着時に形状の良い錐体を作れるというように、素子の形状を作製する都合の面からも、エミッタに使用できる材料の選択肢が実質的にＭｏに限定されている。同様にグレイ法では材料がＳｉに限定されているが、これらの方法では、プロセスや材料の見直しによってコストを下げることへの柔軟度が極めて低い。
【０００８】
エミッタに用いることのできる材料の幅を広くするためには、製造プロセスに起因する制約を緩和することが必要になってくるが、その手段として以下のような方法がある。すなわち、ゲートの中心部に単一の放出点を持つエミッタを設置することをせずに、ゲート開口部の中に複数の放出点を設けることによって、ゲートとエミッタの間の位置合わせを不要にするアプローチである。実際、このようなアープローチを取った場合においても、ゲートに回収される無効電流は増加するものの、電子放出量が著しく損なわれることはない。これは、エミッタ先端での電界強度は、エミッタ先端の先鋭度と、ゲート＝エミッタ先端の距離に依存するが、エミッタ先端の先鋭度に対する依存が大きいためであり、電子放出素子のアレイを大面積にわたって形成することが、技術的・コスト的により容易になる。
【０００９】
そして、このようなアプローチには、２つの種類がある。１つは、複数の電界集中構造を設ける方法であり、特開平8-329823公報に開示されているような、ゲート開口部内に無数のべータ型タングステンの柱状結晶を成長させることによって、夫々の結晶の先鋭部から電子が放出される構造を用いるものである。
【００１０】
もう１つは、仕事関数、あるいは半導体における電子親和力( 金属の場合の仕事関数に対応) の小さい物質を用いることによって、明確な先鋭部を持たない膜からの電子放出を可能にする方法である。これは、仕事関数や電子親和力が小さいほど電界放出は起こりやすいからである。このような膜に用いることのできる物質として、特に優れた特性を持っているのが、バンドギャップ幅が５電子ボルトを超える半導体であるダイヤモンド、立方晶や六方晶の窒化棚素、窒化アルミニウム、弗化リチウム、弗化カルシウムなどの電子親和力のきわめて低い物質群である。
【００１１】
これらの物質では、伝導バンドの底が、真空での電子のエネルギー状態である真空準位よりは低いものの、０．１〜０．５電子ボルト以内でほとんど等しいか、結晶面方位によっては高くなっていることが確認・示唆されており、( 例えばJ.Vac.Sci.Techno1.B13(1997)1733 を参照) 負電子親和カ（ＮＥＡ）物質や、擬負電子親和カ物質とよばれている。
【００１２】
これらの物質のもつ負電子親和力（ＮＥＡ）という性質を用いた場合、電子は、真空との界面での強い電界を必要とせずに真空中へ放出されるという魅力的な性質を持つ。このことは、特にドーピングや、欠陥・水素終端などによる伝導経路を、材料の表面やバルク内に形成し、伝導バンドに電子を注入することで、もたらされる。
【００１３】
また、バルク内や表面に形成された導電性の微細構造からの電界電子放出が起こることを示唆する実験結果も発表されている( 例えばScience 282(1998)1471 参照) が、この場合ＮＥＡを利用した電子放出とは異なり、必ずしも伝導バンドからの電子放出は起こらずに、バンド間に存在する欠陥などによる局在順位や、荷電子バンドからの電子放出が起こることになり、必ずしも電子親和カの小ささを積極的に利用したメカニズムで電子放出をさせるものではない可能性がある。
【００１４】
しかし、これらの物質の多くは、その特徴として、表面における化学的安定性や、熱伝導性において優れた特性を併せ持っため、Ｍｏなどの金属表面からの電界放出に比べ、電界放出特性が、表面状態の変化の影響を受けにくく、より安定であり、エミッタ材料として魅力的な物質であることには変わりない。
【００１５】
金属材料の突起構造を用いた電子放出素子は、その特性が、一般に表面状態に非常に敏感なため、通常１０のマイナス７乗トール以下の環境でないと安定に動作しないのに対し、ダイヤモンドや、窒化硼素を用いた電子放出素子は、１０のマイナス５乗トール程度の低真空においても安定に動作することが示唆されている( 例えばJ.Vac.Sci.Techno1.B16(1998)1207 を参照) 。
【００１６】
これらのＮＥＡ物質・擬ＮＥＡ物質( 以降まとめてＮＥＡ物質と呼ぶ) を用いた電子放出素子を作製するためには、真空蒸着を用いて成膜を行なう方法と、ＮＥＡ物質の微粒子を用いる方法の２つがある。代表的なＮＥＡ物質であるダイヤモンドや、立方晶子窒化硼素の真空蒸着法としては、プラズマＣＶＤ法、熱フィラメントＣＶＤ法、フィルタードカソードアーク法、レーザーアブレーション法などによる例が多数報告されている。
【００１７】
これらの方法によって作製された膜は、多結晶の様態を示しているが、結晶粒の局所的な均一性において比較的優れた膜を成膜することが可能である。反面、大型の電子励起型フラットパネルディスプレー（ＦＥＤ）に用いる電子源としての応用を考えたときに、作製できる膜の大きさが装置の大きさで限定されるため、大型の装置が必要となり、生産コストを押し上げる要因となっている。
【００１８】
また、ダイヤモンドなどの蒸着膜は、膜内応力が大きいため、成膜後に剥離が起きやすいという難点もあり、実用上の問題となっている。
【００１９】
これらの問題は、後者のアプローチにあるように、蒸着膜を用いる代わりに、サブミクロンサイズの微小な結晶粒を用いる方法により、回避可能である。例えば、ダイヤモンドや、立方晶窒化硼素のサブミクロンサイズの微結晶は、研磨用の砥粒の用途で工業生産されており、価格的にも手頃であるため、電子放出素子アレイの大面積形成に有用である。
【００２０】
このような微粒子を用いた縦型構造の電子放出素子の構造や製法に関しては、J.Vac.Sci.Techno1.B14(1996)2060 や、米国特許第5019003 号明細書、特開平8-241665公報、特開平8-77916 公報、特開平10-92294公報、そして特開平10-92298公報において報告・開示されている。
【００２１】
J.Vac.Sci.Techno1.B14(1996)2060 に報告されている例では、あらかじめ基板上に、エミッタ配線、絶縁膜、ゲート膜を堆積し、ゲート膜と絶縁膜を貫通させた穴を複数設けておき、この穴に窒素によりドーピングを施したダイヤモンド微粒子( 粒径１μｍ程度) の表面をエッチングによって荒らしたものを導電性のマトリックス中に分散し、ぺ一スト化したものを箆で押し込む方法で素子が作製されている。この素子では、構造上、図４に示すように、エミッタ配線とゲート膜間が導電性の母材にによって短絡されやすく、信頼性が低い。
【００２２】
また、米国特許第5019003 号明細書に開示されている例では、図５に示すように、基板100 上に、複数の微粒子材料（１μｍ径）が結着剤101 で固定されている構造のエミッタが示されている。この素子では、微粒子の一部で、鋭い角を持っている部分が結着剤から突出していることが特徴となっている。微粒子は導電性の微粒子201 または、導電膜203 で覆った絶縁性の微粒子202 のいずれでもよい。導電性の材料としては、Ｍｏや、ＴｉＣなどが挙げられている。同明細書には、電子放出素子化するための、ゲート及び、放出された電子を回収するための電極( アノード) を配置する構造についても示されている。図６に示すように、基板100 上に複数設置された微粒子エミッタ201 上の一部を除いて絶縁膜409 で覆い、その上にゲート401 を配設し、さらにその上に絶縁膜402 を設置し、その上に透明なアノード電極としての機能を持っフェースプレート404 と蛍光体層403 が設置され、ＦＥＤの構造となっている。しかしながら、同明細書に示されているような方法で複数の微粒子を大面積に均一に設置することは、実際には、容易ではない。特にディスプレーへの応用を想定した場合、仮に複数の微粒子を大面積に均一に設置することができても、ゲートをつけて電子放出素子のアレイとして組み上げた時に、各々の画素間での特性が均一でなければならない。個々の電子放出素子間の特性分布は、電界放出の非線型性により、電界・電流密度特性には強調されて反映される。したがって、各々の素子間で特性の分布がほとんどないか、各々の画素間で画素を形成する複数の電子放出素子の特性分布がほとんど同一であることが要求される。このため、特性分布を同一にするためには、多くの電子放出素子が各々の画素に含まれていて、平均化の効果が十分に発揮されることが必要となる。しかし、この場合のように、鋭利な角を有する微粒子を配置した場合、これらの鋭利な角の部分が上を向いて設置される確率は高くなく、多くの微粒子はエミッタとして機能しない。画素の大きさが数百μｍ四方程度であるとき、画素面積内に設置できるゲートの開口部は高々数千個となるが、微粒子の配置や方向のむらによって機能しない電子放出素子の割合が高くなることによって平均化効果は著しく低下し、ディスプレーとして許容できない表示むらにつながる。また、図６では、微粒子エミッタ201 が絶縁膜の下にもあるため、絶縁破壊の起こりやすい構造となっている。十分な耐圧を取るために、絶縁膜の厚さを増やすことによって、動作電圧が上がってしまう。
【００２３】
特開平8-241665公報の例も、同様な構造の微粒子を用いた電子放出素子となっているが、用いている微粒子材料は、水素プラズマによって活性化されたダイヤモンド粒子であり、電子の放出されやすい特定の方向がない分、電子放出を行わない微粒子の割合は低い。また粒径も１０〜３００ｎｍとより小さいため、単位面積内に設置可能な微粒子の数が大きく、平均化効果はより効率的に起こる。しかし、図７に示すように、基板51上に設けた導電性表面52の上に複数のダイヤモンド粒子53を設置し、その上に( マスク粒子62をマスクとして) 絶縁膜60、ゲート膜61を蒸着する形になっているが、この場合も絶縁破壊に対する問題は残っている。また、微粒子膜を均一に作製する方法については示されていない。
【００２４】
これらの事情は、特開平10-92298公報においても図８に示すように同様である。
【００２５】
また、特開平8-77916 公報の例では、図９に示すように、基板1 上にエミッタ配線層32を設置し、その上に導電性スペーサー層を介してエミッタ微粒子を含む導電体940 が設置されており、スパッタ法などの蒸着法と加熱処理の組み合わせでで形成されている。エミッタ粒子を含む導電体940 を囲むように、絶縁層914bとゲート腹907bが設置されている。この構造の場合においては、先に挙げた例のように絶縁膜の下部にエミッタ材が延在している構造にはなっていないため、絶縁膜の信頼性は向上している。しかし、素子作製に蒸着とパターニングを用いており、スピント法などの場合と同様に、作製できる電子放出素子のアレイの大きさは蒸着装置や露光装置などの大きさによって制限されてしまう。また、絶縁膜とゲート膜の設置の際に、レジストのリフトオフを用いて、絶縁膜とゲート膜のうち、電子放出部の上に堆積する部分を除去する製法をとっているが、絶縁膜とゲート膜の膜厚の和は１μｍ近いため、技術的に困難である。このため、歩留まりが低く、大面積の電子放出素子アレイ作製に不向きであった。
【００２６】
さらに、特開平10-92294公報に示されている例では図１０に示すように、下部基板1001、カソード電極ライン1002の上に絶縁層1003、ゲート電極4 を設置し、開口部1005を設け、この中に、微粒子エミッタ材料を高圧ガスとともにノズルから噴射する方法を採用しているが、この方法では、開口部に堆積する微粒子の量を調節することが困難であり、ディスプレーに応用をしたときに表示むらが生じやすい。また、ゲートとエミッタ間の短絡が素子の作製時に発生しやすい。
【００２７】
そして、これら全ての例における共通の問題として、実際にディスプレーに電子放出素子を応用したときに、輝度むらの発生を抑えるためには、各々画素内において電子放出素子から放出される電流の最大量が制限されている必要がある。このために、各々の画素内において、好ましくは各々の電子放出素子において最大電流を制限する要素が組み込まれている必要がある。しかしながら、これらにおいては、このような電流制限を行う構造は組み込まれていなかった。
【００２８】
一方、電子放出素子を利用した表示素子、たとえば極薄型のディスプレイ装置としては、特開平10-92298号公報のような電子放出源とそれを用いたディスプレイ装置が有る。図１３、図１４を用いて上述した電子放出源とディスプレイ装置について説明する。従来の電子放出源は図１３、図１４に示すように、例えばガラス材よりなる下部基板5001の表面上に帯状の複数のカソード電極ライン5002が形成され、その上に仕事関数の小さな材料からなる薄膜5007が、またその上に絶縁層5003が形成され、さらにその上にカソード電極ラインと交差して帯状に複数本のゲート電極ライン5004が形成されている。カソード電極ライン5002とゲート電極ライン5004とはマトリクス構造を構成しており、各カソード電極ライン5002および各ゲート電極ライン5004は制御手段5015にそれぞれ接続されて駆動制御されている。カソード電極ライン5002とゲート電極ライン5004との各交差領域においては、ゲート電極ライン5004と絶縁層5003を貫通して薄膜7 に達する多数の略円形の孔5005が形成され、これら孔5005の底部の薄膜5007が冷陰極を形成している。この電子放出源を用いたディスプレイ装置の例を図１４に示す。ディスプレイ装置5020は上述した電子放出源5012を画面を構成するように多数配置した部材と、この部材の電子放出方向に所定の間隔を持って配置された上部基板5028が設けられている。この上部基板5028の電子放出源5012と対向する位置にゲート電極ライン5024と平行な帯状の蛍光体が塗布された蛍光面5029が形成され、また、電子放出源5012と蛍光面5029との問は真空に保たれた構成になっている。次に、このディスプレイ装置5020の駆動について述べる。画像を構成する所定の画素領域の電子放出源5012を、その電子放出源5012と一致する交差領域を有するカソード電極ライン5022とゲート電極ライン5024を制御手段5025により選択し、所定の電圧をかける。これにより、この電子放出源5012は励起し、その電子放出源5012から電子が放出され、さらにカソード電極ライン5022とアノードである上部基板5028の間に印加された電圧によって電子は加速され、蛍光面5029の蛍光体と衝突して可視光を放出し、画像を形成するものである。
【００２９】
カソード電極ライン5002とゲート電極ライン5004の交差領域は、絶縁層を誘電体層としたキャパシタを構成している。そのキャパシタの静電容量( 寄生容量) Ｑは、
Ｑ＝ε0 ×ε×Ａ／ｄ −（１）
εO ：真空の透磁率
ε：絶縁層の誘電率
Ａ：交差領域の面積
ｄ：絶縁層厚
であるので、駆動時にキャパシタ部分で消費されてしまう電力Ｗは
２Ｗ＝２πｆＱＶ２ −（２）
ｆ：駆動周波数
Ｖ：駆動電圧( ゲート−エミッタ間)
となる。従来の発光素子およびそれを用いたディスプレイ装置では通常、絶縁層5003の材料としてはＳｉＯ2 が一般的に用いられる。ＣＶＤ等で形成されたＳｉＯ2 薄膜の誘電率は４．３程度であり、式（１）で表される寄生容量が無視できない大きさとなり、このディスプレイ装置の消費電力を増加させてしまう。さらに、寄生容量を許容範囲以下に抑えるために絶縁層厚を増加せざるを得ず、従ってゲートエミツタ間距離が増加し、それに伴い駆動電圧が増加してしまうと言う問題点があった
【００３０】
【発明が解決しようとする課題】
前述のように、従来の電子放出素子では、微粒子材料をもちいて電子放出素子を作製することによって、素子の構造を簡略化し、高価な真空成膜膜プロセスを非真空プロセスで置換することが可能となったが、従来の例においては、構造面から絶縁膜の信頼性が十分確保できない点や、ゲート配線とエミッター配線の間で短絡が生ずる点において問題があった。
【００３１】
また、ディスプレー応用時の表示の均一性を確保するため、各々のエミッター流れる電流を制限する要素が組み込まれていない点に問題があった。また、真空プロセスを用いずに、大面積にわたって、むら・欠陥の発生を抑え、均一に微粒子を用いた電子放出素子を作製する方法が示されていなかった点に問題があった。
【００３２】
本発明に関連する電子放出素子（参考例）は、ゲート膜とエミッタ膜の間での絶縁の信頼性が高く、個々のエミッタから放出される電流量を制限する機能を持つ電子放出素子の構造を提供することと、かっ大面積にわたって、非真空プロセスを用いて均一に多数の素子を作製する手段を提供するものである。
【００３３】
また、本発明による表示素子は、低電圧駆動が可能で、高寿命、高精細化が容易な大面積均一な極薄型ディスプレイ装置を提供するものである。
【００３４】
【課題を解決するための手段】
上述の目的を達成するための、本発明に関連する電子放出素子（参考例）を構成する視点は以下の通りである。
【００３５】
すなわち、第一の視点は、基板と、この基板上に設けられたカソード配線層と、ゲート配線層と、前記カソード配線層と前記ゲート配線層とを電気的に絶縁する絶縁層とを有し、前記ゲート配線層および前記絶縁層とを貫いた貫通孔内に抵抗層およびエミッタ層が形成された電子放出素子であって、前記抵抗層が絶縁性微粒子からなる母材中に導電性微粒子が分散した構造を有するものであり、かつ、前記エミッタ層が微粒子材料によって形成されたものであることを特徴とする、電子放出素子にある。
【００３６】
また、上記第一の視点は、更にその特徴として、「抵抗層を形成する絶縁性微粒子、導電性微粒子およびエミッタ層を形成する微粒子のうちの少なくとも一つに金属塩が付着したものであること」をも含むものである。
【００３７】
また、第二の視点は、上記の電子放出素子（参考例）を製造するに際し、抵抗層を電気泳動法によって形成することを含む、電気放出素子の製造方法にある。
【００３８】
そして、本発明に関連する表示素子（参考例）は、カソード電極ラインとエミッタ層と絶縁層と、前記カソード電極ラインに交差するゲート電極ラインとが順に形成された第一の基板と、前記第一の基板に真空を介して離間および対向して配置された、アノード配線層と蛍光体層とから形成された第二の基板とを有する表示素子であって、前記第一の基板上の絶縁層がフッ素を含有するＳｉＯ2 膜よりなること、を特徴とするものである。
【００３９】
そして、本発明に関連する表示素子の製造法（参考例）は、上記の表示素子を製造するに際し、絶縁層を、フッ素を含有するＳｉＯ2 膜を液相成長することによって形成するものである。
【００４０】
以上の視点によって構成される本発明に関連する電子放出素子（参考例）の構造並びにその製法を用いることによって、各々のエミッターからの電子放出量を制限し大面積にわたって均一な特性を持つ電子放出素子のアレイを作製することが可能となる。また、多数の微粒子を用いた電子放出素子を大面積にわたり、非真空プロセスを用いつつも、むら・欠陥の発生を抑えて形成することが可能となった。さらに、その形成時に、ゲート配線とエミッタ配線問の短絡の発生を抑えることが可能となった。
【００４１】
このようなことによれば、絶縁体に導電体を分散させた抵抗層のもつ十分な電流制限効果によって、微粒子を用いた電子放出素子を大型のディスプレーに応用した際に、表示むらや画素欠陥の発生を効果的に抑制することが可能となった。また、素子の作製方法に電気泳動法を用いたことによって、抵抗層ならびに、微粒子層をエミッタ配線上に選択的に均一に着膜することが可能になったため、ゲートとエミッター間の短絡が抑制された結果、動作の信頼性が格段に向上した。
【００４２】
【発明の実施の形態】
＜電子放出素子＞
次に、本発明に関連する電子放出素子（参考例）の好ましい実施形態について説明する。
【００４３】
図１は、本発明に関連する電子放出素子（参考例）の構造の一例を示す模式図である。図１において1 は基板、2 はカソード配線層、3 は抵抗層、4 はエミッタ微粒子膜、5 は絶縁層、6 ゲート配線層、そして7 は開口部を示している。
【００４４】
基板1 の材料としては、石英ガラス、パイレックスガラス、青板ガラス、ステンレスの表面をＳｉＯ2 などの絶縁膜で覆った積層体、表面をバリア型の陽極酸化膜で被覆したアルミニウムの板、Ｓｉウエハなどからなる群がら選択して用いることができるが、ディスプレー応用を想定したときに、反りが少なく、ディスプレーの表板との熱膨張係数が近くなっていることが好ましく、コスト面などのファクターを適宜加味して決定される。
【００４５】
また、基板1 の上にはエミッタ配線層2 が形成されている。エミッタ配線層2 の材料としては、一般的な導体材料を用いることができる。例えばＮｉ、Ｃｒ、Ｃｕ、Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｔｉ、Ａｌ、Ｍｏ、Ｗなどの金属や、その合金を用いることができ、好ましくは低抵抗、高熱伝導率、かっ融点の高い材料を選択して用いることができ、そのエミッタ配線層2 の膜厚は１００ｎｍ〜５０μｍ程度、好ましくは５００ｎｍ〜２０μｍ程度である。エミッタ配線層2 の形成方法
としては、スパッタ法などの蒸着法、好ましくは印刷法やめっき法を用いることができる。
【００４６】
そしてエミッタ配線層の上には絶縁層5 、ゲート配線層6 があり、部分的に設けられた開口部7 を有している。絶縁層5 の材料としては、スパッタ法などの真空蒸着法や、ＬＰＤ法などの液相成長、陽極化成法などの方法で成膜されたＳｉＯ2 、Ａｌ2 Ｏ3 、ＭｇＯ、Ｔａ2 Ｏ5 などの膜を用いることができる。中でも、液相成長によって緻密な膜が得られるＬＰＤ法によるＳｉＯ2 膜の使用が好ましい。ＬＤＰ法の使用時に、下地膜選択性からエミッタ配線層の上に成膜ができない場合でも、ＣＶＤ法などを用いて、あらかじめＳｉＯ2 の下地膜を形成しておくことで用いることができる。
【００４７】
ゲート配線層6 の材料についても、一般的な導体材料が利用でき、その膜厚は、１００ｎｍ〜５μｍ程度、好ましくは２００ｎｍ〜１μｍ程度である。エミッタ配線層と同様に例えばＮｉ、Ｃｒ、Ｃｕ、Ａｕ、Ｐｔ、Ｉｒ、Ｐｄ、Ｔｉ、Ａｌ、Ｍｏ、Ｗなどの金属や、その合金を用いることができ、好ましくは低抵抗、高熱伝導率、かつ融点の高い材料を選択して用いることができる。また、その形成方法には、スパッタ法などの蒸着法、好ましくは印刷法やめっき法を用いることができるが、下地膜との密着性が考慮されている必要がある。下地膜との十分な密着性が得られない場合は、Ｔｉや、Ｃｒなどの金属をごく薄く接着層として間に形成しておくことが好ましい。また、接着層を用いる代わりに、水素雰囲気中でのアニールなどの方法をもちいて、絶縁膜の表面を十分疎水性にしておくこともできる。
【００４８】
ゲート配線層6 と絶縁層5 を貫く開口部7 は略円形をしており、その直径は２００ｎｍ〜１０μｍの範囲にとることができ、５００ｎｍ〜２μｍの範囲に収まっていることが好ましい。開口部7 は絶縁層5 とゲート配線層6 を形成した後にパターニングをして設けることができる。また、絶縁層5 とゲート配線層4 を形成する前に後に溶解される犠牲層をあらかじめ設けておいて、リフトオフを行ってもよい。
【００４９】
開口部内部には抵抗層3 とエミッタ微粒子膜4 が設けてある。抵抗層3 は、絶縁性の母材3a中に導電性の微粒子3bが分散配置された構造になっている。絶縁性の母材3aには、ＳｉＯ2 などの無機物、ポリイミド、テフロンなどの有機物を用いることができるが、中でも、ポリイミドの微粒子材料を用いることが好ましく、粒径は、好ましくは５ｎｍ〜５００ｎｍ、特に好ましくは、５ｎｍ〜５０ｎｍの範囲に収まっていることが好ましい。ポリイミドなどの有機物は極めて水分を物理吸着しやすく、真空中で吸着した水分を放出するため、真空中での使用には一般に適さないが、本発明における構成での使用量はごく微量であり、十分なガス出し過程を経て利用する限りにおいては、実用上差し支えない。また、導電性の微粒子3bには、一般的な金属材料や、カーボン系の材料を用いることができる。特に、絶縁性の母材3aにポリイミド微粒子を用いた場合は、カーボン系の材料の方が、より均一に母材中に分散されるため、好ましい。このようなカーボン系の材料としては、グラファイト微粒子、アモルファスカーボン微粒子、フラーレン、カーボンナノファイバー、グラファイトナノファイバーなどの材料を用いることができる。
【００５０】
また、用いる微粒子エミッタ4 の材料としては、ダイヤモンド微粒子、立方晶窒化硼素（ｃ−ＢＮ）、六方晶窒化醐素（ｈ−ＢＮ）、窒化アルミニウム（ＡｌＮ）などの電子親和力の極めて小さい微粒子材料を用いることができる。また、低仕事関数のＣｅＯ2 、ＨｏＯ2 などの酸化物材料や、ＨｆＣ、ＺｒＣ、ＳｉＣ、などの炭化物材料の微粒子材料を用いることもできる。これらの微粒子材料の粒径は、５ｎｍ〜５００ｎｍ、特に、５ｎｍ〜５０ｎｍの範囲に収まっていることが好ましい。また、ダイヤモンド微粒子・立方晶窒化棚素（ｃ−ＢＮ）、六方晶窒化棚素（ｈ−ＢＮ）、窒化アルミニウム（ＡｌＮ）などの微粒子材料を用いる前に、活性化処理が施されていることが好ましく、ダイヤモンドの場合は、水素プラズマ処理や、酸素プラズマ処理と水素アニールなどの処理、ｃ−ＢＮや、ｈ−ＢＮの場合はやはり、水素プラズマ処理や、酸素プラズマ処理と水素アニールなどの処理、あるいは、ふっ酸処理が施されていることが好ましく、またＡｌＮを用いた場合は、水素プラズマ処理や、酸素プラズマ処理と水素アニールなどの処理、ふっ酸処理、あるいはアルカリ処理が施されていることが好ましい。さらに、これらの材料はｎ型またはｐ型にドーピングされていることが好ましく、ｎ型にドーピングされていることが特に好ましい。
【００５１】
ダイヤモンドの場合は、窒素による置換ドーピング、ｃ−ＢＮの場合は硫黄などによるドーピングを施しておくことが好ましい。
【００５２】
つぎに、本発明に関連する電子放出素子の製造方法（参考例）について図２を用いて説明する。
【００５３】
図２ａ、２ｂは、それぞれ、抵抗層3 および微粒子エミッタ層4 を形成する方法を説明するための図である。ここで用いる記号のうち、1 から7 は、図１で用いたものに対応している。また、21は成膜時に用いる対向電極、22は微粒子材料の分散溶媒、24は成膜に用いる電圧印加手段、そして23は対向電極と素子基板との間隔である。
【００５４】
抵抗層 3 ならびに微粒子エミッタ層4 はいずれも電気泳動法によって、着膜されるため、図２ａ、２ｂにおける配置は同一のものである。ここで、対向電極と素子基板との間隔23、分散溶媒22、電圧印加手段24によって印加される電圧はそれぞれ、以下に説明するような条件を加味して決定される。
【００５５】
すなわち、電気泳動法とは、対向する極板間に扶持された溶媒中に分散された微粒子を極板間に印加した電圧によって片方の極板の表面に引き付け、堆積させる方法であり、用いる分散溶媒は、絶縁性の溶媒である。電圧の印加によって、溶媒中に電界が発生し、この電界によって、帯電した微粒子が移動する仕組みになっている。ふつう、物質は溶媒中で物質が自ら持っζ電位の効果によって帯電するが、電気泳動法を行うためには、帯電量が不充分なため、溶媒中に金属塩を添加することによって、強制的に帯電させることが多い。このような金属塩には、ナフテン酸ジルコニウムや、ナフテン酸マグネシウムなどを用いることができるが、これらに限定されるものではない。電気泳動の起こりやすさは、溶媒の誘電率、微粒子の誘電率と溶媒中での移動度、微粒子の帯電量によってきまるが、ふつうは電気泳動に必要な電界強度は、１０００Ｖ／ｍｍ程度である。
【００５６】
なお、電気泳動（electrophoresis ）は、誘電電気泳動（dielectrophoresis ）と混同されることがあるが、後者は、帯電した微粒子を電界によって移動させるのではなく、分極を与えた微粒子を電界勾配によって移動させるもので、交流電場を用いることができ、電界強度が１Ｖ／ｍｍ程度でよい点などが大きく異なっている（なお、両者については、例えば「理工学事典」、（株）日刊工業新聞社発行（1996年）、その他の文献に記述されている）。
【００５７】
したがって、抵抗層ならびに微粒子膜の電気泳動法を用いた成膜方法を用いるためには、電圧印加手段24によって印加される電圧［Ｖ］と23の対向電極と素子基板との間隔［ｍｍ］の比が１０００程度であればよい。そして、好ましくはそれぞれ、１００Ｖ〜５００Ｖ、１００μｍ〜５００μｍの問に取ることができる。例えば、対向電極と素子基板との間に印加する電圧が１５０Ｖであった場合、その距離を１５０μｍにとればよい。
【００５８】
電子放出素子の作製方法では、まず図２ａの配置を用いて、抵抗層3 を電気泳動法で成膜する。このとき、分散溶媒は絶縁性の有機溶媒を用いることができるが、好ましくはイソパラフィンを用いることができる。この溶媒中に絶縁性の母材粒子と、導体微粒子が混合比１００：１〜１０００００：１で混ざったものを、溶媒: 微粒子の重量比が１０〜０．１％程度になるように分散させて用いる。また、金属塩を溶媒に重量比１〜０．０１％程度溶解させておく。そして、電圧印加手段24によって、対向電極21とエミッタ配線2 の間に電圧を印加すると、帯電した微粒子の移動によって電流が流れ、徐々にこの電流が減少していく。ここで印加する電圧の正負は、微粒子材料の帯電している電荷の正負によるが、金属塩を加えた場合、正に帯電するため、エミッタ配線2 の方が負になるようにバイアスをかける。ここで、電流が十分に減少したときに、電圧の印加を停止する。さらにこの直後にゲート層6 に対向電極21に対して正のバイアスを印加することによってゲート層上に堆積した抵抗層を除去する工程を加えることが好ましい。微粒子の分散を保つため、図２ａの配置にさらに、超音波を印加する手段が組み込まれていることが好ましい。
【００５９】
以上の方法によって開口部内部のエミッタ配線層の上に選択的に着膜したあとに、真空あるいは不活性雰囲気でアニールを行うことが好ましい。アニール温度としては好ましくは摂氏２００度から４００度程度で行うことができる。このようにして、抵抗層を２００ｎｍ〜５００ｎｍ程度成膜する。最後に、図２ｂの構成を用いて微粒子エミッタ膜を着膜する。このときの手順は、前述の抵抗層の着膜手順と全く同一である。成膜された微粒子エミッタ膜の膜厚は微粒子１層〜２層程度となることが好ましい。
＜表示素子＞
本発明による表示素子は、前記の通り、カソード電極ラインとエミッタ層と絶縁層と、前記カソード電極ラインに交差するゲート電極ラインとが順に形成された第一の基板と、前記第一の基板に真空を介して離間および対向して配置された、アノード配線層と蛍光体層とから形成された第二の基板とを有する表示素子であって、前記第一の基板上の絶縁層がフッ素を含有するＳｉＯ2 膜よりなること、を特徴とするものである。
【００６０】
本発明においては、第一の基板上の絶縁層であるＳｉＯ2 がフッ素を含有するため、化学気相成長法や高周波スパッタリング法などに代表される通常の薄膜形成法で形成したＳｉＯ2 膜の誘電率４．３前後に比して著しく低い誘電率が達成できる。図１２に液相堆積法で形成したＳｉＯ2 膜のフッ素濃度と誘電率の関係を示す。図１２に示すように誘電率はフッ素添加量の増加に伴い減少する。ここで、絶縁層に求められる誘電率を見積ると、平行平板の二極構造の場合に、発光に十分な電子放出を発生させるに必要な電界はおよそ１０００Ｖ／μｍである。また本発明のように冷陰極が微粒子の場合、平行平板構造に比して電界が局所的に集中し、その電界集中因子はおよそ１００であるため、実際にゲート−エミッタ間に最低限必要な電界は１０００Ｖ／μｍの１／１００、すなわち１０Ｖ／μｍであると考えられる。この表示素子が薄型壁掛けテレビとして一般家庭で用いられるためには消費電力が２００Ｗ以内であることが望ましく、ゲートーエミッタ間の駆動電圧は１００Ｖ以下に抑える必要がある。従って、１００Ｖで発光に必要な電子放出を起こすためにはゲート−エミッタ問距離が１０μｍ以下である必要がある。
【００６１】
一方、消費電力効率の点からゲート−エミッタ間の寄生容量は一画素当たり０．５ｐＦ以下であることが必要である。これは１ドットあたり０．１６７ｐＦである。１ドットのサイズは画素問のスペースを３５μｍとすると４１５μｍ×１１５μｍ、面積は４．７７Ｅ−８ｍ２である。（１）式とＡ＝４．７７Ｅ−８ｍ２、Ｑ＜０．１６７ｐＦより、
ε／ｄ＜３．９５Ｅ５ｍ−１ −（３）
となる。発光に必要なゲート−エミッタ間距離が最大１０μｍであるので、ｄ＝１０−５ｍを用いて、
ε＜３．９５ −（４）
が絶縁層に求められる誘電率となる。（４）式であらわされる低誘電率は、もはや通常のＳｉＯ2 膜では得られず、フッ素を添加することによって達成でき得ることが判る。（４）式と図より、ＳｉＯ2 膜中のフッ素濃度は２％以上であることがより望ましい。
【００６２】
【実施例】
以下に、本発明による表示素子の実際について実施例および必要に応じて参考例をあげて説明する。
＜参考例１＞
本発明にかかわる基本的な電子放出素子の構成は図１に示したものと同様である。また、図３に本発明を用いたディスプレーの構造を示す。図中31はフェースプレート、32は電子放出素子からの電子を加速するためのアノード電極、33は蛍光体、34は排気管、35は大気圧を支持するためのスペーサー、36は残留ガスを吸着するためのゲッター、37は画素に電子ビームをフォーカスするための集束電極である。また、図中1 〜7 の記号は図１で用いたものと同一である。
【００６３】
以下、順を追って電子放出素子のアレイの製造方法の特に好ましい一例を解説する。
【００６４】
工程１：清浄化し、表面をプラズマ処理によって荒らした対角１４インチ、厚さ５ｍｍのパイレックスガラス基板１の長辺方向に平行に、エミッタ配線層2 を４５０μｍピッチで作製した。但し、基板1 の、エミッタ配線2 の方向に平行な端からそれぞれ２インチずつ、配線取り出し用のマージンとしてあり、この部分には何も形成されないようパターニングを行なった。エミッタ配線2 の幅は３５０μｍとした。まず、エミッタ配線2 の形成される間の部分に、ＰＶＡ膜を塗布、露光用のマスクを用い、紫外線照射によってパターニングし、５０ｎｍのＮｉ膜を無電解めっきによって成長させた。この時、パターニング精度は１５μｍであった。次にＰＶＡ膜のリフトオフを行い、無電界めっきにより形成されたＮｉ膜を電極として、電解めっきを行ない、さらに1 μｍのＡｕ膜を成長させた。
【００６５】
工程２：次にＬＰＤ法を用いてＳｉＯ2 膜5 を１μｍ成長させた。成長させたＬＰＤ膜には、多くのパーティクル欠陥が含まれていたが、その密度は１平方ｃｍあたり１０００個程度であり、実用上問題ないレベルであった。また、Ａｕ上に形成された膜は、やや黒ずんでいたが、耐圧は、１μｍあたり１００Ｖ取れており、実用上差し支えのないレベルであった。また、このＳｉＯ2 膜5 は、Ａｕ−Ｎｉ配線の段差部をコンフォーマルに覆っており、Ａｕの露出部は存在しなかった。
【００６６】
工程３：この上に、Ｐｄ無電解めっきを３０ｎｍ施した後、Ｉｒ膜を２００ｎｍ電解めっき成長させて、ゲート腹6 を形成させた。
【００６７】
工程４：次に、ゲート膜を基板の短辺方向にパターニングし、ゲート配線6 とした。ゲート配線6 のピッチは、１５０μｍで、各々の配線の幅は、１１０μｍとした。また、基板の、ゲート配線6 の方向と平行な端から２インチずつ、配線取り出し用のマージンとしてあり、この部分にはゲート配線6 は形成されないようにパターニングを行なった。パターニング精度は同様に１５μｍであった。パターニングは、工程１と同様に、ＰＶＡの光重合を用いて行なったが、この場合、ゲート配線6 の上のみがＰＶＡによって覆われている様にし、残りの露出している部分をエッチング除去した。
【００６８】
工程５：次に、ゲート層と絶縁層を貫く略円形の開口部7 を設けるためのパターニングを行なった。ゲートのパターニングと別々行なう理由は、２つある。１つは、該開口部の径は１μｍ程度であるため、光学的に見たときに、１μｍ程度の解像度を持つパターニング手段を用いる必要があるからである。もう１つは、開口部7 は、必ずしも整然と入れるされている必要はなく、開口径が一様で、各画素内におよそ等しい数の開口が配置されていれば良いためである。このような解像度を持つパターニング方法として、本例では、光学的なリソグラフィーを用いる代わりに、ポリマーの相分離構造を用いたパターニングを行なった。
【００６９】
ポリマーの相分離構造とは、２種類のポリマーＡとＢを混合し、双方のガラス転移点より、十分高く昇温したときに、ポリマーＡの濃度が高い部分と、ポリマーＢの濃度が高い部分に分かれるものであり、２つのポリマーの混合比によって、ポリマーＡの濃度が高い部分の「海」にポリマーＢの濃度が高い部分の「島」が多数分散している構造が現れたり、その逆が現れたりする現象である。このような場合に形成される「島」の大きさは、熱力学的な安定性から、約１μｍ径にほとんどがなるため、開口部7 のパターニングに用いるために好適であった。
【００７０】
本例では、まず、ゲート配線6 とエミッタ配線2 の交差部を、改めてレジスト（東京応化製OFPR800 、100cp ）のパターンニングによって、保護した後に、アルカリに不溶なポリマーＡと可溶なポリマーＢを７：３の混合比で有機溶媒に溶解させ、基板上にドクターブレード法によって塗布した。有機溶媒が蒸発した後の膜厚は、ゲート配線6 の真上では、４μｍとなっていた。次に、基板全体を摂氏２００度に加熱し、窒素ガス雰囲気で４時間アニールを行なった。アニールの後、室温まで冷却をした所、基板全体に、主にアルカリに不溶なポリマーＡからなる「海」に主にアルカリ可溶なポリマーＢからなる直径１μｍの「島」状構造が２〜３μｍピッチで均一に散在していた。なお、アニール時にリフローが起った結果、膜厚は、ゲート配線6 の真上では、１μｍとなっていた。なお、該ポリマー膜はエミッタ配線の取り出し部分の上には塗布していない。
【００７１】
ここで、基板全体をアルカリ溶液に３分間浸漬し、純水でリンスした結果、「島」の部分が完全に除去されて、ゲート配線6 が露出した。次に、ゲート配線6 をエッチングし、さらにその下の絶縁層5 をＲＩＥを用いてエッチングした。この時、エミッタ配線の取り出し部を被覆していた絶縁層5 も同時に除去され、エミッタ配線が露出した。
【００７２】
工程６：次に、図２の配置を用いて、開口部7 内に抵抗層3 と微粒子エミッタ層4 を電気泳動法により着膜した。この作業は、エミッタ配線１００ラインずつに分割して行なった。抵抗層３を構成する要素は粒径が１００ｍｍのポリイミド微粒子（ピーアイ技術研究所製）と粒径が１０ｎｍの、フラーレンを含む炭素微粒子を１０００：１の重量比で混合したものである。これらの混合物を分散溶媒22に分散した。用いた分散溶媒は、エクソンケミカル製のアイソパーＬである。また、分散溶媒とポリイミド・炭素微粒子混合物の重量比は、０．４ｗｔ％であった。また、金属塩として、ナフテン酸ジルコニウム（大日本インキ化学工業製）をポリイミド・炭素微粒子混合物に対し、重量比で１０％混合した。
【００７３】
対向電極21と基板1 との間隔23を１００μｍとし、間に分散液を浸透させて、超音波をかけながら対向電極21とエミッタ配線2 の間に電圧印加手段24を用いて、対向電極21を＋１００Ｖ、エミッタ配線2 を０Ｖとなるように電圧を印加した。
【００７４】
電圧印加直後・数ｍＡの電流が流れ始め、電流量は指数関数的に減衰していき、２分で電流は観測されなくなった。この時点で、分散溶媒に分散していた抵抗材料は・全て基板1 上に着膜していた。続いて、ゲート配線6 を＋５０Ｖ、対向電極21を０Ｖと設定することによって、ゲート配線上に付着した微粒子を溶媒中に泳動させた。
【００７５】
なお、本例では、対向電極21とエミッタ配線2 間への電圧印加、およびゲート電極6 と対向電極21間への２段階の電圧印加を行う方法を説明したが、同様の効果は、対向電極21、ゲート電極6 、及びエミッタ配線2 のそれぞれ同時に
対向電極21の電圧 ＞ ゲート電極6 の電圧 ＞ エミッタ配線2 の電圧
の条件を満たすように電圧を印加することによっても実現可能である。また、本実施例では、微粒子はナフテン酸ジルコニウムによって正に帯電していたが、負に帯電する場合は、以上説明した電圧の正負を入れ替えることで全く同様の効果が実現できる。
【００７６】
最後に、窒素雰囲気で摂氏３００度でアニールを行なうことにより、抵抗膜3 とエミッタ配線2 との間の固着結合が取られた。
【００７７】
工程７：次に、微粒子エミッタ層を同様にして着膜した。ここで用いた微粒子エミッタ材料は、昭和電工製の立方晶窒化硼素（ｃ−ＢＮ）微粒子（製品名SBN-B ）で粒径が１００ｎｍのものである。また、この微粒子は事前に希ふっ酸処理をした後、摂氏４５０度で水素プラズマ処理を施してある。
【００７８】
これを抵抗層の着膜に用いたのと同一の溶媒に分散させた。但し、重量比は、０．２％とした。また、ナフテン酸ジルコニウムも、立方晶窒化硼素微粒子にたいして１０重量％用いた。
【００７９】
抵抗層の着膜と同様にして、抵抗層上への着膜と、ゲート層6 に付着した部分の除去を行なった。この後、水素雰囲気中で摂氏３５０度でアニールを行なった結果、微粒子エミッタ層4 と抵抗層3 との間の良好な結合が得られた。
【００８０】
工程８：このようにして作製した電子放出素子アレイに、図３に示すように、フェースプレート31、ＩＴＯアノード電極層32、蛍光体33、排気管34、スペーサー35を取り付けて、真空チャンバー内に据え付けた。なお、本実施例における測定は、ゲッター36、収束電極37は用いずに、真空チャンバー内でターボ分子ポンプによって１０のマイナス６乗トールに減圧された状態で行なった。
【００８１】
ここで、スペーサー35の高さは４ｍｍであり、アノードの電位は３５００Ｖに設定した。また、エミッタ配線2 、並びにゲート配線2 は非選択のものはいずれも０Ｖとし、選択された配線に関しては、それぞれ−１５Ｖ、＋１５Ｖにバイアスした結果、電子放出が起こり、蛍光体上に輝点が確認された。
【００８２】
ディスプレーの表示領域全体にわたって複数の画素を選択し、同一の条件で輝度を測定した結果、ばらつきは３％以内に収まっていた。
【００８３】
＜参考例２＞
次に、電子放出素子の第二の参考例を示す。ここで用いた電子放出素子の構成は、先に述べた参考例１において説明したものと同一である。以下、順を追って電子放出素子のアレイの製造方法の別の例を解説する。
工程１〜６：上記の参考例１による方法に同じものであるのでここでは省略する。以上の工程により、エミッタ配線、絶縁層、抵抗層、並びに微粒子エミッタ層が形成された。
工程７：次に、微粒子エミッタ層を着膜した。ここで用いた微粒子エミッタ材料は、住友大阪セメント製のＳｉＣ微粒子である。また、この微粒子は事前に１０のマイナス４乗トール程度の真空で１７００℃にて２０分間加熱処理を施すことにより、表面がカーボンナノチューブに変成しているものである。処理前の平均粒径は３０ｎｍであった。
【００８４】
これを、参考例１で用いたものと同一の溶媒、アイソパーＬに分散させた。重量比は、やはり０．２％とした。また、ナフテン酸ジルコニウムをＳｉＣ微粒子に対して１０重量％用いた。
【００８５】
つぎに、参考例１の工程８に示した手順により、ＳｉＣ微粒子の抵抗層上への着膜と、ゲート層6 に付着した部分の除去を行った。この後、窒素雰囲気中で摂氏４００度でアニールを行った結果、微粒子エミッタ層4 と抵抗層3 との間の良好な結合が得られた。
【００８６】
工程８：このようにして作製した電子放出アレイに図３に示すように、フェースプレート31、ＩＴＯアノード電極層32、蛍光体33、排気管34、スペーサー35、ゲッター36、収束電極37を取り付けて、排気を行った。排気は、先ずロータリーポンプで粗引きをした後、ターボ分子ポンプで１０のマイナス８乗トールに減圧した。最後に、ゲッターポンプを取り付けて、組みあがったパネル全体を２００℃に加熱しながら真空引きを行った後、排気管をゲッターポンプ取り付けた状態で封じ切りをして、パネル全体が封じられた状態とした。そして、室温まで降温させた後、測定を行った。
【００８７】
アノードの電位を５０００Ｖに設定し、エミッタ配線2 、並びにゲート配線2 は非選択のものはいずれも０Ｖとし、選択された配線に関しては、それぞれ−５Ｖ、５Ｖにバイアスした結果、電子放出が起こり、蛍光体上に輝点が確認された。ディスプレーの表示領域全体にわたって複数の画素を選択し、同一の条件で輝度を測定した結果、ばらつきは２％以内に収まっていた。
【００８８】
＜実施例１＞
以下に、本発明による表示素子の実施例を詳細に説明する。図１１は本発明の一実施例である表示素子の一部を模式的にしめした断面図である。図１１に示すように電子放出源5010は例えばガラスよりなる下部基板1 の表面上に帯状の複数本のカソード電極ライン5002が形成されている。このカソード電極ライン5002の上に冷陰極用の薄膜5007が、さらにその上に各カソード電極ライン5002と交差して帯状に複数本のゲート電極ライン5004が形成され、
カソード電極ライン5002とゲート電極ライン5004とマトリクス構造を構成している。各カソード電極ライン5002および各ゲート電極ライン5004は制御手段5015にそれぞれ接続されて駆動制御されている。カソード電極ライン5002とゲート電極ライン5004との各交差領域においては、ゲート電極ライン5004と絶縁層5003とを貫通して冷陰極用の薄膜5007に達する多数の略円形の孔5005が設けられ、この孔5005の底部に露出した薄膜5007が冷陰極を構成する。この薄膜5007は表面に界面活性剤がコーティングされた、仕事関数の小さな材料よりなる微粒子の集合体である。この絶縁層5003はフッ素を含有する酸化珪素で形成されている。
【００８９】
この第一の実施例である電子放出源5010を用いたディスプレイ装置の構成とその表示動作は図１３を参照して説明した従来例とは、電子放出源の冷陰極中の絶縁層の構成においてのみ異なるものであって、その他の構成と動作は従来例と同一である。
【００９０】
次に、本実施例の冷陰極の製造工程を説明する。
【００９１】
厚さ３ｍｍのガラス板に、Ａｇペーストをストライプ状にスクリーン印刷、焼成し、カソード電極ラインを形成する。このガラス板に粒径１０ｎｍのＣＢＮ微粒子を混入、撹絆した界面活性剤アミノプロピルトリエトキシシランを塗布、それをキュアし、有機溶剤を揮発させ、さらに、大気中で３５０℃、２時間の熱処理を行い、カソード電極ラインであるＡｇとｃ−ＢＮの固着を行った。こうして形成された冷陰極用薄膜を通常のＰＥＰ工程により絵素毎にパターニングした。なお、ｃ−ＢＮはたとえばイオウをドープすることにより様々な抵抗率を有するが一般には１０２〜１０１０Ωｃｍの範囲のものをその用途により用いる。
【００９２】
このガラス板を濃度３ｍｏｌ／ｌのケイ弗化水素酸水溶液にＳｉＯ2 の微粒子を溶解、飽和させた水溶液に、純度９９．９％のアルミニウムを添加し、液温を６０℃に保ちながら３０時間浸漬し、フッ素を含有したＳｉＯ2 膜を１０μｍ堆積させ絶縁層を形成する。エミッタ層であるＣＢＮ微粒子表面に界面活性剤アミノプロピルトリエトキシシランがコートされているため、エミッタ層と絶縁層間で良好な密着性が得られる。
【００９３】
次に、絶縁層上にストライプ状のゲート電極ラインを、カソード電極ラインとエミッタ層パターン上で交差するように印刷、焼成により形成する。このゲート電極ラインと絶縁層とを通常のＰＥＰ工程により形成したレジストマスクによりパターニングして半径１ミクロン前後の略円形の孔を一絵素あたり３０００個形成した。絶縁層のエッチングは希弗酸で行い、この時開口された孔の底部にエミッタが露出するため、絶縁層のパターニングと同時にエミッタのＣＢＮ微粒子表面の水素終端化処理がなされる。この時すでにエミッタ微粒子がカソード配線上に広く形成されているので、穴開けの際の位置合わせは容易であり、この位置合わせにより信頼性を損ねることはなかった。
【００９４】
こうして得られた冷陰極の絶縁層であるＳｉＯ2 のフッ素濃度は２．８％であり、１ＭＨｚにおける誘電率は３．５であった。通常、化学気相成長法や高周波スパッタリング法等で形成されるＳｉＯ2 膜の誘電率４．３前後に比して著しく低い値が得られた。１画素の面積は約１．６Ｅ−７ｍ２であり、一画素当たりの静電容量は０．４９５ｐＦであった。
【００９５】
＜実施例２＞
絶縁層の形成を以下の手順で行った以外は、実施例１と同様に表示素子を作製した。カソード電極ラインおよびエミッタを形成したガラス板に粒径１００ｎｍのＳｉＯ2 微粒子を含有するペーストを塗布、乾燥させる。このガラス板を、濃度３ｍｏｌ／ｌのケイ弗化水素酸水溶液にＳｉＯ2 の微粒子を溶解、飽和させた水溶液に、純度９９．９％のアルミニウムを添加し、液温を６０℃に保ちながら３０ｈ浸漬し、フッ素を含有したＳｉＯ2 膜を１０μｍ堆積させる。その後、大気中で４００℃、１時間のアニールを行い、絶縁層を形成した。
【００９６】
＜実施例３＞
弗素を含有したポリイミドを電着法により堆積させて絶縁層を形成した以外は、実施例１と同様に表示装置を作製した。こうして得られた冷陰極の絶縁層であるＳｉＯ2 のフッ素濃度は２．５％であり、１ＭＨｚにおける誘電率は３．０であった。
【００９７】
【発明の効果】
以上説明した本発明に関連する電子放出素子（参考例）およびその製法によって、以下の効果が得られる。
（１）十分な電流制限効果を持つ抵抗層を微粒子エミッタを用いた電子放出素子に組み込むことによって、各々の電子放出素子に流れる最大の電流量を効果的に制限することが可能となり、ディスプレーに応用しても、極端に明るい輝点が散在した形の輝度むらの発生を防ぐことが可能となった。
（２）抵抗層並びに微粒子エミッタ層をゲートの開口部内の、エミッタ配線上に選択的に着膜することが可能となり、エミッタ配線とゲート配線問の短絡の発生を防止することが可能となった。また、塗布などの他の方法では得られない均一性により抵抗層と微粒子エミッタ層を着膜することが可能となった。
【００９８】
そして、本発明による表示素子によれば、第一の基板上の絶縁層であるＳｉＯ2 がフッ素を含有するため、化学気相成長法や高周波スパッタリング法などに代表される通常の薄膜形成法で形成したＳｉＯ2 膜の誘電率４．３前後に比して著しく低い誘電率が達成できる。従って一画素当たりの寄生容量を低減できるため絶縁層厚を低減でき、ゲート−エミッタ間距離が短縮されることから低駆動電圧化が可能になる。
【００９９】
その他、液相堆積法により絶縁層を形成することにより、化学気相成長法や高周波スパッタリング法などに代表される薄膜形成手法により形成したＳｉＯ2 膜に比して緻密すなわち絶縁性の高い膜が得られるため、リーク電流低減および破壊電圧向上により、消費電力効率と信頼性が向上する。さらに、絶縁層厚を低減できるためゲート−エミッタ間距離が短縮され駆動電圧を低減できる。
【０１００】
また、液相堆積法は化学気相成長法や高周波スパッタリング法などに代表される薄膜形成手法に比して、膜厚および膜質の均一性に優れるため、例えは４０インチを超える大型の表示素子の場合でも、画質むらの少ない素子を提供することが出来る。
【０１０１】
さらに、低温で成膜できることからカソード電極ラインやエミッタに与える酸化等の熱的損傷を著しく低減する。従って歩留まりの向上、信頼性の向上にも寄与できる。
【０１０２】
さらに、液相堆積法によるＳｉＯ2 膜形成においては、予めレジストマスクを施した部分にはＳｉＯ2 膜が堆積しないという選択成長性を有するため、ＳｉＯ2 のエッチング液例えば希弗酸や弗化アンモニウムにダメージを受ける材料をエミッタに用いる場合でも、レジストマスク以外の領域にＳｉＯ2 を選択成長させることにより、ＳｉＯ2 のエッチングを行わずに絶縁層のパターニングが出来るという利点が有る。
【０１０３】
さらに、化学気相成長装置や高周波スパッタリング装置などの特別な装置を必要としない、基板の大きさによらずバッチ処理ができるなどの利点を有する。従って、低コスト化、生産性の向上に寄与できる。
【図面の簡単な説明】
【図１】本発明に関連する電子放出素子（参考例）の構造の一例を示す模式図。
【図２】本発明に関連する電子放出素子（参考例）における抵抗層および微粒子エミッタ層の成膜方法を示す模式図。
【図３】本発明に関連する電子放出素子（参考例）の応用例を示す模式図。
【図４】従来の電子放出素子とその製法を示す部分断面図。
【図５】従来の電子放出素子のほかの例を示す部分断面図。
【図６】従来の電子放出素子のほかの例を示す断面図。
【図７】従来の電子放出素子の更にほかの例を示す部分断面図。
【図８】従来の電子放出素子の更にまたほかの例を示す断面図。
【図９】従来の電子放出素子の更にまたほかの例を示す断面図。
【図１０】従来の電子放出素子の更にまたほかの例を示す断面図。
【図１１】本発明による表示素子の一部を模式的に示す断面図。
【図１２】本発明による表示素子の絶縁層の作製方法により形成されたフッ素を含有するＳｉＯ２薄膜における、フッ素濃度と誘電率の関係を示すグラフ。
【図１３】従来の表示素子の一例を示す断面図。
【図１４】従来の表示素子の一例を示す分解斜視図。
【符号の説明】
1 基板
2 カソード配線層
3 抵抗層（３ａ：絶縁体微粒子、３b ：導体微粒子）
4 微粒子エミッタ層
5 絶縁層
6 ゲート配線膜
7 開口部
21 対向電極
22 分散溶媒
23 基板と対向電極間の距離
24 電圧印加手段
31 フェースプレート
32 ＩＴＯアノード電極
33 蛍光体
34 排気管
35 スペーサー
36 ゲッター
37 集束電極
51 基板
52 導電性表面
53 電子放出体粒子
60 誘電体層
61 ゲート電極
62 マスク粒子
101 導電性表面
100 基板
201 導体微粒子
202 導体膜
203 絶縁性微粒子
401 ゲート電極
402 絶縁性スペーサー
403 アノード蛍光面
404 フェースプレート
407 電子
408 光
409 絶縁層
801 、1001 下部基板
802 、1002 カソード電極ライン
803 、1003 絶縁層
804 、1004 ゲート電極ライン
804a、1004a ゲート部
805 、1005 孔
807 、1007 エミッタ薄膜
815 、1015 制御手段
901 基板
907b ゲート電極
914b 絶縁層
932 エミッタ配線層
936 導電性スペーサー層
934 エミッタ母材
936 微粒子エミッタ
940 電子放出部
4001 絶縁層
4002 基板
4003 ゲート電極
4004 ヘラ
4005 ダイヤモンド微粒子とフィラー
5001、5021 下部基板
5002、5022 カソード電極ライン
5003、 5023 絶縁層
5004、5024 ゲート電極ライン
5004a 、5024a ゲート部
5005 孔
5007 薄膜
5012 電子放出源
5015 制御手段
5020 ディスプレイ装置
5028 上部基板
5029 蛍光面
Claims (2)
- カソード電極ラインと、エミッタ層と、このエミッタ層上に形成された絶縁層と、前記カソード電極ラインに交差するゲート電極ラインとが順に形成された第一の基板と、
前記第一の基板に真空を介して離間および対向して配置された、アノード配線層と蛍光体層とから形成された第二の基板とを有する表示素子であり、
前記第一の基板の前記カソード電極ラインと前記ゲート電極ラインとの交差領域において前記ゲート電極ラインおよび前記絶縁層を貫通して前記エミッタ層を露出させた孔が電子放出部となるように構成された表示素子であって、
前記エミッタ層が表面に界面活性剤がコートされた微粒子の集合体によって構成されているものであり、かつ前記エミッタ層上の前記絶縁層がフッ素を含有するＳｉＯ２膜よりなることを特徴とする、表示素子。 - 請求項１の表示素子を製造するに際し、絶縁層を、フッ素を含有するＳｉＯ２膜を液相成長することによって形成する、表示素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6928599A JP3595718B2 (ja) | 1999-03-15 | 1999-03-15 | 表示素子およびその製造方法 |
| US09/525,531 US6563260B1 (en) | 1999-03-15 | 2000-03-15 | Electron emission element having resistance layer of particular particles |
| US10/234,151 US6626724B2 (en) | 1999-03-15 | 2002-09-05 | Method of manufacturing electron emitter and associated display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6928599A JP3595718B2 (ja) | 1999-03-15 | 1999-03-15 | 表示素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000268701A JP2000268701A (ja) | 2000-09-29 |
| JP3595718B2 true JP3595718B2 (ja) | 2004-12-02 |
Family
ID=13398199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6928599A Expired - Fee Related JP3595718B2 (ja) | 1999-03-15 | 1999-03-15 | 表示素子およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6563260B1 (ja) |
| JP (1) | JP3595718B2 (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3595718B2 (ja) * | 1999-03-15 | 2004-12-02 | 株式会社東芝 | 表示素子およびその製造方法 |
| GB9919737D0 (en) * | 1999-08-21 | 1999-10-20 | Printable Field Emitters Limit | Field emitters and devices |
| US20020104993A1 (en) * | 2000-08-07 | 2002-08-08 | Fitzgerald Eugene A. | Gate technology for strained surface channel and strained buried channel MOSFET devices |
| JP2002063864A (ja) * | 2000-08-21 | 2002-02-28 | Ise Electronics Corp | 蛍光表示管 |
| EP1329927B1 (en) * | 2000-09-28 | 2008-08-20 | Sharp Kabushiki Kaisha | Cold-cathode electron source and field-emission display |
| JP3737696B2 (ja) | 2000-11-17 | 2006-01-18 | 株式会社東芝 | 横型の電界放出型冷陰極装置の製造方法 |
| US6858455B2 (en) * | 2001-05-25 | 2005-02-22 | Ut-Battelle, Llc | Gated fabrication of nanostructure field emission cathode material within a device |
| AU2002322105A1 (en) * | 2001-06-14 | 2003-01-02 | Amberware Systems Corporation | Method of selective removal of sige alloys |
| JP2003086085A (ja) * | 2001-09-13 | 2003-03-20 | Sony Corp | 冷陰極電界電子放出素子の製造方法、及び、冷陰極電界電子放出表示装置の製造方法 |
| US6750461B2 (en) * | 2001-10-03 | 2004-06-15 | Si Diamond Technology, Inc. | Large area electron source |
| KR100778991B1 (ko) * | 2001-11-02 | 2007-11-22 | 삼성에스디아이 주식회사 | 접촉저항을 줄인 ｆｅｄ의 전계방출전극 제조방법 |
| US6884290B2 (en) * | 2002-01-11 | 2005-04-26 | Board Of Trustees Of Michigan State University | Electrically conductive polycrystalline diamond and particulate metal based electrodes |
| FR2836280B1 (fr) * | 2002-02-19 | 2004-04-02 | Commissariat Energie Atomique | Structure de cathode a couche emissive formee sur une couche resistive |
| JP2003249182A (ja) * | 2002-02-22 | 2003-09-05 | Hitachi Ltd | 表示装置 |
| JP2003303540A (ja) * | 2002-04-11 | 2003-10-24 | Sony Corp | 電界電子放出膜、電界電子放出電極および電界電子放出表示装置 |
| TW591564B (en) * | 2002-04-24 | 2004-06-11 | Sanyo Electric Co | Display device |
| US7044822B2 (en) * | 2002-12-20 | 2006-05-16 | Samsung Sdi Co., Ltd. | Method of manufacturing a field emission device utilizing the sacrificial layer |
| KR100884527B1 (ko) * | 2003-01-07 | 2009-02-18 | 삼성에스디아이 주식회사 | 전계 방출 표시장치 |
| KR100576733B1 (ko) * | 2003-01-15 | 2006-05-03 | 학교법인 포항공과대학교 | 일체형 3극구조 전계방출디스플레이 및 그 제조 방법 |
| US20070003472A1 (en) * | 2003-03-24 | 2007-01-04 | Tolt Zhidan L | Electron emitting composite based on regulated nano-structures and a cold electron source using the composite |
| KR100951351B1 (ko) * | 2003-04-22 | 2010-04-08 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 전기 영동 표시장치 |
| JP4230393B2 (ja) * | 2003-06-02 | 2009-02-25 | 三菱電機株式会社 | 電界放出型表示装置 |
| GB0320222D0 (en) * | 2003-08-29 | 2003-10-01 | Univ Bristol | Field emitter |
| KR20050051532A (ko) * | 2003-11-27 | 2005-06-01 | 삼성에스디아이 주식회사 | 전계방출 표시장치 |
| US7459839B2 (en) * | 2003-12-05 | 2008-12-02 | Zhidan Li Tolt | Low voltage electron source with self aligned gate apertures, and luminous display using the electron source |
| KR101002649B1 (ko) * | 2004-02-26 | 2010-12-20 | 삼성에스디아이 주식회사 | 전자 방출 표시장치 |
| CN1707724A (zh) * | 2004-06-07 | 2005-12-14 | 清华大学 | 场发射装置及其制造方法 |
| US8563133B2 (en) | 2004-06-08 | 2013-10-22 | Sandisk Corporation | Compositions and methods for modulation of nanostructure energy levels |
| CA2567930A1 (en) * | 2004-06-08 | 2005-12-22 | Nanosys, Inc. | Methods and devices for forming nanostructure monolayers and devices including such monolayers |
| US7968273B2 (en) | 2004-06-08 | 2011-06-28 | Nanosys, Inc. | Methods and devices for forming nanostructure monolayers and devices including such monolayers |
| US7776758B2 (en) | 2004-06-08 | 2010-08-17 | Nanosys, Inc. | Methods and devices for forming nanostructure monolayers and devices including such monolayers |
| KR101049822B1 (ko) * | 2004-08-30 | 2011-07-15 | 삼성에스디아이 주식회사 | 전자 방출 소자 |
| KR20060019845A (ko) * | 2004-08-30 | 2006-03-06 | 삼성에스디아이 주식회사 | 전자 방출 소자 |
| JP2006073516A (ja) * | 2004-08-30 | 2006-03-16 | Samsung Sdi Co Ltd | 電子放出素子及びその製造方法 |
| WO2006064934A1 (ja) * | 2004-12-14 | 2006-06-22 | National Institute For Materials Science | 電界電子放出素子とその製造方法及びこの素子を使用した電子放出方法、並びに、電界電子放出素子を使用した発光・表示デバイスとその製造方法 |
| KR101082440B1 (ko) | 2005-10-04 | 2011-11-11 | 삼성에스디아이 주식회사 | 전자 방출 소자, 이를 구비한 전자 방출 디스플레이 장치및 그 제조 방법 |
| US7393699B2 (en) | 2006-06-12 | 2008-07-01 | Tran Bao Q | NANO-electronics |
| US8188456B2 (en) * | 2007-02-12 | 2012-05-29 | North Carolina State University | Thermionic electron emitters/collectors have a doped diamond layer with variable doping concentrations |
| JP4303308B2 (ja) * | 2007-11-20 | 2009-07-29 | シャープ株式会社 | 電子放出素子、電子放出装置、自発光デバイス、画像表示装置、送風装置、冷却装置、帯電装置、画像形成装置、電子線硬化装置、および電子放出素子の製造方法 |
| JP5142702B2 (ja) * | 2007-12-27 | 2013-02-13 | 独立行政法人物質・材料研究機構 | 立方晶窒化ホウ素を主成分とする膜よりなる電界電子放出体 |
| JP4314307B1 (ja) * | 2008-02-21 | 2009-08-12 | シャープ株式会社 | 熱交換装置 |
| KR101088106B1 (ko) * | 2008-12-02 | 2011-11-30 | 한국전자통신연구원 | 전계 방출 장치 |
| US8299700B2 (en) * | 2009-02-05 | 2012-10-30 | Sharp Kabushiki Kaisha | Electron emitting element having an electron acceleration layer, electron emitting device, light emitting device, image display device, cooling device, and charging device |
| CN101814405B (zh) * | 2009-02-24 | 2012-04-25 | 夏普株式会社 | 电子发射元件及其制造方法、使用电子发射元件的各装置 |
| JP2010225297A (ja) * | 2009-03-19 | 2010-10-07 | Futaba Corp | 冷陰極電子源の製造方法及び冷陰極電子源。 |
| JP5073721B2 (ja) * | 2009-05-19 | 2012-11-14 | シャープ株式会社 | 電子放出素子、電子放出装置、自発光デバイス、画像表示装置、送風装置、冷却装置、帯電装置、画像形成装置、電子線硬化装置、電子放出素子の製造方法 |
| JP4732533B2 (ja) * | 2009-05-19 | 2011-07-27 | シャープ株式会社 | 電子放出素子及びその製造方法、並びに、電子放出装置、帯電装置、画像形成装置、電子線硬化装置、自発光デバイス、画像表示装置、送風装置、冷却装置 |
| JP4732534B2 (ja) * | 2009-05-19 | 2011-07-27 | シャープ株式会社 | 電子放出素子、電子放出装置、帯電装置、画像形成装置、電子線硬化装置、自発光デバイス、画像表示装置、送風装置、冷却装置 |
| CN101930884B (zh) * | 2009-06-25 | 2012-04-18 | 夏普株式会社 | 电子发射元件及其制造方法、电子发射装置、自发光设备、图像显示装置 |
| JP4880740B2 (ja) * | 2009-12-01 | 2012-02-22 | シャープ株式会社 | 電子放出素子及びその製造方法、並びに、電子放出装置、帯電装置、画像形成装置、電子線硬化装置、自発光デバイス、画像表示装置、送風装置、冷却装置 |
| JP5380481B2 (ja) * | 2011-03-07 | 2014-01-08 | 株式会社東芝 | 記憶装置およびその製造方法 |
| KR101823876B1 (ko) * | 2011-07-22 | 2018-01-31 | 한국전자통신연구원 | 스페이서를 이용한 적층형 엑스선관 장치 |
| US8810161B2 (en) | 2011-12-29 | 2014-08-19 | Elwha Llc | Addressable array of field emission devices |
| US8692226B2 (en) | 2011-12-29 | 2014-04-08 | Elwha Llc | Materials and configurations of a field emission device |
| US9018861B2 (en) | 2011-12-29 | 2015-04-28 | Elwha Llc | Performance optimization of a field emission device |
| US9171690B2 (en) | 2011-12-29 | 2015-10-27 | Elwha Llc | Variable field emission device |
| US9646798B2 (en) | 2011-12-29 | 2017-05-09 | Elwha Llc | Electronic device graphene grid |
| US8810131B2 (en) | 2011-12-29 | 2014-08-19 | Elwha Llc | Field emission device with AC output |
| US8928228B2 (en) | 2011-12-29 | 2015-01-06 | Elwha Llc | Embodiments of a field emission device |
| US8575842B2 (en) | 2011-12-29 | 2013-11-05 | Elwha Llc | Field emission device |
| US9349562B2 (en) | 2011-12-29 | 2016-05-24 | Elwha Llc | Field emission device with AC output |
| US8946992B2 (en) | 2011-12-29 | 2015-02-03 | Elwha Llc | Anode with suppressor grid |
| US8970113B2 (en) | 2011-12-29 | 2015-03-03 | Elwha Llc | Time-varying field emission device |
| CN104823527B (zh) * | 2012-04-26 | 2018-06-12 | 埃尔瓦有限公司 | 带交流输出的场发射装置及对应于该装置的方法 |
| US9659734B2 (en) | 2012-09-12 | 2017-05-23 | Elwha Llc | Electronic device multi-layer graphene grid |
| US9659735B2 (en) | 2012-09-12 | 2017-05-23 | Elwha Llc | Applications of graphene grids in vacuum electronics |
| US9922791B2 (en) | 2016-05-05 | 2018-03-20 | Arizona Board Of Regents On Behalf Of Arizona State University | Phosphorus doped diamond electrode with tunable low work function for emitter and collector applications |
| US10121657B2 (en) | 2016-05-10 | 2018-11-06 | Arizona Board Of Regents On Behalf Of Arizona State University | Phosphorus incorporation for n-type doping of diamond with (100) and related surface orientation |
| US10704160B2 (en) | 2016-05-10 | 2020-07-07 | Arizona Board Of Regents On Behalf Of Arizona State University | Sample stage/holder for improved thermal and gas flow control at elevated growth temperatures |
| US10418475B2 (en) | 2016-11-28 | 2019-09-17 | Arizona Board Of Regents On Behalf Of Arizona State University | Diamond based current aperture vertical transistor and methods of making and using the same |
| US11205564B2 (en) * | 2017-05-23 | 2021-12-21 | Modern Electron, Inc. | Electrostatic grid device to reduce electron space charge |
| US10658144B2 (en) * | 2017-07-22 | 2020-05-19 | Modern Electron, LLC | Shadowed grid structures for electrodes in vacuum electronics |
| US11626273B2 (en) | 2019-04-05 | 2023-04-11 | Modern Electron, Inc. | Thermionic energy converter with thermal concentrating hot shell |
Family Cites Families (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4845533A (en) * | 1986-08-22 | 1989-07-04 | Energy Conversion Devices, Inc. | Thin film electrical devices with amorphous carbon electrodes and method of making same |
| FR2623013A1 (fr) * | 1987-11-06 | 1989-05-12 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source |
| US5019003A (en) | 1989-09-29 | 1991-05-28 | Motorola, Inc. | Field emission device having preformed emitters |
| EP0681312B1 (en) * | 1993-11-24 | 2003-02-26 | TDK Corporation | Cold-cathode electron source element and method for producing the same |
| JP3502134B2 (ja) | 1993-12-28 | 2004-03-02 | 松下電器産業株式会社 | 冷陰極 |
| JP2809078B2 (ja) * | 1993-12-28 | 1998-10-08 | 日本電気株式会社 | 電界放出冷陰極およびその製造方法 |
| US5451830A (en) * | 1994-01-24 | 1995-09-19 | Industrial Technology Research Institute | Single tip redundancy method with resistive base and resultant flat panel display |
| JP3249288B2 (ja) * | 1994-03-15 | 2002-01-21 | 株式会社東芝 | 微小真空管およびその製造方法 |
| JP3452222B2 (ja) | 1994-03-31 | 2003-09-29 | Ｔｄｋ株式会社 | 冷陰極電子源素子およびその製造方法 |
| JP3579127B2 (ja) | 1994-05-18 | 2004-10-20 | 株式会社東芝 | 電界電子放出素子、この電界電子放出素子を用いた電子放出源および平面ディスプレイ装置、および電界電子放出素子の製造方法 |
| JP3409468B2 (ja) | 1994-09-28 | 2003-05-26 | ソニー株式会社 | 粒子放出装置、電界放出型装置及びこれらの製造方法 |
| FR2723471B1 (fr) * | 1994-08-05 | 1996-10-31 | Pixel Int Sa | Cathode d'ecran plat de visualisation a resistance d'acces constante |
| GB9416754D0 (en) * | 1994-08-18 | 1994-10-12 | Isis Innovation | Field emitter structures |
| FR2726689B1 (fr) | 1994-11-08 | 1996-11-29 | Commissariat Energie Atomique | Source d'electrons a effet de champ et procede de fabrication de cette source, application aux dispositifs de visualisation par cathodoluminescence |
| FR2726581B1 (fr) | 1994-11-08 | 1996-12-06 | Commissariat Energie Atomique | Suspension pour le depot de materiaux luminescents par electrophorese, notamment pour la realisation d'ecrans plats |
| FR2726688B1 (fr) * | 1994-11-08 | 1996-12-06 | Commissariat Energie Atomique | Source d'electrons a effet de champ et procede de fabrication de cette source, application aux dispositifs de visualisation par cathodoluminescence |
| JP2852356B2 (ja) * | 1994-11-22 | 1999-02-03 | 双葉電子工業株式会社 | フィールドエミッタの表面改質方法 |
| US5616368A (en) | 1995-01-31 | 1997-04-01 | Lucent Technologies Inc. | Field emission devices employing activated diamond particle emitters and methods for making same |
| US5920296A (en) * | 1995-02-01 | 1999-07-06 | Pixel International | Flat screen having individually dipole-protected microdots |
| JP2809129B2 (ja) * | 1995-04-20 | 1998-10-08 | 日本電気株式会社 | 電界放射冷陰極とこれを用いた表示装置 |
| US5713775A (en) * | 1995-05-02 | 1998-02-03 | Massachusetts Institute Of Technology | Field emitters of wide-bandgap materials and methods for their fabrication |
| JP3437007B2 (ja) * | 1995-05-24 | 2003-08-18 | 富士通株式会社 | 電界放出陰極及びその製造方法 |
| JP3024922B2 (ja) | 1995-05-26 | 2000-03-27 | 松下電子工業株式会社 | 環形蛍光ランプ |
| JP3060928B2 (ja) * | 1995-12-13 | 2000-07-10 | 双葉電子工業株式会社 | 電界放出カソードとその製造方法 |
| US5872422A (en) * | 1995-12-20 | 1999-02-16 | Advanced Technology Materials, Inc. | Carbon fiber-based field emission devices |
| US5804910A (en) * | 1996-01-18 | 1998-09-08 | Micron Display Technology, Inc. | Field emission displays with low function emitters and method of making low work function emitters |
| JPH09219141A (ja) * | 1996-02-13 | 1997-08-19 | Futaba Corp | 電界放出素子 |
| US5865657A (en) * | 1996-06-07 | 1999-02-02 | Candescent Technologies Corporation | Fabrication of gated electron-emitting device utilizing distributed particles to form gate openings typically beveled and/or combined with lift-off or electrochemical removal of excess emitter material |
| US5755944A (en) * | 1996-06-07 | 1998-05-26 | Candescent Technologies Corporation | Formation of layer having openings produced by utilizing particles deposited under influence of electric field |
| JP3080004B2 (ja) * | 1996-06-21 | 2000-08-21 | 日本電気株式会社 | 電界放出型冷陰極およびその製造方法 |
| JP3836539B2 (ja) | 1996-07-12 | 2006-10-25 | 双葉電子工業株式会社 | 電界放出素子およびその製造方法 |
| JP3052845B2 (ja) * | 1996-07-17 | 2000-06-19 | 双葉電子工業株式会社 | 集束電極を有する電界放出カソードの製造方法 |
| JP2891200B2 (ja) * | 1996-09-12 | 1999-05-17 | 日本電気株式会社 | 電界放出型冷陰極 |
| JPH1092298A (ja) | 1996-09-13 | 1998-04-10 | Sony Corp | 電子放出源およびその製造方法ならびにこの電子放出源を用いたディスプレイ装置 |
| JPH1092294A (ja) | 1996-09-13 | 1998-04-10 | Sony Corp | 電子放出源およびその製造方法ならびにこの電子放出源を用いたディスプレイ装置 |
| US5770919A (en) * | 1996-12-31 | 1998-06-23 | Micron Technology, Inc. | Field emission device micropoint with current-limiting resistive structure and method for making same |
| JP3764906B2 (ja) * | 1997-03-11 | 2006-04-12 | 独立行政法人産業技術総合研究所 | 電界放射型カソード |
| JPH10308162A (ja) * | 1997-05-07 | 1998-11-17 | Futaba Corp | 電界放出素子 |
| US6013986A (en) * | 1997-06-30 | 2000-01-11 | Candescent Technologies Corporation | Electron-emitting device having multi-layer resistor |
| US6255771B1 (en) * | 1997-12-04 | 2001-07-03 | Emagin Corporation | Flashover control structure for field emitter displays and method of making thereof |
| US6153075A (en) * | 1998-02-26 | 2000-11-28 | Micron Technology, Inc. | Methods using electrophoretically deposited patternable material |
| JPH11329217A (ja) * | 1998-05-15 | 1999-11-30 | Sony Corp | 電界放出型カソードの製造方法 |
| JP3595718B2 (ja) * | 1999-03-15 | 2004-12-02 | 株式会社東芝 | 表示素子およびその製造方法 |
| US6342755B1 (en) * | 1999-08-11 | 2002-01-29 | Sony Corporation | Field emission cathodes having an emitting layer comprised of electron emitting particles and insulating particles |
| US6290564B1 (en) * | 1999-09-30 | 2001-09-18 | Motorola, Inc. | Method for fabricating an electron-emissive film |
-
1999
- 1999-03-15 JP JP6928599A patent/JP3595718B2/ja not_active Expired - Fee Related
-
2000
- 2000-03-15 US US09/525,531 patent/US6563260B1/en not_active Expired - Fee Related
-
2002
- 2002-09-05 US US10/234,151 patent/US6626724B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000268701A (ja) | 2000-09-29 |
| US6563260B1 (en) | 2003-05-13 |
| US6626724B2 (en) | 2003-09-30 |
| US20030001490A1 (en) | 2003-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3595718B2 (ja) | 表示素子およびその製造方法 | |
| US5614353A (en) | Methods for fabricating flat panel display systems and components | |
| US7811625B2 (en) | Method for manufacturing electron-emitting device | |
| KR100925143B1 (ko) | 전자방출체, 냉음극 전계전자 방출소자 및 냉음극전계전자 방출표시장치의 제조방법 | |
| US20020079802A1 (en) | Electron-emitting device, cold cathode field emission device and method for production thereof, And cold cathode field emission display and method for production thereof | |
| WO2002091417A1 (en) | Electron emitter and its production method, cold-cathode field electron emitter and its production method, and cold-cathode filed electron emission display and its production method | |
| JP2002056771A (ja) | 電子放出素子、電子源及び画像形成装置 | |
| JP3745348B2 (ja) | 電子放出素子、電子源及び画像表示装置の製造方法 | |
| JP2002373570A (ja) | 電界放出型冷陰極およびその製造方法 | |
| US6945838B2 (en) | Knocking processing method in flat-type display device, and knocking processing method in flat-panel display device-use substrate | |
| JP3581298B2 (ja) | 電界放出型電子源アレイ及びその製造方法 | |
| JP3826120B2 (ja) | 電子放出素子、電子源及び画像表示装置の製造方法 | |
| JP3581296B2 (ja) | 冷陰極及びその製造方法 | |
| JP2002093307A (ja) | 電子放出素子及び電子放出素子の製造方法及び電子源及び画像形成装置 | |
| JP2003249166A (ja) | 電子放出体の製造方法、冷陰極電界電子放出素子の製造方法、並びに、冷陰極電界電子放出表示装置の製造方法 | |
| JP2003115259A (ja) | 電子放出装置及びその製造方法、冷陰極電界電子放出素子及びその製造方法、冷陰極電界電子放出表示装置及びその製造方法、並びに、薄膜のエッチング方法 | |
| JP2002197965A (ja) | 電子放出装置、冷陰極電界電子放出素子及びその製造方法、並びに、冷陰極電界電子放出表示装置及びその製造方法 | |
| JP2005116469A (ja) | 冷陰極電界電子放出素子の製造方法 | |
| JP2003115257A (ja) | 冷陰極電界電子放出素子の製造方法、及び、冷陰極電界電子放出表示装置の製造方法 | |
| JP2002203473A (ja) | 冷陰極電界電子放出素子及びその製造方法、並びに、冷陰極電界電子放出表示装置 | |
| JP2003031116A (ja) | 電界放出型冷陰極及びその製造方法並びに電解放出型冷陰極を備えた平面画像装置 | |
| JP4622145B2 (ja) | 電子放出装置の製造方法、冷陰極電界電子放出素子の製造方法、及び、冷陰極電界電子放出表示装置の製造方法 | |
| JP2002124180A (ja) | 電子放出素子の製造方法、電子放出素子、電子源及び画像形成装置 | |
| JP2002093308A (ja) | 電子放出素子、電子源、画像形成装置、及び電子放出素子の製造方法 | |
| JP2003109489A (ja) | 電子放出素子、電子源及び画像形成装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040804 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040831 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040906 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |