JPH10308162A

JPH10308162A - 電界放出素子

Info

Publication number: JPH10308162A
Application number: JP11696597A
Authority: JP
Inventors: Takao Kishino; 隆雄岸野; Kazuhiko Tsuburaya; 和彦円谷; Hisataka Ochiai; 久隆落合; Takehiro Niiyama; 剛宏新山; Masaharu Tomita; 正晴冨田
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1997-05-07
Filing date: 1997-05-07
Publication date: 1998-11-17
Also published as: KR100281814B1; TW381281B; FR2763173B1; US6133678A; FR2763173A1; KR19980086827A

Abstract

(57)【要約】【課題】カソード電極およびゲート電極の端子出しを
同一平面上に行うことによって、工程数増加，プロセス
の複雑化を防止した電界放出素子を提供する。【解決手段】カソード基板１上には、図示しないカソ
ード電極とともに、ゲート電極４の端子出しのためのゲ
ート端子７が形成され、絶縁層８にはスルーホール９が
設けられる。このような多層配線構造において、絶縁層
８上のゲート電極４のラインは、スルーホール９におい
てカソード基板１上のゲート端子７に接続される。シー
ル６の直下は絶縁層８となるため、シール６とゲート電
極４およびゲート端子７とが接触することがないため、
シール保護層を削減することが可能となる。コーン電極
５の下に形成した抵抗層３をスルーホール９においてゲ
ート電極４およびゲート端子７間に設けることもでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界放出素子に関
するものである。

【０００２】

【従来の技術】金属または半導体表面の印加電界を１０
⁹［Ｖ／ｍ］程度にすると、トンネル効果により電子が
障壁を通過し、常温でも真空中に電子放出が行われるよ
うになる。これを電界放出（ＦｉｅｌｄＥｍｉｓｓｉ
ｏｎ）と呼び、このような原理で電子を放出するカソー
ドを電界放出カソード（ＦｉｅｌｄＥｍｉｓｓｉｏｎ
Ｃａｔｈｏｄｅ、以下、単にＦＥＣという）と呼んでい
る。

【０００３】近年、半導体加工技術を駆使して、ミクロ
ンサイズの真空微細構造からなる面放出型のＦＥＣを作
製することが可能となっており、このＦＥＣを基板上に
多数個形成した素子は、その各エミッタから放出された
電子を蛍光面に照射することによって、電界放出型表示
装置（ＦｉｅｌｄＥｍｉｓｓｉｎＤｉｓｐｌａｙ、
以下、単にＦＥＤと表記する）、リソグラフィー用電子
ビーム装置等の電子放出源として用いられている。

【０００４】図７は、スピント型ＦＥＤの基本構成を説
明するための模式的斜視図である。図中、１はカソード
基板、２はカソード電極、４はゲート電極、８は絶縁
層、３１は開口部、３２はアノード基板、３３はアノー
ド電極である。Ａはアノード引き出し配線、Ｃ１〜Ｃｎ
はカソード引き出し配線、Ｇ１〜Ｇｍはゲート引き出し
配線である。

【０００５】カソード基板１上にカソード電極２がスト
ライプ状に設けられ、その上に絶縁層８が一面に形成さ
れている。絶縁層８の上にゲート電極４が、カソード電
極２と直交する方向にストライプ状に形成されている。
このＦＥＣには、スピント（Ｓｐｉｎｄｔ）型と呼ばれ
る電界放出カソードが用いられている。各カソード電極
２と各ゲート電極４の交差部分において、ゲート電極４
およびその下の絶縁層８を貫通する複数の開口部３１が
設けられている。この中には、図９を参照して後述する
ように、コーン電極５がカソード電極２上に形成されて
いる。このコーン電極５がエミッタ電極となる。

【０００６】一方、ガラス等のアノード基板３２の下面
にアノード電極３３と、図示を省略した蛍光体層が形成
されている。アノード引き出し配線Ａを介してアノード
電極３３に正電圧、カソード引き出し配線Ｃ１〜Ｃｎを
介して各カソード電極２に画像信号、ゲート引き出し配
線Ｇ１〜Ｇｍを介して各ゲート電極４に駆動信号が供給
される。開口部３１内に設置されたコーン電極から電子
が放出され、アノード電極３３に設けられた蛍光体が発
光することにより表示動作が行われる。なお、図示を省
略するが、３原色カラーＦＥＤの場合には、蛍光体の発
光色に対応して、アノード電極３３もカソード電極２と
平行なストライプ状にして、異なるアノード引き出し配
線に接続する。

【０００７】図８は、スピント型ＦＥＤの基本構成を説
明するための模式的平面図である。図中、図７と同様な
部分には同じ符号を付して説明を省略する。６はシー
ル、３４は絶縁支柱である。図７に示した絶縁層８上に
複数本の絶縁支柱３４が立てられ、カソード基板１，ア
ノード基板３２の両基板間を大気圧に抗して所定間隔に
保持するとともに、低融点のシールガラス（フリットガ
ラス）などのシール６が置かれて加熱溶着されて封着さ
れ、内部が高真空に保たれる。

【０００８】シール６は、重ね合わせ部分の輪郭部から
若干内側に図示しているが、実際には、輪郭部またはこ
の近傍までの領域にわたって溶着されている。カソード
基板１の図示下端の領域には、各カソード電極２の端末
出しがされてカソード端子Ｃが形成されている。同様
に、図示左端の領域には、カソード基板１上の図７に示
した絶縁層８上にゲート端子が形成されている。また、
アノード基板３２の図示上端の領域には、アノード電極
３３から延長されたアノード端子Ａが形成されている。

【０００９】図９は、従来のＦＥＣの断面構造図であ
り、１つのゲート電極４のラインに沿った部分断面図で
ある。図中、図７と同様な部分には同じ符号を付して説
明を省略する。３は抵抗層、５はコーン電極、６はシー
ル、４１はシール保護層である。ガラス等のカソード基
板１上に、アルミニウム等の金属であるカソード電極２
が設けられ、このカソード電極２を覆うようにアモルフ
ァスシリコン（ａ−Ｓｉ）の抵抗層３が設けられてい
る。カソード電極２および抵抗層３のストライプがない
部分を含め、抵抗層３の上に、二酸化シリコン（ＳｉＯ
₂）膜等の絶縁層８が形成されている。

【００１０】絶縁層８の上にゲート電極４が、カソード
電極２と直交する方向にストライプ状に形成されてい
る。ゲート電極４および絶縁層８に設けられた開口部の
中において、抵抗層３を介してカソード電極２上にコー
ン電極５が位置している。このコーン電極５は、モリブ
デン等の金属からなるもので、その先端部分が開口部か
らアノード電極３３側を臨む構成とされている。なお、
この断面図では、アノード電極２のラインの幅方向にコ
ーン電極５を１個しか図示していないが、実際には多数
のコーン電極５が設けられる。

【００１１】ゲート電極４とコーン電極５の先端との距
離をサブミクロンとすることができるため、ゲート電極
４とコーン電極５との間にわずか数１０ボルトの電圧を
印加することにより、電子をコーン電極５から電界放出
させることができ、このようにして、カソード電極２，
コーン電極５，ゲート電極４が電子放出部となる。抵抗
層３は、カソード電極２に流れる過電流を制限するため
に設けられる。

【００１２】この抵抗層３がない場合には、ゲート電極
４と１つのコーン電極５の先端との間が何らかの原因で
１カ所でも放電または短絡したときに、ゲート電極４の
ラインおよびカソード電極２のラインには過電流が流
れ、両ラインが破損してしまうおそれがある。そこで、
抵抗層３を設けて過電流を防止する。また、多数のコー
ン電極５の中で、電子の放出されやすいコーン電極５が
存在すると、このコーン電極５から集中して放出された
電子により、画面上に異常に明るいスポットが発生する
ことがある。抵抗層３を設けることにより、コーン電極
５中の１つが異常に多い電流を放出し始めたときに、抵
抗層３による電圧降下により、異常に多い電流を放出し
ようとするコーン電極５への印加電圧が下げられる。そ
の結果、電子放出が抑制され各コーン電極５で安定した
電子放出を行うようになる。

【００１３】ゲート電極４は、端子出しをするために、
シール６による封着部分の内外にまたがる必要がある
が、シール保護層４１は、封着部分のゲート電極４を覆
うものであって、二酸化シリコン（ＳｉＯ₂）を用い
る。このシール保護層４１の上にシール６が封着され
る。ゲート電極４の電極材は、ニオブ（Ｎｂ、以下、単
に、「Ｎｂ」と表記する）が用いられている。シール保
護層４１がない場合、Ｎｂを用いたゲート電極４がシー
ル６の材料であるフリットガラスに接触するが、封着の
ために加熱したときに、フリットガラスにより電極引き
出し部のゲート電極４が酸化され、ゲート電極４が絶縁
層８から剥がれ、ここにシール６がもぐり込んで間隙部
分を生じ、長時間で管内の真空度が低下していくという
スローリーク現象を生じる。また、酸化されて高抵抗に
なったり、断線してゲート電極４の導通不良を招いたり
する。シール保護層４１は、このような理由から、ゲー
ト電極４とシール６との接触を防ぐために設けられてい
る。

【００１４】従来のＦＥＣにおいては、ゲート端子は絶
縁層８上に形成され、カソード電極２の端子はカソード
基板１上に形成されるため、ゲート端子とカソード端子
が異なる層に形成されることになる。そのため、それぞ
れ別工程の端子出し工程が必要である。また、シール６
が直接ゲート端子に接触しないようにシール保護層４１
の成膜およびパターン形成の工程が必要である。したが
って、工程数増加，プロセスの複雑化を招くという問題
があった。

【００１５】

【発明が解決しようとする課題】本発明は、上述した問
題点を解決するためになされたもので、カソード電極お
よびゲート電極の端子出しを同一平面上に行うことによ
って、工程数増加，プロセスの複雑化を防止した電界放
出素子を提供することを目的とするものである。保護膜
を不要にすることが可能となり、さらに、ゲート電極と
カソード電極間の導通による過電流を抑制し電子放出部
の破壊を防止することができる電界放出素子を提供する
ことを目的とするものである。

【００１６】

【課題を解決するための手段】請求項１に記載の発明に
おいては、カソード基板側とアノード基板側とが離隔さ
れ封着された電界放出素子において、前記カソード基板
上に形成されたカソード電極およびゲート端子と、前記
カソード電極および前記ゲート端子を覆い前記カソード
電極および前記ゲート端子の端子出しがなされた絶縁層
と、該絶縁層上に形成されたゲート電極と、前記カソー
ド電極と交差する位置の前記ゲート電極および前記位置
の前記絶縁層に設けられた開口部と、前記カソード電極
上の一部分に少なくとも形成された抵抗層と、前記開口
部内に形成され前記抵抗層を介してカソード電極と電気
的に接続されたエミッタ電極と、前記絶縁層に形成され
たスルーホールを有し、前記ゲート電極および前記ゲー
ト端子は、前記スルーホールにおいて電気的に接続され
るものである。

【００１７】したがって、端子出しを同一平面上で行う
ことができる。抵抗層によりカソード電極とエミッタ電
極間に流れる過電流を抑制し電極の破壊を防止すること
ができ、また、安定した電子放出を行うことができる。
ゲート端子が絶縁層によって覆われているため、封着の
ためのシールがゲート端子と接触することがなく、保護
膜を不要にすることが可能となる。

【００１８】請求項２に記載の発明においては、カソー
ド基板側とアノード基板側とが離隔され封着された電界
放出素子において、前記カソード基板上に形成されたカ
ソード電極およびゲート端子と、前記カソード電極およ
び前記ゲート端子を覆い前記カソード電極および前記ゲ
ート端子の端子出しがなされた絶縁層と、該絶縁層上に
形成されたゲート電極と、前記カソード電極と交差する
位置の前記ゲート電極および前記位置の前記絶縁層に設
けられた開口部と、該開口部内に形成され前記カソード
電極と電気的に接続されたエミッタ電極と、前記ゲート
端子上の一部分に少なくとも形成された抵抗層と、前記
絶縁層に形成されたスルーホールを有し、前記ゲート電
極および前記ゲート端子は、前記スルーホールにおいて
前記抵抗層を介し電気的に接続されるものである。

【００１９】したがって、端子出しを同一平面上で行う
ことができる。抵抗層によりエミッタ電極とゲート電極
間を流れる過電流を抑制し電極の破壊を防止することが
できる。アノード電極とゲート電極間の過電流を抑制す
ることもできる。通常はゲート電極に電流が流れないの
で、スルーホールの抵抗層による電圧降下や消費電力の
増加は無視できる。そのため、この抵抗値は、比較的大
きな値に設定することができる。ゲート端子が絶縁層に
よって覆われているため、保護膜を不要にすることが可
能となる。

【００２０】請求項３に記載の発明においては、カソー
ド基板側とアノード基板側とが離隔され封着された電界
放出素子において、前記カソード基板上に形成されたカ
ソード電極と、前記カソード基板上に形成されギャップ
により分離された接続部を有するゲート端子と、前記カ
ソード電極および前記ゲート端子を覆い前記カソード電
極および前記ゲート端子の端子出しがなされた絶縁層
と、該絶縁層上に形成されたゲート電極と、前記カソー
ド電極と交差する位置の前記ゲート電極および前記位置
の前記絶縁層に設けられた開口部と、該開口部内に形成
され前記カソード電極と電気的に接続されたエミッタ電
極と、前記ギャップに少なくとも形成された抵抗層と、
前記絶縁層に形成されたスルーホールを有し、前記ゲー
ト電極および前記接続部は、前記スルーホールにおいて
電気的に接続されるものである。

【００２１】したがって、端子出しを同一平面上で行う
ことができる。ギャップの抵抗層によりエミッタ電極と
ゲート電極間を流れる過電流を抑制し電極の破壊を防止
することができる。この抵抗層は、アノード電極とゲー
ト電極間の過電流を防止することもできる。ギャップの
抵抗層による電圧降下や消費電力の増加は無視できるた
め、この抵抗値は、比較的大きな値に設定できる。ま
た、ギャップの幅を変えることにより抵抗値を幅広く制
御することができる。したがって、ゲート保護抵抗に適
した値が設定可能である。ゲート端子が絶縁層によって
覆われているため、保護膜を不要にすることが可能とな
る。

【００２２】請求項４に記載の発明においては、カソー
ド基板側とアノード基板側とが離隔され封着された電界
放出素子において、前記カソード基板上に形成されたカ
ソード電極と、前記カソード基板上に形成されギャップ
により分離された接続部を有するゲート端子と、前記カ
ソード電極および前記ゲート端子を覆い前記カソード電
極および前記ゲート端子の端子出しがなされた絶縁層
と、該絶縁層上に形成されたゲート電極と、前記カソー
ド電極と交差する位置の前記ゲート電極および前記位置
の前記絶縁層に設けられた開口部と、該開口部内に形成
され前記カソード電極と電気的に接続されたエミッタ電
極と、前記ゲート端子上の一部分および前記ギャップに
少なくとも形成された抵抗層と、前記絶縁層に形成され
たスルーホールを有し、前記ゲート電極および前記接続
部は、前記スルーホールにおいて前記抵抗層を介し電気
的に接続されるものである。

【００２３】したがって、端子出しを同一平面上で行う
ことができる。スルーホールおよびギャップの抵抗層に
よりエミッタ電極とゲート電極間を流れる過電流を抑制
し電極の破壊を防止することができる。この抵抗層は、
アノード電極とゲート電極間の過電流を防止することも
できる。スルーホールおよびギャップの抵抗層による電
圧降下や消費電力の増加は無視できるため、この抵抗値
は、比較的大きな値に設定できる。また、ギャップの幅
を変えることにより抵抗値を幅広く制御することができ
る。したがって、ゲート保護抵抗に適した値が設定可能
である。ゲート端子が絶縁層によって覆われているた
め、保護膜を不要にすることが可能となる。

【００２４】請求項５に記載の発明においては、請求項
４に記載の電界放出素子において、前記スルーホールお
よび前記ギャップは共通位置に形成され、前記ゲート電
極および前記ゲート端子は、前記スルーホールにおいて
前記抵抗層を介し電気的に接続されるものである。した
がって、スルーホールの抵抗層およびギャップの抵抗層
とが個別にある場合よりも抵抗値を低くする方に可変範
囲を拡げることができる。また、スペース利用効率を上
げることができる。

【００２５】

【発明の実施の形態】図１は、本発明の電界放出素子の
第１の実施の形態の断面構造図である。図中、図７，図
９と同様な部分には同じ符号を付して説明を省略する。
７はゲート端子、９はスルーホールである。この実施の
形態の電界放出素子は、以後の各実施の形態の基本構造
となるもので、図９に示した従来の電界放出素子の断面
構造と比較して、ゲート端子７の取り出し構造を異なら
せたものである。図９に示したシール保護層４は設けて
いない。

【００２６】カソード基板１上には、図示しないカソー
ド端子が端子出しされたカソード電極２とともに、ゲー
ト電極４の端子出しのためのゲート端子７が形成され、
絶縁層８にはスルーホール９が設けられる。このような
多層配線構造において、絶縁層８上のゲート電極４のラ
インは、スルーホール９においてカソード基板１上のゲ
ート端子７に接続される。その結果、カソード基板１上
に、図示しないカソード端子とともにゲート端子７を同
一平面上に設けることが可能となり、工程数増加，プロ
セスの複雑化を防止することができる。

【００２７】シール６の直下は絶縁層８であるため、シ
ール６とゲート電極４およびゲート端子７とが接触する
ことがないため、ゲート電極４，ゲート端子７の電極剥
離等の問題は生じない。したがって、図９に示したシー
ル保護層４の成膜およびパターン形成の工程を削減する
ことが可能となる。シール保護層４は特に必要がないも
のとなったが、絶縁層８の厚みを補強するなどのために
設けてもよい。

【００２８】また、コーン電極５とゲート電極４の間が
ショートしたときには、カソード電極２とコーン電極５
との間に挟まれた抵抗層３によって過電流の発生を防
ぎ、電子放出部の破壊を防止する。この実施の形態は、
過電流防止をカソード電極２とコーン電極５の間の抵抗
層３のみによって実現しているため、ゲートのスイッチ
ングの応答性をよくするために、ゲート電極４のライン
の付加抵抗を小さくする場合に好適なものである。抵抗
層３としては、アモルファスシリコン（ａ−Ｓｉ）を用
いることができる。

【００２９】上述した断面構造の製造工程を簡単に説明
する。カソード基板１上にカソード電極２のラインと、
これに直交する方向にゲート端子７のラインをスパッタ
法等による金属薄膜形成およびこのパターニングによっ
て形成する。次に、抵抗層３となるアモルファスシリコ
ン（ａ−Ｓｉ）薄膜をスパッタ法等により形成する。次
いで、フォトリソグラフィー法を用いて抵抗層３がカソ
ード電極２のラインを覆うようにＲＩＥ（反応性イオン
エッチング）によりパターニングして抵抗層３を形成す
る。次に、絶縁層８を形成して、パターニングによって
絶縁層８にスルーホール９を形成する。スルーホール９
は、ゲート端子７毎に個別に形成してもよいし、全ての
ゲート端子７にわたって連続して設けられた共通のもの
にしてもよい。

【００３０】このようにして絶縁層８およびスルーホー
ル９を形成した後、例えば、Ｎｂのスパッタによってゲ
ート膜を作製し、ゲート電極４をパターニングする。ゲ
ート膜がスルーホール９の内部にも蒸着されることによ
ってゲート電極４とゲート端子７とが接続されることに
なる。スルーホール９の側面部の傾斜角度が緩やかにな
るようにしておけば、接続が良好に行われる。傾斜角度
が急な場合には、接触不良を起こすおそれがあるが、ゲ
ート膜の上からＮｂを回転斜め蒸着して２層構造とする
ことにより、接続状態が良好となる。

【００３１】この後、ゲート電極４の上から回転斜め蒸
着により剥離層を表面上に形成し、さらにその上から、
コーン層を堆積することによって開口部の内部にコーン
電極５を形成する。そして、剥離層とともにこの上のコ
ーン層を剥離した後に、絶縁層８をパターニングして、
絶縁層８からカソード端子とゲート端子７の端子出しを
行い、図１に示した電界放出素子が形成される。なお、
カソード電極２の端部がカソード端子となる。

【００３２】したがって、シール保護層６の形成プロセ
ス，カソード電極２およびゲート電極４の端子出しプロ
セスなどの工程削減による原価低減の効果がある。具体
例をあげると、５０μｍφ程度のスルーホール９で充分
に低いコンタクト抵抗２ｋΩ未満を得られ、スイッチン
グ特性の劣化は無視できる。

【００３３】図２は、本発明の電界放出素子の第２の実
施の形態の断面構造図である。図中、図７，図９，図１
と同様な部分には同じ符号を付して説明を省略する。こ
の実施の形態の電界放出素子は、図１に示したものに比
べて、ゲート電極４のラインが、スルーホール９におい
てゲート端子７に接続される点では一致するが、ゲート
端子７のラインにも抵抗層３で覆われた状態で保護層８
が形成されたものである。コンタクトホール９の形成時
に、絶縁層８から抵抗層３までに穴を空けることにより
この構成が実現される。ゲート端子７の端末部の端子出
し時には、保護層８とともに抵抗層３が同時に除去され
る。

【００３４】この実施の形態では、パターニングの際に
抵抗層３を残す領域を、アノード電極２のライン部分に
限定する必要がない。したがって、抵抗層３の形成プロ
セスが容易になる。また、ゲート端子７が絶縁層８およ
び抵抗層３の２層構造によりシール６から保護されるこ
とになる。

【００３５】図３は、本発明の電界放出素子の第３の実
施の形態の断面構造図である。図中、図７，図９，図１
と同様な部分には同じ符号を付して説明を省略する。こ
の実施の形態の電界放出素子は、図２に示した実施の形
態のものに比べて、スルーホール９において、ゲート端
子７とゲート電極４との間に抵抗層３が介在した構造で
ある。

【００３６】これにより、ゲート端子７とゲート電極４
のライン間に電極−端子間抵抗が形成され、カソード電
極２とコーン電極５との間の抵抗層３とともに、ゲート
ラインの保護抵抗として動作し、ゲート電極４とカソー
ド電極２間の絶縁不良による過電流は、ゲート電極とカ
ソード電極間に電位降下を発生し、過電流による電子放
出部を破壊から保護することができる。また、ゲート電
極４とゲート端子７との間に抵抗が入るため、単にゲー
ト電極−カソード電極間のみならず、アノード電極−ゲ
ート電極間の過電流保護抵抗にもなる。

【００３７】カソード電極２とコーン電極５間に介在し
た抵抗層３の電極間抵抗は、ここに普段から大きな電流
が流れているため、電圧降下や消費電力を考慮すると大
きくすることができない。これに対し、通常はゲート電
極４のラインに電流が流れないので、スルーホール９の
抵抗層３による電圧降下や消費電力の増加は無視でき
る。したがって、この抵抗値は、比較的大きな値に設定
することが可能である。ゲートのスイッチング特性は、
スルーホール９の抵抗層３の介在により若干劣化する
が、ゲート電極４とカソード電極２間の静電容量を小さ
くすることにより、この特性劣化を充分小さくすること
ができる。

【００３８】この実施の形態では、コーン電極５の下に
設けるために形成した抵抗層３をパターニングの際にゲ
ート端子７上に残して用いる。スルーホール９を形成す
る際には、絶縁層８のみのエッチングとし抵抗層３を残
す。したがって、スルーホール９の接合部は、ゲート電
極４とゲート端子７の層間に抵抗層３が挟まる構造とな
る。その結果、シール保護層の形成プロセス，ゲート端
子出しプロセスなどの工程削減に加えて、抵抗層３をエ
ッチングするプロセスも特に必要としない。ゲート端子
７とゲート電極４のライン間の電極−端子間抵抗の値
は、数ｋ〜数１０ｋΩとなる。

【００３９】図４は、本発明の電界放出素子の第４の実
施の形態の断面構造図である。図中、図７，図９，図１
と同様な部分には同じ符号を付して説明を省略する。１
１はギャップ、１２はゲート端子分離部である。この実
施の形態の電界放出素子は、図３に示した第３の実施の
形態のものに比べて、図３に示したゲート端子７のライ
ン途中に、端子出し側とスルーホール９側とに分離する
ギャップ１１を新たに形成し、ギャップ１１を抵抗層３
で埋める構造を併用したものである。

【００４０】図４では、スルーホール９の下に位置する
側をゲート端子分離部１２として示している。カソード
電極２とコーン状エミッタ５間の抵抗層３による電極間
抵抗、スルーホール部９の抵抗層３による電極−端子間
抵抗に加えて、ゲート端子７のギャップ１１を埋める抵
抗層３による端子部抵抗によっても過電流保護が実現さ
れる。このギャップ１１は、カソード基板１上にＮｂの
パターニングをする際に、ゲート端子７のラインに形成
すればよい。

【００４１】したがって、この実施の形態の電界放出素
子も、コーン電極５の下に設けるために形成した抵抗層
３をパターニングの際にゲート電極７およびギャップ１
１に残すだけでよく、作成プロセスは増加しない。シー
ル保護層の形成プロセス，ゲート端子出しプロセスなど
の工程削減に加えて、スルーホール９の形成時に抵抗層
３をエッチングするプロセスを特に必要としない。

【００４２】スルーホール部９における抵抗層３の厚み
を制御する場合よりも、ギャップ１１の幅、すなわち、
ゲート端子７のライン方向の間隔を変化させる方が、抵
抗値を幅広く制御することが可能である。コーン電極５
の下の抵抗でもある抵抗層３の抵抗率の制約を受けず、
ゲート保護抵抗に適した値が設定可能である。ゲート端
子７とゲート電極４の間の抵抗は、数ｋΩ〜数１００Ｍ
Ωの範囲で制御可能である。抵抗値を大きくすることに
より過電流保護抵抗としての効果はより大きくなる。通
常時はゲート電極４に電流が流れないため、消費電力の
増加は無視できる程度である。また、ゲート電極４のス
イッチング特性は、ゲート電極４とカソード電極２間の
静電容量を充分小さくすることで劣化を抑止することが
できる。

【００４３】第５の実施の形態は、上述した実施の形態
の変形例であり、図４に示したスルーホール９の抵抗層
３を、図１、図２と同様に削除したものであり、同様の
効果がある。この場合、過電流保護は、カソード電極２
とコーン状エミッタ５間の抵抗層３による電極間抵抗お
よびギャップ１１の抵抗層３による端子部抵抗により実
現されることになる。その抵抗値の可変範囲は、図１，
図２を参照して説明した第１，第２の実施の形態のよう
に電極間抵抗単独の場合と、図３を参照して説明した第
３の実施の形態のように電極間抵抗と電極−端子間抵抗
の場合の中間程度になる。

【００４４】図５は、本発明の電界放出素子の第６の実
施の形態の断面構造図である。図中、図７，図９，図
１，図４と同様な部分には同じ符号を付して説明を省略
する。この実施の形態は、スルーホール９の下にギャッ
プ１１が位置するようにしたものであり、電極−端子間
抵抗と端子部抵抗とが一体化されたものである。

【００４５】抵抗値は、スルーホール９の面積、抵抗層
３の膜厚や抵抗率などで容易に制御することができる
が、その抵抗値の可変範囲は、図４を参照して説明した
第４の実施の形態のように電極−端子間抵抗、端子部抵
抗が個別にある場合よりも抵抗値を低くする方に可変範
囲を拡げることができ、図３を参照して説明した第３の
実施の形態のように電極間抵抗、電極−端子間抵抗があ
る場合よりも大きな抵抗値のものとなる。また、ゲート
端子７の長さが短い場合でも、スルーホール９だけの場
合と同じ長さのままでギャップ１１を設けることがで
き、スペース利用効率がよい。

【００４６】この実施の形態の電界放出素子も、シール
保護層の形成プロセス，ゲート端子出しプロセスなどの
工程削減に加えて、スルーホール９の形成時に抵抗層３
をエッチングするプロセスを特に必要としない。

【００４７】図６は、本発明の電界放出素子の第７の実
施の形態の断面構造図およびゲート端子の平面図であ
る。図６（ａ）は断面構造図、図６（ｂ）はゲート端子
の平面図である。図中、図７，図９，図１，図４と同様
な部分には同じ符号を付して説明を省略する。２１はギ
ャップ、２２はゲート端子の島部である。この実施の形
態は、図５を参照して説明した第６の実施の形態におい
て、スルーホール９の下に、ギャップ１１に代えて、ゲ
ート端子７にゲート端子の島状部２２を形成したもので
ある。

【００４８】図６（ｂ）に示すように、ゲート端子の島
状部２２は、ゲート端子７の平面上に周囲からギャップ
２１で区画されている。ゲート端子７から流入する電流
は、主としてギャップ２１の抵抗層３を介しゲート端子
の島状部２２に流れ、次にこの上を覆うスルーホール９
の抵抗層３を介してゲート電極４に流れる。図６（ａ）
においてギャップ２１がゲート端子の島状部２２の周囲
に形成されるので、ギャップ２１の幅が図４に示したギ
ャップ１１の幅と等しい場合でも、単純なギャップ１１
に比べてギャップ抵抗を低く設定することができる。こ
のようなゲート端子の島状部２２は、カソード基板１上
にＮｂのパターニングをする際に、ゲート端子７のライ
ンに形成することができる。

【００４９】上述した説明では、平板上のカソード電極
２の上に抵抗層３を介して複数のコーン電極５を設け
た。これに代えて、カソード電極２のラインのエッチン
グ時に周囲がギャップにより囲まれた島状の部分が複数
形成されたカソード電極とし、このようなカソード電極
上に抵抗層を形成し、島状の部分の位置に複数のコーン
電極５を形成するようにしたものでもよい。

【００５０】上述した説明では、カソード電極２とコー
ン電極５間を電気的に接続するものとして、抵抗層３の
みを設けたが、抵抗層３とコーン電極５との間に金属薄
膜を設けてもよい。

【００５１】上述した説明では、いずれの実施の形態に
おいても、カソード電極とコーン電極間に抵抗層を設け
るためにゲート電極の上にも抵抗膜を形成した。そのた
め、スルーホールに抵抗層が存在しこれをそのまま利用
することができ、この抵抗膜をエッチングによりスルー
ホール部分から取り除くプロセスを必要としない。しか
し、カソード電極とコーン電極間に抵抗層を設けること
なく、スルーホールやギャップに抵抗層を設けることに
より、過電流防止用の電極間抵抗とすることも可能であ
る。

【００５２】

【発明の効果】本発明の電界放出素子は、上述した説明
から明らかなように、カソード電極およびゲート電極の
端子出しを同一平面上に行うことができ、工程数増加，
プロセスの複雑化を防止することができるという効果が
ある。ゲート電極とカソード電極間の導通による過電流
の発生を防ぎ電子放出部の破壊を防止することができる
という効果がある。また、保護膜を不要にすることが可
能となる。スルーホールやギャップの抵抗層の抵抗値
は、比較的大きな値に設定することができ、ギャップの
幅を変えることにより抵抗値を幅広く制御することがで
き、ゲート保護抵抗に適した値が設定可能である。カソ
ード電極とコーン電極間に抵抗層を設けるためにゲート
電極の上にも抵抗膜を形成した場合には、スルーホール
やギャップに抵抗層が存在しこれをそのまま利用するこ
とができ、この抵抗膜をエッチングするプロセスを特に
必要としない。

【図面の簡単な説明】

【図１】本発明の電界放出素子の第１の実施の形態の断
面構造図である。

【図２】本発明の電界放出素子の第２の実施の形態の断
面構造図である。

【図３】本発明の電界放出素子の第３の実施の形態の断
面構造図である。

【図４】本発明の電界放出素子の第４の実施の形態の断
面構造図である。

【図５】本発明の電界放出素子の第６の実施の形態の断
面構造図である。

【図６】本発明の電界放出素子の第７の実施の形態の断
面構造図およびゲート端子の平面図である。

【図７】スピント型ＦＥＤの基本構成を説明するための
模式的斜視図である。

【図８】スピント型ＦＥＤの基本構成を説明するための
模式的平面図である。

【図９】従来のＦＥＣの断面構造図である。

【符号の説明】

１カソード基板、２カソード電極、３抵抗層、４
ゲート電極、５コーン電極、６シール、７ゲー
ト端子、８絶縁層、９スルーホール、１１ギャッ
プ、１２ゲート端子分離部、２１ギャップ、２２
ゲート端子の島部、３１開口部、３２アノード基
板、３３アノード電極、３４絶縁支柱、４１シー
ル保護層

───────────────────────────────────────────────────── フロントページの続き (72)発明者新山剛宏千葉県茂原市大芝629 双葉電子工業株式会社内 (72)発明者冨田正晴千葉県茂原市大芝629 双葉電子工業株式会社内

Claims

【特許請求の範囲】

【請求項１】カソード基板側とアノード基板側とが離
隔され封着された電界放出素子において、前記カソード
基板上に形成されたカソード電極およびゲート端子と、
前記カソード電極および前記ゲート端子を覆い前記カソ
ード電極および前記ゲート端子の端子出しがなされた絶
縁層と、該絶縁層上に形成されたゲート電極と、前記カ
ソード電極と交差する位置の前記ゲート電極および前記
位置の前記絶縁層に設けられた開口部と、前記カソード
電極上の一部分に少なくとも形成された抵抗層と、前記
開口部内に形成され前記抵抗層を介してカソード電極と
電気的に接続されたエミッタ電極と、前記絶縁層に形成
されたスルーホールを有し、前記ゲート電極および前記
ゲート端子は、前記スルーホールにおいて電気的に接続
されることを特徴とする電界放出素子。
【請求項２】カソード基板側とアノード基板側とが離
隔され封着された電界放出素子において、前記カソード
基板上に形成されたカソード電極およびゲート端子と、
前記カソード電極および前記ゲート端子を覆い前記カソ
ード電極および前記ゲート端子の端子出しがなされた絶
縁層と、該絶縁層上に形成されたゲート電極と、前記カ
ソード電極と交差する位置の前記ゲート電極および前記
位置の前記絶縁層に設けられた開口部と、該開口部内に
形成され前記カソード電極と電気的に接続されたエミッ
タ電極と、前記ゲート端子上の一部分に少なくとも形成
された抵抗層と、前記絶縁層に形成されたスルーホール
を有し、前記ゲート電極および前記ゲート端子は、前記
スルーホールにおいて前記抵抗層を介し電気的に接続さ
れることを特徴とする電界放出素子。
【請求項３】カソード基板側とアノード基板側とが離
隔され封着された電界放出素子において、前記カソード
基板上に形成されたカソード電極と、前記カソード基板
上に形成されギャップにより分離された接続部を有する
ゲート端子と、前記カソード電極および前記ゲート端子
を覆い前記カソード電極および前記ゲート端子の端子出
しがなされた絶縁層と、該絶縁層上に形成されたゲート
電極と、前記カソード電極と交差する位置の前記ゲート
電極および前記位置の前記絶縁層に設けられた開口部
と、該開口部内に形成され前記カソード電極と電気的に
接続されたエミッタ電極と、前記ギャップに少なくとも
形成された抵抗層と、前記絶縁層に形成されたスルーホ
ールを有し、前記ゲート電極および前記接続部は、前記
スルーホールにおいて電気的に接続されることを特徴と
する電界放出素子。
【請求項４】カソード基板側とアノード基板側とが離
隔され封着された電界放出素子において、前記カソード
基板上に形成されたカソード電極と、前記カソード基板
上に形成されギャップにより分離された接続部を有する
ゲート端子と、前記カソード電極および前記ゲート端子
を覆い前記カソード電極および前記ゲート端子の端子出
しがなされた絶縁層と、該絶縁層上に形成されたゲート
電極と、前記カソード電極と交差する位置の前記ゲート
電極および前記位置の前記絶縁層に設けられた開口部
と、該開口部内に形成され前記カソード電極と電気的に
接続されたエミッタ電極と、前記ゲート端子上の一部分
および前記ギャップに少なくとも形成された抵抗層と、
前記絶縁層に形成されたスルーホールを有し、前記ゲー
ト電極および前記接続部は、前記スルーホールにおいて
前記抵抗層を介し電気的に接続されることを特徴とする
電界放出素子。
【請求項５】前記スルーホールおよび前記ギャップは
共通位置に形成され、前記ゲート電極および前記ゲート
端子は、前記スルーホールにおいて前記抵抗層を介し電
気的に接続されることを特徴とする請求項４に記載の電
界放出素子。