JPH08115677A - 冗長導体電子ソース - Google Patents
冗長導体電子ソースInfo
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- JPH08115677A JPH08115677A JP27506895A JP27506895A JPH08115677A JP H08115677 A JPH08115677 A JP H08115677A JP 27506895 A JP27506895 A JP 27506895A JP 27506895 A JP27506895 A JP 27506895A JP H08115677 A JPH08115677 A JP H08115677A
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- Electrodes For Cathode-Ray Tubes (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
7と冗長列導体38,39を有するように形成される。
グリッド17は、列導体38,39の上に位置する複数
の導体ストリップ21,22を有する。グリッド17の
1つの導体ストリップ21,22が、下に位置する導体
に対して短絡する場合でも、短絡していない導体は使用
可能な状態にある。同様に、列導体38,39はそれぞ
れ、グリッド17の下に位置する複数の列導体ストリッ
プ14,25,41,42を有する。1つの列導体スト
リップ14,25,41,42がグリッド17に対して
短絡する場合でも、短絡していない列導体ストリップは
使用可能な状態にある。
Description
関し、さらに詳しくは電子放出ソース(electron emiss
ion source)の新規の抽出グリッド(extraction grid
)に関する。
よく知られており、通常は、画像表示装置を含む広範な
用途に採用される。FEDの例に、1992年8月25
日にRobert C. Kaneに付与された米国特許第5,14
2,184号がある。FEDは通常、少なくとも2つの
電極,陰極導体,およびゲートまたは抽出グリッドを採
用する。一般に、抽出グリッドと陰極導体は、直角を成
して形成されて、放出チップまたはエミッタからの電子
放出を刺激するための、行と列のアドレス指定の利用を
容易にする。陰極導体と抽出グリッドは通常、誘電体層
によって電気的に分離される。FEDの形成中、ピンホ
ールが誘電体層内に形成でき、その結果、抽出グリッド
と陰極導体の間に電気的短絡が生じる。この電気的短絡
のために、陰極導体と抽出グリッドは、同一の電位に強
制され、これにより、エミッタの列と行が励磁されるの
を阻む。エミッタの列が短絡すると画像を生成できない
ため、このような電気的短絡を有して形成される表示装
置は通常、短絡したエミッタが位置するところが、暗
部、または連続的な輝線として現れる。
ッドが陰極導体に対して短絡しても、変わらずに機能す
る電子ソースを有することが望ましい。
を有する電界放出表示装置10の拡大断面図を概略的に
示したものである。電子ソースは、抽出グリッド17
と、電子ソースの列導体のための新規の冗長導体モデル
を含む。後に図2で検討してより明らかになるように、
グリッド17は、図1に示す抽出素子27などの複数の
抽出素子を有する。装置10は、装置10の他の部分が
その上に形成される基板11を有する。基板11は通
常、絶縁材料または半絶縁材料であり、たとえば誘電体
層を有するシリコンまたはガラスである。好適な実施例
では、基板11はガラスである。装置10の電子ソース
は抵抗層を含み、この層は一般に、以下に示すような抵
抗セクション12など、基板11の上にある複数の抵抗
セクションとして形成される。複数の抵抗セクションは
通常、安定抵抗器として利用される。電子ソースはまた
列導体を有し、これは、第1列導体ストリップ(column
conductor strip)14を含み、このストリップは、セ
クション12の上に形成されるエミッタ13と、外部電
圧源(図示せず)との間に、電気接点を設けるのに利用
される。図3を見ると分かるように、電子ソースは、第
2列導体ストリップ25を含み、これは、図1には示さ
れていない。図1に示す部分には、エミッタ13だけが
示されているが、電子ソースは後に示すように、複数の
エミッタ13を有する。グリッド17は誘電体層16の
上に配置されて、グリッド17を基板11,ストリップ
14,およびセクション12からから電気的に分離す
る。グリッド17は、放出開口部15を有し、これは、
エミッタ13に対して実質的に中央にあって、電子がエ
ミッタ13から、遠い位置に配置された陽極18へと移
動して、その上に画像を形成できるようにする。エミッ
タ13と向かい合う陽極18の表面は通常、燐でコーテ
ィングされて、電子が陽極18に当たると表示を行う。
部の拡大平面図を概略的に示したものである。同一の参
照番号を有する図2の素子は、同一のものである。装置
10(図1)は、図1で指摘したように、複数のエミッ
タ13を有する。エミッタ13はグループ単位で表示さ
れていて、各グループは第1画素領域28や第2画素領
域36などの画素領域内にある。1つの画素領域内にあ
るエミッタを利用して、陽極18の上に単一画素画像を
形成する(図1)。画素領域28,36は通常、後に図
3に示すように、抽出グリッド17がエミッタ13と
(ストリップ14,25を含む列導体などの)関連する
列導体の上に位置するところに発生する。グリッド17
は、電気的に分離されている複数の導体として形成され
ており、グリッド17の1つの導体と、ストリップ14
または25(図3)のいずれかとの間で短絡が生じて
も、グリッド17の他の導体を機能させるようになって
いる。これを達成するため、グリッド17は、各画素領
域内に複数の抽出素子を有し、各画素領域では、少なく
とも1つの抽出素子が一般に、グリッド17の複数の導
体の1つと電気的に接続される。グリッド17の複数の
各導体は、各画素内に、このような複数の抽出素子を有
することができる。
導体は、第1導体ストリップ21を含み、これは、画素
領域28,36の端部と、実質的に平行で、導体ストリ
ップ21から距離29の(矢印で示す)間隔を置いた第
2導体ストリップ22の付近に配置される。距離29
は、約12から25ミクロンで、所望の画素密度を得る
ようにする。ストリップ21,22は、スイッチング時
間を最小限に抑えるべく低い抵抗を有するために、また
画素の大きさに合わせるために、幅が約2から100ミ
クロンである。ストリップ22は、ストリップ21の反
対にある画素領域28,36の端部付近に配置されてい
る。画素領域28の中で、グリッド17は、第1抽出素
子23(破線の四角で示す)と第2抽出素子26(同様
に破線の四角で示す)を有する。素子23は、エミッタ
13の上に位置する導体ストリップ21の部分に形成さ
れ、素子26は、ストリップ22に隣接しており、また
実質的に平行である。素子26は、ストリップ21の
「L字」形導体の導体張り出し部分によって、ストリッ
プ21と電気的に接続される。第3抽出素子27(破線
の四角で示す)は、エミッタ13の上に位置する導体ス
トリップ22の一部によって形成され、第4抽出素子2
4(破線の四角で示す)は、ストリップ21と隣接し、
かつこれに対して実質的に平行であり、ストリップ21
と素子26の間にある。素子24は、ストリップ22の
「L」字型導体張り出し部分によってストリップ22と
電気的に接続される。そのため、素子26は、素子23
から第2の距離37にあり、素子24は素子23から第
3の距離38にあって、距離37は距離29より小さ
く、距離38は距離37より小さくなるようにする。素
子23,24,26,27は他の形状をとることもで
き、たとえば、各導体ストリップ21,22は、導体ス
トリップ21,22それぞれから突き出している大きな
四角のみをを有することもできる。各素子23,24,
26,27は複数の放出開口部15を有し、この中で、
各開口部は、図1で指摘したように、複数のエミッタ1
3の中の1つのエミッタに対応する。
ぞれ素子23,24,26,27と同様である抽出素子
31,32,33,34を有する。図1に示す装置10
の部分は、素子27を切断した断面図であって、図1の
断面図には、ストリップ14に近いエミッタ13を含む
ようにしている。
に対して短絡する場合には、外部グリッド電圧(図示せ
ず)が、ストリップ21,22の残りの短絡していない
ストリップに印加されて、陽極18(図1)の上に画像
を呈することができる。ストリップ21,22の短絡し
たストリップは利用されない。短絡は、すべての外部電
子機器(図示せず)を表示装置10に接続する前に、装
置10(図1)を試験するときに、判定できる。
置10の使用を容易にする、新規の冗長陰極導体39,
40を概略的に示したものである。図1および図2と同
じ図3の素子には同一の参照番号が付される。導体40
はストリップ14とストリップ25を含み、これらは、
実質的に平行で、領域28の向かい合う側面に沿ってい
る。複数の抵抗セクション12,19,20,30は、
領域28内のストリップ14と25との間の基板11の
上に形成される。セクション12,19,20,30
は、それぞれ、抽出素子27,26,24,23(図
2)の下に位置するようなパターンで形成される。セク
ション12,19,20,30は、当業者には周知のよ
うに、一体型の抵抗層を適用し、この層をエッチングす
ることによって形成できる。ストリップ14はセクショ
ン12,20を、それぞれ素子27,24に対応するパ
ターンで接続し、一方、ストリップ25は、セクション
19,30を、それぞれ素子26,23に対応するパタ
ーンで接続する。ついでエミッタ13が、セクション1
2,19,20,30の上に形成される。図を簡素化す
るため、図3の各セクション12,19,20,30の
上では、6つのエミッタのみが示される。
れぞれストリップ14,25に対応する導体ストリップ
41と導体ストリップ42を含む。領域36はまた、セ
クション12,19,20,30と同様で、それぞれ、
素子34,33,32,31のパターンに(図2)対応
するセクション43,44,46,47を有する。
極導体を一緒に利用することにより、短絡が発生した場
合に使用可能ないくつかの接続を提供する。ストリップ
14がストリップ21(図2)に対して短絡する場合に
は、ストリップ25とストリップ22(図2)が、陽極
18(図1)の上に画像を形成するのに依然使用でき
る。また、図3の冗長陰極導体を使用すると、冗長陰極
導体が、先行技術の単一導体抽出グリッドと共に使用さ
れる場合でも、先行技術の陰極導体に対して利点を持た
らす。このような場合、先行技術の抽出グリッドは、ス
トリップ14または25の1つと短絡する可能性がある
が、ストリップ14,25の短絡していないものは、電
子放出に使用可能の状態にある。たとえば、先行技術の
抽出グリッドがストリップ14に対して短絡する場合に
は、ストリップ25は短絡しない可能性がある。外部電
圧が先行技術の抽出グリッドに印加されるとき、抵抗セ
クション12,20上のストリップ14とエミッタ13
は、先行技術の抽出グリッドと同一の電位にある。しか
し、抵抗セクション19,30の上にあるストリップ2
5とエミッタ13は異なる電位にあるので、セクション
19,30の上のエミッタ13は電子を放出できる。
ても、電子ソースの使用を容易にする新規の冗長導体電
子ソースを提供したことが認められよう。電子ソースの
抽出グリッドを複数の電気的に分離された導体ストリッ
プに形成することにより、短絡していないグリッド導体
を使用して、画像を生成できる。同様に、冗長陰極導体
を形成すると、陰極導体の短絡していない部分を使用し
て、画像を形成させるのを容易にする。したがって、短
絡した導体を有する表示装置を放棄せずに使用すること
ができるので、歩留まりを増加して、表示装置の費用を
低下できる。
に示す。
概略的に示す。
的に示す。
Claims (5)
- 【請求項1】 冗長導体電子ソースであって:基板(1
1)の上にあり、電子ソースの画素領域(36)内にあ
る第1抵抗セクション(43);前記基板(11)の上
にあり、前記画素領域(36)内にある第2抵抗セクシ
ョン(44)であって、前記第1抵抗セクション(4
3)は前記第2抵抗セクション(44)から電気的に分
離されている第2抵抗セクション(44);前記第1抵
抗セクション(43)と電気的に結合される第1列導体
ストリップ(41);および前記第2抵抗セクション
(44)と電気的に結合され、前記第1列導体ストリッ
プ(43)から電気的に分離される第2列導体ストリッ
プ(42);によって構成されることを特徴とする冗長
導体電子ソース。 - 【請求項2】 冗長導体電子ソースであって:前記電子
ソースの画素領域(36)内と同一平面内にある複数の
並置された導体(21,22)であって、前記複数の並
置された導体は電気的に分離される複数の並置導体(2
1,22);前記画素領域内にあって、前記並置された
複数の導体の第1導体(21)と電気的に接続される第
1抽出グリッド素子(31)であって、前記第1抽出グ
リッド素子は第1放出開口部(15)を有する第1抽出
グリッド素子(31);および前記画素領域内にあっ
て、前記並置された複数の導体の第2導体(22)と電
気的に接続される第2抽出グリッド素子(34)であっ
て、前記第2抽出グリッド素子(34)は、前記第1抽
出グリッド素子(31)から電気的に分離され、前記第
2抽出グリッド素子は第2放出開口部(15)を有する
第2抽出グリッド素子(34);によって構成されるこ
とを特徴とする冗長導体電子ソース。 - 【請求項3】 冗長導体電子ソースを形成する方法であ
って:前記電子ソースの第1平面内で、前記電子ソース
の画素領域(36)内に複数の導体(41,42)を形
成して、前記複数の導体の第1導体(41)を、前記電
子ソースの第2平面内にある導体(22)に対して短絡
させても、前記複数の導体の残りの導体(42)は、前
記第2平面内にある前記導体(22)に対して短絡しな
いように形成する段階;によって構成されることを特徴
とする方法。 - 【請求項4】 さらに、前記画素領域(36)内の前記
抽出グリッド素子(34)に対して実質的に平行であ
り、前記第1抽出グリッド素子(34)と電気的に接続
される第3抽出グリッド素子(32)を含むことを特徴
とする請求項2記載の電子ソース。 - 【請求項5】 さらに、前記画素領域(36)内の前記
第1抽出グリッド素子(34)に対して実質的に平行
で、前記第2抽出グリッド素子(33)と電気的に接続
される第4抽出グリッド素子(31)を含むことを特徴
とする請求項4記載の電子ソース。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
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US08/319,402 US5528098A (en) | 1994-10-06 | 1994-10-06 | Redundant conductor electron source |
US319402 | 1994-10-06 |
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Family Applications (1)
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JP27506895A Pending JPH08115677A (ja) | 1994-10-06 | 1995-09-29 | 冗長導体電子ソース |
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