KR100225561B1 - 전계방출형 전자원 - Google Patents

전계방출형 전자원

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KR100225561B1
KR100225561B1 KR1019940031815A KR19940031815A KR100225561B1 KR 100225561 B1 KR100225561 B1 KR 100225561B1 KR 1019940031815 A KR1019940031815 A KR 1019940031815A KR 19940031815 A KR19940031815 A KR 19940031815A KR 100225561 B1 KR100225561 B1 KR 100225561B1
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도시노리 다카기
마사데루 다니구치
시게오 이토오
데루오 와타나베
다카히로 니이야마
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니시무로 아츠시
후다바 덴시 고교 가부시키가이샤
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Abstract

목적 : 캐소드 배선과 각 에미터콘간의 저항치가 대략 일정하게 됨과 동시에 실장 밀도를 향상한 전계방출형 전자원을 제공한다.
구성 : 절연성 기판(1) 상에 스트라이프상의 캐소드 배선(2)을 형성하고, 이 캐소드 배선(2) 내에 창뚫기 가공을 행하고, 복수의 섬형상 캐소드 도체(7) 나 저항치가 다른 저항층을 캐소드 배선에서 분리형성한다.
이 위에 저항층(3), 절연층(4) 및 게이트 전극(5)을 형성한다.
게이트 전극(5)과 절연층(4)에 개구부를 설치하고, 이 개구부내에 에미터콘(6)을 형성함으로써 그룹 단위내의 에미터콘(6)의 에미션을 균일화한다.

Description

전계방출형 전자원
제1도는 본 발명의 제1 실시예의 전계방출형 전자원의 캐소드 전극의 구성 도시도.
제2도는 본 발명의 제1 실시예의 전계방출형 전자원의 단면도.
제3도는 본 발명의 제2 실시예의 전계방출형 전자원이 단면도.
제4도는 본 발명이 제1 실시예의 전계방출형 전자원의 변형예를 도시한 단면도.
제5도는 섬형상(島形狀)캐소드 도체의 크기의 예시도.
제6도는 섬형상 캐소드 도체의 다른 크기의 예시도.
제7도는 본 발명의 전계방츨형 전자원의 캐소드 전극의 다른 구성예 예시도.
제8도는 본 발명의 전계방출형 전자원의 캐소드 전극의 또다른 구성예 예시도.
제9도는 본 발명의 제3 실시예의 전계방출형 전자원의 캐소드 전극의 구성 도시도.
제10도는 본 발명의 제3 실시예의 전계방출형 전자원의 캐소드 전극의 상면도.
제11도는 본 발명의 제3 실시예의 전계방출형 전자원의 단면도.
제12도는 본 발명의 제3 실시예의 전계방출형 전자원의 등가회로.
제13도는 본 발명의 제4 실시예의 전계방출형 전자원의 캐소드 전극의 상면도.
제14도는 본 발명의 제4 실시예의 전계방출형 전자원의 단면도.
제15도는 본 발명의 제5 실시예의 전계방출형 전자원의 캐소드 전극의 상면도.
제16도는 본 발명의 제5 실시예의 전계방출형 전자원의 단면도.
제17도는 본 발명의 제6 실시예의 전계방출형 전자원의 캐소드 전극의 상면도.
제18도는 본 발명의 제6 실시예의 전계방출형 전자원의 단면도.
제19도는 본 발명의 제7 실시예의 전계방출형 전자원의 캐소드 전극의 상면도.
제20도는 본 발명의 제7 실시예의 전계방출형 전자원의 단면도.
제21도는 본 발명의 제7 실시예의 전계방출형 전자원의 변형예의 단면도.
제22도는 본 발명의 제8 실시예의 전계방출형 전자원의 캐소드 전극의 상면도.
제23도는 본 발명의 제8 실시예의 전계방출형 전자원의 단면도.
제24도는 본 발명의 제8 실시예의 전계방출형 전자원의 변형예의 단면도.
제25도는 종래의 전계방출형 전자원 도시도.
* 도면의 주요부분에 대한 부호의 설명
1, 101 : 기판 2, 102 : 캐소드 배선
3, 103 : 저항층 4, 104 : 절연층
5, 105 : 게이트 전극 6, 106 : 에미터콘
7 : 섬형상 캐소드 도체 8 : 도체가 없는 영역
9 : 캐소드 도체 10 : 저항층 분리부
11, 101 : 기판 12 : 캐소드 배선
13, 18, 20, 22, 25, 27 : 제1저항층 14, 104 : 절연층
15, 105 : 게이트 전극 16, 106 : 에미터콘
17, 19, 21, 23, 26, 28 : 제2저항층 24 : 저항층 분리부
[산업상의 이용분야]
본 발명은 콜드 캐소드로서 알려저 있는 전계방출형 전자원의 개량에 관한 것이다.
[종래의 기술]
금속 또는 반도체 표면의 인가전계를109[V/m] 정도로 하면 터널효과에 의해 전자가 장벽을 통과하여 상온에서도 진공중에 전자방출이 행해지게 된다.
이것을 전계방출(Field Emission)이라 하며, 이와 같은 원리로 전자를 방출하는 캐소드를 전계방출캐소드(이하, FEC라 함) 부르고 있다.
근년, 반도체 집적화 기술을 구사하여 미크론사이즈의 FEC를 만드는 것이 가능해져 그 한예로서 스핀트(Spindt)형이라 일컫는 FEC가 알려져 있다.
이 FEC는 반도체 미세가공기술을 사용하여 제작하면 원추상 에미터, 즉 에미터콘과 게이트 전극과의 거리를 서브미크론으로 할 수 있기 때문에 에미터콘과 게이트 전극간에 수 10볼트 전압을 인가함으로써 에미터콘에서 전자를 방출시킬 수 있게 된다.
또, 각 에미터콘 사이의 피치는 5미크론 내지 10미크론으로서 제작할 수 있기 때문에 수만에서 수 10만개의 FEC를 1매의 기판상에 설치할 수 있다.
이와 같이 면방출형 FEC를 제각하기가 가능해지게 되어 있고, 이 FEC는 형광표시장치, CRT, 전자현미경이나 전자빔장치의 전계방출형 전자원으로서 적용하는 것이 제안되어 있다.
다음에, 제25도에 이와 같은 전계방출형 전자원으로서 사용되는 FEC의 상면도를(a)에, 그 단면도를 (b)에 도시한다.
이 도면의 (a)에 도시하는 바와 같이 캐소드 배선(102)은 우물정(井)자 형상으로 패터닝되어 있다. 이 정자형상의 캐소드 배선(102)의 위 전면(全面)에는 저항층(103)이 형성되어 있고, 상기 정자형상안의 저항층(103) 상에 각각 복수의 에미터콘(106)이 형성되어 있고, 또한 (a)로 도시된 전계방출형 전자원 상면에는 전면에 걸쳐 게이트 전극(105)이 형성되어 있고, 이 게이트 전극(105)에 도시하는 대략 원형의 개구부가 복수 설치되고, 이 개구부내에 상기 에미터콘(106)이 각각 형성되어 있다.
이 전계방출형 전자원 단면도를 (b)에 도시하나 이 단면은 (a)에 도시하는 A-A선으로 절단한 전계방출형 전자원의 단면이다.
이 도면에 있어서, 정(井)자상 캐소드 배선(102)은 절연성 기판(101) 상에 형성되어 있고, 기판(101) 상에는 저항층(103)이 전면에 형성되어 있다.
이 저항층(103) 상에는 절연층(104)과 게이트 전극(105)이 형성되어 있고, 이 게이트 전극(105)과 절연층(104)에 형성된 개구부내에 에미터콘(106)이 형성되어 있다.
그런데, 에미터콘(106)과 캐소드 배선(102) 사이에 저항층(103)을 설치하는 이유는 다음과 같다.
일반적인 FEC에 있어서는 에미터콘 선단과 게이트와의 거리가 서브리크론이라는 매우 짧은 거리로 되어 있음과 동시에 수만 내지 수십만개의 에미터콘이 1매의 기판상에 설치되기 때문에 제조과정에 있어서 먼지 등에 의해 에미터콘과 게이트가 단락되어 버리는 수가 있다. 이와 같이 게이트와 에미터콘간의 하나라도 단락되어 있으면 캐소드와 게이트가 단락된 것이 되기 때문에 모든 에미터콘에 전압이 인가되지 않게 되고, 동작불능의 전계방출형 전자원이 되어 버린다.
또, 전계방출형 전자원의 초기의 동작시에 국부적인 탈(脫)가스가 생겨, 이 가스에 의해 에미터콘과 게이트 혹은 애노드 사이가 방전을 일으키는 수가 있으며, 이 때문에 대전류가 캐소드에 흘러 캐소드가 파괴되는 일이 있었다.
또한, 다수의 에미티콘중 전자방출되기 쉬운 에미터콘이 존재하기 때문에 이 에미터콘에서 집중하여 방출된 전자에 의해 화면상에 이상하게 밝은 스포트가 발생하는 수도 있었다.
그래서, 제25도에 도시하는 바와 같이 캐소드 배선(102)과 에미터콘(106) 사이에 저항층(103)을 형성하고, 에미터콘(106) 중의 하나가 형상의 불균일성에서 이상하게 많은 전자를 방출하기 시작하면 게이트 전극(105)과 캐소드 배선(102) 사이에는 저항층(103)에 의한 전압강하가 생기게 된다.
이 전압강하에 의해 이상하게 많은 전류를 방출하려 하는 에미터콘의 인가전압이 방출전류에 응하여 내려지기 때문에 전자방출이 억제되고, 각 에미터콘에서 안정된 전자방출을 행할 수 있게 된다.
이 때문에 캐소드 배선(102)이 파괴되는 것을 방지할 수 있다.
따라서, 저항층(103)을 설치함으로써 FEC의 제조상의 수율 향상, 및 FEC의 안정된 동작을 확보할 수 있게 된다.
(발명이 해결하고자 하는 과정)
그러나, 제25도에 도시하는 구조의 FEC에 있어서는 정자상 캐소드 배선(102)중의 면적이 크고 전면에 에미터콘(106)을 형성하면 캐소드 배선(102)과 각 에미터콘(106)과의 거리에 응하여 캐소드 배선(102)과 각 에미터콘(106) 사이에 저항치가 다르게 된다.
즉, 캐소드 배선(102) 근방에 형성된 에미터콘(106)은 낮은 저항치가 되지만 정자형상의 중앙부를 향하여 형성되는 에미터콘의 저항치는 차츰 높은 저항치가 되어 간다.
그리하면 캐소드 배선(102) 주변에 위치하는 에미터콘(106)으로부터의 전자의 에미션은 커지나 저항치가 높아지는 중앙부를 향하여 에미션이 저하하게 된다.
그래서, 에미션의 균일성을 높이기 위하여 제25도에 도시하는 바와 같이 정자형상의 캐소드 배선(102)에서 가 에미터콘까지의 저항치의 편차를 무시할 수 있을 정도로 작게 하기 위하여 소정거리(L)를 두고 에미터콘(106)을 형성하도록 하고 있었다.
이 때문에 정자형상의 캐소드 배선(102) 주위에서 거리(L) 사이에는 에미터콘(106)을 설치할 수 없고, 에미터콘의 실장( 裝)밀도가 저하되는 문제점이 있었다.
또, 저항의 균일화를 도모하기 위하여, 캐소드 배선을 더욱 세분화하여 하나의 정자형상안에 에미터콘을 4개정도 형성하는 것도 생각할 수 있으나 이와 같이하면 극단으로 에미터콘의 실장밀도가 저하하게 된다.
또한, 정자형상으로 형성된 캐소드 배선(102)에 대한 각 에미터콘(106) 위치가 저항치에 관계하게 되고, 제조시의 에미터콘이 얼라인먼트 정밀도에 따라 저항치가 변화되어 버린다. 이 때문에 엄밀하게 마스크 맞춤을 행하여 에미터콘(106)을 형성할 필요가 있고, 제조가 곤란해지는 문제점도 있었다.
또, 제25도의 FEC의 구성 대신, 정자형상이 없는 스트라이프상의 캐소드 배선상에 저항층을 전면에 형성하고, 캐소드 배선상에 형성된 저항층상에 에미터콘을 형성하는 것도 알려져 있으나 이와 같은 구성에 의하면 저항층 막두께의 균일성이 각 에미터콘의 저항치의 편차가 되어, 각 에미터콘의 에미션이 균일하게 되기 어렵다는 결점이 있었다. 또, 저항치는 저항층 두께로 결정되지만 그 두께에는 한계가 있으므로 대전류 용량, 및 고저항치를 얻기가 곤란하고, 저항층을 설치함에 의한 효과가 작다고 하는 결점도 있었다. 그래서, 본 발명은 캐소드 배선과 복수의 각 에미터콘간의 저항치를 대략 일정하게 할 수 있음과 동시에 에미터콘이 실장밀도를 향상시킨 전계방출형 전자원을 제공함을 목적으로 하고 있다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위하여 본 발명은 캐소드 배선 영역내에 캐소드 배선에서 분리된 캐소드 도체를 복수 설치하고, 상기 캐소드 배선과 상기 캐소드 도체를 저항층에서 전기적으로 접속함과 동시에 캐소드 도체상에 복수의 에미터콘을 직접 또는 상기 저항층을 통하여 설치하게 한 것이다.
상기 목적을 달성하기 위하여 본 발명은 캐소드 전극 영역내에 도체부가 없는 창을 설치하고, 이 창내에 저항치가 상이한 저항층을 형성함과 동시에 저항층상에 복수의 에미터콘을 설치하도록한 전계방출 전자원에 있어서, 캐소드 전극에 가까운 저항층 부분의 저항치를 낮게하도록 한 것이다.
[작용]
본 발명에 따르면 캐소드 배선과 각 에미터콘간의 저항치를 대략 일정하게 할 수 있기 때문에 캐소드 도체내의 각 에미터콘이 에미션을 균일화할 수 있다.
또, 캐소드 도체상의 어디에 에미터콘을 설치하더라도 균일화가 도모되기 때문에 에미터콘의 실장밀도를 향상시킬 수 있다.
[실시예]
본 발명의 제1 실시예의 전계방출형 전자원의 캐소드 전극의 구성을 제1도에 도시한다.
이 도면에 도시하는 캐소드 배선(2)은 병렬로 다수가 설치된 스트라이프이상 캐소드 배선(2) 중의 1개이고, 1영역이다. 캐소드 배선(2)영역내에는 캐소드 배선(2)에서 분리하기 위하여 캐소드 배선(2)을 드러내듯이 도체가 없는 영역(8)을 주위에 설치한 섬형상 캐소드 도체(7)가 복수 설치되어 있다.
이 섬형상 캐소드 도체(7) 및 캐소드 배선(2)상에 저항층(3)을 설치하여 이 저항층(3)에 의해 양자를 전기적으로 접속하고 있다.
그리고, 상기 섬형상 캐소드 도체(7)에 대응하는 저항층(3)상에 에미터콘(6)을 형성하여 전자방출원으로 하는데, 그 구조를 제2도에 도시하는 단면도를 사용하여 설명한다.
이 도면에 있어서, 절연성 기판(1) 상에 캐소드 배선(2)과 섬형상 캐소드 도체(7)가 Nb, Mo, Aℓ등의 도전성 박막으로 패턴형성되어 있고, 이 섬형상 캐소드 도체(7)와 캐소드 배선(2) 상에는 비정질 실리콘 등으로 되는 저항층(3)이 캐소드 배선(2)의 영역내 전면(全面)에 형성되어 있다.
또한, 저항층(3)상에 이산화실리콘(Si02)으로 이루어지는 절연층(4), 및 Nb, Mo, Aℓ, WSi2등으로 이루어지는 게이트 전극(5)이 형성되어 있고, 이 게이트 전극(5)과 절연층(4)에 개구된 개구부 중에는 Mo로 이루어지는 에미터콘(6)이 각각 형성되어 있다.
이 게이트 전극(5)도 스트라이프상으로 형성되어 있고, 캐소드 배선(2)과 함께 매트릭스를 형성하고 있다.
이 경우는 가령 도시하는 바와 같이 하나의 섬형상 캐소드 도체(7)에 대응하여 4열의 에미터콘(6)이 형성되어 있고, 이 단위를 1그룹 단위로 하면 제2도에 도시하는 경우에 있어서는 1그룹 단위의 에미터콘(6)이 섬형상의 캐소드 도체(7)상에 형성되어 있고, 캐소드 배선(2)에 가까운 에미터콘(6)이나, 캐소드 배선(2)에 먼 에미터콘(6)이나 도체가 없는 영역(8)의 폭이 균일하고 저항층(3) 두께가 균일하게 되어 있기 때문에 각 에미터콘(6)의 저항치를 대체로 균일화할 수 있다.
다음에, 캐소드 배선(2)과 섬형상 캐소드 도체(7)등의 도체부와, 저항층(3)과의 위치가 상기 제1 실시예와는 반대가 된, 제2 실시예의 전계방출형 전자원의 캐소드 전극을 제3도에 도시한다.
이 도면에 있어서, 절연성 기판(1) 상에 캐소드 배선(2) 영역내에 저항층(3) 이 형성된다. 또한, 저항층(3) 상에 캐소드 배선(2) 및 섬형상 캐소드 도체(7)를 형성한다.
또, 캐소드 배선(2) 및 섬형상 캐소드 도체(7) 상에는 Si0의 절연층(4) 및 Nb, Mo, Aℓ, WSi2등으로 이루어지는 게이트 전극(5)이 형성되어 있고, 이 게이트 전국(5)과 절연층(4)의 상기 섬모양 캐소드 도체(7)에 대응하는 부분에는 개구부가 설치되고, 이 개구부 안에는 Mo의 에미터콘(6)이 각각 형성되어 있다.
또, 이 제2 실시예의 변형으로서 절연성 기판(1) 상에 캐소드 배선(2) 만을 설치하고, 이 캐소드 배선(2) 상의 전면에 저항층(3)을 설치하고, 또한 이 저항층상에 섬형상 캐소드 도체(7)를 설치한다.
그리고, 에미터콘(6), 절연층(4), 게이트 전극(5)은 상기 제2 실시예와 동일하게 섬형상 캐소드 도체(7) 상에 설치하게 한다.
이와 같은 캐소드 전극의 구성으로 하여도 된다.
다음에, 제4도에 상기 제1 실시예의 변형으로서 섬형상 캐소드 도체(7)와 캐소드 배선(2) 사이에 에미터콘(6)을 설치한 예를 도시한다.
이 예에 따르면 캐소드 배선(2)에 제일 가까운 에미터콘(6)의 저항치는 캐소드 배선(2)과 에미터콘(6)을 연결하는 저항층(3) 길이로 대략 결정하고, 다른 에미터콘(6)의 저항치는 캐소드 배선(2)과 섬형상 캐소드 도체(7) 사이의 저항층(3) 길이와, 섬형상 캐소드 도체(7)와 에미터콘(6)과의 간격인 저항층(3) 두께로 대략 결정되게 된다. 그래서, 모든 에미터콘(6)의 저항층이 대략 일정해지도록 섬형상 캐소드 도체(7) 크기를 조정하면, 모든 에미터콘(6)의 저항층을 대략 일정하게 할 수 있다.
이 도시의 경우는 그룹 단위를 구성하는 복수의 에미터콘(6) 중, 외주연의 에미터콘(6)을 제외한 에미터콘(6)이 섬형상 캐소드 도체(7) 상에 형성되게 된다.
이같이 하여 설정할 경우의 섬형상 캐소드 도체(7)의 예를 제5도 및 제6도를 참조하면서 설명한다.
단, 이를 도면에 있어서는 절연층(4)과 게이트 전극층(5)을 생략하여 도시하고 있다.
제5도는 1그룹 단위로 에미터콘(6)을 16개 설치하는 예를 나타내고 있으며, 이 경우는(a)에 도시하는 바와 같이 캐소드 배선(2)의 외주연에 설치되어 있는 에미터콘(6)은 12개이고, 중앙부 근방에 4개의 에미터콘(6)이 설치되어 있다.
이 때문에 중앙부 근방의 4개의 에미터콘(6)의 저항치가 높아지므로 이 4개의 에미터콘(6)을 커버하도록 중앙부 근방에 파선으로 도시하는 바와 같이 섬형상 캐소드 도체(7)를 설치하게 한다.
그리하면 동도(b)에 도시하는 바와 같이 중앙부 근방의 에미터콘(6)의 저항치는 섬형상 캐소드 도체(7)를 통한 저항치가 되기 때문에 중앙부의 에미터콘(6)의 저항치가 강하하고, 다른 에미터콘(6)과의 저항치를 대략 같게할 수 있다.
제6도는 1그룹 단위로 12개씩의 군(群)으로 된 에미터콘(6)을 2군 설치하는 예를 나타내고 있으며, 이 경우는 캐소드 배선(2)의 외주연에 설치되어 있는 에미터콘(6)은 16개이고, 중앙부에 8개의 에미터콘(6)이 설치되어 있다.
이 때문에 중앙부 근방의 8개의 에미터콘(6)의 저항치가 높아지므로 이 8개의 에미터콘(6) 중, 군마다의 4개씩을 커버하도록 중앙부 근방에 파선으로 표시하는 바와 같이 섬형상 캐소드 도체(7)를 2개 설치하게 한다.
그리하면 중앙부 근방의 에미터콘(6)의 저항치는 섬형상 캐소드 도체(7)를 통한 저항치가 되기 때문에 이들 에미터콘(6)의 저항치가 강하하고, 다른 에미터콘(6)과의 저항치를 대략 같게할 수 있다.
또, 군마다에 설치되는 섬형상의 캐소드 도체(7) 끼리의 저항치는 더욱 높게 설정되어 있고, 전기적으로 독립에 가까운 모양으로 설정되어 있다.
이 경우에 있어서의 각 군을 각 화소에 대응하도록 하여도 된다.
이와 같이 본 발명이 전계방출형 전자원은 그룹내의 에미터콘 수에 응하여 섬형상 캐소드 도체(7) 크기를 바꿈으로써 그룹 단위내의 에미터콘의 저항치를 대략 같게 할 수 있다.
따라서, 그룹 단위내의 모든 에미터콘의 에미션을 대략 같게할 수 있음과 동시에 에미션 전류를 증가할 수 있게 된다.
또, 본 발명의 전계방출형 전자원에 있어서는 섬형상 캐소드 도체(7)에 대한 게이트 전극(5)에 설치되는 개구부의 마스크 맞춤의 정밀도를 종래보다 낮출 수 있음과 동시에 저항층(3)을 수평방향의 긴 저항체로서 사용하고 있기 때문에 저항치를 크게 할 수 있다.
또한, 그룹 단위내의 에미터콘의 저항치의 차가 적기 때문에 그룹 단위내의 에미터콘의 수를 많게할 수 있다.
이 때문에 그룹 단위를 세분화할 필요가 없기 때문에 에미터콘의 실장 밀도를 높일 수 있음과 동시에 그 제조도 용이하게 행할 수 있게 된다.
그리고, 또, 에미터콘의 저항치는 캐소드 배선과 섬형상 캐소드 도체를 제작하기 위한 마스크층의 정밀도와, 저항층의 저항치로 대략 결정하고, 캐소드 배선과 섬형상 캐소드 도체를 동시에 같은 마스크로 형성할 수 있는 사실로 인하여 설정 저항치를 재현성 좋게 기판전면에 걸쳐 균일하게 형성할 수 있다.
또한, 상기 전계방출형 전자원에 이격하여 형광체를 도포한 애노드 전극을 설치하면 디스플레이를 구성할 수 있고, 이 경우는 상기 그룹 단위를 그 화소에 대응시키도록 하면 된다.
이상의 설명에 있어서는 전계방출형 전원의 캐소드 전극을, 캐소드 배선(2)의 내측에 도체 없는 영역(8)을 주위에 설치한 섬형상 캐소드 도체(7)로 하였으나 캐소드 전극을 제7도 및 제8도에 도시하는 구성으로 하여도 된다.
제7도에 도시하는 캐소드 전극은 스트라이프 형상의 캐소드 배선(2)과 그 양측에 설치된 복수의 캐소드 도체(9)에 의해 1영역을 형성하게 한 것이다.
이 경우에 있어서도 영역내의 캐소드 배선(2)과 캐소드 도체(9) 사이는 저항층에 의해 접속되어 있다. 또, 저항층은 1영역마다 설치되고, 인접된 영역간에는 저항층 분리부(10)가 설치되어 있다.
이 구성에 있어서는 저항층상에 캐소드 배선(2) 및 캐소드 도체(9)를 형성하여 캐소드 도체(9) 상에 복수의 에미터콘 및 게이트 전극을 설치하게 하거나, 캐소드 배선(2) 및 캐소드 도체(9) 상에 저항층을 형성하고, 캐소드 도체(9)에 대응하는 저항층상에 복수의 에미터콘 및 게이트 전극을 형성하거나 하면 된다.
혹은 캐소드 배선(2) 상에 저항층을 형성하고, 이 저항층상에 복수의 에미터콘 및 게이트 전극이 형성된 캐소드 도체(9)를 설치하게 하여도 된다.
제8도에 도시하는 캐소드 전극은 스트라이프상의 캐소드 배선(2-1, 2-2, 2-3, 2-4...)과 그 사이에 설치된 복수의 캐소드 도체(9)에 의해 1영역을 각각 형성하게 한 것이다.
즉, 캐소드 배선(2-2)과 캐소드 배선(2-3) 및 그 사이에 형성되어 있는 캐소드 도체(9)로서 1영역을 형성하고 있다.
이 경우에 있어서도, 영역내의 캐소드 배선(2-1)과 캐소드 도체(9), 캐소드 배선(2-2, 2-3)과 캐소드 도체(9), 캐소드 배선(2-4)과 캐소드 도체(9) 사이는 저항층에 의해 접속되어 있다. 이 구성에 있어서는 저항층상에 캐소드 배선(2-1, 2-2, 2-3, 2-4...) 및 캐소드 도체(9)를 형성하여 캐소드 도체(9) 상에 복수의 캐소드 도체(9) 상에 복수의 에미터콘 및 게이트 전극을 설치하게 하거나, 캐소드 배선(2-1, 2-2, 2-3, 2-4...) 및 캐소드 도체(9) 상에 저항층을 형성하고, 캐소드 도체(9)에 대응하는 저항층상에 복수의 에미터콘 및 게이트 전극을 형성하거나 하면 된다.
혹은 캐소드 배선(2-1, 2-2, 2-3, 2-4...) 상에 저항층을 형성하고, 이 저항층상에 복수의 에미터콘 및 게이트 전극이 형성된 캐소드 도체(9)를 설치하게 하거나 하면 된다.
다음에, 제2도 및 제4도에 도시하는 전계방출형 전자원의 제조방법을 설명한다.
우선 유리등의 절연기판(1) 상에 니오브(Nb), 몰리브덴(Mo) 혹은 알루미늄(Aℓ) 등의 금속박막으로 된 캐소드 배선(2)을 형성하고, 이 캐소드 배선(2)에 포토리소그래피 수법에 의해 중간이 뚫린 부분 및 이중간이 뚫린 부분안에 구형의 섬형상 캐소드 도체(7)를 동시에 형성한다. 이 섬형상 캐소드 도체(7)의 형은 구형(矩形)에 한정되는 것은 아니고, 각 에미터콘의 배열에 응하여 원형이라도 좋다.
그리고, 이 캐소드 배선(2)과 섬형상 캐소드 도체(7)를 덮도록 스퍼터법 혹은 CVD 법에 의해 0.5미크론∼2.0 미크론 정도의 막 두께의 저항층(3)을 형성한다.
이 저항층(3)의 재료는 비정질 실리콘, In203, Fe203, Zn0, NiCr, 합금, 혹은 불순물을 도프한 실리콘 등이 사용되고, 그 저항율은 약 1×101∼1×106Ωcm이 된다.
그리고, 상기 캐소드 배선(2) 및 저항층(3)을 덮도록 상기 기판(1) 상에 스퍼터법 혹은 CVD법에 의해 약 1.0미크론의 막 두께인 이산화실리콘(Si02)으로 이루어지는 절연층(4)을 형성한다.
그리고, 이 절연층(4) 상에 스퍼터법에 의해 약 0.4미크론의 막두께의 Nb, Mo, Aℓ, WSi2로 이루어지는 게이트 전극(5)을 성막한다.
그리고 이 게이트 전극(5)에 직경 약 1.0미크론의 복수의 개구부를 포토리소그래피 수법으로 형성하고 이 개구부에서 완충 풀루오르산(BHF) 등을 이용한 습식에칭 혹은 CHF3등의 가스를 이용한 RIE에 의해 저항층(3)에 도달하는 개구부를 형성한다.
다음에, 게이트 전국(5) 상에 전자빔(EB) 증착법을 이용하여 알루미늄을 경사지게 증착함으로써 박리층을 형성한다.
이 박리층상에 다시 EB 증착법을 이용하여 몰리브덴을 수직방향으로 정증착하면 상기 개구부내에 몰리브덴이 콘형상으로 퇴적됨으로써 에미터콘(6) 이 형성된다.
그리고, 박리층을 인산 등의 박리액에 의해 용해시킴으로써 제거하면 제2도 혹은 제4도에 도시하는 바와 같은 전계방출형 전자원을 얻을 수 있다.
다음에 제3도에 도시하는 전계방출형 전자원의 제조방법을 설명한다.
우선, 유리나 세라믹 등의 절연성 기판(1) 상에 비정질 실리콘이나 불순물을 도프한 실리콘 등을 스퍼터법, 또는 CVD법 등으로 캐소드 배선(2)의 영역전체에 0.5∼2.0미크론 정도의 박막으로 저항층(3)을 형성한다.
이 저항층(3)의 저항율은 1×101∼1×106Ωcm 범위가 양호하다.
그리고, 상기 저항층(3)을 덮돌고 Nb, Mo, Aℓ 등의 금속 박막을 증착형성하고, 포토리소그래피법에 의해 에칭하여 도체가 없는 영역(8)을 형성함으로써 캐소드 배선(2)과 섬형상 캐소드 도체(7)를 분리형성 한다. 그리고, 캐소드 배선(2), 섬형상 캐소드 도체(7)상에 이산화실리콘으로 이루어지는 절연층(4)을 약 1미크론 두께로 스퍼터법이나 CVD법으로 형성한다.
그리고 절연층(4)상에 Nb, Mo, Aℓ, WSi2s로 이루어지는 게이트 전극(5)을 약 0.4미크론 두께로 스퍼터법으로 형성한다.
이 게이트 전극(5) 상에 직경 약 1미크론의 복수의 개구부를 포토리소그래피법으로 형성하고 이 개구부에서 습식에칭 혹은 건식에칭에 의해 섬형상 캐소드 도체(7)에 도달하는 개구부를 형성한다.
다음에, 게이트 전극(5) 상에 박리층을 설치한 후, 몰리브덴을 정증착하여 개구부내에 에미터콘(6)을 형성하는데, 이는 상기 제조방법과 같으므로 그 설명은 생략한다.
본 발명의 제3 실시예의 전계방출형 전자원의 캐소드 전극의 구성을 제9도에 도시한다.
이 도면이 도시하는 캐소드 전극(30)은 병렬로 다수개 설치된 스트라이프상 캐소드 배선(12)으로 되어 있고, 캐소드 배선(12) 영역내에는 캐소드 배선(12)을 도려내듯이 도체없는 영역이 뚫려 있다. 이 캐소드 배선(12)을 도려낸 창에는 제1저항층(13)과 제2저항층(17)이 형성되어 있다. 이 제2저항층(17)은 창 중앙부에 설치되어 있고, 그 저항치는 제1저항층(13)의 저항치보다 낮은 저항치로 되어 있다.
그리고, 뚫린 캐소드 배선(12) 근방을 확대하여 제10도에 도시하는데, 제1저항층(13)과 제2저항층(17)상에 복수의 에미터콘(16)이 형성되어 전자방출원으로 되어 있다.
이 에미터콘(16)중의 제1저항층(13)상에 형성되어 있는 에미터콘(16)에는 캐소드 배선(12)에서 제1저항층(13)을 통하여 전류가 공급되고 있으며, 제2저항층(17)상에 형성되어 있는 에미터콘(16)에서 제1저항층(3)과 제2저항층(7)을 통하여 캐소드 배선(12)에서 전류가 공급되고 있다.
다음에, 이 도시의 A-A선으로 절단한 단면도를 제11도에 나타낸다.
이 도면에 있어서, 절연성 기판(11)상에 캐소드 배선(12)이 Nb, Mo, Aℓ 등의 도전성 박막으로 패턴형성되어 있고, 이 캐소드 배선(12)상에는 불순물이 도프된 비정질 실리콘 등으로 되는 제1저항층(13), 제2저항층(17)이 캐소드 배선(12) 영역내 전면에 형성되어 있다.
그리고, 제1저항층(13), 제2저항층(17)상에 이산화실리콘(Si02)으로 이루어지는 절연층(14), 및 Nb, Mo 등으로 이루어지는 게이트 전극(15)이 형성되어 있고, 이 게이트 전극(15)과 절연층(14)에 개구된 개구부 중에는 Mo로 이루어지는 에미터콘(16)이 각각 형성되어 있다.
이 게이트 전극(15)도 스트라이프상으로 형성되어 있고, 캐소드 배선(12)과 함께 매트릭스를 형성하고 있다.
제11도에 도시하는 전계방출형 전자원의 등가회로를 제12도에 도시한다.
이 도면에 있어서 에미터콘(16-1)과 에미터콘(16-3)은 대칭으로 형성되어 있기 때문에 캐소드 배선(12)으로부터의 저항치는 대등하다.
또, 중앙의 에미터콘(16-2)은 캐소드 배선(12)으로부터의 거리가 길게 되어 있기 때문에 캐소드 배선(12)으로부터의 저항은 통상은 커진다. 그래서, 에미터콘(16-2) 아래의 제2저항층(17)의 저항치를 낮은 저항치로 하면 다른 에미터콘(16-1, 16-3)과 대략 같은 저항치로 할 수 있다.
그리고, 제10도를 참조하면서 설명하면, 에미터콘(16)은 가령 3열 형성되어 있으나 상기 제10도에 도시한 바와 같이 1열째와 3열째의 에미터콘(16)과, 중앙 열의 제일 위와 제일 아래 행의 에미터콘(16)은 제1저항층(13)상에 형성되어 있고 2열째 중앙부의 에미터콘(16)이 가령 3개 제2저항층(17)상에 형성되어 있다.
상기한 바와 같이 제2저항층(17)의 정항치는 제1저항층(13)보다 저항치가 낮게 되어 있기 때문에 캐소드 배선(12)에 가까운 1열째와 3열째의 에미터콘(16)까지의 저항치와, 캐소드 배선(12)에서 먼 2열째의 중앙부 에미터콘(16)까지의 저항치는 제2저항층(17)의 저항치가 낮기 때문에 대체로 균일화할 수 있다.
또한, 불순물이 도프된 비정질 실리콘으로 이루어지는 제1저항층(13)을 캐소드 배선(12) 영역내의 전면에 형성한 후, 제2저항층(17)을 형성하는 부분에 대응하는 제1저항층(13)에만 레이저 등을 조사함으로써 부분적으로 어닐링하면 저저항화된 제2저항층(17)을 형성할 수 있다.
다음에, 본 발명의 제4 실시예의 전계방출형 전자원의 캐소드 전극 상면도를 제13도에 도시한다.
이 도시하는 캐소드 배선(12)은 제9도에 도시하는 캐소드 전극(30)과 동일하게 병렬로 다수개 설치된 스트라이프상 캐소드 배선(12)과, 캐소드 배선(12) 영역내에는 캐소드 배선(12)을 도려내듯이 도체가 없는 영역이 뚫려 있다.
이 캐소드 배선(12)을 도려낸 창에는 제1저항층(18)과 링형상의 제2저항층(19)이 형성되어 있다. 이 제2저항층(19)은 창의 캐소드 배선(12)에 가까운 부분에 설치되어 있고, 그 저항층은 제1저항층(18)의 저항치보다 높은 저항치로 되어 있다.
이 제1저항층(18)과 제2저항층(19)상에 복수의 에미터콘(16)이 형성되어 전자방출원으로 되어 있다. 이 에미터콘(16) 가운데의 제1저항층(18)상에 형성되어 있는 에미터콘(16)에는 캐소드 배선(12)에서 제1저항층(18) 및 제2저항층(19)을 통하여 전류가 공급되고 있으며, 제1저항층(18)상에 형성되어 있는 에미터콘(16)에서 거리가 길게 된 제1저항층(18)을 통하여 캐소드 배선(12)에 전류가 공급되어 있다.
제13도에 도시하는 B-B선으로 절단된 단면도를 제14도에 도시한다.
이 도면에 있어서 절연성 기판(11)상에 캐소드 배선(12)이 Nb, Mo, Aℓ 등의 도전성 박막으로 패턴형성되어 있고, 이 캐소드 배선(12)상에는 불순물이 도프된 비정질 실리콘 등으로 이루어진 제1저항층(18), 제2저항층(19)이 캐소드 배선(12)의 영역내 전면에 형성되어 있다.
그리고, 제1저항층(18), 제2저항층(19)상에 이산화실리콘(Si02)으로 이루어진 절연층(14) 및 Nb, Mo 등으로 이루어진 게이트 전극(15)이 형성되어 있고, 이 게이트 전극(15)과 절연층(14)에 개구된 개구부 안에는 Mo로 이루어진 에미터콘(16)이 각각 형성되어 있다.
이 게이트 전극(15)도 스트라이프상으로 형성되어 있으며, 캐소드 배선(12)과 함께 매트릭스를 형성하고 있다.
에미터콘(16)은 가령 4열 형성되어 있고, 이 에미터콘(16) 외주를 구성하는 에미터콘(16) 아래에는 제2저항층(19)이, 제1저항층(18)에 묻히듯이 중도까지 형성되어 있다.
단, 이 단면도는 제13도에 도시하는 B-B선으로 절단한 단면도이기 때문에 1열째의 에미터콘(16-1)과 4열째의 에미터콘(16-4) 아래만 제2저항층(19)이 형성되어 있는 듯이 도시되어 있다.
이 제2저항층(19)의 저항치는 제1저항층(18)보다 높은 저항치로 됨과 동시에 도시하는 2열째 및 3열째의 에미터콘(16-2, 16-3)과 캐소드 배선(12)과의 거리가 길게 되어 있기 때문에 캐소드 배선(12)에서 각 에미터콘(16-1 ∼ 16-4)까지의 저항치는 대략 같게 된다.
또한, 불순물이 도프된 비정질 실리콘으로 이루어진 제1저항층(18)을 캐소드 배선(12)의 영역내 전면에 형성한 후, 제2저항층(19)을 형성하는 부분만 남기고, 투명하게 되어 있는 기판(11) 아래에서 레이저 등을 조사함으로써 부분적으로 어닐링을 행하고, 다시 기판(11)아래에서 전면에 단시간 레이저 등을 조사하여 얕게 어닐링을 행함으로써 저저항화된 제1저항층(18)과 저저항화되지 않은 채의 중도까지의 이의 제2저항층(19)을 형성할 수 있다.
다음에, 본 발명의 제5 실시예의 전계방출형 전자원의 캐소드 전극 상면도를 제15도에 도시한다.
이 도시하는 캐소드 전극(30)은 제1도에 도시하는 캐소드 전극(20)과 마찬가지로 병렬로 다수개 설치된 스트라이프상 캐소드 배선(12)으로 되어 있고, 캐소드 전극(12)의 영역내에는 캐소드 배선(12)을 도려내는 듯이 도체가 없는 영역이 뚫려 있다.
이 캐소드 배선(12)을 도려낸 창에는 제1저항층(20)과 에미터콘(16)아래에만 제2저항층(21)이 형성되어 있다.
이 제2저항층(21)은 캐소드 배선(12)에 가까운 부분에 형성되어 있는 에미터콘(16) 아래에 형성되어 있으며, 그 저항치는 제1저항층(20)의 저항치 보다 높은 저항치로 되어 있다. 이 제1저항층(20)과 제2저항층(21)상에 형성된 복수의 에미터콘(16)에 의해 전자방출원이 구성되어 있다.
이 에미터콘(16) 가운에의 제2저항층(21)상에 형성되어 있는 에미터콘(16)에서 캐소드 배선(12)에 제1저항층(20) 및 제2저항층(21)을 통하여 전류가 공급되고 있으며, 제1저항층(20)상에 형성되어 있는 에미터콘(16)으로부터는 거리가 길게 된 제1저항층(20)을 통하여 캐소드 배선(12)에 전류가 공급되어 있다.
제15도에 도시하는 C-C선으로 절단한 단면도를 제16도에 도시한다.
이 도면에 있어서, 절연성 기판(11)상에 캐소드 배선(12)이 Nb, Mo, Aℓ 등의 도전성 박막으로 패턴형성되어 있고, 이 캐소드 배선(12)상에는 불순물이 도프된 비정질 실리콘 등으로 이루어진 제1저항층(20), 제2저항층(21)이 캐소드 배선(12)의 영역내 전면에 형성되어 있다. 그리고, 제1저항층(20), 제2저항층(21)상에 이산화실리콘(Si02)으로 이루어진 절연층(14), 및 Nb, Mo 등으로 이루어진 게이트 전극(15)이 형성되어 있고, 이 게이트 전극(15)과 절연층(14)에 개구된 개구부 중에는 Mo로 이루어진 에미터콘(16)이 각각 형성되어 있다.
이 게이트 전극(15)도 스트라이프상으로 형성되어 있고, 캐소드 배선(12)과 함께 매트릭스를 형성하고 있다.
에미터콘(16)은 가령 4열 형성되어 있으며, 이 에미터콘(16) 외주를 구성하는 에미터콘(16) 바로 밑 주변에는 제2저항층(21)이 형성되어 있다.
단, 이 단면도는 15로 표시하는 C-C선으로 절단한 단면도이기 때문에 1열째의 에미터콘(16-1)과 4열째의 에미터콘(16-4) 아래에만 제2저항층(21)이 형성되어 있다.
이 제2저항층(21)의 저항치는 제1저항층(20)보다 높은 저항치로 되어 있음과 동시에 도시하는 2열째 및 3열째의 에미터콘(16-2, 16-3)과 캐소드 배선(12)과의 거리가 길게 되어 있기 때문에 캐소드 배선(12)에서 각 에미터콘(16-1, 146-4)까지의 저항치는 대략 대등하게 된다.
또한, 불순물이 도프된 비정질 실리콘으로 된 제1저항층(20)을 캐소드 배선(12)영역내의 전면에 형성한 후, 제2저항층(21)을 형성하는 부분만을 남기고 투명하게 된 기판(11)아래에서 레이저 등을 조사함으로써 부분적으로 어닐링을 행하면 저저항화된 제1저항층(20)과 저저항화되지 않은 채의 제2저항층(21)을 형성할 수 있다.
다음에, 본 발명의 제6 실시예의 전계방출형 전자원의 캐소드 전극의 상면도를 제17도에 도시한다.
이 도시하는 캐소드 전극(30)은 병렬로 다수개 설치된 스트라이프상 캐소드 배선(12)과, 캐소드 배선(12)을 포함하는 영역내에는 도시하는 바와 같이 제1저항층(22)과, 일부의 에미터콘(16)하에 제2저항층(23)이 형성되어 있다.
이 제2저항층(23)은 섬형상으로 형성되어 있음과 동시에 캐소드 배선(12)에서 먼 부분에 형성되어 있는 에미터콘(16) 아래에먼 형성되어 있고, 그 저항치는 제1저항층(22)의 저항치보다 낮은 저항치로 되어 있다. 이 제1저항층(22)과 제2저항층(23)상에 형성된 복수의 에미터콘(16)에 의해 전자방출원이 구성되어 있다.
이 에미터콘(16) 가운데의 제2저항층(23)상에 형성되어 있는 에미터콘(16)에서 캐소드 배선(12)에 제1저항층(22) 및 제2저항층(23)을 통하여 전류가 공급되고 있으며, 제1저항층(22)상에 형성되어 있는 에미터콘(16)에서 캐소드 배선(12)에 제1저항층(22)을 통하여 전류가 공급되고 있다.
또한, 24는 제1저항층(22) 및 제2저항층(23)이 형성되어 있지 않은 저항층 분리부이고, 스트라이프상의 캐소드 배선(12)간을 전기적으로 분리하고 있다.
다음에, 이 도시하는 D-D선으로 절단한 단면도를 제18도에 도시한다.
이 도면에 있어서, 절연성 기판(11)상에 캐소드 배선(12)이 Nb, Mo, Aℓ 등의 도전성 박막으로 패턴형성되어 있고, 이 캐소드 배선(12)상에는 불순물이 도프된 비정질 실리콘등으로 이루어진 제1저항층(22), 제2저항층(23)이 캐소드 배선(12)의 영역내 전면에 형성되어 있다.
또한, 제1저항층(22), 제2저항층(23)상에 이산화실리콘(Si02) 으로 이루어진 절연층(14) 및 Nb, Mo 등으로 된 게이트 전극(15)이 형성되어 있고, 이 게이트 전극(15)과 절연층(14)에 개구된 개구부 중에는 Mo로 이루어진 에미터콘(16)이 각각 형성되어 있다.
이 게이트 전극(15)도 스트라이프상으로 형성되어 있고, 캐소드 배선(12)과 함께 매트릭스를 형성하고 있다.
이 도면에 있어서, 에미터콘(16-1, 16-3)과 캐소드 배선(12) 사이의 저항치는 제1저항층(22)의 길이로 결정되고 있다.
또, 에미터콘(16-2, 16-4)은 캐소드 배선(12)으로부터의 거리가 길게 되어 있기 때문에 캐소드 배선(12)으로부터의 저항은 통상은 커진다.
그래서, 에미터콘(16-2, 16-4)의 아래의 제2저항층(23)의 저항치를 낮은 저항치로 하면 에미터콘(16-1, 16-3)과 대략 같은 저항치로 할 수 있다.
즉, 에미터콘(16)은 캐소드 배선(12)의 1영역에 대하여 도시하는 바와 같이 가령 2열 형성되어 있으나 1열째의 에미터콘(16-1, 16-3)은 제1저항층(22)위에 형성되어 있고, 2열째의 에미터콘(16-2, 16-4)이 섬형상으로 형성되어 있는 제2저항층(23)상에 형성되어 있다.
상기한 바와 같이 제2저항층(23)의 저항치는 제1저항층(22)보다 저항치가 낮게 되어 있기 때문에 캐소드 배선(12)에 가까운 1열째의 에미터콘(16-1, 16-3)까지의 저항치와, 캐소드 배선(12)에서 먼 2열째의 에미터콘(16-2, 16-4)까지의 저항치는 제2저항층(22)의 저항치가 낮기 때문에 대체로 균일화할 수 있다.
또한, 상기 제6실시예에 있어서는 캐소드 배선(12) 일측에만 제1저항층(22) 및 제2저항층(23)을 형성하고 있으나 양측에 형성하도록 하여도 좋다.
그리고, 캐소드 배선(12)을 기판(11)상에 직접 형성하는 대신 제1저항층(22)상에 형성하도록 하여도 된다.
그런데, 불순물이 도포된 비정질 실리콘으로 이루어지는 제1저항층(22)을 캐소드 배선(12)의 영역내 전면에 형성한 후, 제2저항층(23)을 형성하는 부분에만 레이저 등을 조사함으로써 부분적으로 어닐링하면 저저항화된 제2저항층(23)을 형성할 수 있다.
다음에, 본 발명의 제7 실시예의 전계방출형 전자원의 캐소드 전극 상면도를 제19도에 도시한다.
이 도시하는 캐소드 전극(30)을 병렬로 다수개 설치된 스타라이프상 캐소드 배선(12)과 캐소드 배선(12)상에서 양측으로 뻗도록 제1저항층(25)이 형성되어, 캐소드 배선(12)의 1 영역을 형성하고 있다.
또, 제2저항층(26)이 캐소드 배선(12)에 가까운 부분에 설치된 에미터콘(16) 아래에, 깊이 방향에 있어서 중도까지 형성되어 있으며, 그 저항치는 제1저항층(25)의 저항치 보다 높은 저항치로 되어 있다. 이 제1저항층(25)과 제2저항층(26)상에 복수의 에미터콘(16)이 형성되어 전자방출원으로 되어 있다.
이 에미터콘(16) 가운데의 제2저항층(26)상에 형성되어 이는 에미터콘(16)에서 캐소드 배선(12)에 제1저항층(25) 및 제2저항층(26)을 통하여 전류가 공급되어 있으며, 제1저항층(25)상에 형성되어 있는 에미터콘(16)에서 거리가 길게 된 제1저항층(25)을 통하여 캐소드 배선(12)에 전류가 공급되고 있다.
제19도에 도시하는 E-E선으로 절단한 단면도를 제20도에 도시한다.
이 도면에 있어서 절연성 기판(11)상에 캐소드 배선(12)이 Nb, Mo, Aℓ 등의 도전성 박막으로 패턴형성되어 있고, 이 캐소드 배선(12)상에는 불순물이 도프된 비정질 실리콘 등으로 이루어지는 제1저항층(25), 제2저항층(26)이 캐소드 배선(12)의 영역내 전면에 형성되어 있다. 그리고, 제1저항층(25), 제2저항층(26)상에 이산화실리콘(Si02)으로 이루어진 절연층(14), 및 Nb, Mo 등으로 이루어진 게이트 전극(15)이 형성되어 있고, 이 게이트 전극(15)과 절연층(14)으로 개구된 개구부 안에는 Mo로 이루어지는 에미터콘(16)이 각각 형성되어 있다.
이 게이트 전극(15)도 스트라이프상으로 형성되어 있고, 캐소드 배선(12)과 함께 매트릭스를 형성하고 있다.
에미터콘(16)은 도시하는 바와 같이 가령 캐소드 배선(12) 한쪽에 2열씩 형성되어 있고, 이 캐소드 배선(12)에서 가까운 에미터콘(16-1, 16-4) 아래에는 제2저항층(26)이, 제1저항층(25)에 매립되는 듯이 깊이방향에 있어서, 중도까지 형성되어 있다.
이 제2저항층(26)의 저항치는 제1저항층(25)보다 높은 저항치로 되어 있음과 동시에 도시하는 2열째의 에미터콘(16-2, 16-3)과 캐소드 배선(12)과의 거리가 길게 되어 있기 때문에 캐소드 배선(12)에서 각 에미터콘(16-1 ∼ 16-4)까지의 저항치는 대략 같아진다. 또한, 불순물이 도프된 비정질 실리콘으로 이루어진 제1저항층(25)을 캐소드 배선(12)의 영역내 전면에 형성한 후, 제2저항층(26)을 형성하는 부분만을 남기고, 투명하게 된 기판(11) 아래에서 레이저 등을 조사함으로써 부분적으로 어닐링을 행하고, 다시 기판(11) 아래에서 전면에 단시간 레이저 등을 조사하여 얕게 어닐링을 행함으로써 저저항화된 제1저항층(25)과 저저항화되지 않은 채의 중도까지의 깊이의 제2저항층(26)을 형성할 수 있다.
또 24도는 제1저항층(25) 및 제2저항층(26)이 형성되어 있지 않는 저항층 분리부이며, 스트라이프상의 캐소드 배선(12) 사이를 전기적으로 분리하고 있다.
또, 상기 제7실시예에 있어서는 캐소드 배선(12) 양측에 제1저항층(25) 및 제2저항층(26)을 형성하고 있으나 한쪽에만 형성하여도 좋다.
그리고, 제21도에 도시하는 바와 같이 캐소드 배선(12)을 기판(11)상에 직접 형성하는 대신 제1저항층(25)위에 형성하여도 좋다.
다음에, 본 발명의 제8 실시예의 전계방출형 전자원의 캐소드 전극 상면도를 제22도에 도시한다.
이 도시하는 캐소드 전극(30)은 병렬로 다수개 설치된 스트라이프상 캐소드 배선(12)과, 캐소드 배선(12)상에서 양측으로 뻗도록 제1저항층(27)이 형성되어 캐소드 배선(12)의 1영역을 형성하고 있다.
또, 제2저항층(28)이 캐소드 배선(12)에 가까운 부분에 설치된 에미터콘(16) 바로밑 근방에만 형성되어 있고, 그 저항치는 제1저항층(27)의 저항치 보다 높은 저항치로 되어 있다. 이 제1저항층(27)과 제2저항층(28)상에 복수의 에미터콘(16)이 형성되어 전자방출원으로 되어 있다.
이 에미터콘(16) 가운데의 제2저항층(28)상에 형성되어 있는 에미터콘(16)에서 캐소드 배선(12)에 제1저항층(27) 및 제2저항층(28)을 통하여 전류가 공급되어 있고, 제1저항층(27)상에 형성되어 있는 에미터콘(16)에서 거리가 긴 제1저항층(28)을 통하여 캐소드 배선(12)에 전류가 공급되고 있다.
제22도에 도시하는 F-F선으로 절단된 단면도를 제23도에 도시한다.
이 도면에 있어서, 절연성 기판(11)상에 캐소드 배선(12)이 Nb, Mo, Aℓ 등의 도전성 박막으로 패턴형성되어 있고, 이 캐소드 배선(12)상에는 불순물이 도프된 비정질 실리콘 등으로 이루어진 제1저항층(27), 제2저항층(28)이 캐소드 배선(12)의 영역내 전면에 형성되어 있다.
그리고, 제1저항층(27), 제2저항층(28)위에 이산화실리콘(Si02)으로 이루어진 절연층(14), 및 Nb, Mo 등으로 이루어진 게이트 전극(15)이 형성되어 있고, 이 게이트 전극(15)과 절연층(14)으로 개구된 개구부 안에는 Mo로 이루어진 에미터콘(16)이 각각 형성되어 있다.
이 게이트 전극(15)도 스트라이프상으로 형성되어 있고, 캐소드 배선(12)과 함께 매트릭스를 형성하고 있다.
에미터콘(16)은 도시하는 바와 같이 가령 캐소드 배선(12) 한쪽에 2열씩 형성되어 있고, 이 캐소드 배선(12)에서 가까운 에미터콘(16-1, 16-4) 바로 밑 근방에는 제2저항층(28)이 형성되어 있다. 이 제2저항층(28)의 저항치는 제1저항층(27)보다 높은 저항치로 되어 있음과 동시에 도시하는 2열째의 에미터콘(16-2, 16-3)과 캐소드 배선(12)과이 거리가 길기 때문에 캐소드 배선(12)에서 각 에미터콘(16-1, 16-4)까지의 저항치는 대략 동등하게 되어 있다.
또한, 불순물이 도프된 비정질 실리콘으로 이루어진 제1저항층(27)을 캐소드 배선(12)의 영역내 전면에 형성한 후, 제2저항층(28)을 형성하는 부분만을 남기고, 투명한 기판(11) 아래에서 레이저 등을 조사함으로써 부분적으로 어닐링을 행함으로써, 저저항화된 제1저항층(27)과 저저항화되지 않은 채의 제2저항층(28)을 형성할 수 있다.
또한, 24는 제1저항층(27) 및 제2저항층(28)이 형성되어 있지 않은 저항층 분리부이고, 스트라이프상의 캐소드 배선(12) 사이를 전기적으로 분리하고 있다.
또한, 상기 제8 실시예에 있어서는 캐소드 배선(12) 양측에 제1저항층(27) 및 제2저항층(28)을 형성하고 있으나 한쪽에만 형성하여도 된다.
그리고, 제24도에 도시하는 바와 같이 캐소드 배선(12)을 기판(11)상에 직접 형성하는 대신 제1저항층(27)상에 형성하여도 된다.
이와 같이 본 발명의 전계방출형 전자원은 캐소드 배선(12) 영역내의 에미터콘 저항치를 대략 대등하게 할 수 있다.
따라서, 상기 영역내의 모든 에미터콘이 에미션을 대략 같게 할 수 있음과 동시에 에미션 전류를 증가할 수 있게 된다.
그리고, 캐소드 배선(12)의 영역내 에미터콘의 저항치 차가 적기 때문에 영역내의 에미터콘의 수를 많게 할 수 있다.
또한, 영역을 세분화할 필요가 없기 때문에 에미터콘의 실장밀도를 높일 수 있음과 동시에 그 제조도 손쉽게 행할 수 있게 된다.
또한, 상기 전계방출형 전자원에 이격하여 형광체를 도포한 애노드 전극을 설치하면 디스플레이를 구성할 수 있으며, 이 경우는 상기 영역을 그 화소에 대응시키도록 하면 된다.
또, 상기 제3 실시예 내지 제8 실시예에 있어서의 제1저항층 및 제2저항층의 재료로는 불순물이 도프된 비정질 실리콘 혹은 폴리실리콘 등이 사용되고, 도프되는 불순물은, P, Bi, Ga, In, Tℓ 등을 사용할 수 있고, 레이저 조사를 행함으로써 저항치를 101∼106Ωcm의 임의의 저항치로 조절할 수 있다.
이에 따라 제3 실시예에 있어서의 저저항치의 제2저항층(17), 제4 실시예에 있어서의 저저항치의 제1저항층(18), 제5 실시예에 있어서의 저저항치의 제1저항층(20),제6 실시예에 있어서의 저저항치의 제2저항층(23), 제7 실시예에 있어서의 저저항치의 제1저항층(25), 제8 실시예에 있어서의 저저항치의 제1저항층(27)을 형성할 수 있다.
그리고, 레이저는 XeCℓ 엑시머 레이저(파장λ=308nm)를 사용하는 것이 적합하다.
이 경우의 레이저 조사시간은 0.1초이다.
또, 레이저 대신 램프를 사용하여 어닐하여도 좋다.
[발명의 효과]
본 발명은 이상과 같이 구성했기 때문에 캐소드 전극과 각 에미터콘간의 저항치를 대략 일정하게 할 수 있기 때문에 캐소드 영역내에 형성된 각 에미터콘의 에미션을 균일화할 수 있다.
또, 캐소드 전극 근방에 에미터콘을 설치하더라도 에미션의 균일화가 도모되기 때문에 캐소드 영역내의 에미터콘 수를 증가할 수 있으며, 실장 밀도를 향상시킬 수 있다.

Claims (15)

  1. 에미터와 캐소드 배선이 접속된 전계방출형 전자원에 있어서, 캐소드 배선의 영역내에 상기 캐소드 배선에서 분리된 캐소드 도체를 복수 설치하고, 상기 캐소드 배선과 상기 캐소드 도체를 캐소드 배선과 복수의 에미터간의 저항치를 대략 일정하게 하는 저항층에 의해 전기적으로 접속하고, 상기 캐소드 도체상에 복수의 원추상 에미터가 직접 또는 상기 저항층을 통하여 배설된 것을 특징으로 하는 전계방출형 전자원.
  2. 제1항에 있어서, 절연성 기판상에 상기 캐소드 배선 및 상기 캐소드 도체가 설치되어 있는 것을 특징으로 하는 전계방출형 전자원.
  3. 제1항에 있어서, 절연성 기판상에 상기 저항층이 형성되어 있고, 그 저항층상에 상기 캐소드 배선 및 상기 캐소드 도체가 설치되어 있는 것을 특징으로 하는 전계방출형 전자원.
  4. 제1항 내지 제3항의 어느 한항에 있어서, 스트라이프상 캐소드 배선 내측에 도체가 없는 영역을 주위에 설치한 섬형상 캐소드 도체를 복수 설치한 것을 특징으로 하는 전계방출형 전자원.
  5. 제4항에 있어서, 상기 섬형상 캐소드 도체의 적어도 하나가 디스플레이의 1화소에 대응하여 설치되어 있는 것을 특징으로 하는 전계방출형 전자원.
  6. 캐소드 배선 영역내에 도체부가 없는 창을 설치하고, 그 창내에 저항층을 설치함과 동시에 이 저항층상에 복수의 원추상 에미터를 배설한 전계 방출형 전자원에서, 저항층 중앙부 저항치를 주변부 저항층의 저항치 보다 낮게 설정한 것을 특징으로 하는 전계방출형 전자원.
  7. 캐소드 배선 영역내에 도체부가 없는 창을 설치하고, 그 창내에 저항층을 설치함과 동시에 이 저항층상에 복수의 원추상 에미터를 배설한 전계방출형 전자원에 있어서, 상기 복수의 에미터의 내, 외주부에 설치되어 있는 에미터 아래의 저항층의 깊이 방향에 있어서, 저항층 중도까지 높게 설정되어 있는 것을 톡징으로 하는 전계방출형 전자원.
  8. 캐소드 전극 영역내에 도체부가 없는 창을 설치하고, 그 창내에 저항층을 설치함과 동시에 이 저항층상에 복수의 원추상 에미터를 배설한 전계방출형 전자원에 있어서, 상기 복수의 에미터의 내, 외주부에 위치하는 각 에미터 아래의 저항층의 상기 에미터 근방에만 저항치가 높게 설정되어 있는 것을 특징으로 하는 전계방출형 전자원.
  9. 절연기판상에 스트라이프상의 캐소드 전극을 형성하고, 그 캐소드 전극을 포함하는 영역내의 상기 절연기판상에 저항층을 형성함과 동시에 이 저항층상에 원추상 에미터를 배설한 전계방출형 전자원에 있어서, 상기 에미터가 형성되어 있음과 동시에 상기 캐소드 전극에서 먼 부분의 상기 저항층에, 저저항치 부분을 섬형상으로 설치하게 한 것을 특징으로 하는 전계방출형 전자원.
  10. 절연기판상에 스트라이프상의 캐소드 전극을 형성하고, 그 캐소드 전극을 포함하는 영역내의 상기 절연기판상에 저항층을 형성함과 동시에 이 저항층상에 원추상 에미터를 배설한 전계방출형 전자원에 있어서, 상기 캐소드 전극 근방에 배설된 에미터 아래의 저항층의 깊이 방향에 있어서, 중도까지 저항치가 높게 설정되어 있는 것을 특징으로 하는 전계방출형 전자원.
  11. 절연기판상에 스트라리프상의 캐소드 전극을 형성하고, 그 캐소드 전극을 포함하는 영역내의 상기 절연기판상에 저항층을 형성함과 동시에 이 저항층상에 원추상 에미터를 설치한 전계방출형 전자원에 있어서, 상기 캐소드 전극 근방에 배설된 에미터 아래의 저항층의 상기 에미터 바로밑 근방에만 저항치가 높게 설정되어 있는 것을 특징으로 하는 전계방출형 전자원.
  12. 제6항 내지 제11항중의 어느 한 항에 있어서, 상기 캐소드 전극을 상기 저항층상에 형성하게 한 것을 특징으로 하는 전계방출형 전자원.
  13. 제6항 내지 제11항 중의 어느 한 항에 있어서, 절연성의 투명기판상에 상기 캐소드 전극이 설치되어 있는 것을 특징으로 하는 전계방출형 전자원.
  14. 제6항 내지 제11항 중의 어느 한 항에 있어서, 상기 저항층 일부를 어닐링함으로써 저저항치의 저항층을 형성하는 것을 특징으로 하는 전계방출형 전자원.
  15. 제6항 내지 제8항 중의 어느 한 항에 있어서, 상기 캐소드 전극에 설치된 창의 적어도 하나가 디스플레이의 1화소에 대응하여 설치되어 있는 것을 특징으로 하는 전계방출형 전자원.
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