KR19980063544A - 열-대-행 누출을 감소시키는 전계방사 장치의 제조방법 - Google Patents

열-대-행 누출을 감소시키는 전계방사 장치의 제조방법 Download PDF

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Abstract

다이아몬드-물성-탄소 전계방사 장치(300, 800)를 제조하는 방법에 있어서; (i)행 전도체(330, 830) 안정층(364)상에 형성하는 단계와, (ii)다이아몬드-물성-탄소에서 만들어지는 이미터 면(370, 870), 행 전도체(330, 830)의 중앙 우물영역(332, 832)과 정합으로 안정층(364)상에 형성되는 단계와, (iii)안정층(364) 및 이미터 면(370, 870), 전계 형상화 층(374)상에 형성되는 단계와, (iv)연속평면(371, 871)을 한정하며, 행 전도체(330, 830)와 대향되는 대향에지를 가지는 전계형상 층(377)과 안정기(365)를 형성하도록 전계 형상화 층(374)과 안정기 층(364)을 패터닝하는 단계와, (v)유전체 층(341)블랭킷을 증착하는 단계와, (vi)행 전도체(330, 830)의 중앙 우물영역(332, 832)위쪽에 방사 우물(360, 860)을 형성하는 단계를 구비한다.

Description

열-대-행 누출을 감소 시키는 전계방사 장치의 제조방법
본 발명은 전계방사 장치에 관한 것으로, 특히 다이아몬드-물성-탄소(diamond-like-carbon) 이미터면을 포함하는 3극 소자 전계방사 장치에 관한 것이다.
전계방사 장치는 종래 기술로 공지되어 있다. 전계방사 장치의 하나의 구성은 캐소드 및 애노드의 두 개의 전극을 포함하는 다이오드이며; 전계방사 장치의 다른 일반 구성은, 캐소드, 게이트 전극, 애노드의 3개의 전극을 포함하는 3극 소자이다. 도시된 도 1은 3극 소자 구성을 갖는 종래 기술의 전계방사 장치(100,이하 FED라함)이다. FED(100)은 유전체층(140)에 의해 전도층(130, 또한 행으로 알려짐)에서 이격된 게이트 계통 전극(150, 또한 열으로 알려짐)을 포함한다. 전도체층(130)은 지지되는 기판상에 형성된다. 유전체 층(140)은 게이트 계통 전극(150)과 전도체 층(130)간에 전류의 형성을 일어나지 않게 한다. 이격된 게이트 계통 전극(150)은 유전체 물질로 만들어진 애노드(180)이다. 유전체 층(140)은 방사기 우물(160)을 한정하는 측면을 가진다. 전자 방사기(170)는 방사기 우물(160)내에 배치되며 스핀트 팁(spindt tip)을 포함할 수 있다. FED(100)의 작용동안, FED의 작용으로는 고유의 3극 소자로서 통상 작용하며, 최적 전압은 게이트 계통 전극(150), 전도체 층(115), 및 애노드쪽으로 유도된 연유로 전자 방사기(170)로부터 전자를 추출하기 위한 애노드(180)로 적용된다. FED(100)의 메커니즘 고장의 하나는 유전체 층(140)내의 결점에 있다. 결점(145)은 게이트 계통 전극(150) 및 전도체 층(130)간의 크랙 또는 공극 연장을 포함할 수 있으며, 그 때문에 전도체 통로 및 게이트 전극과 전도체 층간의 소망되는 전기적 절연을 방지하도록 제공된다. 공급전압(185)이 게이트 계통 전극(150) 및 전도체 층(130)간에 전위차를 제공 한다면, 전류는 일련의 회로내에서 암메터(190 ammeter)에 의해 측정되며, 소망치 않는 결점(145)으로 완료된다. 다이아몬드-물성 탄소 막과 같은, 방사성 막(emissive films)을 채용하는 3극 소자 전계방사 장치의 성장내에서 유사 결점이 관찰된다.
따라서, 전계 방사성 막의 채용은 전계방사 장치 제조방법을 위해 필요하며, 열 대 행 전류 누출을 감소하며 유전체 층 내부에 결점의 형성을 방지한다.
내용없음
도 1은 종래 기술 전계방사 장치의 횡 단면도.
도 2는 전계방사 장치의 횡 단면도.
도 3은 도 2의 전계방사 장치의 부분 확대도.
도 4 내지 도 8은 도 2 및 3의 전계방사 장치의 형성 구조의 횡 단면도.
도 9는 도 2를 참조하여 설명된 방식으로 제조된 전계방사 장치로 나타나는 열 대 행 전류의 누출을 나타내는 도표의 도면.
도 10 내지 도 15는 본 발명에 따른 열 대 행 누출을 감소 시키는 전계방사 장치 제조 방법의 다양한 수행단계를 따르는 파악되는 구조의 횡단면도.
도 16은 본 발명에 따른 열 대 행 누출을 감소 시키는 전계방사 장치 제조하는 방법의 다양한 수행단계를 따르는 전계방사 장치의 다른 실시예 픽셀의 횡 단면도.
도 17은 도 16의 전계방사 장치의 캐소드 부분의 평면도.
도 18은 도 16 및17의 전계방사 장치에 적용되는 다양한 전위차에서 측정되는 열 대 행 전류의 누출을 나타내는 도표의 도면.
*도면의 주요부분에 대한 부호의 설명*
300, 800: 전계방사 장치330, 830: 행 전도체
364: 안정층332, 832: 중앙 우물영역
360, 860: 방사우물370, 870: 이미터 면
374: 전계형상화 층377: 전계형상 층
참조되는 도 2는 전계방사 장치(200)의 횡단면도를 나타낸다. 캐소드(276)를 포함하는 전계방사 장치(200)는 지지 기판(210)을 포함하며, 보로실리케이트 유리 또는 실리콘과 같은 유리로부터 만들어질 수 있다. 지지 기판(210)의 주면은 행 전도체(230)를 형성하며, 알루미늄 또는 몰리브덴과 같은 적합한 전도성 물질로부터 만들어 질 수 있다. 방사성 구조(220)는 행 도전체(230)상에 형성된다. 방사성 구조(220)는 3개 층을 포함한다; 안정기(265)는 행 전도체(230)아래 증착되며 도핑된 비정질 실리콘으로 도핑된 것과 같은 저항성 물질을 포함하며 행 도전체(230)아래 증착된다; 이미터 면(270)은 안정기(265)상에 형성되며 적합한 전계 방사성 물질 예를 들면 다이아몬드-물성 탄소, 입방체의 보론 질화물, 또는 알루미늄 질화물로부터 만들어 진다; 전계 형상기(275)는 이미터 면(270)의 부분상에 증착되며 비정질 실리콘과 같은 저항성 물질로부터 만들어 진다. 유전체 층(240)은 이산화실리콘과 같은 적합한 유전체 물질로부터 만들어 진다. 이미터 면(270)은 방사 우물(260)내부에 증착되는 방사성 면을 한정한다. 열 전도체(250)는 이미터 면(270)에서 이격되며 유전체 층(240)상에 증착된다. 전계방사 장치(200)의 작동은 행 도전체(230), 열 전도체(250)으로 전위 적용을 포함하며, 애노드(280)는 이미터 면(270)에서 적합한 전자 방사를 수행하여 최적 가속으로 애노드(280)쪽으로 방출을 안내한다. 전계형상기(275)는 이미터 면(270)의 영역내의 전계(electric field)형상화를 촉진한다. 안정기(265)는 이미터 면(270)과 애노드(280)간에 아크 발생을 방지하도록 이미터 면(270) 및 행 전도체(230)간에 적합한 전기적 저항을 제공한다.
도 3의 참조로는, 방사성 구조(220)의 에지를 포함하는 전계방사 장치(200)의 부분 확대도가 도시된다. 방사성 구조(220)의 에지에서는, 공극(295, void)은 유전체 층(240)과 이미터 면(270)의 에지(272)에 의해 한정된다. 하기에 나타난 상세한 설명에서 공극(295)은 방사성 구조(220)를 형성하는 동안 전계 방사성 물질의 과다-에칭의 결과로서 관찰된다. 공극(295)의 결과로서, 응력은 방사성 구조안에 크랙(245)의 형성 결과로서 유전체 층(240)내부에 생성된다. 크랙(245)은 전계 방사 장치(200)의 작용동안 바람직하지 않은 열 대 행의 누출 결과로 열 전도체(250) 및 행 전도체(230)간의 전류 누출경로를 한정한다. 전위차는 포텐셜원(285)에 의해 열 전도체(250) 및 행 전도체(230)간에 적용 될 때이며, 전류는 크랙(245)에 의해 완성된 회로내에서 암메터(290)에 의해 측정된다. 공극(295)의 발생은 하기에 설명된다.
도 4 내지 도 8에서는, 전계방사 장치(200)(도 2 및 도 3)의 방사성 구조(220)의 형성을 실현하는 다수개의 구조(254, 255, 256, 257, 258)의 횡단면도가 도시된다. 제1에서, 안정층(264)은 농축 약 1016cm-3의 보론으로 도핑되며 비정질 실리콘 층을 포함하고 행 전도체상에 증착된다. 이에따라 다이아몬드-물성-탄소의 층(269)은 안전층(264)위에 증착된다. 비정질 실리콘의 전계형상 층(274)은 층(269)상에 형성된다. 그다음, 층(264, 269, 274)은 행 전도체의 상부에 방사성 구조(220)를 세팅하기 위해 패터닝 된다. 이는 도 4에 도시된 구조(254)가 실현되도록 전계 형상층(274)상에 포토레지스트를 패터닝 층(221)을 형성하는 것을 제1로 포함하며; 그다음, 도 5에 도시된 구조(255)를 실현하는 것에 의해 전계형상 층(277)을 한정하도록, 예를 들어 SF6화학물 사용하는 전계형상 층(274)을 통해서 에칭된다; 도 6에 도시된 구조(256)를 실현하도록 예를 들어 산소 플라즈마를 사용하는 층(269)를 통해서 에칭되며; 끝으로 , 도 7에 도시된 구조(257)를 실현하며 안정기(265)형성에 의해서 안정기 층(264)을 통해 에칭된다. 채용되는 포토레지스트 훽스트에 의해 공급되는 셀라니스, 생산품번 AZ5214, 통상 여러가지 이며, 산소 플라스마를 포함하는 적합한 에칭제를 위해서는 상술된 바와 같이, 산소 플라스마는 또한 다이아몬드-물성-탄소에 대한 에칭제 이다. 그러나, 산소 플라스마에 의한 다이아몬드-물성-탄소의 에칭속도는 포토레지스트 보다 더욱 크다. 그러므로, 만약 도 6에 도시된 바와 같이, 행 전도체(230) 외측에 놓여있는 다이아몬드-물성-탄소의 상기 부분은 포토레지스트가 제거되기전 우물이 제거된다. 안정층(264)의 에칭 이후 포토레지스트의 층(221)은 도 8에 도시된 구조(258)를 생산하도록 산소 플라스마의 사용으로 제거된다. 산소 플라스마는 전계방사 물질의 에지에 노출을 동시에 시도하는 것에 의해 도 8에 도시된 바와 같이 이미터 면(270)의 에지(272)에 언더컷을 형성한다. 유전체 물질이 구조(258)상에 증착될 때, 방사상 구조(220)의 평탄하지 않은 에지를 위해 순응할 수 없는 것에 의해 도 3에 도시된 바와 같이 공극(295)이 형성된다.
도 9 참조에서는, 도 2를 참조로 기술된 방식으로 제조된 전계방사 장치에 의해 나타난 열 대 행 전류의 누출을 도표 설명(400, 410)으로 나타낸다. 전류 측정은 도 3을 참조로 기술된 방식으로 행해지며, 각각 직경 약 4 마이크로미터 깊이 1 마이크로미터 인 9개의 방사우물을 가지는 단일 픽셀, 또는 하나의 열-행 교차점에 에드레싱된다. 도표(400, 410)는 전계방사 장치의 픽셀 어레이 이내의 다른 픽셀에서 수행된 측정으로 구성된다. 도표(410)에서 나타난 누출전류는 70 볼트의 열-행 전위차를 위해 약 20 마이크로암페어 값을 가지며, 이는 통상의 사용값이다.
이 누출전류의 레벨은 허용할 수 없다. 도표(400)에서 재현된 사이트에서 누출전류는 약 30 볼트 전압에서 측정가능한 누출을 보인다.
도 10 내지 도 15의 참조는, 본 발명에 따른 열 대 행 누출을 감소 시키는 전계방사 장치(300, 도 15)를 제조하기 위한 방법의 다양한 수행단계를 따라 파악되는 다수개의 구조(354, 355, 356, 357, 358, 도 10 내지 도 14)를 나타내는 횡단면도. 구조(354)는 지지 기판(310)을 포함하며, 기판은 보로실리케이트, 또는 실리콘가 같은 유리로부터 만들 수 있다. 지지 기판(310)의 주면 아래에는 행 전도체(330)가 형성되며, 중앙 우물영역(332)에 패터닝 된다. 행 전도체(330)아래에는 안정층(364)이 증착된다. 특별한 실시예에서, 안정층(364)은 100Ωcm 내지 10,000Ωcm 범위내의 저항성을 갖도록 도핑되는 비정질 실리콘의 층을 포함한다. 이는 30kev의 보론의 주사에서 1010내지 1018cm-3범위내로 바람직하게는 1016cm-3의 농도로 보론을 가지는 비정질 실리콘 도핑에 의해 성취될 수 있다. 상술된 범위내의 저항성을 가지는, 다른 적합한 안정시키는 물질이 저항 물질(364)형성을 위해 사용될 수 있다. 약 1000 옹스트롬의 두께를 가지는 다이아몬드-물성-탄소의 층(369)은 안정층(364)상에 형성된다. 다른 전계방사 물질은 전계방사 탄소-기본 물질을 포함하여 채용될 수 있다. 다이아몬드-물성-탄소를 포함하는 탄소-기본 물질의 전계방사성의 막을 형성하기 위한 방법은 종래기술로 공지되었다. 예를들면 비정질 수소화 탄소막은 사이클로헥산, n-헥산, 및 메탄 등과 같은 가스원을 사용하는 프라스마-강화 화학적 증기 증착에 의해 증착될 수 있다. 상기 하나의 방법은 베큠 사이언스 테크놀러지 저널 1995년 9월/10월판 1984 페이지 내지 1987 페이지의 리쏘그라피를 사용하는 전자 빔을 유도하는 탄소막의 에칭 왕 등의 저술으로 (J. Vac. Sci. Technol. Sept/Oct 1995, pp. 1984-1987 by Wang et al Lithography Using Electron Beam Induced Etching of a Carbon Film) 기술되었다. 다이아몬드 막의 증착은 드레이푸스에 의해 95년 5월 30일자로 특허등록된 미국 특허원 제 5,420,443 호에 제목 마이크로 전자 구조를 가지는 비다이아몬드 기판상에 다이아몬드 구조의 어레이 및 조합된 제조방법(Microelectronic structure having an array of diamond structure on a non diamond substrate and associated fabrication methods by Dreifus et al., issued 05/30/95)이 기술되었다. 다이아몬드-물성-탄소의 증착은 세드 작 고체박막 1995년판 92 내지 95페이지 다이아몬드-물성-탄소 막의 리쏘그라픽 응용(Lithographic Application of Diamond-like Carbon Films by Seth et al., Thin Solid Films)으로 또한 기술되었다. 층(369)의 형성이후, 약 1000 엥스트롬 두께로 패터닝된 하드마스트(368)는 도 10에 실현되는 구조(354)에 의해 행 전도체(330)의 중앙 우물영역(332)에 등록되는 층(369)상에 형성된다. 다이아몬드-물성-탄소는 산소 플라스마의 사용으로 건식 에칭되며, 도 11에 도시된 실현 구조(355)를 위해 중앙 우물영역(332)으로 통상 등록되는 이미터 면을 형성한다. 도 12의 실현하는 구조(356)를 위해 하드마스크(368)는 구조(355, 도 11)로부터 제1로 제거된다. 그이후, 약 2000 옹스트롬 두께의 비정질 실리콘의 전계 형상화 층(374)은 이미터 면(370) 및 안정층(364)상에 형성된다. 전계형상화 층(374) 및 안정층(364)은 통상 행 전도체(330)위에 놓이도록 에칭된다. 이는 도 13에 도시된 실현하는 구조(357)에 의한 층(374, 364)을 통해 에칭되도록 SF6, 또는 염소/산소 플라스마와 같은 적합한 에칭제를 사용하며 전계 형상화 층(374)상의 포토레지스트의 패터닝된 층(321)증착으로 수행된다. 전술된 에칭액에 대해 거의 동등한 에칭 비율을 가지는 안정층(364) 및 전계 형상화 층(374)은 행 전도체(330)의 에지에 대향하기 위해 전술된 에칭액에 대해서 거의 동등한 에칭속도를 가지며, 안정기(365)의 대향 에지 및 전계형상 층(377)의 대향 에지는 대향 평면, 연속평면(371)을 한정한다. 그이후, 포토레지스트의 층(321)은 산소 플라스마를 사용하여 제거된다. 이 단계 동안, 에지(372)를 포함하는 이미터 면(370)은 에칭액의 공격으로부터 보호된다. 상기 배열은 면(371)에서 불균일한 에칭을 방해한다. 도 14에서 나타난 바와 같이, 유전체 층(341)이 증착된 이후 일 때, 면(371)에 쉽게 순응하는 것에 의해 크랙을 형성하는 공극의 형성을 방지한다. 유전체 층(341)은 약 1 마이크로미터의 두께로 증착된다. 전도체 층(351)은 예를 들어 유전체 층(341)상에 증착되는 몰리부덴에서 만들어지기 때문에 구조(358)를 실현한다. 도 15에 도시된 바와 같이, 방사 우물(360)은 전도체 층(351), 유전체 층(341), 전계형상 층(377)에 선택적으로 에칭부분을 형성하는 것에 의해, 유전체 층(340) 및 전계형상(375)의 열 전도체(350)를 형성한다. 방사 우물(360)은 중앙 우물영역(332)위에 통상적으로 겹치며, 이미터 면(370)내에 등록되고, 방사우물(360)의 하면을 한정한다. 방사상의 구조(320)는 전계형상기(375), 이미터 면(370) 및 안정기(365)를 구성한다. FED(300)는 캐소드(376)의 열 전도체(350)로부터 이격된 애노드(380)를 또한 포함한다. FED(300)의 작동은 이미터 면(370)으로부터 전자를 추출하기 위한 행 전도체(330) 및 열 전도체(350)를 위해 적합한 전위(도시되지 않는 포텐셜원 사용으로)적용을 포함하며 애노드(380)쪽으로 전자의 방출을 가속하기 위한 애노드(380)에서 높은 부 포텐셜을 적용한다. 적합한 포텐셜 배열의 예로는: 그라운드에서 행 전도체(330); +80 볼트에서 열 전도체(350); +4000 볼트에서 애노드(380)를 포함한다.
본 발명의 다른 실시예에서는, 안정층은 전계방사성 물질로부터 만들어지며, 전계 방사성 물질은 안정되는 범위내의 저항성을 가진다. 예를들어, 안정층은 중앙우물영역, 및 행 전도체의 금속부분상에 내향으로 배치되는 대향에지를 가지는 안정기를 형성하도록 패터닝 된다. 그후 전계형상 층이 안정기상에 형성될 때, 전계형상 층은 안정기의 대향 에지를 커버링한다. 전계형상 층은 유전체 층에 순응할 수 있도록 평편 면, 행 전도체의 대향에지와 관련하여 형성된 후 전도체위에 놓이도록 선택적으로 에칭된다. 방사성 물질은 전계형상 층을 패터닝의 단계동안 보호된다. 방사성 우물은 이미터 면을제공하는 것에 의해 안정기의 방사성 물질의 부분을 노출하도록 유전체 및 전계형상 층을 통해 선택적인 에칭에 의해 형성된다.
도 16 및 도 17을 참조에서는, 본 발명에 따른 열 대 행 누출을 감소 시키는 전계방사 장치 제조하는 방법에 의해 제조되는 전계방사 장치의 픽셀의 횡 단면도(도 16)를 나타내며, 도 16의 전계방사 장치(800)의 캐소드(876)의 픽셀의 평면도(도 17)이다. 전계방사 장치(800)는 도 10 내지 15를 참조하는 기술된 방식으로 제조되며, 부재는 개시 8로 유사하게 참조된다. 특별한 실시예에서, 행전도체(830)는 3개의 방사 우물(860)위에 형성되며 그안에 배치된 각각 이미터 면을 가지는 3개의 중앙우물 부분(832)을 포함한다. 도 17에 도시된 바와 같이, 전계방사 장치(800)의 각 픽셀은 열 전도체(850) 및 행 전도체(830)간에 각각 겹친 영역에서 9개의 방사 우물(860)을 포함한다. 전계방사 장치(800)는 도 16 및 17에 설명된 바와 같이 1024 픽셀을 한정하며, 32×32 열과 행 전도체의 어레이를 포함한다.
도 18을 참조하는, 전계방사 장치(800, 도 16 및 17)이 캐소드(876)의 1024 픽셀에 의해 나타나는 열 대 행 전류의 누출전류(마이크로 암페어에서) 도표설명을 나타낸다. 누출전류 측정은 도 3을 참조로 기술된 방식으로 만들어 진다. 도표(700, 710)는 분리제조된 2개의 동일하게 어레이 배열에서 수행되는 측정으로 구성된다. 상기 측정은 도 9에 기술된 것보다 약 1000배이상 픽셀의 누출전류 분담을 포함한다. 도표(700)은 모든 전압을 위해 측정이 가능하지 않는 누출 전류를 포함하며; 도표(710)는 50 볼트의 전위차에서 약 7 마이크로암페어 또는 픽셀당 7 나노암페어의 누출전류를 나타낸다. 상기 누출전류의 레벨은 허용할 수 있다. 본 발명에 따른 방식에 따라 제조된 전계방사 장치(800)는 도 4 내지 8을 참조하여 설명된 방식으로 제조되며 도 17에 나타난 픽셀 배열을 가지는 전계방사 장치(도 9)보다 작은 배율의 3개 순서에 대한 누출전류를 가진다.
본 발명에 따른 전계방사 장치를 제조하기 위한 방법은, 이미터 면의 증착 다음으로 추가의 공정단계를 또한 포함하는 유용한 공정으로 , 추가단계(s)는 유전체를 순응하지 않기 위해 방사성 구조의 에지를 창조하도록 전계 방사상의 물질의 다르게 착수하는 화학적 방법을 소개한다. 이미터 면의 에지를 커버링에 의해, 이는 다음 공정동안 보호된다. 또한 현재의 방법은 이미터 면의 형성 다음의 공정단계에 의해 착수하기 위해 영향받기 쉬운 다른 전계방사상 물질막 합성물을 포함할 수 있다. 더구나, 전계형상기 및 안정기의 유사 합성물은 제공된 에칭액에 의해 상기 층의 거의 동일한 에칭 속도를 보장하며, 그것에 의해 평면, 방사성의 구조의 연속 에지를 생산한다. 유전체 층은 방사성 구조의 에지로 순응할 수 있으며, 공극의 형성을 방지한다.
본 발명에서 구체적인 실시예를 도시하고 기술하였지만, 통상의 지식을 가진자는 변경 또는 개선을 실시할 수 있다. 따라서 본 발명은 본원에서 나타난 특정형태에 제한되지 않으며 첨부된 청구범위에 본 발명의 정신 및 범위로부터 이탈함이 없이 모든 변경을 의도하는 것이다.

Claims (3)

  1. 열 대 행 누출을 감소시키는 전계방사 장치(300, 800)의 제조방법에 있어서,
    주면을 가지는 지지 기판(310, 810)을 제공하는 단계와;
    지지 기판(310, 810)의 주면상에 전도층을 형성하는 단계와;
    중앙 우물영역(332, 832)과 대향 에지를 갖는 행 전도체(330, 830)를 한정하도록 전도층을 패터닝하는 단계와;
    행 전도체(330, 830) 상에 안정층(364)을 형성하는 단계와;
    안정층(364)상에 전계방사 물질의 층(369)을 형성하는 단계와;
    대향 에지가 행 전도체(330, 830)의 중앙 우물영역(332, 832)과의 정합으로 이미터 면(370, 870)를 한정하도록 전계방사물질의 층(369)을 패터닝 하는 단계와;
    안정층(364)과 이미터 면(370, 870)상에 전계 형상화 층(374)을 패터닝 하는 단계와;
    대향 에지를 가지는 전계형상 층(377)을 한정하도록 제1에칭액의 사용에 의해 전계 형상화 층(374)을 패터닝 하는 단계와;
    전계형상 층(377)의 대향 에지와 동일공간에 걸치며
    행 전도체(330, 830)의 대향 에지와 동일한 공간에 걸치는 대향 에지를 가지는 안정기(365, 865)를 한정하도록 제2에칭액 사용에 의해 안정기층(364)을 패터닝 하는 단계와;
    행 전도체(330, 830)의 대향 에지, 안정기(365, 865)의 대향 에지, 전계형상 층(377)의 대향 에지가 대향된 연속평면(371, 871)을 한정하는 단계와;
    전계형상 층(377)과 대향된 연속평면(371, 871)상에 유전체 층(341)을 형성하는 단계와;
    유전체 층(341)상의 열 전도체(350, 850)를 형성하는 단계와;
    전계형상(375, 875)을 한정하고 방사 우물(360, 860)이 행 전도체(330, 830)의 중앙 우물영역(332, 832)의 부분과 정합하여 한정하도록 유전체 층(341)과 전계형상 층(377)을 선택적으로 에칭하는 단계와;
    공간사이 영역을 한정하도록 열 전도체(350, 850)로부터 이격된 애노드(380, 830)를 제공하는 단계를 구비하는 것을 특징으로 하는 열 대 행 누출을 감소 시키는 전계방사 장치 제조방법.
  2. 열 대 행 누출을 감소시키는 전계방사 장치(300, 800)의 제조방법에 있어서,
    주면을 가지는 지지 기판(310, 810)을 제공하는 단계와;
    지지 기판(310, 810)의 주면상에 전도층을 형성하는 단계와;
    중앙 우물영역(332, 832)과 대향 에지를 갖는 행 전도체(330, 830)를 한정하도록 전도층을 패터닝 하는 단계와;
    행 전도체(330, 830) 상에 안정층(364)을 형성하는 단계와;
    안정층(364)상에 전계방사 물질의 층(369)을 형성하는 단계와;
    대향 에지가 행 전도체(330, 830)의 중앙 우물영역(332, 832)과의 정합으로 이미터 면(370, 870)를 한정하도록 전계방사물질의 층(369)을 패터닝 하는 단계와;
    이미터 면(370, 870) 및 안정층(364)상에 전계 형상화 층(374)을 형성하는 단계와;
    대향 에지를 가지는 전계형상 층(377)을 한정하도록 제1에칭액의 사용에 의해 전계 형상화 층(374)을 패터닝 하는 단계와;
    전계형상 층(377) 및 안정층(364)은 제2에칭액에 대한 동일 에칭 속도를 갖는 물질로부터 제조되며 전계형상 층(377)의 대향 에지와 동일공간에 걸치며 행 전도체(330, 830)의 대향 에지와 동일공간에 걸치는 전계형상의 층(377)의 안정기(365, 865)를 한정하도록 제2에칭액 사용에 의해 안정층(364)을 패터닝 하는 단계와;
    행 전도체(330, 830)의 대향 에지, 안정기(365, 865)의 대향 에지, 전계형상 층(377)의 대향 에지가 대향된 연속평면(371, 871)을 한정하는 단계와;
    전계형상 층(377)과 연속평면(371, 871), 대향 연속평면(371, 871)상에 유전체 층(341)을 형성하는 단계와;
    유전체 층(341)상에 열 전도체(350, 850)를 형성하는 단계와;
    전계형상(375, 875)을 한정하고 행 전도체(330, 830)의 중앙 우물영역(332, 832)의 부분으로 정합하는 방사 우물(360, 860)을 한정하도록 유전체 층(341)과 전계형상 층(377)을 선택적으로 에칭하는 단계와;
    공간사이 영역을 한정하도록 열 전도체(350, 850)로부터 이격된 애노드(380, 830)를 제공하는 단계를 구비하는 것을 특징으로 하는 열 대 행 누출을 감소 시키는 전계방사 장치 제조방법.
  3. 열 대 행 누출을 감소시키는 전계방사 장치(300, 800)에 있어서,
    주면을 가지는 지지 기판(310, 810)과;
    지지 기판(310, 810)의 주면상에 형성되며 중앙 우물영역(332, 832) 및 대향 에지를 가지는 행 전도체(330, 830)와,
    행 전도체(330, 830)의 대향 에지와 동일공간에 걸치는 대향 에지를 가지는 행 전도체(330, 830)상에 배치된 안정기(365, 865)와 안정기(365, 865)의 대향 에지로부터 이격되며 행 전도체(330, 830)의 중앙 우물영역(332, 832)과 정합되는 대향 에지를 가지는 이미터 면(370, 870)과 이미터 면(370, 870)을 둘러싸고 안정기(365, 865)상에 배치되고 대향 에지를 가지며 전계형상기(375, 875)의 대향 에지가 안정기(365, 865)의 대향 에지와 동일 공간에 걸치는 전계형상기(375, 875)를 구비하는 방사성 구조(320, 820)와,
    전계형상기(375, 875)와 행 전도체(330, 830)의 대향에지, 안정기(365, 865)의 대향에지, 전계형상기(375, 875)의 대향에지 상에 배치된 유전체 층(340, 840)과;
    유전체 층(340, 840)상에 배치된 열 전도체(350, 850)와;
    공간사이 영역을 한정하도록 열 전도체(350, 850)로부터 이격된 애노드(380, 880)를 구비하며,
    열 전도체(350, 850), 유전체 층(340, 840), 전계형상기(375, 875), 방사 우물(360, 860)을 한정하는 이미터 면(370, 870)은 행 전도체(330, 830)의 전계형상기(375, 875)의 부분과 정합되며;
    전계형상기(375, 875)의 대향 에지, 안정기(365, 865)의 대향 에지, 행 전도체(330, 830)의 대향 에지가 연속평면(371, 871)에서 유전체 층(340, 840)내에 공극이 존재하지 않도록 유전체 층(340, 840)을 따르는 연속평면을 한정하는 것을 특징으로 하는 열 대 행 누출을 감소시키는 전계방사 장치.
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