JPH10177838A - 行−列リークの減少した電界放出素子の製造方法 - Google Patents
行−列リークの減少した電界放出素子の製造方法Info
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- JPH10177838A JPH10177838A JP36191997A JP36191997A JPH10177838A JP H10177838 A JPH10177838 A JP H10177838A JP 36191997 A JP36191997 A JP 36191997A JP 36191997 A JP36191997 A JP 36191997A JP H10177838 A JPH10177838 A JP H10177838A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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-
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- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
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- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
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Abstract
(57)【要約】 （修正有）
【課題】 誘電体層内の欠陥形成を防止する電界放出素
子の製造方法を提供する。 【解決手段】 ダイアモンド状炭素電界放出素子３００
の製造方法は、列導体３３０上にバラスト層を形成する
段階、バラスト層上に、列導体の中央ウエル領域３３２
に位置を合わせるように、ダイアモンド状炭素で作った
表面エミッタ３７０を形成する段階、バラスト層および
表面エミッタ上に、電界シェーパ層を形成する段階、バ
ラスト層および電界シェーパ層にパターニングを行い、
バラスト３６５および対向エッジを有する電界シェーパ
層を形成し、列導体の対向エッジと共に、滑らかな連続
面３７１を規定する段階、ブランケット誘電体層を堆積
する段階、および列導体の中央ウエル領域上に放出ウエ
ル３６０を形成する段階を含む。
子の製造方法を提供する。 【解決手段】 ダイアモンド状炭素電界放出素子３００
の製造方法は、列導体３３０上にバラスト層を形成する
段階、バラスト層上に、列導体の中央ウエル領域３３２
に位置を合わせるように、ダイアモンド状炭素で作った
表面エミッタ３７０を形成する段階、バラスト層および
表面エミッタ上に、電界シェーパ層を形成する段階、バ
ラスト層および電界シェーパ層にパターニングを行い、
バラスト３６５および対向エッジを有する電界シェーパ
層を形成し、列導体の対向エッジと共に、滑らかな連続
面３７１を規定する段階、ブランケット誘電体層を堆積
する段階、および列導体の中央ウエル領域上に放出ウエ
ル３６０を形成する段階を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、電界放出素子(fie
ld emission device) に関し、更に特定すれば、ダイア
モンド状炭素表面エミッタ(diamond-like-carbon surfa
ce emitter) を含む、三極電界放出素子(triode field
emission device)に関するものである。
ld emission device) に関し、更に特定すれば、ダイア
モンド状炭素表面エミッタ(diamond-like-carbon surfa
ce emitter) を含む、三極電界放出素子(triode field
emission device)に関するものである。
【０００２】
【従来の技術】電界放出素子は当技術では機知である。
１つの構成では、電界放出素子はダイオードであり、２
つの電極、カソードおよびアノードを含む。他の一般的
な構成では、電界放出素子はトライオード(triode)であ
り、３つの電極、カソード、ゲート電極、およびアノー
ドを含む。図１に示すのは、トライアッド構成を有する
従来技術の電界放出素子（ＦＥＤ）１００である。ＦＥ
Ｄ１００は、ゲート抽出電極１５０（行としても知られ
ている）を含み、誘電体層１４０によって、導電層１３
０（列としても知られている）から離間されている。導
電層１３０は支持基板１１０上に形成されている。誘電
体層１４０は、ゲート抽出電極１５０および導電層１３
０間における電流の形成を防止する。ゲート抽出電極１
５０から離間されて、導電性物質で作られたアノード１
８０がある。誘電体層１４０は、エミッタ・ウエル１６
０を規定する側面を有する。電子エミッタ１７０がエミ
ッタ・ウエル１６０内に配置されており、スピント・チ
ップ(Spindt tip)を含む場合もある。ＦＥＤ１００の動
作の間、そして一般的なトライオードの動作では典型的
であるが、ゲート抽出電極１５０，導電層１３０，およ
びアノード１８０に適切な電圧が印加され、電子エミッ
タ１７０から電子を抽出し、電子をアノードの方向に向
かわせる。ＦＥＤ１００の不良機構の１つに、誘電体層
１４０内の欠陥１４５の存在がある。欠陥１４５は、ゲ
ート抽出電極１５０および導電層１３０間に延びるクラ
ック(crack) またはボイド(void)を含むことがあり、そ
のためにこれらの間に導通経路が形成され、所望の電気
的絶縁が阻害される。電圧源１８５が、ゲート抽出電極
１５０および導電層１３０間に電位差を供給する場合、
電流は、この回路内に直列に配置される電流計１９０に
よって測定されるが、回路には望ましくない欠陥１４５
が含まれる。同様の欠陥が、ダイアモンド状炭素膜(dia
mond-like carbon film)のような放出膜(emissive fil
m) を採用したトライオード電界放出素子の開発におい
ても観察された。
１つの構成では、電界放出素子はダイオードであり、２
つの電極、カソードおよびアノードを含む。他の一般的
な構成では、電界放出素子はトライオード(triode)であ
り、３つの電極、カソード、ゲート電極、およびアノー
ドを含む。図１に示すのは、トライアッド構成を有する
従来技術の電界放出素子（ＦＥＤ）１００である。ＦＥ
Ｄ１００は、ゲート抽出電極１５０（行としても知られ
ている）を含み、誘電体層１４０によって、導電層１３
０（列としても知られている）から離間されている。導
電層１３０は支持基板１１０上に形成されている。誘電
体層１４０は、ゲート抽出電極１５０および導電層１３
０間における電流の形成を防止する。ゲート抽出電極１
５０から離間されて、導電性物質で作られたアノード１
８０がある。誘電体層１４０は、エミッタ・ウエル１６
０を規定する側面を有する。電子エミッタ１７０がエミ
ッタ・ウエル１６０内に配置されており、スピント・チ
ップ(Spindt tip)を含む場合もある。ＦＥＤ１００の動
作の間、そして一般的なトライオードの動作では典型的
であるが、ゲート抽出電極１５０，導電層１３０，およ
びアノード１８０に適切な電圧が印加され、電子エミッ
タ１７０から電子を抽出し、電子をアノードの方向に向
かわせる。ＦＥＤ１００の不良機構の１つに、誘電体層
１４０内の欠陥１４５の存在がある。欠陥１４５は、ゲ
ート抽出電極１５０および導電層１３０間に延びるクラ
ック(crack) またはボイド(void)を含むことがあり、そ
のためにこれらの間に導通経路が形成され、所望の電気
的絶縁が阻害される。電圧源１８５が、ゲート抽出電極
１５０および導電層１３０間に電位差を供給する場合、
電流は、この回路内に直列に配置される電流計１９０に
よって測定されるが、回路には望ましくない欠陥１４５
が含まれる。同様の欠陥が、ダイアモンド状炭素膜(dia
mond-like carbon film)のような放出膜(emissive fil
m) を採用したトライオード電界放出素子の開発におい
ても観察された。
【０００３】
【発明が解決しようとする課題】したがって、誘電体層
内の欠陥形成を防止し、行−列間の電流漏れ（リーク）
を低減する、電界放出膜を採用した電界放出素子の製造
方法が必要とされている。
内の欠陥形成を防止し、行−列間の電流漏れ（リーク）
を低減する、電界放出膜を採用した電界放出素子の製造
方法が必要とされている。
【０００４】
【課題を解決するための手段】本発明によるダイアモン
ド状炭素電界放出素子の製造方法は、（ｉ）列導体上に
バラスト層を形成する段階、（ｉｉ）バラスト層上に、
列導体の中央ウエル領域に位置を合わせるように(in re
gistration with)、ダイアモンド状炭素で作った表面エ
ミッタを形成する段階、（ｉｉｉ）バラスト層および表
面エミッタ上に、電界シェーパ層（３７４）を形成する
段階、（ｉｖ）バラスト層および電界シェーパ層にパタ
ーニングを行い、バラストおよび対向エッジを有する電
界シェーパ層を形成し、列導体の対向エッジと共に、滑
らかな連続面を規定する段階、（ｖ）ブランケット誘電
体層を堆積する段階、および（ｖｉ）列導体の中央ウエ
ル領域上に放出ウエルを形成する段階を含む。
ド状炭素電界放出素子の製造方法は、（ｉ）列導体上に
バラスト層を形成する段階、（ｉｉ）バラスト層上に、
列導体の中央ウエル領域に位置を合わせるように(in re
gistration with)、ダイアモンド状炭素で作った表面エ
ミッタを形成する段階、（ｉｉｉ）バラスト層および表
面エミッタ上に、電界シェーパ層（３７４）を形成する
段階、（ｉｖ）バラスト層および電界シェーパ層にパタ
ーニングを行い、バラストおよび対向エッジを有する電
界シェーパ層を形成し、列導体の対向エッジと共に、滑
らかな連続面を規定する段階、（ｖ）ブランケット誘電
体層を堆積する段階、および（ｖｉ）列導体の中央ウエ
ル領域上に放出ウエルを形成する段階を含む。
【０００５】
【発明の実施の形態】まず図２を参照すると、電界放出
素子２００の断面図が示されている。電界放出素子２０
０はカソード２７６を含む。カソード２７６は支持基板
２１０を含み、支持基板２１０は、硼珪酸ガラス(boros
ilicate glass)のようなガラスまたはシリコンで作った
ものでよい。支持基板２１０の主面上には、列導体２３
０が形成されている。列導体２３０は、アルミニウムま
たはモリブデンのような、適切な導電性物質で作られ
る。列導体２３０の上に放出構造２２０が形成されてい
る。放出構造２２０は３つの層、即ち、列導体２３０上
に堆積されドープ・アモルファス・シリコンのような抵
抗性物質を含むバラスト(ballast) ２６５，バラスト２
６５上に形成され、例えば、ダイアモンド状炭素，立体
窒化硼素(cubic boron nitride) ，または窒化アルミニ
ウムのような適切な電界放出物質で作られた表面エミッ
タ２７０，および表面エミッタ２７０の一部の上に配さ
れアモルファス・シリコンのような抵抗性物質で作られ
た電界シェーパ(field shaper)２７５を含む。誘電体層
２４０が電界シェーパ２７５上に形成され、放出ウエル
２６０を規定する側面を含む。誘電体層２４０は、二酸
化シリコンのような適切な誘電体物質で作られる。表面
エミッタ２７０は、放出ウエル２６０内に配置される放
出面を規定する。誘電体層２４０上に行導体２５０が形
成され、表面エミッタ２７０からは離間されている。行
導体２５０から離間されてアノード２８０が形成されて
いる。電界放出素子２００の動作は、表面エミッタ２７
０から電子放出を生成し、抽出した電子を適切な加速度
でアノード２８０に向けて案内するのに適した電位を、
列導体２３０，行導体２５０，およびアノード２８０に
印加することを含む。電界シェーパ２７５は、表面エミ
ッタ２７０の領域における電界の整形に供する。バラス
ト２６５は、表面エミッタ２７０および列導体２３０間
に適切な電気抵抗を与え、表面エミッタ２７０およびア
ノード２８０間のアーク発生を防止する。
素子２００の断面図が示されている。電界放出素子２０
０はカソード２７６を含む。カソード２７６は支持基板
２１０を含み、支持基板２１０は、硼珪酸ガラス(boros
ilicate glass)のようなガラスまたはシリコンで作った
ものでよい。支持基板２１０の主面上には、列導体２３
０が形成されている。列導体２３０は、アルミニウムま
たはモリブデンのような、適切な導電性物質で作られ
る。列導体２３０の上に放出構造２２０が形成されてい
る。放出構造２２０は３つの層、即ち、列導体２３０上
に堆積されドープ・アモルファス・シリコンのような抵
抗性物質を含むバラスト(ballast) ２６５，バラスト２
６５上に形成され、例えば、ダイアモンド状炭素，立体
窒化硼素(cubic boron nitride) ，または窒化アルミニ
ウムのような適切な電界放出物質で作られた表面エミッ
タ２７０，および表面エミッタ２７０の一部の上に配さ
れアモルファス・シリコンのような抵抗性物質で作られ
た電界シェーパ(field shaper)２７５を含む。誘電体層
２４０が電界シェーパ２７５上に形成され、放出ウエル
２６０を規定する側面を含む。誘電体層２４０は、二酸
化シリコンのような適切な誘電体物質で作られる。表面
エミッタ２７０は、放出ウエル２６０内に配置される放
出面を規定する。誘電体層２４０上に行導体２５０が形
成され、表面エミッタ２７０からは離間されている。行
導体２５０から離間されてアノード２８０が形成されて
いる。電界放出素子２００の動作は、表面エミッタ２７
０から電子放出を生成し、抽出した電子を適切な加速度
でアノード２８０に向けて案内するのに適した電位を、
列導体２３０，行導体２５０，およびアノード２８０に
印加することを含む。電界シェーパ２７５は、表面エミ
ッタ２７０の領域における電界の整形に供する。バラス
ト２６５は、表面エミッタ２７０および列導体２３０間
に適切な電気抵抗を与え、表面エミッタ２７０およびア
ノード２８０間のアーク発生を防止する。
【０００６】次に図３を参照すると、放出構造２２０の
エッジを含む、電界放出素子２００の部分拡大図が示さ
れている。放出構造２２０のエッジには、誘電体層２４
０および表面エミッタ２７０のエッジ２７２によって、
ボイド２９５が規定されている。以下で一層詳しく説明
するが、ボイド２９５は、放出構造２２０の形成の間、
電界放出物質に過度なエッチングを行った結果発生する
ことが観察されている。ボイド２９５の結果として、誘
電体層２４０内に応力が生じ、その結果内部にクラック
２４５が形成される。クラック２４５は、行導体２５０
および列導体２３０間に電流漏洩経路を規定し、その結
果、電界放出素子２００の動作の間、望ましくない行−
列電流漏れが発生する。行導体２５０および列導体２３
０間に電位源２８５によって電位差が印加されると、ク
ラック２４５によって完成する回路内にある電流計２９
０によって電流が測定される。ボイド２９５の形成につ
いて次に説明する。
エッジを含む、電界放出素子２００の部分拡大図が示さ
れている。放出構造２２０のエッジには、誘電体層２４
０および表面エミッタ２７０のエッジ２７２によって、
ボイド２９５が規定されている。以下で一層詳しく説明
するが、ボイド２９５は、放出構造２２０の形成の間、
電界放出物質に過度なエッチングを行った結果発生する
ことが観察されている。ボイド２９５の結果として、誘
電体層２４０内に応力が生じ、その結果内部にクラック
２４５が形成される。クラック２４５は、行導体２５０
および列導体２３０間に電流漏洩経路を規定し、その結
果、電界放出素子２００の動作の間、望ましくない行−
列電流漏れが発生する。行導体２５０および列導体２３
０間に電位源２８５によって電位差が印加されると、ク
ラック２４５によって完成する回路内にある電流計２９
０によって電流が測定される。ボイド２９５の形成につ
いて次に説明する。
【０００７】ここで図４ないし図８を参照すると、電界
放出素子２００（図２および図３）の放出構造２２０の
形成において実現される複数の構造２５４，２５５，２
５６，２５７，２５８の断面図が示されている。まず、
バラスト層２６４を列導体２３０上に堆積する。バラス
ト層２６４は、約１０16ｃｍ-3の濃度に硼素をドープし
たアモルファス・シリコン層を含む。その後、ダイアモ
ンド状炭素層２６９をバラスト層２６４の上に堆積す
る。次いで、アモルファス・シリコンの電界シェーパ層
２７４を層２６９上に形成する。次いで、層２６４，２
６９，２７４にパターニングを行い、列導体２３０の上
に放出構造２２０を設定する。これは、まず最初に、電
界シェーパ層２７４上にフォトレジストのパターン層２
２１を形成して図４に示す構造２５４を実現し、次い
で、例えば、ＳＦ6 化学薬品を用いて電界シェーパ層２
７４を貫通するエッチングを行い、電界シェーパ層２７
７を規定し、図５に示す構造２５５を実現し、その後例
えば酸素プラズマを用いて、層２６９を貫通するエッチ
ングを行って図６に示す構造２５６を生成し、最後にバ
ラスト層２６４を貫通するエッチングを行うことによ
り、バラスト２６５を形成し、図７に示す構造２５７を
実現する。用いるフォトレジストは、一般的な種類(com
mon variety)のHoechst Celaneseによって供給される製
品番号ＡＺ５２１４であり、これに適したエッチャント
は酸素プラズマを含む。先に示したように、酸素プラズ
マはダイアモンド状炭素に対するエッチャントでもあ
る。しかしながら、酸素プラズマによるダイアモンド状
炭素のエッチング速度は、フォトレジストのそれよりも
大幅に高い。したがって、図６に示すように、列導体２
３０の外側に位置するダイアモンド状炭素の部分は、フ
ォトレジストが除去されるよりもかなり前に除去され
る。バラスト層２６４をエッチングした後、酸素プラズ
マを用いてフォトレジスト層２２１を除去し、図８に示
す構造２５８を生成する。酸素プラズマは同時に電界放
出物質の露出したエッジも攻撃するので、図８に示すよ
うな表面エミッタ２７０のアンダーカット・エッジ(und
ercut edge) ２７２が形成される。誘電体物質を構造２
５８上に堆積する場合、放出構造２２０の一定でないエ
ッジに整合(conform) させることは不可能であり、その
ために図３に示したようなボイド２９５が形成される。
放出素子２００（図２および図３）の放出構造２２０の
形成において実現される複数の構造２５４，２５５，２
５６，２５７，２５８の断面図が示されている。まず、
バラスト層２６４を列導体２３０上に堆積する。バラス
ト層２６４は、約１０16ｃｍ-3の濃度に硼素をドープし
たアモルファス・シリコン層を含む。その後、ダイアモ
ンド状炭素層２６９をバラスト層２６４の上に堆積す
る。次いで、アモルファス・シリコンの電界シェーパ層
２７４を層２６９上に形成する。次いで、層２６４，２
６９，２７４にパターニングを行い、列導体２３０の上
に放出構造２２０を設定する。これは、まず最初に、電
界シェーパ層２７４上にフォトレジストのパターン層２
２１を形成して図４に示す構造２５４を実現し、次い
で、例えば、ＳＦ6 化学薬品を用いて電界シェーパ層２
７４を貫通するエッチングを行い、電界シェーパ層２７
７を規定し、図５に示す構造２５５を実現し、その後例
えば酸素プラズマを用いて、層２６９を貫通するエッチ
ングを行って図６に示す構造２５６を生成し、最後にバ
ラスト層２６４を貫通するエッチングを行うことによ
り、バラスト２６５を形成し、図７に示す構造２５７を
実現する。用いるフォトレジストは、一般的な種類(com
mon variety)のHoechst Celaneseによって供給される製
品番号ＡＺ５２１４であり、これに適したエッチャント
は酸素プラズマを含む。先に示したように、酸素プラズ
マはダイアモンド状炭素に対するエッチャントでもあ
る。しかしながら、酸素プラズマによるダイアモンド状
炭素のエッチング速度は、フォトレジストのそれよりも
大幅に高い。したがって、図６に示すように、列導体２
３０の外側に位置するダイアモンド状炭素の部分は、フ
ォトレジストが除去されるよりもかなり前に除去され
る。バラスト層２６４をエッチングした後、酸素プラズ
マを用いてフォトレジスト層２２１を除去し、図８に示
す構造２５８を生成する。酸素プラズマは同時に電界放
出物質の露出したエッジも攻撃するので、図８に示すよ
うな表面エミッタ２７０のアンダーカット・エッジ(und
ercut edge) ２７２が形成される。誘電体物質を構造２
５８上に堆積する場合、放出構造２２０の一定でないエ
ッジに整合(conform) させることは不可能であり、その
ために図３に示したようなボイド２９５が形成される。
【０００８】次に図９を参照すると、図２を参照して説
明したように製造された電界放出素子が有する行−列間
電流漏れを表すグラフ４００，４１０が示されている。
電流測定は、図３を参照して説明したように行われ、９
個の放出ウエルを有する単一画素、即ち、１つの行−列
交差点にアドレスし、９個の放出ウエルの各々は、直径
約４マイクロメートル深さ１マイクロメートルであっ
た。グラフ４００，４１０は、電界放出素子の画素アレ
イ内の異なる画素において行った測定から成る。グラフ
４１０が示す漏れ電流は非常に大きく、一般的に用いら
れる値である７０ボルトの行−列電位差に対して約２０
マイクロアンペアの値を有する。このレベルの漏れ電流
は容認できるものではない。グラフ４００で表されるサ
イトにおける漏れ電流は、約３０ボルトの電圧における
測定可能な漏れを示す。
明したように製造された電界放出素子が有する行−列間
電流漏れを表すグラフ４００，４１０が示されている。
電流測定は、図３を参照して説明したように行われ、９
個の放出ウエルを有する単一画素、即ち、１つの行−列
交差点にアドレスし、９個の放出ウエルの各々は、直径
約４マイクロメートル深さ１マイクロメートルであっ
た。グラフ４００，４１０は、電界放出素子の画素アレ
イ内の異なる画素において行った測定から成る。グラフ
４１０が示す漏れ電流は非常に大きく、一般的に用いら
れる値である７０ボルトの行−列電位差に対して約２０
マイクロアンペアの値を有する。このレベルの漏れ電流
は容認できるものではない。グラフ４００で表されるサ
イトにおける漏れ電流は、約３０ボルトの電圧における
測定可能な漏れを示す。
【０００９】次に図１０ないし図１５を参照すると、本
発明による、行−列電流漏れの低減を図った電界放出素
子３００（図１５）を製造する方法の種々の工程を実行
することによって実現される、複数の構造３５４，３５
５，３５６，３５７，３５８（図１０ないし図１４）の
断面図が示されている。構造３５４は、硼珪酸ガラスの
ようなガラスまたはシリコンで作られた支持基板３１０
を含む。支持基板３１０の主面上に、列導体３３０を形
成し、これにパターニングを行って中央ウエル領域３３
２を設ける。列導体３３０上にバラスト層３６４を堆積
する。この特定実施例では、バラスト層３６４は、１０
０Ωｃｍないし１０，０００Ωｃｍの範囲内の抵抗率を
与えるようドープしたアモルファス・シリコン層を含
む。これを得るには、約３０ｋｅＶにおける硼素の注入
により、１０10ないし１０18ｃｍ-3の範囲で好ましくは
１０16ｃｍ-3の濃度にアモルファス・シリコンを硼素で
ドープすればよい。バラスト層３６４を形成するには、
前述の範囲内の抵抗率を有する他の適切なバラスト物質
を用いてもよい。その後、約１０００オングストローム
の厚さを有するダイアモンド状炭素層３６９を、バラス
ト層３６４上に形成する。電界放出炭素に基づく物質を
含む他の電界放出物質を用いてもよい。ダイアモンド状
炭素を含む炭素に基づく物質の電界放出膜を形成する方
法は、当技術では既知である。例えば、シクロエキサ
ン，ｎ−ヘキサン，およびメタンのようなガス源を用い
て、プラズマ・エンハンス化学蒸着によって、アモルフ
ァス水素化炭素膜(amorphous hydrogenated carbon fil
m)を堆積することができる。かかる方法の１つが、Wang
et al. による"Lithography Using Electron Beam Ind
ucedEtching of a Carbon Film", J. Vac. Sci. Tehno
l. Sept/Oct 1995, pp. 1984-1987 に記載されている。
ダイアモンド膜の堆積については、１９９５年５月３０
日に特許された、Dreifus et al.による"Microelectron
ic Structure Having an Array of Diamond Structures
on a Nondiamond Substrate and Associated Fabricat
ion Methods"と題する米国特許番号第５，４２０，４４
３号に記載されている。更に、ダイアモンド状炭素膜の
堆積については、Seth et al. による"Lithographic Ap
plication of Diamond-like Carbon Films", Thin Soli
d Films, 1995, pp. 92-95に記載されている。層３６９
の形成後、列導体３３０の中央ウエル領域３３２に位置
合わせした、厚さ約１，０００オングストロームのパタ
ーン・ハードマスク３６８を層３６９上に形成すること
により、図１０の構造３５４を実現する。酸素プラズマ
を用いてダイアモンド状炭素にドライ・エッチングを行
うことにより、中央ウエル領域３３２にほぼ位置合わせ
した表面エミッタ３７０を形成し、図１１に示す構造３
５５を実現する。図１２の構造３５６を実現するため
に、まずハードマスク３６８を構造３５５から除去する
（図１１）。その後、厚さ約２，０００オングストロー
ムのアモルファス・シリコンの電界シェーパ層３７４
を、表面エミッタ３７０およびバラスト層３６４上に形
成する。電界シェーパ層３７４およびバラスト層３６４
にエッチングを行うが、列導体３３０上の部分を全体的
に残す。これを行うには、電界シェーパ層３７４上にフ
ォトレジストのパターン層３２１を堆積し、ＳＦ6 また
は塩素／酸素プラズマのような適切なエッチャントを用
いて層３７４，３６４を貫通するエッチングを行い、図
１３に示す構造３５７を実現する。バラスト層３６４お
よび電界シェーパ層３７４は、前述のエッチャントに関
してはほぼ等しいエッチング速度を有するので、列導体
３３０の対向するエッジ，バラスト３６５の対向するエ
ッジ，および電界シェーパ層３７７の対向する(oppose
d) エッジは、対向する滑らかな連続面３７１を規定す
る。その後、酸素プラズマを用いて、フォトレジスト層
３２１を除去する。この工程の間、エッジ３７２を含む
表面エミッタ３７０は、エッチャントによる攻撃から保
護されている。この構成は、表面３７１におけるエッチ
ングの不均一性を解消する。図１４に示すように、後に
誘電体層３４１を堆積する場合、表面３７１に容易に整
合するので、クラックを形成するボイドの形成を防止す
る。誘電体層３４１は、約１マイクロメートルの厚さに
堆積する。次に、誘電体層３４１上に、例えば、モリブ
デンで作った導電層３５１を堆積することにより、構造
３５８を実現する。その後、図１５に示すように、導電
層３５１，誘電体層３４１，および電界シェーパ層３７
７の部分を選択的にエッチングすることにより、放出ウ
エル３６０を形成し、こうして行導体３５０，誘電体層
３４０，および電界シェーパ３７５を形成する。放出ウ
エル３６０は、全体的に中央ウエル領域３３２を覆い、
放出ウエル３６０の底面を規定する表面エミッタ３７０
と位置合わせされている。放出構造３２０は、電界シェ
ーパ３７５，表面エミッタ３７０，およびバラスト３６
５で構成されている。ＦＥＤ３００は、更に、カソード
３７６の行導体３５０から離間されているアノード３８
０を含む。ＦＥＤ３００の動作は、列導体３３０および
行導体３５０に適切な電位を印加し（図示しない電位源
を用いることによって）、表面エミッタ３７０から電子
を抽出し、アノードに高い正電位を印加して、抽出した
電子をアノード３８０に向けて加速することを含む。適
切な電位構成の例は、列導体３３０−接地，行導体３５
０−＋８０ボルト，およびアノード３８０−＋４０００
ボルトを含む。
発明による、行−列電流漏れの低減を図った電界放出素
子３００（図１５）を製造する方法の種々の工程を実行
することによって実現される、複数の構造３５４，３５
５，３５６，３５７，３５８（図１０ないし図１４）の
断面図が示されている。構造３５４は、硼珪酸ガラスの
ようなガラスまたはシリコンで作られた支持基板３１０
を含む。支持基板３１０の主面上に、列導体３３０を形
成し、これにパターニングを行って中央ウエル領域３３
２を設ける。列導体３３０上にバラスト層３６４を堆積
する。この特定実施例では、バラスト層３６４は、１０
０Ωｃｍないし１０，０００Ωｃｍの範囲内の抵抗率を
与えるようドープしたアモルファス・シリコン層を含
む。これを得るには、約３０ｋｅＶにおける硼素の注入
により、１０10ないし１０18ｃｍ-3の範囲で好ましくは
１０16ｃｍ-3の濃度にアモルファス・シリコンを硼素で
ドープすればよい。バラスト層３６４を形成するには、
前述の範囲内の抵抗率を有する他の適切なバラスト物質
を用いてもよい。その後、約１０００オングストローム
の厚さを有するダイアモンド状炭素層３６９を、バラス
ト層３６４上に形成する。電界放出炭素に基づく物質を
含む他の電界放出物質を用いてもよい。ダイアモンド状
炭素を含む炭素に基づく物質の電界放出膜を形成する方
法は、当技術では既知である。例えば、シクロエキサ
ン，ｎ−ヘキサン，およびメタンのようなガス源を用い
て、プラズマ・エンハンス化学蒸着によって、アモルフ
ァス水素化炭素膜(amorphous hydrogenated carbon fil
m)を堆積することができる。かかる方法の１つが、Wang
et al. による"Lithography Using Electron Beam Ind
ucedEtching of a Carbon Film", J. Vac. Sci. Tehno
l. Sept/Oct 1995, pp. 1984-1987 に記載されている。
ダイアモンド膜の堆積については、１９９５年５月３０
日に特許された、Dreifus et al.による"Microelectron
ic Structure Having an Array of Diamond Structures
on a Nondiamond Substrate and Associated Fabricat
ion Methods"と題する米国特許番号第５，４２０，４４
３号に記載されている。更に、ダイアモンド状炭素膜の
堆積については、Seth et al. による"Lithographic Ap
plication of Diamond-like Carbon Films", Thin Soli
d Films, 1995, pp. 92-95に記載されている。層３６９
の形成後、列導体３３０の中央ウエル領域３３２に位置
合わせした、厚さ約１，０００オングストロームのパタ
ーン・ハードマスク３６８を層３６９上に形成すること
により、図１０の構造３５４を実現する。酸素プラズマ
を用いてダイアモンド状炭素にドライ・エッチングを行
うことにより、中央ウエル領域３３２にほぼ位置合わせ
した表面エミッタ３７０を形成し、図１１に示す構造３
５５を実現する。図１２の構造３５６を実現するため
に、まずハードマスク３６８を構造３５５から除去する
（図１１）。その後、厚さ約２，０００オングストロー
ムのアモルファス・シリコンの電界シェーパ層３７４
を、表面エミッタ３７０およびバラスト層３６４上に形
成する。電界シェーパ層３７４およびバラスト層３６４
にエッチングを行うが、列導体３３０上の部分を全体的
に残す。これを行うには、電界シェーパ層３７４上にフ
ォトレジストのパターン層３２１を堆積し、ＳＦ6 また
は塩素／酸素プラズマのような適切なエッチャントを用
いて層３７４，３６４を貫通するエッチングを行い、図
１３に示す構造３５７を実現する。バラスト層３６４お
よび電界シェーパ層３７４は、前述のエッチャントに関
してはほぼ等しいエッチング速度を有するので、列導体
３３０の対向するエッジ，バラスト３６５の対向するエ
ッジ，および電界シェーパ層３７７の対向する(oppose
d) エッジは、対向する滑らかな連続面３７１を規定す
る。その後、酸素プラズマを用いて、フォトレジスト層
３２１を除去する。この工程の間、エッジ３７２を含む
表面エミッタ３７０は、エッチャントによる攻撃から保
護されている。この構成は、表面３７１におけるエッチ
ングの不均一性を解消する。図１４に示すように、後に
誘電体層３４１を堆積する場合、表面３７１に容易に整
合するので、クラックを形成するボイドの形成を防止す
る。誘電体層３４１は、約１マイクロメートルの厚さに
堆積する。次に、誘電体層３４１上に、例えば、モリブ
デンで作った導電層３５１を堆積することにより、構造
３５８を実現する。その後、図１５に示すように、導電
層３５１，誘電体層３４１，および電界シェーパ層３７
７の部分を選択的にエッチングすることにより、放出ウ
エル３６０を形成し、こうして行導体３５０，誘電体層
３４０，および電界シェーパ３７５を形成する。放出ウ
エル３６０は、全体的に中央ウエル領域３３２を覆い、
放出ウエル３６０の底面を規定する表面エミッタ３７０
と位置合わせされている。放出構造３２０は、電界シェ
ーパ３７５，表面エミッタ３７０，およびバラスト３６
５で構成されている。ＦＥＤ３００は、更に、カソード
３７６の行導体３５０から離間されているアノード３８
０を含む。ＦＥＤ３００の動作は、列導体３３０および
行導体３５０に適切な電位を印加し（図示しない電位源
を用いることによって）、表面エミッタ３７０から電子
を抽出し、アノードに高い正電位を印加して、抽出した
電子をアノード３８０に向けて加速することを含む。適
切な電位構成の例は、列導体３３０−接地，行導体３５
０−＋８０ボルト，およびアノード３８０−＋４０００
ボルトを含む。
【００１０】本発明の別の実施例では、バラスト層は、
電界放出物質、即ち、バラスト範囲(ballasting range)
内の抵抗率を有する電界放出物質で作る。この場合、バ
ラスト層にパターニングを行い、内側の中央ウエル領域
に向かい、列導体の金属部分上に配された対向エッジを
有するバラストを形成する。その後、電界シェーパ層を
バラスト上に形成する際、電界シェーパ層はバラストの
対向エッジを覆う。次に、電界シェーパ層に選択エッチ
ングを行い、列導体上に位置し、列導体の対向エッジに
接続する、誘電体層が整合可能な滑らかな表面を形成す
る。電界シェーパ層にパターニングを行う工程の間、こ
うして放出物質を保護する。放出ウエルを形成するに
は、誘電体および電界シェーパ層を貫通する選択エッチ
ングを行い、バラストの放出物質の一部を露出させるこ
とにより、表面エミッタを設ける。次に図１６および図
１７を参照すると、本発明による、行−列間電流漏れの
低減を図った電界放出素子を製造する方法によって作ら
れた、電界放出素子８００の画素の断面図（図１６），
および図１６の電界放出素子８００のカソード８７６の
画素の平面図（図１７）が示されている。電界放出素子
８００は、図１０ないし図１５を参照して説明したよう
に作られ、「８」で始まる同様の参照番号によって、素
子を引用する。この特定実施例では、列導体８３０は、
３つの中央ウエル部分８３２を含み、その上に３つの放
出ウエル８６０を形成する。各ウエル内には、表面エミ
ッタ８７０が配置されている。電界放出素子８００の各
画素は、図１７に示すように、行導体８５０および列導
体８３０間の各重複領域に、９個の放出ウエル８６０を
含む。電界放出素子８００は、３２ｘ３２の行および列
導体アレイを含み、図１６および図１７に示したような
１０２４個の画素を規定する。
電界放出物質、即ち、バラスト範囲(ballasting range)
内の抵抗率を有する電界放出物質で作る。この場合、バ
ラスト層にパターニングを行い、内側の中央ウエル領域
に向かい、列導体の金属部分上に配された対向エッジを
有するバラストを形成する。その後、電界シェーパ層を
バラスト上に形成する際、電界シェーパ層はバラストの
対向エッジを覆う。次に、電界シェーパ層に選択エッチ
ングを行い、列導体上に位置し、列導体の対向エッジに
接続する、誘電体層が整合可能な滑らかな表面を形成す
る。電界シェーパ層にパターニングを行う工程の間、こ
うして放出物質を保護する。放出ウエルを形成するに
は、誘電体および電界シェーパ層を貫通する選択エッチ
ングを行い、バラストの放出物質の一部を露出させるこ
とにより、表面エミッタを設ける。次に図１６および図
１７を参照すると、本発明による、行−列間電流漏れの
低減を図った電界放出素子を製造する方法によって作ら
れた、電界放出素子８００の画素の断面図（図１６），
および図１６の電界放出素子８００のカソード８７６の
画素の平面図（図１７）が示されている。電界放出素子
８００は、図１０ないし図１５を参照して説明したよう
に作られ、「８」で始まる同様の参照番号によって、素
子を引用する。この特定実施例では、列導体８３０は、
３つの中央ウエル部分８３２を含み、その上に３つの放
出ウエル８６０を形成する。各ウエル内には、表面エミ
ッタ８７０が配置されている。電界放出素子８００の各
画素は、図１７に示すように、行導体８５０および列導
体８３０間の各重複領域に、９個の放出ウエル８６０を
含む。電界放出素子８００は、３２ｘ３２の行および列
導体アレイを含み、図１６および図１７に示したような
１０２４個の画素を規定する。
【００１１】次に図１８を参照すると、電界放出素子８
００（図１６および図１７）のカソード８７６の１０２
４画素が呈する行−列間電流漏れによる電流（マイクロ
アンペア）を表すグラフ７００，７１０が示されてい
る。漏れ電流の測定は、図３を参照して説明した方法で
行った。グラフ７００，７１０は、別個に製造した２つ
の同一構成を有するアレイから得た測定値から成る。こ
れらの測定値は、図９に示したものよりも約１，０００
倍多い画素によって発生した漏れ電流を含むものであ
る。グラフ７００は全ての電圧に対して測定可能な漏れ
電流を示しておらず、グラフ７１０は５０ボルトの電位
差において約７マイクロアンペア、即ち画素当たり約７
ナノアンペアの漏れ電流を示す。このレベルの漏れ電流
は容認可能である。本発明による方法を用いて製造した
電界放出素子８００では、図１７に示し、図４ないし図
８を参照して説明したように製造される画素構成を有す
る電界放出素子（図９）よりも、漏れ電流の大きさが約
３桁小さい。
００（図１６および図１７）のカソード８７６の１０２
４画素が呈する行−列間電流漏れによる電流（マイクロ
アンペア）を表すグラフ７００，７１０が示されてい
る。漏れ電流の測定は、図３を参照して説明した方法で
行った。グラフ７００，７１０は、別個に製造した２つ
の同一構成を有するアレイから得た測定値から成る。こ
れらの測定値は、図９に示したものよりも約１，０００
倍多い画素によって発生した漏れ電流を含むものであ
る。グラフ７００は全ての電圧に対して測定可能な漏れ
電流を示しておらず、グラフ７１０は５０ボルトの電位
差において約７マイクロアンペア、即ち画素当たり約７
ナノアンペアの漏れ電流を示す。このレベルの漏れ電流
は容認可能である。本発明による方法を用いて製造した
電界放出素子８００では、図１７に示し、図４ないし図
８を参照して説明したように製造される画素構成を有す
る電界放出素子（図９）よりも、漏れ電流の大きさが約
３桁小さい。
【００１２】本発明による電界放出素子の製造方法に
は、表面エミッタの堆積に続いて、更に追加の処理工程
を含むプロセスにおいて有用なものもある。この場合、
追加の工程（群）では、本発明によらなければ、電界放
出物質を攻撃し、誘電体層の整合が不可能なエッジを有
する放出構造を形成してしまうような化学薬品が導入さ
れてもよい。表面エミッタのエッジを覆うことにより、
後続の処理の間これらは保護される。また、本方法は、
表面エミッタの形成に続く処理ステップによる攻撃の恐
れがある、他の電界放出膜組成を含んでもよい。更に、
電界シェーパ層およびバラストの組成が類似しているた
め、所与のエッチャントによるこれらの層のエッチング
速度がほぼ等しいことが保証され、滑らかで連続したエ
ッジの放出構造が生成可能となる。また、誘電体層は放
出構造のエッジに容易に整合させることができるので、
ボイド形成の防止が可能となる。
は、表面エミッタの堆積に続いて、更に追加の処理工程
を含むプロセスにおいて有用なものもある。この場合、
追加の工程（群）では、本発明によらなければ、電界放
出物質を攻撃し、誘電体層の整合が不可能なエッジを有
する放出構造を形成してしまうような化学薬品が導入さ
れてもよい。表面エミッタのエッジを覆うことにより、
後続の処理の間これらは保護される。また、本方法は、
表面エミッタの形成に続く処理ステップによる攻撃の恐
れがある、他の電界放出膜組成を含んでもよい。更に、
電界シェーパ層およびバラストの組成が類似しているた
め、所与のエッチャントによるこれらの層のエッチング
速度がほぼ等しいことが保証され、滑らかで連続したエ
ッジの放出構造が生成可能となる。また、誘電体層は放
出構造のエッジに容易に整合させることができるので、
ボイド形成の防止が可能となる。
【００１３】以上本発明の具体的な実施例について示し
かつ説明してきたが、更に別の変更や改善も当業者には
想起されよう。したがって、本発明はここに示した特定
形態に限定される訳ではないと理解されることを望み、
本発明の精神および範囲から逸脱しない全ての変更は、
特許請求の範囲に含まれることを意図するものである。
かつ説明してきたが、更に別の変更や改善も当業者には
想起されよう。したがって、本発明はここに示した特定
形態に限定される訳ではないと理解されることを望み、
本発明の精神および範囲から逸脱しない全ての変更は、
特許請求の範囲に含まれることを意図するものである。
【図１】従来技術の電界放出素子の断面図。
【図２】電界放出素子の断面図。
【図３】図２の電界放出素子の部分拡大図。
【図４】図２および図３の電界放出素子の形成において
実現される構造の断面図。
実現される構造の断面図。
【図５】図２および図３の電界放出素子の形成において
実現される構造の断面図。
実現される構造の断面図。
【図６】図２および図３の電界放出素子の形成において
実現される構造の断面図。
実現される構造の断面図。
【図７】図２および図３の電界放出素子の形成において
実現される構造の断面図。
実現される構造の断面図。
【図８】図２および図３の電界放出素子の形成において
実現される構造の断面図。
実現される構造の断面図。
【図９】図２を参照して説明したように製造した電界放
出素子によって示される行−列間電流漏れを表すグラ
フ。
出素子によって示される行−列間電流漏れを表すグラ
フ。
【図１０】本発明による、行−列間電流漏れを低減する
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
【図１１】本発明による、行−列間電流漏れを低減する
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
【図１２】本発明による、行−列間電流漏れを低減する
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
【図１３】本発明による、行−列間電流漏れを低減する
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
【図１４】本発明による、行−列間電流漏れを低減する
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
【図１５】本発明による、行−列間電流漏れを低減する
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
電界放出素子の製造方法の一工程を実行することによっ
て実現される構造の断面図。
【図１６】本発明による、行−列間電流漏れを低減する
電界放出素子の製造方法の種々の工程を実行することに
よって実現された電界放出素子の他の実施例における画
素の断面図。
電界放出素子の製造方法の種々の工程を実行することに
よって実現された電界放出素子の他の実施例における画
素の断面図。
【図１７】図１６の電界放出素子のカソードの一部の平
面図。
面図。
【図１８】図１６および図１７の電界放出素子に種々の
電位差を印加した場合に測定された行−列間電流漏れを
表すグラフ。
電位差を印加した場合に測定された行−列間電流漏れを
表すグラフ。
２００ 電界放出素子 ２１０ は支持基板 ２２０ 放出構造 ２２１ パターン層 ２３０ 列導体 ２４０ 誘電体層 ２４５ クラック ２５０ 行導体 ２５４，２５５，２５６，２５７，２５８ 構造 ２６０ 放出ウエル ２６４ バラスト層 ２６５ バラスト ２６９ ダイアモンド状炭素層 ２７０ 表面エミッタ ２７４ 電界シェーパ層 ２７５ 電界シェーパ ２７６ カソード ２７７ 電界シェーパ層 ２８０ アノード ２９５ ボイド ３００ 電界放出素子 ３１０ 支持基板 ３３０ 列導体 ３３２ 中央ウエル領域 ３４１ 誘電体層 ３５１ 導電層 ３５４，３５５，３５６，３５７，３５８ 構造 ３６０ 放出ウエル ３６４ バラスト層 ３６８ パターン・ハードマスク ３６９ ダイアモンド状炭素層 ３７０ 表面エミッタ ３７１ 表面 ３７２ エッジ ３７４ 電界シェーパ層 ３７５ 電界シェーパ ３８０ アノード ８００ 電界放出素子 ８３０ 列導体 ８３２ 中央ウエル部分 ８５０ 行導体 ８６０ 放出ウエル ８７０ 表面エミッタ ８７６ カソード
Claims (3)
- 【請求項１】行−列リークの減少した電界放出素子（３
００，８００）の製造方法であって：主面を有する支持
基板（３１０，８１０）を設ける段階；前記支持基板
（３１０，８１０）の主面上に導電層を形成する段階；
前記導電層にパターニングを行い、中央ウエル領域（３
３２，８３２）および対向エッジを有する列導体（３３
０，８３０）を規定する段階；前記列導体（３３０，８
３０）上にバラスト層（３６４）を形成する段階；前記
バラスト層（３６４）上に電界放出物質の層（３６９）
を形成する段階；前記電界放出物質の層（３６９）にパ
ターニングを行い、前記列導体（３３０，８３０）の前
記中央ウエル領域（３３２，８３２）に位置合わせした
対向エッジを有する表面エミッタ（３７０，８７０）を
規定する段階；前記表面エミッタ（３７０，８７０）お
よび前記バラスト層（３６４）上に電界シェーパ層（３
７４）を形成する段階；第１エッチャントを用いて前記
電界シェーパ層（３７４）にパターニングを行い、対向
エッジを有する電界シェーパ層（３７７）を規定する段
階；第２エッチャントを用いて前記バラスト層（３６
４）にパターニングを行い、前記電界シェーパ層（３７
７）の対向エッジと実質的に同じ広がりを有し、かつ前
記列導体（３３０，８３０）の対向エッジと実質的に同
じ広がりの対向エッジを有するバラスト（３６５，８６
５）を規定する段階；前記列導体（３３０，８３０）の
対向エッジ，前記バラスト（３６５，８６５）の対向エ
ッジ，および前記電界シェーパ層（３７７）の対向エッ
ジにより、対向する滑らかな連続面（３７１，８７１）
を規定する段階；前記電界シェーパ層（３７７）および
前記対向する滑らかな連続面（３７１，８７１）上に誘
電体層（３４１）を形成する段階；前記誘電体層（３４
１）上に行導体（３５０，８５０）を形成する段階；前
記誘電体層（３４１）および前記電界シェーパ層（３７
７）を選択的にエッチングして電界シェーパ（３７５，
８７５）を規定し、前記列導体（３３０，８３０）の前
記中央ウエル領域（３３２，８３２）の一部に位置合わ
せした放出ウエル（３６０，８６０）を規定する段階；
および前記行導体（３５０，８５０）から離れて位置す
るアノード（３８０，８８０）を設け、その間に中間空
間領域を規定する段階；から成ることを特徴とする方
法。 - 【請求項２】行−列リークの低減を図った電界放出素子
（３１０，８１０）の製造方法であって：主面を有する
支持基板（３１０，８１０）を用意する段階；前記支持
基板（３１０，８１０）の主面上に導電層を形成する段
階；前記導電層にパターニングを行い、中央ウエル領域
（３３２，８３２）および対向エッジを有する列導体
（３３０，８３０）を規定する段階；前記列導体（３３
０，８３０）上にバラスト層（３６４）を形成する段
階；前記バラスト層（３６４）上に電界放出物質の層
（３６９）を形成する段階；前記電界放出物質の層（３
６９）にパターニングを行い、前記列導体（３３０，８
３０）の前記中央ウエル領域（３３２，８３２）に位置
合わせした対向エッジを有する表面エミッタ（３７０，
８７０）を規定する段階；前記表面エミッタ（３７０，
８７０）および前記バラスト層（３６４）上に電界シェ
ーパ層（３７４）を形成する段階；第１エッチャントを
用いて前記電界シェーパ層（３７４）にパターニングを
行い、対向エッジを有する電界シェーパ層（３７７）を
規定する段階；第２エッチャントを用いて前記バラスト
層（３６４）にパターニングを行い、前記電界シェーパ
層（３７７）の対向エッジと実質的に同じ広がりを有
し、かつ前記列導体（３３０，８３０）の対向エッジと
実質的に同じ広がりの対向エッジを有するバラスト（３
６５，８６５）を規定し、前記電界シェーパ層（３７
４）および前記バラスト層（３６４）を、前記第２エッ
チャントに対するエッチング速度がほぼ等しい物質で作
る段階；前記列導体（３３０，８３０）の対向エッジ，
前記バラスト（３６５，８６５）の対向エッジ，および
前記電界シェーパ層（３７７）の対向エッジにより、対
向する滑らかな連続面（３７１，８７１）を形成する段
階；前記電界シェーパ層（３７７）上および前記対向す
る滑らかな連続層（３７１，８７１）上に誘電体層（３
４１）を形成する段階；前記誘電体層（３４１）上に行
導体（３５０，８５０）を形成する段階；前記誘電体層
（３４１）および前記電界シェーパ層（３７７）を選択
的にエッチングして電界シェーパ（３７５，８７５）を
規定し、前記列導体（３３０，８３０）の前記中央ウエ
ル領域（３３２，８３２）の一部に位置合わせした放出
ウエル（３６０，８６０）を規定する段階；および前記
行導体（３５０，８５０）から離れて位置するアノード
（３８０，８８０）を設け、その間に中間空間領域を規
定する段階；から成ることを特徴とする方法。 - 【請求項３】行−列リークの減少を図った電界放出素子
（３００，８００）であって：主面を有する支持基板
（３１０，８１０）；前記支持基板（３１０，８１０）
の主面上に形成され、中央ウエル領域（３３２，８３
２）および対向エッジを有する列導体（３３０，８３
０）；放出構造（３２０，８２０）であって：前記列導
体（３３０，８３０）上に配され、該列導体（３３０，
８３０）の対向エッジと同じ広がりの対向エッジを有す
るバラスト（３６５，８６５）；前記列導体（３３０，
８３０）の前記中央ウエル領域（３３２，８３２）に位
置合わせされ、前記バラスト（３６５，８６５）の対向
エッジから離れて位置する対向エッジを有する表面エミ
ッタ（３７０，８７０）；および前記表面エミッタ（３
７０，８７０）を包囲しかつ前記バラスト（３６５，８
６５）上に配され、対向エッジを有する電界シェーパ
（３７５，８７５）であって、前記対向エッジが前記バ
ラスト（３６５，８６５）の対向エッジと同じ広がりを
有する電界シェーパ（３７５，８７５）を含む放出構造
（３２０，８２０）；前記電界シェーパ（３７５，８７
５）上、ならびに前記列導体（３３０，８３０）の対向
エッジ，前記バラスト（３６５，８６５）の対向エッ
ジ，および前記電界シェーパ（３７５，８７５）の対向
エッジ上に配された誘電体層（３４０，８４０）；前記
誘電体層（３４０，８４０）上に形成された行導体（３
５０，８５０）；前記行導体（３５０，８５０），前記
誘電体層（３４０，８４０），前記電界シェーパ（３７
５，８７５），および前記表面エミッタ（３７０，８７
０）によって規定され、前記列導体（３３０，８３０）
の前記中央ウエル領域（３３２，８３２）の一部に位置
合わせした放出ウエル（３６０，８６０）；および前記
行導体（３５０，８５０）から離間され、その間に中間
空間領域を規定するアノード（３８０，８８０）；から
成り、 前記電界シェーパ（３７５，８７５）の対向エッジ，前
記バラスト（３６５，８６５）の対向エッジ，および前
記列導体（３３０，８３０）の対向エッジは、前記誘電
体層（３４０，８４０）に整合する滑らかな連続面（３
７１，８７１）を規定し、前記誘電体層（３４０，８４
０）内の前記滑らかな連続面（３７１，８７１）におけ
るボイドが実質的に排除されることを特徴とする電界放
出素子。
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