KR100441184B1 - 감소된행대열누출을갖는전계방출소자제조방법 - Google Patents

감소된행대열누출을갖는전계방출소자제조방법 Download PDF

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Abstract

다이아몬드상 탄소 전계 방출 소자(300, 800)를 제조하는 방법으로서, (i) 열 도전체(330, 830) 상에 안정층(364)을 형성하는 단계와, (ii) 다이아몬드상 탄소로 제조되는 표면 이미터(370, 870)를, 열 도전체(330, 830)의 중앙 웰 영역(332, 832)에 정합하여 안정층(364) 상에 형성하는 단계와, (iii) 안정층(364) 및 표면 이미터(370,870) 상에 전계 정형화층(374)을 형성하는 단계와, (iv) 열 도전체(330, 830)의 대향 에지들과 함께 평탄하고 연속적인 표면(371,871)을 규정하는 대향 에지들을 갖는 전계 세이퍼층(377) 및 안정기(365)를 형성하도록 안정층(364) 및 전계 정형화층(374)을 패터닝하는 단계와, (v) 전체 유전체층(341)을 증착하는 단계, 및 (vi) 열 도전체(330, 830)의 중앙 웰 영역(332, 832) 상부에 방출 우물(360, 860)을 형성하는 단계를 포함한다.

Description

감소된 행 대 열 누출을 갖는 전계 방출 소자 제조 방법
본 발명은 전계 방출 소자(field emission device)에 관한 것으로, 특히 다이아몬드상 탄소 표면 이미터(diamond-like-carbon surface emitter)를 포함하는 트라이오드(triode) 전계 방출 소자에 관한 것이다.
전계 방출 소자는 당 기술 분야에 공지되어 있다. 한 구성에서, 다이오드인 전계 방출 소자는 캐소드 및 애노드의 두 개의 전극을 포함하며, 다른 일반 구성에서는 트라이오드인 전계 방출 소자는 캐소드, 게이트 전극, 및 애노드의 3개의 전극을 포함한다. 도 1에 도시된 것은 트라이오드 구성을 갖는 종래의 전계 방출 소자(FED)(100)이다. FED(100)는 유전체층(140)에 의해 도전층(130){또한 열로서 공지되어 있음)으로부터 이격된 게이트 추출 전극(150)(또한 행으로서 공지되어 있음)을 포함한다. 도전층(130)은 지지 기판(110)상에 형성된다. 유전체층(140)은 게이트 추출 전극(150)과 도전층(130) 사이의 전류의 형성을 방지한다. 게이트 추출 전극(150)으로부터 이격되어 있는 애노드(180)는 도전성 물질로 형성된다. 유전체층(140)은 이미터 웰(emitter well)(160)을 규정하는 측면을 가진다. 전자이미터(170)는 이미터 웰(160)내에 배치되며 스핀트 팁(Spindt tip)을 포함할 수 있다. FED(100)의 작동 중에, 일반적으로 통상의 트라이오드 작동과 마찬가지로, 전자 이미터(170)로부터 전자를 추출하여 상기 전자를 애노드를 향해 지향시키기 위해 적절한 전압이 게이트 추출 전극(150), 도전층(115), 및 애노드(180)에 인가된다. FED(100)의 불량 기구 중 하나는 유전체층(140)내의 결함(145)의 존재이다. 결함(145)은 게이트 추출 전극(150)과 도전층(130) 사이에 연장되어 있는 크랙 또는 공극(void)을 포함할 수 있으며, 이에 의해 도전 경로가 제공되며 그 사이의 소정의 전기적 절연이 저해된다. 전압원(185)이 게이트 추출 전극(150)과 도전층(130) 사이에 전위차를 제공하면, 전류는 회로내에 직렬로 배치된 전류계(190)에 의해 측정되며, 이는 바람직하지 않은 결함(145)으로 완료된다. 다이아몬드상 탄소막과 같은, 방출막(emissive films)을 사용하는 트라이오드 전계 방출 소자의 개발에 있어서 유사한 결함이 관찰되었다.
따라서, 유전체층 내의 결함의 형성을 방지하며 행 대 열 전류 누출을 감소시키는, 전계 방출막을 사용하는 전계 방출 소자를 제조하는 방법에 대한 요구가 존재한다.
도 1은 종래의 전계 방출 소자의 횡단면도.
도 2는 전계 방출 소자의 횡단면도.
도 3은 도 2 의 전계 방출 소자의 부분 확대도.
도 4 내지 도 8은 도 2 및 도 3의 전계 방출 소자의 형성을 실현하는 구조체의 횡단면도.
도 9는 도 2를 참조하여 설명된 방식으로 제조된 전계 방출 소자에 의해 나타나는 행 대 열 전류 누출을 나타내는 그래프.
도 10 내지 도 15는 본 발명에 따른 감소된 행 대 열 누출을 갖는 전계 방출 소자 제조 방법의 다양한 단계를 수행함으로써 실현되는 구조체의 횡단면도.
도 16은 본 발명에 따른 감소된 행 대 열 누출을 갖는 전계 방출 소자 제조하는 방법의 다양한 단계를 수행함으로써 실현되는 전계 방출 소자의 다른 실시예의 픽셀의 횡단면도.
도 17은 도 16의 전계 방출 소자의 캐소드의 부분의 평면도.
도 18은 도 16 및 도 17의 전계 방출 소자에 적용되는 다양한 전위차에서 측정되는 행 대 열 전류 누출을 나타내는 그래프.
※ 도면의 주요 부분에 대한 부호의 설명 ※
300, 800: 전계 방출 소자 330, 830: 행 도전체
364: 안정층 332, 832: 중앙 웰 영역
360, 860: 방출 웰 370, 870: 표면 이미터
374: 전계 정형화층 377: 전계 셰이퍼층
도 2를 참조하면, 전계 방출 소자(200)의 횡단면도가 도시되어 있다. 전계 방출 소자(200)는, 붕규산 유리 또는 실리콘과 같은 유리로 제조될 수 있는 지지 기판(210)을 구비하는 캐소드(276)를 포함한다. 지지 기판(210)의 주표면상에는,알루미늄 또는 몰리브덴과 같은 적합한 도전성 물질로 제조되는 열 도전체(230)가 형성되어 있다. 방출 구조체(220)는 열 도전체(230) 상에 형성된다. 방출 구조체(220)는, 3개의 층: 즉 열 도전체(230) 상에 증착되며 도핑된 비결정 실리콘과 같은 저항 물질을 포함하는 안정기(ballast)(265); 안정기(265) 상에 형성되며 예를 들면 다이아몬드상 탄소, 입방정질 붕소 질화물, 또는 알루미늄 질화물과 같은 적합한 전계 방출 물질로 제조되는 표면 이미터(270); 및 표면 이키터(270)의 부분 상에 배치되며 비결정 실리콘과 같은 저항 물질로 제조되는 전계 세이퍼(field shaper)(275)를 포함한다. 유전체층(240)은 전계 셰이퍼(275) 상에 형성되며 방출 웰(260)을 규정하는 측면을 포함한다. 유전체층(240)은 이산화 실리콘과 같은 적합한 유전 물질로 제조된다. 표면 이미터(270)는 방출 웰(260) 내에 배치되는 방출면을 규정한다. 행 도전체(250)는 유전체층(240) 상에 증착되며 표면 이미터(270)로부터 이격되어 있다. 애노드(280)는 행 도전체(250)로부터 이격된다. 전계 방출 소자(200)의 작동은, 표면 이미터(270)로부터 전자 방출을 생성하며 추출된 전자를 적절한 가속도로 애노드(280)를 향해 안내하는데 적합한 전위를 열 도전체(230), 행 도전체(250), 및 애노드(280)에 인가하는 작업을 포함한다. 전계 셰이퍼(275)는 표면 이미터(270)의 영역에서 전계를 정형화하는 것을 보조한다. 안정기(265)는 표면 이미터(270)와 애노드(280) 사이의 아크 발생을 방지하도록 표면 이미터(270)와 열 도전체(230) 사이에 적합한 전기 저항을 제공한다.
도 3을 참조하면, 방출 구조체(220)의 에지를 포함하는 전계 방출 소자(200)의 부분 확대도가 도시되어 있다. 방출 구조체(220)의 에지에서, 공극(295)은 유전체층(240)과 표면 이미터(270)의 에지(272)에 의해 규정된다. 하기에 보다 상세히 설명하는 바와 같이, 공극(295)은 방출 구조체(220)를 형성하는 동안 전계 방출 물질의 과잉 에칭의 결과로서 관찰된다. 공극(295)의 결과로서, 유전체층(240) 내에 응력이 발생하여 내부에 크랙(245)의 형성을 초래한다. 크랙(245)은 전계 방출 소자(200)의 작동 중에 바람직하지 않은 행 대 열의 누출을 발생시키는, 행 도전체(250)와 열 도전체(230) 사이의 전류 누출 경로를 규정한다. 전위원(285)에 의해 행 도전체(250)와 열 도전체(230) 사이에 전위차가 인가되면, 크랙(245)에 의해 완성된 회로 내에 있는 전류가 전류계(290)에 의해 측정된다. 공극(295)의 생성은 하기에 설명된다.
도 4 내지 도 8을 참조하면, 전계 방출 소자(200)(도 2 및 도 3)의 방출 구조체(220)의 형성을 실현하는 복수의 구조체(254, 255, 256, 257, 258)의 횡단면도가 도시되어 있다. 먼저, 안정층(264)이 열 도전체(230) 상에 증착되며 약 1016cm-3의 농도의 붕소로 도핑된 비결정 실리콘의 층을 포함한다. 그 후, 다이아몬드 상 탄소의 층(269)이 안정층(264) 상에 증착된다. 다음, 비결정 실리콘의 전계 정형화층(274)이 층(269) 상에 형성된다. 다음, 층들(264, 269, 274)은 열 도전체(23)의 상부에 방출 구조체(220)를 배치하기 위해 패터닝된다. 이는 먼저, 도 4에 도시한 구조체(254)를 실현하기 위해 전계 정형화층(274) 상에 포토레지스트의 패터닝층(221)을 형성하고, 다음 전계 셰이퍼층(277)을 규정하기 위해 예를 들면 SF6 화학 물질을 사용하여 전계 정형화층(274)을 통해 에칭함으로써 도 5에 도시한구조체(255)를 실현하고, 그 후 도 6에 도시한 구조체(256)를 형성하기 위해 예를 들면 산소 플라즈마를 사용하여 층(269)을 통해 에칭하고, 마지막으로 안정층(264)을 통해 에칭함으로써 안정기(265)를 형성하여 도 7에 도시한 구조체(257)를 실현하는 단계를 포함한다. 사용되는 포토레지스트는 훽스트 셀라니즈(Hoechst Celanese)에 의해 제품 번호 AZ5214로 공급되는 일반적인 종류이며, 적절한 에칭제는 산소 플라즈마를 포함한다. 상술한 바와 같이, 산소 플라즈마는 또한 다이아몬드상 탄소에 대한 에칭제이다. 그러나, 산소 플라즈마에 의한 다이아몬드상 탄소의 에칭 속도는 포토레지스트의 에칭 속도 보다 훨씬 크다. 따라서, 도 6에 도시한 바와 같이, 열 도전체(230)의 외측에 위치된 다이아몬드상 탄소의 부분들은 포토레지스트가 제거되기 전에 양호하게 제거된다. 안정층(264)을 에칭한 후에, 포토레지스트의 층(221)은 도 8에 도시한 바와 같이 구조체(258)를 형성하기 위해 산소 플라즈마를 사용하여 제거된다. 산소 플라즈마는 전계 방출 물질의 노출된 에지를 동시에 공격하며, 이에 의해 도 8에 도시한 바와 같이 표면 이키터(270)의 하부 절단 에지(undercut edge)(272)가 형성된다. 유전 물질이 구조체(258) 상에 증착될 때, 방출 구조체(220)의 불균일한 에지에 부합하지 않을 수 있으며, 이에 의해 도 3에 도시한 바와 같이 공극(295)이 형성된다.
도 9를 참조하면, 도 2를 참조하여 설명한 방식으로 제조된 전계 방출 소자에 의해 나타나는 행 대 열 전류 누출의 그래프(400, 410)가 도시되어 있다. 전류 측정은, 약 4㎛의 직경과 1㎛의 깊이를 각각 갖는 9개의 방출 웰을 구비하는 단일 픽셀 또는 하나의 행렬 교차점에 어드레스하면서, 도 3을 참조하여 설명한 방식으로 수행되었다. 그래프(400, 410)는 전계 방출 소자의 픽셀의 어레이 내의 상이한 픽셀에서 취한 측정값을 포함한다. 그래프(410)에 의해 나타낸 누출 전류는 상당히 크며, 통상 사용되는 값인 70V의 행-열 전위차에 대해 약 20㎂의 값을 갖는다. 이러한 누출 전류 레벨은 허용 불가능하다. 그래프(400)에 의해 나타낸 지점에서의 누출 전류는 30V 이상의 전압에서 측정 가능한 누출을 나타낸다.
도 10 내지 도 15를 참조하면, 본 발명에 따른, 감소된 행 대 열 누출을 갖는 전계 방출 소자(300)(도 15) 제조 방법의 다양한 단계를 수행함으로써 실현되는 복수의 구조체(354, 355, 356, 357, 358)의 횡단면도가 도시되어 있다. 구조체(354)는 붕규산 유리, 또는 실리콘과 같은 유리로 제조될 수 있는 지지 기판(310)을 포함한다. 지지 기판(310)의 주표면 상에는, 중앙 웰 영역(332)을 갖도록 패터닝되는 열 도전체(330)가 형성되어 있다. 열 도전체(330)의 상부에는 안정층(364)이 증착된다. 본 특정 실시예에서, 안정층(364)은 100 Ωcm 내지 10,000 Ωcm의 범위의 저항률을 제공하도록 도핑된 비결정 실리콘의 층을 포함한다. 이는 30keV에서 붕소의 주입에 의해, 1010내지 1018cm-3, 적합하게는 1016cm-3범위의 농도로 붕소로 비결정 실리콘을 도핑함으로써 성취될 수 있다. 상술한 범위 내의 저항률을 갖는 다른 적합한 안정기 물질이 안정층(364)을 형성하는데 사용될 수 있다.
다음, 약 1000Å의 두께를 갖는 다이아몬드상 탄소의 층(369)이 안정층(364) 상에 형성된다. 전계 방출 탄소 기반 물질을 포함하는 다른 전계 방출 물질이 사용될 수 있다. 다이아몬드상 탄소를 포함하는 탄소 기반 물질의 전계 방출막을 형성하는 방법은 당 기술 분야에 공지되어 있다. 예를 들면, 비결정 수소화 탄소막이 사이클로헥산, n-헥산, 및 메탄과 같은 가스원을 사용하여 플라즈마 보강 화학기상 증착에 의해 증착될 수 있다. 이러한 방법 중 하나는 왕(Wang) 등에 의한 "탄소막의 전자 빔 유도 에칭을 사용하는 리소그래피(Lithography Using Electron Beam Induced Etching of a Carbon Film)", J. Vac. Sci. Techno. 1995년 9월/10월, 페이지 1984-1987에 설명되어 있다. 다이아몬드막의 증착은, 1995년 5월 30일 발행된, 발명의 명칭이 "비다이아몬드 기판 상에 다이아몬드 nwhcp의 어레이를 갖는 마이크로 전자 구조체 및 그 제조 방법(Microelectronic Structure Having an Array of Diamond Structures on a Nondiamond Substrate and Associated Fabrication Methods)"인 드레이퓨스(Dreifus) 등의 미국 특허 제 5,420,443호에 개시되어 있다. 다이아몬드상 탄소막의 증착은, 세스(Seth) 등의 "다이아몬드상 탄소막의 리소그래피 응용(Lithographic Application of Diamond- like Carbon Films)", Thin Solid Fims, 1995년, 페이지 92-95에 또한 설명되어 있다. 층(369)의 형성 후에, 약 1000Å 두께의 패터닝 하드마스크(hardmask)(368)가 열 도전체(330)의 중앙 웰 영역(332)과 정합하여 층(369) 상에 형성됨으로써, 도 10의 구조체(354)가 실현된다. 다이아몬드상 탄소는 산소 플라즈마를 사용하여 건식 에칭되며, 이에 의해 중앙 웰 영역(332)과 일반적으로 정합하는 표면 이미터(370)가 형성되어 도 11에 도시한 구조체(355)가 실현된다. 도 12의 구조체(356)를 실현하기 위해, 하드마스크(368)가 먼저 기판(355)(도 11)으로부터 제거된다. 그 후, 약 2000Å의두께를 갖는 비결정 실리콘의 전계 정형화층(374)이 표면 이미터(370)와 안정층(364) 상에 형성된다. 전계 정형화층(374) 및 안정층(364)은 일반적으로 열 도전체(330) 상에 배치된다. 이는 전계 정형화층(374) 상에 포토레지스트의 패터닝층(321)을 증착하고 SF6 또는 염소/산소 플라즈마와 같은 적합한 에칭제를 사용하여 층들(374, 364)을 통해 에칭함으로써 수행되며, 이에 의해 도 13에 도시한 구조체(357)가 실현된다. 안정층(364)과 전계 정형화층(374)은 상술한 에칭제에 대해 거의 동일한 에칭 속도를 가지므로, 열 도전체(330)의 대향 에지들, 안정기(365)의 대향 에지들, 및 전계 셰이퍼층(377)의 대향 에지들은 대향된 평탄하고 연속적인 표면들(371)을 형성한다. 그 후, 포토레지스트의 층(321)은 산소 플라즈마를 사용하여 제거된다. 이 단계 중에, 에지(372)를 포함하는 표면 이미터(370)는 에칭제에 의한 공격으로부터 보호된다. 이러한 구성은 표면(371)에서의 비균일 에칭을 방지한다. 도 14에 도시한 바와 같이, 유전체층(341)이 그 후 증착될 때, 표면(371)에 용이하게 부합됨으로써, 크랙 형성 공극의 형성을 방지한다. 유전체층(341)은 약 1㎛의 두께로 증착된다. 다음, 예를 들면 몰리브덴으로 제조된 도전층(351)이 유전체층(341) 상에 증착되어, 구조체(358)를 실현한다. 그 후, 도 15에 도시한 바와 같이, 방출 웰(360)은 도전층(351), 유전체층(341), 및 전계 셰이퍼층(377)의 부분들을 선택적으로 에칭함으로써 형성되며, 이에 의해 행 도전체(350), 유전체층(340), 및 전계 셰이퍼(375)가 형성된다. 방출 웰(360)은 일반적으로 중앙 웰 영역(332) 상에 배치되며, 표면 이미터(370)와 정합하며, 이는 방출 웰(360)의 저부면을 규정한다. 방출 구조체(320)는 전계 셰이퍼(375), 표면 이미터(370), 및안정기(365)로 구성된다. FED(300)는 캐소드(376)의 행 도전체(350)로부터 이격된 애노드(380)를 또한 포함한다. FED(300)의 작동은, 표면 이미터(370)로부터 전자를 추출하고 추출된 전자를 애노드(380)를 향해 가속시키기 위해 애노드(380)에 높은 포지티브 전위를 인가하기 위해, 열 도전체(330)와 행 도전체(350)에 적절한 전위를 인가하는(도시하지 않은 전위원을 사용하여) 작업을 포함한다. 적합한 전위 구성의 예는, 접지에서 열 도전체(330)를; +80V에서 행 도전체(350)를; +4000V에서 애노드(380)를 포함한다.
본 발명의 다른 실시예에서, 안정층은 전계 방출 물질로 제조되며, 전계 방출 물질은 안정화 범위 내의 저항률을 갖는다. 이 경우, 안정층은 중앙 웰 영역을 향해 내향으로 열 도전체의 금속부 상에 배치되는 대향 에지들을 갖는 안정기를 형성하도록 패터닝된다. 그 후, 전계 정형화층이 안정기 상에 형성되면, 전계 정형화층은 안정기의 대향 에지들을 덮는다. 다음, 전계 정형화층은 열 도전체 상부에 배치되도록, 그리고 열 도전체의 대향 에지들과 함께 유전체층이 부합할 수 있는 평탄면을 형성하도록 선택적으로 에칭된다. 방출 물질은 전계 정형화층의 패터닝 단계 중에 이에 의해 보호된다. 방출 웰은 안정기의 방출 물질의 일부를 노출시키도록 유전체층 및 전계 셰이퍼층을 통해 선택적으로 에칭됨으로써 형성되며, 이에 의해 표면 이미터를 제공한다.
도 16 및 도 17을 참조하면, 본 발명에 따른, 감소된 행 대 열 누출을 갖는 전계 방출 소자 제조 방법에 의해 제조된, 전계 방출 소자(800)의 픽셀의 횡단면도(도 16), 및 도 16의 전계 방출 소자(800)의 캐소드(876)의 픽셀의평면도(도 17)가 도시되어 있다. 전계 방출 소자(800)는 도 10 내지 도 15를 참조하여 설명한 방식으로 제조되며, 구성 부품들은 숫자 "8"로 시작하여 유사하게 참조된다. 본 특정 실시예에서, 열 도전체(830)는, 각각 내부에 표면 이미터(870)가 배치되어 있는 3개의 방출 웰(860)이 상부에 형성된 3개의 중앙 웰 부분(832)을 포함한다. 도 17에 도시한 바와 같이, 전계 방출 소자(800)의 각각의 픽셀은 행 도전체(850)와 열 도전체(830) 사이의 각각의 중첩 영역에 9개의 방출 웰(860)을 포함한다. 전계 방출 소자(800)는 도 16 및 도 17에 도시한 바와 같은 1024의 픽셀을 규정하는 32 ×32 행렬 도전체의 어레이를 포함한다.
도 18을 참조하면, 전계 방출 소자(800)(도 16 및 도 17)의 캐소드(876)의 1024 픽셀에 의해 나타나는 행 대 열 누출 전류(㎂)의 그래프(700, 710)가 도시되어 있다. 누출 전류 측정은 도 3을 참조하여 설명한 방식으로 수행된다. 그래프(700, 710)는 개별적으로 제조된 두 개의 동일한 구성의 어레이로부터 취해진 측정 값을 포함한다. 이러한 측정값은 도 9에 도시한 것 보다 약 1000배 이상의 픽셀의 누출 전류 분포를 포함한다. 그래프(700)는 모든 전압에 있어서 측정 가능한 누출 전류가 없음을 나타내며, 그래프(710)는 50V의 전위차에서 약 7㎂의 누출 전류, 또는 픽셀 당 약 7nA의 누출 전류를 나타낸다. 이러한 누출 전류 레벨은 허용 가능하다. 본 발명에 따른 방법을 사용하여 제조된 전계 방출 소자(800)는 도 17에 도시한 픽셀 구조를 가지며 도 4 내지 도 8을 참조하여 설명한 방식으로 제조된 전계 방출 소자(도 9)의 누출 전류 보다 약 3차수 정도(three orders of magnitude) 작은 누출 전류를 갖는다.
본 발명에 따른 전계 방출 소자 제조 방법은 표면 이미터의 증착 이후의 부가의 처리 단계를 또한 포함하는 프로세스에 유용하며, 상기 부가의 단계는 그렇지 않으면 전계 방출 물질을 공격하여 유전체층이 부합할 수 없는 방출 구조체의 에지를 생성할 수도 있는 화학 물질을 도입한다. 표면 이미터의 에지들을 덮음으로써, 에지들은 이후의 처리 중에 보호된다. 또한, 본 발명의 방법은 표면 이미터의 형성 이후의 처리 단계에 의한 공격에 민감할 수 있는 다른 전계 방출막 조성물을 포함할 수 있다. 또한, 전계 셰이퍼 및 안정기의 유사한 조성물은 소정의 에칭제에 의한 상기 층들의 에칭 속도가 거의 동일한 것을 보장하며, 이에 의해 방출 구조체의 평탄하고 연속적인 에지를 형성한다. 다음, 유전체층은 방출 구조체의 에지에 용이하게 부합할 수 있으며, 이에 의해 공극의 형성을 방지한다.
본 발명의 특정 실시예들을 도시하고 설명하였지만, 당 기술 분야의 숙련자들은 부가의 변형 및 개선을 수행할 수 있을 것이다. 따라서, 본 발명은 도시한 특정 형태에 한정되는 것은 아니며, 첨부된 청구범위에 의해 본 발명의 정신 및 범주로부터 일탈하지 않는 모든 변형이 커버되는 것으로 의도된다.
본 발명에 따르면, 유전체층 내의 결함의 형성을 방지하며 행 대 열 전류 누출을 감소시키는, 전계 방출막을 사용하는 전계 방출 소자 제조 방법이 제공된다.

Claims (3)

  1. 감소된 행 대 열 누출을 갖는 전계 방출 소자(300,800) 제조 방법에 있어서,
    주표면을 갖는 지지 기판(310, 810)을 제공하는 단계와;
    상기 지지 기판(310, 810)의 주표면상에 도전층을 형성하는 단계와;
    중앙 웰 영역(332, 832)과 대향 에지들을 갖는 열 도전체(330, 830)를 규정하도록 상기 도전층을 패터닝 하는 단계와;
    상기 열 도전체(330, 830) 상에 안정층(364)을 형성하는 단계와;
    상기 안정층(364)상에 전계 방출 물질의 층(369)을 형성하는 단계와;
    상기 열 도전체(330, 830)의 중앙 웰 영역(332, 832)과 정합하는 대향 에지들을 갖는 표면 이미터(370,870)를 규정하도록 상기 전계 방출 물질의 층(369)을 패터닝하는 단계와;
    상기 안정층(364)과 표면 이미터(370,870) 상에 전계 정형화층(374)을 형성하는 단계와;
    대향 에지를 갖는 전계 세이퍼층(377)을 규정하도록 제 1 에칭제를 사용하여 상기 전계 정형화층(374)을 패터닝하는 단계와;
    상기 전계 셰이퍼층(377)의 대향 에지들과 동일 공간에 걸치며 상기 열 도전체(330, 830)의 대향 에지들과 동일 공간에 걸치는 대향 에지들을 갖는 안정기(365, 865)를 규정하도록 제 2 에칭제를 사용하여 상기 안정층(364)을 패터닝하는 단계와;
    상기 전계 세이퍼층(377) 및 대향된 평탄한 연속 표면(371, 871) 상에 유전체층(341)을 형성하는 단계와;
    상기 유전체층(341) 상에 행 도전체(350, 850)를 형성하는 단계와;
    상기 열 도전체(330, 830)의 중앙 웰 영역(332, 832)의 부분과 정합하는 방출 웰(360, 860)을 규정하고 전계 셰이퍼(375, 875)를 규정하도록 상기 유전체층(341)과 전계 셰이퍼층(377)을 선택적으로 에칭하는 단계; 및
    그 사이에 중간 공간 영역을 규정하도록 상기 행 도전체(350, 850)로부터 이격된 애노드(380, 880)를 제공하는 단계를 포함하며,
    상기 열 도전체(330, 830)의 대향 에지들, 상기 안정기(365, 865)의 대향 에지들, 및 상기 전계 셰이퍼층(377)의 대향 에지들은 대향된 평탄한 연속적인 표면(371, 871)을 규정하는, 감소된 행 대 열 누출을 갖는 전계 방출 소자 제조 방법.
  2. 감소된 행 대 열 누출을 갖는 전계 방출 소자(300, 800) 제조 방법에 있어서,
    주표면을 갖는 지지 기판(310, 810)을 제공하는 단계와;
    상기 지지 기판(310, 810)의 주표면 상에 도전층을 형성하는 단계와;
    중앙 웰 영역(332, 832)과 대향 에지들을 갖는 열 도전체(330, 830)를 규정하도록 도전층을 패터닝하는 단계와;
    상기 열 도전체(330, 830) 상에 안정층(364)을 형성하는 단계와;
    상기 안정층(364) 상에 전계 방출 물질의 층(369)을 형성하는 단계와;
    상기 열 도전체(330, 830)의 중앙 웰 영역(332, 832)과 정합하는 대향 에지들을 갖는 표면 이미터(370, 870)를 규정하도록 상기 전계 방출 물질의 층(369)을 패터닝하는 단계와;
    상기 표면 이미터(370, 870) 및 안정층(364) 상에 전계 정형화층(374)을 형성하는 단계와;
    대향 에지들을 갖는 전계 셰이퍼층(377)을 규정하도록 제 1 에칭제를 사용하여 상기 전계 정형화층(374)을 패터닝하는 단계와;
    상기 전계 셰이퍼층(377)의 대향 에지들과 동일 공간에 걸치며 상기 열 도전체(330, 830)의 대향 에지들과 동일 공간에 걸치는 대향 에지들을 갖는 안정기(365, 865)를 규정하도록 제 2 에칭제를 사용하여 상기 안정층(364)을 패터닝하는 단계와;
    상기 전계 세이퍼층(377) 및 대향된 평탄하고 연속적인 표면(371, 871) 상에 유전체층(341)을 형성하는 단계와;
    상기 유전체층(341) 상에 행 도전체(350, 850)를 형성하는 단계와;
    상기 열 도전체(330, 830)의 중앙 웰 영역(332, 832)의 부분과 정합하는 방출 웰(360,860)을 규정하고 전계 셰이퍼(375)를 규정하도록 상기 유전체층(341) 및 상기 전계 셰이퍼층(377)을 선택적으로 에칭하는 단계; 및
    그 사이에 중간 공간 영역을 규정하도록 상기 행 도전체(350, 850)로부터 이격된 애노드(380, 880)를 제공하는 단계를 포함하며,
    상기 전계 정형화층(374) 및 안정층(364)은 상기 제 2 에칭제에 대해 동일한 에칭 속도를 갖는 물질로 제조되며,
    상기 열 도전체(330, 830)의 대향 에지들, 상기 안정기(365, 865)의 대향 에지들, 및 상기 전계 셰이퍼층(377)의 대향 에지들은 대향된 평탄하고 연속적인 표면(371, 871)을 규정하는, 감소된 행 대 열 누출을 갖는 전계 방출 소자 제조 방법.
  3. 감소된 행 대 열 누출을 갖는 전계 방출 소자(300, 800)에 있어서,
    주표면을 갖는 지지 기판(310, 810)과;
    상기 지지 기판(310, 810)의 주표 면상에 형성되며 중앙 웰 영역(332, 832) 및 대향 에지들을 갖는 열 도전체(330, 830)와;
    상기 열 도전체(330, 830) 상에 배치되며 상기 열 도전체(330, 830)의 대향 에지들과 동일 공간에 걸치는 대향 에지들을 갖는 안정기(365, 865)와, 상기 안정기(365, 865)의 대향 에지들로부터 이격되며 상기 열 도전체(330, 830)의 중앙 웰 영역(332, 832)과 정합하는 대향 에지들을 갖는 표면 이미터(370, 870), 및 상기 표면 이미터(370, 870)를 둘러싸며 상기 안정기(365, 865) 상에 배치되며 상기 안정기 안정기(365, 865)의 대향 에지들과 동일 공간에 걸치는 대향 에지들을 갖는 전계 셰이퍼(375, 875)를 구비하는 방출 구조체(320, 820)와;
    상기 전계 셰이퍼(375, 875) 및 상기 열 도전체(330, 830)의 대향 에지들, 상기 안정기(365, 865)의 대향 에지들, 및 상기 전계 셰이퍼(375, 875)의 대향 에지들 상에 배치되는 유전체층(340, 840)과;
    상기 유전체층(340, 840) 상에 형성된 행 도전체(350, 850); 및
    그 사이에 중간 공간 영역을 규정하도록 상기 행 도전체(350, 850)로부터 이격된 애노드(380, 880)를 포함하며,
    상기 열 도전체(350, 850), 상기 유전체층(340, 840), 상기 전계 셰이퍼(375, 875), 및 방사 우물(360, 860)을 규정하는 표면 이미터(370, 870)는 상기 열도전체(330, 830)의 중앙 웰 영역(332, 832)의 부분과 정합되며;
    상기 전계 셰이퍼(375, 875)의 대향 에지들, 상기 안정기(365, 865)의 대향 에지들, 및 상기 행 도전체(330, 830)의 대향 에지들은, 평탄하고 연속적인 표면(371, 871)에서 상기 유전체층(340, 840)내에 공극이 존재하지 않도록 상기 유전체층(340, 840)이 부합되는 평탄하고 연속적인 표면(371, 871)을 규정하는, 감소된 행 대 열 누출을 갖는 전계 방출 소자.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5908699A (en) * 1996-10-11 1999-06-01 Skion Corporation Cold cathode electron emitter and display structure
US7070651B1 (en) * 1997-05-21 2006-07-04 Si Diamond Technology, Inc. Process for growing a carbon film
US6310432B1 (en) * 1997-05-21 2001-10-30 Si Diamond Technology, Inc. Surface treatment process used in growing a carbon film
US6181056B1 (en) * 1997-10-21 2001-01-30 Si Diamond Technology, Inc. Cold cathode carbon film
GB2330687B (en) * 1997-10-22 1999-09-29 Printable Field Emitters Ltd Field emission devices
US6204597B1 (en) * 1999-02-05 2001-03-20 Motorola, Inc. Field emission device having dielectric focusing layers
US6059625A (en) 1999-03-01 2000-05-09 Micron Technology, Inc. Method of fabricating field emission arrays employing a hard mask to define column lines
US6197607B1 (en) 1999-03-01 2001-03-06 Micron Technology, Inc. Method of fabricating field emission arrays to optimize the size of grid openings and to minimize the occurrence of electrical shorts
US6017772A (en) 1999-03-01 2000-01-25 Micron Technology, Inc. Field emission arrays and method of fabricating emitter tips and corresponding resistors thereof with a single mask
US6359383B1 (en) * 1999-08-19 2002-03-19 Industrial Technology Research Institute Field emission display device equipped with nanotube emitters and method for fabricating
JP3874396B2 (ja) 2000-01-13 2007-01-31 パイオニア株式会社 電子放出素子及びその製造方法並びに電子放出素子を用いた表示装置
US6753544B2 (en) * 2001-04-30 2004-06-22 Hewlett-Packard Development Company, L.P. Silicon-based dielectric tunneling emitter
US6911768B2 (en) * 2001-04-30 2005-06-28 Hewlett-Packard Development Company, L.P. Tunneling emitter with nanohole openings
US6458676B1 (en) 2001-06-25 2002-10-01 Lucent Technologies Inc. Method of varying the resistance along a conductive layer
US6542397B2 (en) 2001-06-25 2003-04-01 Lucent Technologies Inc. Read only memory structure
US20030073302A1 (en) * 2001-10-12 2003-04-17 Reflectivity, Inc., A California Corporation Methods for formation of air gap interconnects
US6558968B1 (en) * 2001-10-31 2003-05-06 Hewlett-Packard Development Company Method of making an emitter with variable density photoresist layer
KR100474272B1 (ko) * 2002-08-16 2005-03-10 엘지전자 주식회사 평면형 전계방출소자 및 그 제조방법
KR100474271B1 (ko) * 2002-08-16 2005-03-10 엘지전자 주식회사 전계방출소자 및 그 제조방법
KR20050096534A (ko) * 2004-03-31 2005-10-06 삼성에스디아이 주식회사 전자 방출 표시 장치의 캐소드 기판 및 그 제조 방법
KR20050113045A (ko) * 2004-05-28 2005-12-01 삼성에스디아이 주식회사 유기 전계 발광 표시 소자 및 그 제조방법
US7429820B2 (en) * 2004-12-07 2008-09-30 Motorola, Inc. Field emission display with electron trajectory field shaping
TWI329882B (en) * 2005-08-25 2010-09-01 Ind Tech Res Inst Method of fabricating field emission display device and cathode plate thereof
US9907020B2 (en) 2014-06-10 2018-02-27 Hewlett Packard Enterprise Development Lp Wake up message transmission rate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4040080A (en) * 1976-03-22 1977-08-02 Hamamatsu Terebi Kabushiki Kaisha Semiconductor cold electron emission device
JP2503621B2 (ja) * 1989-01-23 1996-06-05 日本電気株式会社 半導体装置の製造方法
US5144191A (en) * 1991-06-12 1992-09-01 Mcnc Horizontal microelectronic field emission devices
US5397428A (en) * 1991-12-20 1995-03-14 The University Of North Carolina At Chapel Hill Nucleation enhancement for chemical vapor deposition of diamond
US5473218A (en) * 1994-05-31 1995-12-05 Motorola, Inc. Diamond cold cathode using patterned metal for electron emission control
EP0696042B1 (en) * 1994-08-01 1999-12-01 Motorola, Inc. Field emission device arc-suppressor
US5826160A (en) * 1995-08-14 1998-10-20 The United States Of America As Represented By The Secretary Of The Army Hot explosive consolidation of refractory metal and alloys
US5719406A (en) * 1996-10-08 1998-02-17 Motorola, Inc. Field emission device having a charge bleed-off barrier

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Publication number Publication date
TW358955B (en) 1999-05-21
DE69714392T2 (de) 2003-01-16
DE69714392D1 (de) 2002-09-05
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EP0848406A2 (en) 1998-06-17
EP0848406A3 (en) 1998-08-12
JP3954710B2 (ja) 2007-08-08
CN1155979C (zh) 2004-06-30
CN1193834A (zh) 1998-09-23
KR19980063544A (ko) 1998-10-07
US5821132A (en) 1998-10-13
JPH10177838A (ja) 1998-06-30
US5696385A (en) 1997-12-09

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