KR19990043833A - 전계방출소자의 제조방법 - Google Patents

Abstract

본 발명은 전계방출 표시소자의 제조방법에 관한 것으로, 에미터팁의 상부에 완충층으로서의 역할을 하는 산화막 또는 질화막이 존재하도록 한 후 이온주입공정을 실시하거나 또는 에미터상에 기 형성된 다이아몬드 막의 상부에 금속막을 증착한 후, 후속공정인 이온주입공정을 실시하도록 함으로써 이온주입에 따른 에미터 팁의 손상을 방지하여 전계방출 인자에 영향을 줄 수 있는 요인을 사전에 방지하고, 이로써 전계방출소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

전계방출소자의 제조방법

본 발명은 전계방출 표시소자(Field Emission Display; 이하 FED라 칭함)의 제조방법에 관한 것으로서, 특히 에미터 팁(emitter tip)에 영향을 줄 수 있는 공정 진행전에 이미 형성된 산화막을 제거하지 않거나 산화막을 형성한 후, 이온주입공정을 시행함으로써 이온주입장치등에 의해 전계방출 에미터의 손상을 방지하도록 한 전계방출 표시소자의 제조방법에 관한 것이다.

일반적으로 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 에미터(emitter)와, 상기 에미터의 양측에 정렬되어 있는 게이트와, 상기 게이트와 일정간격 이격되어 형광판이 부착되어 있는 전극으로 구성되어 각각이 CRT의 캐소드, 그리드 및 애노드와 대응된다.

상기의 FED는 소정전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 에미터의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나 상기와 같은 원뿔형 캐소드를 구비하는 초기의 FED는 방출된 전자들중의 일부가 게이트로 유도되어 게이트 전류가 흘러 전자의 제어가 어렵고, 캐소드와 애노드의 사이에서 전자와 충돌하여 형성된 양이온이 캐소드와 충돌하여 소자가 파괴되므로, 이를 방지하기 위하여 소자의 내부를 고진공 상태로 유지하여야하며, 날카로운 원뿔형 캐소드의 균일한 제작이 어려운 등의 문제점이 있다.

또한 애노드 및 게이트 전극에 고전압이 필요하므로 휴대용 표시장치에의 적용이 어려운 문제점이 있다.

이러한 문제점들을 해결하기 위하여 박막형 전계 방출소자가 제안되어 있는데, 기판 도체 상에 서로 절연되어 있는 세개의 도전박막을 순차적으로 설치하고, 세개의 도전박막의 일부가 공동을 통하여 돌출되도록 형성한 후, 그 상측에 외부 전극을 설치하여 애노드의 구실을 하는 구조를 제안하였다.

이러한 구조의 박막형 전계 방출소자는 중앙에 위치하는 도전박막인 캐소드에 음의 전압을 인가하고, 상기 캐소드의 양측에 위치하는 게이트 도전박막에는 교류전압을 인가하여 전자를 방출시키고, 상기 기판 도체에는 강한 음의 전압을 인가하여 상기 캐소드로 부터 방출되는 전자가 외부 전극인 애노드를 때리게 한다.

상기의 종래기술에 따른 박막형 전계방출표시소자로서, 제조방법 및 재료선택이 용이하여 실리콘을 기판 및 전극으로 사용하는 소자가 주목받고 있는데, 이러한 실리콘소자는 실리콘기판상에 다결정실리콘으로된 캐소드 팁을 질화막 패턴을 식각 마스크로 사용한 습식식각방법으로 형성하고, 전면에 산화막과 금속막을 도포하고, 상기의 질화막 패턴을 리프트 오프(lift off) 방법으로 제거하여 상기의 캐소드와 절연된 게이트를 구성하는 방법을 사용하였다.

상기와 같은 종래 기술에 따른 실리콘 재료를 사용한 리프트 오프 공정에 의한 전계방출표시소자의 제조방법은 팁과 게이트간의 단락이 발생하기 쉽고, 팁이 손상되며, 공정의 재현성 및 균일성이 떨어져 공정수율 및 소자동작의 신뢰성을 떨어뜨리는 등의 문제점이 있다.

상기 문제를 해결하기 위하여 또한 종래에는 미국특허 525866 호에서 기술한 바와 같이, 다이아몬드나 유사다이아몬드(Diamind-Like Carbin ; 이하 DLC 라 칭함) 물질이 화학적 안정성, 낮은 전자 친화도, 이온에 대한 높은 저항성등의 특성을 가진 것을 이용하여 이를 전계방출소자에 적용하여 팁의 상부에 코팅하는 방법을 사용하여 왔다.

즉 전자 에미터에 다이아몬드를 코팅한 경우는 내재적으로 낮은, 음의 전자 친화력으로부터 유도되어지는 훨씬 낮은 일함수를 보이고, 일반적인 에미터물질에 비해 훨씬 안정된 결정구조를 가지게 된다.

그러나 상기 종래의 다이아몬드 코팅공정은 핵생성 사이트가 균일하지 않아 형성되는 막의 두께가 균일하지 않게 되고, 이로 인해 에미터 방출특성에 문제를 나타낸다.

상기 미국특허 525866호에서 제시되고 있는 이온주입방법을 통한 다이아몬드 코팅의 경우는 소자의 동작이 향상되고, 안정성 및 소자의 수명이 향상되나 이온주입방식 또는 레이저 어블레이션(Laser Ablation) 방식등을 이용하여 에미터 팁에 막을 형성할 시에는 기존의 팁의 반경이나 표면형상과 같은 주요 전계방출 인자에 영향을 줄 수 있는 문제점이 있다.

또한 층-바이-층(Layer-by-Layer) 방식으로 수소를 제거하여 낮은 일함수를 갖는 필름을 형성하는 방식도 상기와 동일하게 전계방출 인자에 영향을 줄 수 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 에미터의 상부에 산화막이나 다이아몬드 막의 상부에 금속막등의 완충막을 형성함에 의해 이온주입장치등에 의해 이온주입시 에미터의 전계방출 인자에 영향을 주지 않도록 하는 전계방출소자의 제조방법을 제공함에 있다.

도 1 과 도 2 는 본 발명의 방법에 따라 형성된 전계방출소자의 에미터 팁의 단면도

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 에미터(emitter) 3 : 완충층(산화막)

5 : 다이아몬드 핵 생성 사이트 7 : 금속막

9 : 에미터 팁

상기와 같은 목적을 달성하기 위한 본 발명은,

기판 상부에 캐소드 전극물질인 금속층을 형성하는 단계와,

상기 캐소드 금속층 상부에 게이트 절연막을 형성하는 단계와,

금속을 증착하여 게이트 전극을 형성하는 단계와,

홀패턴을 형성한 후에 상기 게이트 전극을 식각하고, 상기 게이트 절연막을 등방성식각하는 단계와,

소정금속을 방향성 증착하여 팁 형상의 에미터를 형성하는 단계와,

상기 에미터 팁의 상부에 다이아몬드를 코팅하는 단계를 포함하는 전계방출소자의 제조방법에 있어서,

상기 에미터 팁의 상부에 다이아몬드 박막을 형성하기 전 완충층을 미리 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 전계방출소자의 제조방법에 대한 상세한 설명을 하기로 한다.

도 1 과 도 2 는 본 발명의 방법에 따라 형성된 전계방출소자의 에미터 팁의 단면도이다.

상기 도면을 참조하면, 도 1 은 에미터(1)의 상부에 형성된 산화막(3)이 완충층으로 작용하면서 이온주입장치(미도시)에 의해 다이아몬드가 주입된 상태를 도시하고 있다. 이 경우 다이아몬드 핵 생성 사이트(5)는 산화막(3)내에서 형성되므로 다이아몬드가 가진 결정의 불균성으로 인한 단점이 보완되며, 또한 이온주입시 충격등으로 인한 에미터 팁(9)의 표면에 영향을 줄 수 있는 요인들을 사전에 제거하게 된다.

도 2 는 다이아몬드(5)가 코팅된 에미터상에 금속막(7)을 형성한 상태를 도시한 도면으로서, 상기의 경우 금속막(7) 형성후, 후공정인 이온주입공정에 의한 충격으로 증착된 다이아몬드(5)가 손상되는 것을 방지하게 된다. 즉 다이아몬드가 증착된 후 에미터(1)상에 형성되는 금속막(7)은 후공정에 의해 다이아몬드가 손상될 수 있는 것을 사전에 방지하는 완충층으로서의 역할을 하게 된다.

이상에서 설명한 바와 같이, 본 발명의 방법에 따른 전계방출소자는 에미터의 상부에 산화막 또는 질화막이 존재하도록 한 후 이온주입공정을 실시하거나 또는 에미터상에 기 형성된 다이아몬드 막의 상부에 금속막을 증착한 후, 이후 이온주입공정을 실시하도록 함으로써 이온주입에 따른 에미터 팁의 손상을 방지하여 전계방출 인자에 영향을 줄 수 있는 요인을 사전에 방지하고, 이로써 전계방출소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (4)

1. 기판 상부에 캐소드 전극물질인 금속층을 형성하는 단계와,

   상기 캐소드 금속층 상부에 게이트 절연막을 형성하는 단계와,

   금속을 증착하여 게이트 전극을 형성하는 단계와,

   홀패턴을 형성한 후에 상기 게이트 전극을 식각하고, 상기 게이트 절연막을 등방성식각하는 단계와,

   소정금속을 방향성 증착하여 팁 형상의 에미터를 형성하는 단계와,

   상기 에미터 팁의 상부에 다이아몬드를 코팅하는 단계를 포함하는 전계방출소자의 제조방법에 있어서,

   상기 에미터 팁의 상부에 다이아몬드 박막을 형성하기 전 완충층을 미리 형성하는 것을 특징으로 하는 전계방출소자의 제조방법.
2. 제 1 항에 있어서, 상기 완충층은 기 형성된 산화막 또는 질화막을 제거하지 않고 그대로 활용하는 것을 특징으로 하는 전계방출소자의 제조방법.
3. 제 1 항에 있어서, 상기 완충층은 에미터 팁의 상부에 산화막 또는 질화막을 새로이 형성하여 사용하는 것을 특징으로 하는 전계방출소자의 제조방법.
4. 기판 상부에 캐소드 전극물질인 금속층을 형성하는 단계와,

   상기 캐소드 금속층 상부에 게이트 절연막을 형성하는 단계와,

   금속을 증착하여 게이트 전극을 형성하는 단계와,

   홀패턴을 형성한 후에 상기 게이트 전극을 식각하고, 상기 게이트 절연막을 등방성식각하는 단계와,

   소정금속을 방향성 증착하여 팁 형상의 에미터를 형성하는 단계와,

   상기 에미터 팁의 상부에 다이아몬드를 코팅하는 단계를 포함하는 전계방출소자의 제조방법에 있어서,

   상기 에미터 팁의 상부에 다이아몬드 박막을 형성한 다음, 상기 다이아몬드 박막층 상부에 금속막을 완충층으로 형성하여 이후 공정을 진행하는 것을 특징으로 하는 전계방출소자의 제조방법.