KR100260270B1 - 전계방출소자의 필드 에미터 어레이 형성방법 - Google Patents

Abstract

본 발명은 전계방출소자의 필드 에미터 어레이 형성방법에 관한 것으로, 특히 상층부 게이트 메탈 형성시 실리콘 팁의 뾰쪽한 상태를 보호하도록 형성함으로써 게이트와 캐소드의 단락 및 캐소드 팁의 손상을 방지함과 아울러, 공정의 단순화로 제조공정 수율을 향상시킬 수 있고, 소자 제조의 재현성 및 균일성을 향상시킬 수 있는 기술이다.

Description

전계방출소자의 필드 에미터 어레이 형성방법

본 발명은 전계방출소자(field emission display; 이하 FED라 칭함)의 필드 에미터 어레이(Field Emitter Array; 이하 FEA 라 칭함) 형성방법에 관한 것으로서, 특히 실리콘 팁(Tip) 형성시 실리콘 팁의 날카로움(Sharpness)을 보호하여 FED 소자 제조에 따른 제조수율 및 소자의 동작특성을 향상시킬 수 있는 FED 소자의 FEA 형성방법에 관한 것이다.

일반적으로 박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 케이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 케소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나 상기와 같은 원뿔형 캐소드를 구비하는 초기의 FED는 방출된 전자들중의 일부가 게이트로 유도되어 게이트 전류가 흘러 전자의 제어가 어렵고, 캐소드와 애노드의 사이에서 전자와 충돌하여 형성된 양이온이 캐소드와 충돌하여 소자가 파괴되므로, 이를 방지하기 위하여 소자의 내부를 고진공 상태로 유지하여야하며, 날카로운 원뿔형 캐소드의 균일한 제작이 어려운 등의 문제점이 있다.

종래의 FED 소자를 제조하는 공정의 일실시예를 도 1 에 도시하였다.

상기 도면을 참조하면, 실리콘 웨이퍼 기판(1) 상부에 팁 마스크(3)를 형성한다.(도 a)

다음 이온성 반응식각 공정으로 상기 마스크(3)를 사용하여 하부 실리콘 기판(1)을 식각한다.(도 b)

다음 노출된 실리콘 기판(1) 표면을 열산화시킨다.(도 c)

그리고 전체구조 상부에 산화막(7)을 수직 증착한다.(도 d)

그 후 게이트 전극용 금속(9)을 전체구조 상부에 증착한다.(도 e)

다음 리프트-오프 공정으로 팁을 노출시킨다.(도 f)

이상 상기와 같은 종래의 FED 소자 제조공정에 있어서는 상기 식각 공정시 팁의 단부가 손상되기 쉽고, 또한 외부의 이물질로부터 오염될 가능성이 높아 소자 제조의 공정수율 및 신뢰성을 저하시키는 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 상층부 게이트 메탈 형성시 실리콘 팁의 뾰쪽한 상태를 보호하도록 형성함으로써 게이트와 캐소드의 단락 및 캐소드 팁의 손상을 방지하고, 공정의 단순화로 제조공정 수율을 향상시킬 수 있는 FED 소자의 FEA 형성방법을 제공함에 있다.

도 1 은 종래의 기술에 따른 FED 제조공정의 일실시예를 도시한 단면도

도 2a 내지 도 2h 는 본 발명의 방법에 따른 FED 소자의 형성 공정단계를 도시한 도면

〈도면의 주요 부분에 대한 부호의 설명〉

21 : 실리콘 기판 23,25 : 열산화막

27 : 절연막 26 : 실리콘 팁

29 : 게이트 금속

상기와 같은 목적을 달성하기 위한 본발명에 따른 전계방출소자의 필드 에미터 어레이 형성방법의 특징은,

실리콘 기판에 열산화막을 소정두께로 증착하는 단계와,

상기 증착된 열산화막을 패터닝하는 단계와,

이온성 반응식각공정으로 상기 산화막 패턴을 마스크로 하여 하부 실리콘 기판을 등방성 식각하는 단계와,

노출된 실리콘 기판 상부에 열산화막을 형성하는 단계와,

산화막을 상기 전체구조 상부에 도포하되, 상기 열산화막 패턴이 완전히 덮히도록 하는 단계와,

CMP 공정을 이용하여 실리콘 팁 바로 상부 부위까지 평탄화하는 단계와,

전체구조 상부에 게이트 메탈을 증착하는 단계와,

반응성 이온식각공정으로 노출된 상기 산화막을 식각하는 단계로 구성됨에 있다.

이하, 첨부 도면을 참조하여 본 발명에 따른 전계방출소자의 필드 에미터 어레이 형성방법에 대하여 상세히 설명하기로 한다.

도 2a 내지 도 2h 는 본 발명의 방법에 따른 전계방출소자의 필드 에미터 어레이 형성 공정단계를 도시한 단면도이다.

도 2a 를 참조하면, 실리콘 기판(21)상에 열산화막(23)을 소정두께 예컨데, 4000∼5000Å 정도의 두께로 증착한다.

도 2b 를 참조하면, 상기 증착된 열산화막(23)을 패터닝한다.

도 2c 를 참조하면, 이온성 반응식각공정으로 산화막 패턴(23')을 마스크로 하여 하부 실리콘 기판(21)을 등방성 식각한다

도 2d 를 참조하면, 뾰족한 실리콘 팁을 형성하기 위해 노출된 실리콘 기판(21) 상부에 열산화막(25)을 형성함에 의해 샤프닝 산화(sharpening oxid,ation)를 실시한다.

도 2e 를 참조하면, PECVD(Plasma Enhanced Chemical Vapor Deposition)를 이용하여 산화막(27)을 전체구조 상부에 도포하되, 상기 열산화막 패턴(23)이 완전히 덮히도록 한다.

도 2f 를 참조하면, 화학적-기계적 연마(Chemica-Mechanical Polishing;이하 CMP 라 칭함) 공정을 이용하여 실리콘 팁 바로 상부 부위까지, 평탄화한다.

도 2g 를 참조하면, 전체구조 상부에 게이트 메탈(29)을 증착한 후, 패,터닝한다.

도 2h 를 참조하면, 반응성 이온식각공정으로 노출된 상기 산화막(23)을 식각하여 소자를 완성한다.

이상에서 설명한 바와 같이, 본 발명에 따른 FED 소자의 필드 에미터 어레이 형성방법은 상층부 게이트 메탈 형성시 실리콘 팁의 뾰쪽한 상태를 보호하도록 형성함으로써 게이트와 캐소드의 단락 및 캐소드 팁의 손상을 방지함과 아울러, 공정이 간단하여 제조공정 수율을 향상시킬 수 있고, 소자 제조의 재현성 및 균일성을 향상시킨다.

Claims (3)

1. 실리콘 기판에 열산화막을 소정두께로 증착하는 단계와,

   상기 증착된 열산화막을 패터닝하는 단계와,

   이온성 반응식각공정으로 상기 산화막 패턴을 마스크로 하여 하부 실리콘 기판을 등방성 식각하는 단계와,

   노출된 실리콘 기판 상부에 열산화막을 형성하는 단계와,

   산화막을 상기 전체구조 상부에 도포하되, 상기 열산화막 패턴이 완전히 덮히도록 하는 단계와,

   CMP 공정을 이용하여 실리콘 팁 바로 상부 부위까지 평탄화하는 단계와,

   전체구조 상부에 게이트 메탈을 증착하는 단계와,

   반응성 이온식각공정으로 노출된 상기 산화막을 식각하는 단계로 구성되는 것을 특징으로 하는 전계방출소자의 FEA 형성방법.
2. 제 1 항에 있어서,

   상기 열산화막의 증착두께는 4000∼5000Å 인 것을 특징으로 하는 전계방출소자의 FEA 형성방법.
3. 제 1 항에 있어서,

   상기 전체구조 상부에 산화막 증착시 PECVD 법으로 하는 것을 특징으로 하는 전계방출소자의 FEA 형성방법.

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