KR100288077B1 - 집속전극을구비한분화구형금속필드에미터어레이형성방법 - Google Patents

Abstract

본 발명은 집속전극을 구비한 분화구형 금속 필드 에미터 어레이 형성방법에 관한 것으로, 자체 정렬된 집속전극을 CMP 공정을 이용하여 형성함으로써 전자 방출시 전자의 퍼짐을 방지하여 화소간 크로스-토크 현상을 최소화할 수 있으며, 자체 정렬로 인해 대면적에서 균일하게 형성되고, 저전압에서 동작하는 FED 소자 제조를 가능하게 하며, 전자 방출원의 오염을 최소홧킬 수 있는 기술이다.

Description

접속전극을 구비한 분화구형 금속 필드 에미터 어레이 형성방법

본 발명은 집속전극을 구비한 분화구형 금속 필드에미터어레이(Field Emitter Array; 이하 FEA라 칭함)의 형성방법에 관한 것으로, 특히 자체 정렬(Self aligned) 및 화학-기계적 연마(chemical Mechanical Polishing; 이하 CMP 라 칭함) 공정을 이용하여 분화구형 FEA 형성하여 전자 방출시 전자의 퍼짐현상을 최소화할 수 있는 FEA 형성방법에 관한 것이다.

일반적으로 박막형 전게방출표시소자(Field Emitter Disply ; 이하 FED라 칭함)는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10kV 정도의 전압을 인가하여 터널효과에 의한 냉정자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시자치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FEd는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두 개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 낮아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 에지부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와, 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어, 각각이 CRT의 캐소드와 그리드 및 애노드와 대응된다.

상기의 FED는 캐소드에 전압, 예를들어 500∼10kV 정도의 전압이 인가되면 캐소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나 상기와 같은 원뿔형 캐소드를 구비하는 초기의 FED는 방출된 전자들중의 일부가 게이트로 유도되어 게이트 전류가 흘러 전자의 제어가 어렵고, 캐소드와 애노드의 사이에서 전자와 충돌하여 형성된 양이온이 캐소드와 충돌하여 소자가 파괴되므로, 이를 방지하기 위하여 소자의 내부를 고진공 상태로 유지하여야하는 어려움이 따른다.

아울러 FEA 제작시 날카로운 원뿔형 캐소드의 균일한 제작이 어려울 뿐만 아니라, 내구성이 약하여 손쉽게 팁의 단부가 손상될 소지가 있으며, 또한 방출되는 전자빔이 퍼짐으로 인해 화소간 크로스-토크(cross-talk) 현상이 발생하는 등의 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 자체 정렬과 CMP 공정을 이용하여 분화구형의 필드 에미터를 제조함으로써 자체정렬에 의해 대면적에서 균일하게 형성되고, 저전압에서 동작하는 FED 소자 제조를 가능하게 하고, 전자 방출원의 오염을 최소호 시킬 수 있는 접속전극을 구비한 분화구형 FEA 형성방법을 제공함에 있다.

도 1a 내지 도 1f는 본 발명의 기술에 따른 분화구형 집속전극을 구비한 금속 필드 에미터 어레이를 형성하기 위한 제조 공정단계를 도시한 단면도

도 2 는 본 발명의 방법에 의해 제조된 분화구형 집속전극을 구비한 금속 필드 에미터 어레이의 단면도

<도면의 주요 부분에 대한 부호의 설명>

11 : 유리기판 13 : 제 1 금속층

15 : 제 1 산화막 17 : 제 2 금속층

19 : 제 2 산화막 21 : 제 3 금속층

23 : 홀 25 : 실리콘 질호막

27 : 편향전극 형성용 금속층 29 : 애노드 전극

상기와 같은 목적을 달성하기 위한 본 발명의 분화구형 금속 FEA 형성방법은,

유리기판 상부에 제1 금속층, 제 1 산화막, 제2 금속층, 제2 산화막, 제 3 금속층을 차례로 형성하는 단게와,

사진식각 공정으로 상기 제3 금속층으로부터 제 1 산화막까지를 식각하여 소정크기의 홀을 형성하는 단계와,

전체구조 상부에 실리콘 질화막을 전면 증착하는 단계와,

상기 실리콘 질화막을 건식식각하여 상기 홀의 바닥면에 위치한 질화막을 제거하는 단계와,

전체구조 상부에 편향전극 형성을 위한 금속을 소정두께로 증착하는 단계와,

CMP 공정으로 상기 제 2 금속층의 상부에 위치한 물질을 제거하여 편향전극을 형성하는 단계와,

노출된 상기 실리콘 질화막과 게이트 절연막을 각각 식각하여 팁 부위를 돌출시키는 단계로 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 집속전극을 구비한 분화구형 금속 필드 에미터 어레이 형성방법의 일실시에에 대해 상세히 설명하기로 한다.

도 1a 내지 도 1f는 본 발명의 방법에 따른 집속전극을 구비한 분화구형 금속 FEA 제조 공정단계를 도시한 단면도이다.

먼저, 석영유리로 된 유리기판(11) 상부에 제1금속층(13), 제1산화막(15), 제2금속층(17), 제2산화막(19), 제3금속층 (21)을 차례로 형성한다.

이때 상기 각 층의두계는 제1금속층(13)은 2500∼3000Å, 제1산화막(15)은 4000∼5000Å, 제2금속층(17)은 200∼300Å, 제2산화막(19)은 1500∼2000Å, 제3금속층(21)은 2500∼3000Å으로 각각 형성한다.

이 후 사진식각 공정을 이용하여 상기 제3금속층(21)으로부터 제1산화막(15)까지를 선택적으로 순차 식각하여 제1금속층(13)을 노출시키는 4∼5㎛ 크기의 홀(18)을 형성한다. (도 1a 참조).

그리고 전체구조 상부에 실리콘 질화막925)을 전면 증착한다. 이때 상기 제3금속층(21)의 상부에 증착되는 실리콘 질화막(25)의 두께(D)는 상기 제1금속층(13)의 상부에 증착되는 실리콘 질화막의 두께(d)보다 두껍도록(D>d)한다. (도 1b 참조).

그 다음 상기 실리콘 질화막(25)을 전면 건식식각하여 상기 홀923) 바닥면의 질화막(25)을 제거한다.(도 1c 참조).

그 후 전체구조의 전표면 상부에 편향전극 형성을 위한 금속층(27)을 소정두께로 증착한다.(도 1d 참조).

다음 CMP 공정을 이용하여 상기 제2금속층(21)의 상부에 위치한 금속층(27)과 실리콘질화막925)을 순차적으로 제거하여 금속층(27) 패턴으로된 편향전극(27)을 형성한다.(도 1e 참조)

다음 노출된 실리콘 질화막(25)과 홀(23)을 통해 노출되는 제1산화막(15)과

제2산화막(19)인 게이트 절연막을 각각 일정 깊이 만크 식가가여 제거함으로써 금속층들의 팁 부위를 돌출 시킨다.(도 1f 참조)

한편, 도 2는 상기한 본 발명의 방법에 의해 제조된 분화구형 금속 필드 에미터의 형상을 도시한 도면으로서, 상기 도면에서 도면부호(29)는 애노드 전극을 나타낸다.

이상 상술한 바와 같이, 본 발명의 방법에 따라 CMP 공정을 이용하여 자체 정렬된 집속전극을 구비한 분화구형 FEA를 제조함으로써 전자빔의 퍼짐을 억제시켜 화소간 크로스-토크 현상을 최소화시키고, 자체정렬로 이한 대면적에서 균일하고, 저전압에서 동작하는 FED 소자 제조를 가능하게 하고, 전자 방출원의 오염을 최소화시킬 수 있다.

Claims (4)

1. 유리기판 상부에 제1금속층, 제1산화막, 제2금속층, 제2산화막, 제3금속층을 차례로 형성하는 단계와,

   사진식각 공정으로 상기 제3금속층으로부터 제1산화막까지를 선택적으로 순차 식각하여 소정크기의 홀을 형성하는 단계와,

   전체구조 상부에 실리콘 질화막을 전면 증착하는 단계와,

   상기 실리콘 질화막을 건식식각하여 상기 홀의 바닥면에 위치한 질화막을 제거하는 단계와,

   전체구조 상부에 편향전극 형성을 위한 금속층을 소정두께로 증착하는 단계와,

   CMP 공정으로 상기 제 2 금속층의 상부에 위치한 금속층과 실리콘질화막을 순차적으로 제거하여 홀 내부의 금속층 패턴으로된 편향전극을 형성하는 단계와,

   상기 홀 내부의 노출된 상기 실리콘 질화막과 홀을 통하여 노출되는 게이트 절연막을 각각 식각하여 집속전극이 되는 팁 부위를 돌출시키는 단계로 구성되는 것을 특징으로 집속전극을 구비한 분화구형 금속 FEA 형성방법.
2. 제 1 항에 있어서,

   상기 홀의 크기는 4∼5㎛ 인 것을 특징으로 하는 집속전극을 구비한 분화구형 FEA 제조방법.
3. 제 1 항에 있어서,

   상기 유리기판 상부에 증착되는 제1금속층은 2500∼3000Å, 제1산화막은 4000∼5000Å, 제2금속층은 200∼300Å, 제2산화막은 1500∼2000Å, 제3금속층은 2500∼3000Å 의 두께로 각각 형성되는 것을 특징으로 하는 집속전극을 구비한 분화구형 금속 FEA 형성방법.
4. 제 1 항에 있어서,

   상기 실리콘 질화막을 전면 증착시 상기 제3 금속층의 상부에 증착되는 실리콘 질화막의 두께(D)는 상기 제 1 금속층의 상부에 증착되는 실리콘 질화막의 두께(d)보다 두껍도록(D>d) 하는 것을 특징으로 하는 집속전극을 구비한 분화구형 금속 FEA 형성방법.

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