KR100257570B1 - 분화구형 금속 필드 에미터 어레이 형성방법 - Google Patents

Abstract

본 발명은 분화구형 금속 필드 에미터 어레이 형성방법에 관한 것으로, CMP 공정을 이용하여 자체 정렬된 분화구형 FEA를 제조함으로써 자체정렬로 인한 대면적에서 균일하고, 저전압에서 동작하는 FED 소자 제조를 가능하게 하고, 전자 방출원의 오염을 최소화시킬 수 있는 기술이다.

Description

분화구형 금속 필드 에미터 어레이 형성방법

본 발명은 분화구형 금속 필드 에미터 어레이(Field Emitter Array; 이하 FEA 라 칭함.) 형성방법에 관한 것으로, 특히 화학-기계적 연마(Chemical Mechanical Polishing; 이하 CMP 라 칭함) 공정을 이용하여 자체 정렬된(Self aligned) 분화구 FEA 형성방법에 관한 것이다.

일반적으로 박막형 전계 방출소자(Field Emitter Display ; 이하 FED 라 칭함)는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 케이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 케소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나 상기와 같은 원뿔형 캐소드를 구비하는 초기의 FED는 방출된 전자들중의 일부가 게이트로 유도되어 게이트 전류가 흘러 전자의 제어가 어렵고, 캐소드와 애노드의 사이에서 전자와 충돌하여 형성된 양이온이 캐소드와 충돌하여 소자가 파괴되므로, 이를 방지하기 위하여 소자의 내부를 고진공 상태로 유지하여야하는 어려움이 따른다.

아울러 FEA 제작시 날카로운 원뿔형 캐소드의 균일한 제작이 어려울 뿐만 아니라, 내구성이 약하여 손쉽게 팁의 단부가 손상될 소지가 있으며, 또한 방출되는 전자빔이 퍼짐으로 인해 화소간 크로스-토크(cross-talk) 되는 현상이 발생하는 등의 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 CMP 공정을 이용하여 자체 정렬된 분화구형의 필드 에미터를 제조함으로써 자체정렬로 인한 대면적에서 균일하고, 저전압에서 동작하는 FED 소자 제조를 가능하게 하고, 전자 방출원의 오염을 최소화시킬 수 있는 분화구형 FEA 형성방법을 제공함에 있다.

도 1a 내지 도 1g 는 본 발명의 기술에 따른 분화구형 금속 필드 에미터 어레이를 형성하기 위한 제조 공정단계를 도시한 단면도

도 2 는 본 발명의 방법에 의해 제조된 분화구형 금속 필드 에미터 어레이의 단면도

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 유리기판 13 : 캐소드 라인

15 : 게이트 절연막 17 : 게이트 전극

19 : 집속전극 절연막 21 : 집속전극

23 : 홀 25 : 질화막

27 : 캐소드 전극 29 : 감광막

31 : 전자 방출원

상기와 같은 목적을 달성하기 위한 본 발명의 분화구형 금속 필드 에미터 어레이 형성방법은,

실리콘 기판 상부에 케이트 라인으로 사용할 폴리실리콘을 소정 두께로 증착하는 단계와,

상기 캐이트 라인 상부로 실리콘 질화막을 형성하는 단계와,

상기 실리콘 질화막 상부에 에미터를 형성할 폴리실리콘을 인-스튜(in-situ) 도핑하여 증착하는 단계와,

상기 에미터를 형성할 폴리실리콘을 식각하여 소정 크기의 홀을 형성하는 단계와,

상기 폴리실리콘을 산화하여 적절한 형태의 에미터를 형성하는 단계와,

노출된 상기 실리콘 질화막을 건식식각하여 하부면이 게이트 라인 형성용 폴리실리콘층이 되도록 노출시키는 단계와,

전체구조 상부에 게이트 금속을 소정 두께로 증착하는 단계와,

CMP 공정을 이용하여 상기 게이트 라인 상부의 물질을 제거하여 에미터 팁을 형성하는 단계와,

상기 에미터 팁 주위의 산화막을 제거하여 팁을 돌출시키는 단계로 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 분화구형 금속 필드 에미터 어레이 형성방법의 실시예에 대해 상세히 설명하기로 한다.

도 1a 내지 도 1g 는 본 발명의 방법에 따른 분화구형 금속 FEA 제조 공정단계를 도시한 단면도이다.

먼저, 실리콘 또는 석영유리로 된 하부기판(11) 상부에 케이트 라인(13)으로 사용할 폴리실리콘을 소정 두께로 증착하고, 상기 캐이트 라인(13) 상부로 실리콘 질화막(15)을, 그리고 상기 실리콘 질화막(15) 상부에 에미터를 형성할 폴리실리콘(17)을 인-스튜(in-situ) 도핑하여 증착한다.

이때 상기 캐이트 라인(13)으로 사용할 폴리실리콘층의 두께는 2500∼3000Å 로 하고, 상기 실리콘 질화막(15)의 두께는 4000∼5000Å으로, 에미터로 형성할 폴리실리콘(17)의 두께는 2500∼30000Å 로 각각 형성한다. (도 1a 참조)

다음, 사진식각 공정을 이용하여 1∼2㎛ 크기의 폴리실리콘 홀(18)을 형성한다. (도 1b 참조)

그리고 상기 폴리실리콘(17)을 산화하여 적절한 형태로 에미터를 형성한다. (도 1c 참조)

다음 노출된 실리콘 질화막(15)을 건식식하여 하부면이 게이트 라인 형성용 폴리실리콘층(13)이 되도록 노출시킨다.(도 1d 참조)

그 후 전체구조 상부에 게이트 금속(21)을 2500∼3000Å 두께로 로 증착한다.(도 1e 참조)

그 다음 CMP 공정을 이용하여 게이트 라인(21) 상부의 물질을 제거하고 에미터 팁(23)을 형성한다.(도 1f 참조)

다음 상기 에미터 팁(23) 주위의 산화막(19)을 제거하여 팁(23)을 돌출시켜 소자를 완성한다.(도 1g 참조)

한편, 도 2 는 는 본 발명의 방법에 의해 제조된 분화구형 금속 필드 에미터의 형상을 도시한 도면이다.

이상 상술한 바와 같이, 본 발명의 방법에 따라 CMP 공정을 이용하여 자체 정렬된 분화구형 FEA를 제조함으로써 자체정렬로 인한 대면적에서 균일하고, 저전압에서 동작하는 FED 소자 제조를 가능하게 하고, 전자 방출원의 오염을 최소화시킬 수 있다.

Claims (3)

1. 실리콘 기판 상부에 케이트 라인으로 사용할 폴리실리콘을 소정 두께로 증착하는 단계와,

   상기 캐이트 라인 상부로 실리콘 질화막을 형성하는 단계와,

   상기 실리콘 질화막 상부에 에미터를 형성할 폴리실리콘을 인-스튜(in-situ) 도핑하여 증착하는 단계와,

   상기 에미터를 형성할 폴리실리콘을 식각하여 소정 크기의 홀을 형성하는 단계와,

   상기 폴리실리콘을 산화하여 적절한 형태의 에미터를 형성하는 단계와,

   노출된 상기 실리콘 질화막을 건식식각하여 하부면이 게이트 라인 형성용 폴리실리콘층이 되도록 노출시키는 단계와,

   전체구조 상부에 게이트 금속을 소정 두께로 증착하는 단계와,

   CMP 공정을 이용하여 상기 게이트 라인 상부의 물질을 제거하여 에미터 팁을 형성하는 단계와,

   상기 에미터 팁 주위의 산화막을 제거하여 팁을 돌출시키는 단계로 구성되는 것을 특징으로 하는 분화구형 FEA 제조방법.
2. 제 1 항에 있어서,

   상기 캐이트 라인으로 사용할 폴리실리콘층의 두께는 2500∼3000Å 로 하고, 상기 실리콘 질화막(15)의 두께는 4000∼5000Å으로, 에미터로 형성할 폴리실리콘(17)의 두께는 2500∼30000Å 로 각각 형성하는 것을 특징으로 하는 분화구형 FEA 형성방법.
3. 제 1 항에 있어서,

   상기 하부기판으로 유리기판을 사용하는 것을 특징으로 하는 분화구형 FEA 제조방법.

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