KR100260256B1 - 전계방출 표시소자의 제조방법 - Google Patents

Abstract

본 발명은 전계방출 표시소자의 제조방법에 관한 것으로, 종래의 전계방출 표시소자의 제조공정중 에치백 공정을 개선하여 게이트 절연막을 열산화막으로 형성하여 게이트 절연막 특성을 향상시키고, 또한 에미터와 게이트간의 간격을 줄여줌으로써 저전압 구동을 가능하게 하여 소자의 동작특성 및 신뢰성을 향상시킬 수 있는 기술에 관한 것이다.

Description

전계방출 표시소자의 제조방법

본 발명은 전계방출 표시소자(field emission display; 이하 FED라 칭함)의 제조방법에 관한 것으로서, 특히 종래의 에치백(etch back) 공정을 개선하여 에미터(emtiier)와 게이트간의 간격을 줄여 전계방출소자의 특성을 향상시킨 전계방출소자의 제조방법에 관한 것이다.

일반적으로 박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 케이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 케소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나 상기와 같은 원뿔형 캐소드를 구비하는 초기의 FED는 방출된 전자들중의 일부가 게이트로 유도되어 게이트 전류가 흘러 전자의 제어가 어렵고, 캐소드와 애노드의 사이에서 전자와 충돌하여 형성된 양이온이 캐소드와 충돌하여 소자가 파괴되므로, 이를 방지하기 위하여 소자의 내부를 고진공 상태로 유지하여야하며, 날카로운 원뿔형 캐소드의 균일한 제작이 어려운 등의 문제점이 있다.

또한 상기 종래의 전계방출소자에 있어서, 원뿔형 캐소드를 형성하는 방법은 주로 스핀트(Spindt) 타입이 주로 사용되고 있다.

에미터를 형성하기 위한 상기 스핀트 타입의 공정순서는, 먼저 실리콘 기판위에 산화막을 형성하고, 상기 산화막의 상부에 금속을 게이트 전극으로 증착한 후, 감광막을 코팅한다. 상기 감광막을 이용하여 상기 금속층에 소정크기 예컨데, 약 1㎛ 에 가까운 홀을 형성하고, 상기 홀 내부의 산화막을 제거한다.

그리고 전자-빔 주사기(electorn-beam evaporator)를 이용하여 소정금속 예컨데, Al 금속을 경사증착한 다음, 상부에서 소정금속을 상기 홀내부로 수직 증착시켜 경사증착된 Al 층에 의해 홀이 점차 줄어들며 내부에 금속 팁이 형성되도록 한다.

다음, 에치백 공정으로 상기 Al 금속층을 제거하여 팁이 노출되도록 하는 과정으로 이루어 진다.

상기와 같은 종래의 전계방출소자 제조공정단계에 있어서, 팁 형상의 에미터를 형성한 후, 게이트 절연막과 게이트를 승막하여 에치백 공정이 진행하게 된다. 그러나 이 경우 상기 종래의 에치백 공정은 게이트 절연막의 두께의 의하여 게이트와 에미터간의 거리를 줄이는 데는 한계가 따르는 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 종래의 에치백 공정을 개선하여 에미터와 게이트간의 간격을 줄여 전계방출소자의 특성을 향상시키는 전계방출소자의 제조방법을 제공함에 있다.

도 1 내지 도 8 은 본 발명의 방법에 따른 전계방출 표시소자의 제조공정단계를 도시한 단면도

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 실리콘 기판 13,17 : 열산화막

15 : 열산화막 패턴 18 : 에미터 팁 단부

19,23 : 감광막 21 : 금속층

상기와 같은 목적을 달성하기 위한 본발명에 따른 전계방출 표시소자의 제조방법의 특징은,

실리콘 기판상에 소정 두께의 열산화막을 형성하는 단계와,

상기 열산화막을 패터닝하여 식각 마스크가되는 산화막 패턴을 형성하는 단계와,

상기 산화막 패턴에 의해 노출되어있는 하부 실리콘 기판을 식각하여 에미터 팁을 형성하는 단계와,

노출된 실리콘 기판의 전체 상부에 열산화막을 형성한 후, 감광막을 도포하는 단계와,

건식식각으로 상기 감광막을 제거하되, 상부면이 상기 형성된 팁 단부의 직하방에 이르도록 하여 감광막 패턴을 형성하는 단계와,

상기 감광막 패턴을 마스크로 하여 노출된 부위의 산화막 패턴과 열산화막을 제거하는 단계와,

상기 구조의 전표면에 상기 노출된 팁을 덮는 금속층을 형성하는 단계와,

전체구조 상부에 감광막을 도포한 후, 건식식각으로 상기 팁의 상부에 위치한 금속막의 상부부위를 노출시키는 단계와,

게이트 금속층과 게이트 절연막을 식각하여 팁을 노출시키는 단계를 구비함에 있다.

이하, 본 발명의 전계방출 표시소자의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 1 내지 도 8 은 본 발명에 따른 전계 방출표시소자의 제조공정단계를 도시한 단면도이다.

먼저, 실리콘 기판(11)상에 소정 두께 예컨데, 약 2000∼3000Å 두께의 열산화막(13)을 형성한다.(도 1 참조)

다음 상기 열산화막(13)을 패터닝하여 식각 마스크가되는 산화막 패턴(15) 형성한다. (도 2 참조).

그다음 상기 산화막 패턴(15)에 의해 노출되어있는 하부 실리콘 기판(11)을 소정두께 식각하되, 등방성 식각으로서 습식식각이나 반응성 이온식각(reactive ion etching; 이하 RIE라 칭함) 등의 방법으로 식각하여 에미터 팁(18)을 형성한다.

이때 상기 식각시 비등방성 식각과 등방성 식각을 조합하여 식각할 수도 있다.(도 3 참조)

노출된 실리콘 기판(11)의 전체 상부에 열산화막(17)을 형성한 후, 감광막(19)을 도포하고, 건식식각으로 상기 도포된 감광막을 제거하되, 상부면이 상기 형성된 팁(18) 단부의 직하방에 이르도록 하여 감광막 패턴(19)을 형성한다.(도 4 참조)

상기 감광막 패턴(19)을 마스크로 하여 감광막으로 덮히지 않은 부분, 즉 노출된 부위의 산화막 패턴(15)과 열산화막(17)을 제거한다.

이때 상기 형성된 팁(18)의 단부는 소정길이 노출되게 된다.(도 5 참조)

다음 상기 구조의 전표면에 상기 노출된 팁(18)을 덮는 금속층(21)을 입힌다.(도 6 참조)

전체구조 상부에 감광막(23)을 도포한 후, 건식식각으로 상기 금속막(21)의 상부부위 즉, 팁(18)이 그 하부에 위치한 금속막(21)의 상부부위가 노출되도록 한다.(도 7 참조)

다음 상기 구조의 상부면, 즉 게이트 금속막(21)과 게이트 절연막(17)을 식각한 후, 상기 잔류한 감광막(23)을 제거한다.

상기 공정으로 팁(18)이 노출됨과 함께 상기 팁(18)과 바로 인접한 위치에 게이트 금속막(21)이 형성되게 된다. (도 8 참조)

한편 상기 금속층을 Mo, Nb, W, Cr, Ta 또는 Ti 중 어느 하나의 금속을 선택하여 형성할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 따른 전계 방출표시소자의 제조방법은, 종래의 에치백 공정을 개선하여 게이트 절연막을 열산화막으로 하여 게이트 절연막 특성을 향상시키고, 또한 에미터와 게이트간의 간격을 줄여줌으로써 저전압 구동을 가능하게 하고, 동시에 전계방출소자의 특성을 향상시킬 수 있다.

Claims (5)

1. 실리콘 기판상에 소정 두께의 산화막을 형성하는 단계와,

   상기 산화막을 패터닝하여 식각 마스크가되는 산화막 패턴을 형성하는 단계와,

   상기 산화막 패턴에 의해 노출되어있는 하부 실리콘 기판을 식각하여 에미터 팁을 형성하는 단계와,

   노출된 실리콘 기판의 전체구조 상부에 산화막을 형성한 후, 감광막을 도포하는 단계와,

   건식식각으로 상기 감광막을 제거하되, 상부면이 상기 형성된 팁 단부의 직하방에 이르도록 하여 감광막 패턴을 형성하는 단계와,

   상기 감광막 패턴을 마스크로 하여 노출된 부위의 산화막 패턴과 산화막을 제거하는 단계와,

   상기 구조의 전표면에 상기 노출된 팁을 덮는 금속층을 형성하는 단계와,

   전체구조 상부에 감광막을 도포한 후, 건식식각으로 상기 팁의 상부에 위치한 금속막의 상부부위를 노출시키는 단계와,

   게이트 금속층과 게이트 절연막을 식각하여 팁을 노출시키는 단계를 구비하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
2. 제 1 항에 있어서, 상기 실리콘 기판의 식각을 습식식각이나 RIE 방법으로 식각하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
3. 제 1 항에 있어서, 상기 산화막의 두께는 2000∼3000Å 인 것을 특징으로 하는 전계방출 표시소자의 제조방법.
4. 제 1 항 또는 제 3 항에 있어서, 상기 산화막은 열산화막인 것을 특징으로 하는 전계방출 표시소자의 제조방법.
5. 제 1 항에 있어서, 상기 금속층을 Mo, Nb, W, Cr, Ta 또는 Ti로 이루어지는 군에서 임의로 선택되는 하나의 물질로 형성하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.

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