KR19990043840A - 전계방출소자의 캐소드 어레이 형성방법 - Google Patents

Abstract

본 발명은 전계방출소자의 캐소드 어레이 형성방법에 관한 것으로, 종래의 MIM 구조의 캐소드 영역을 미세패턴 구현을 위해 평판 패널에서 패턴할 수 있도록 한 전계방출소자의 캐소드 어레이 형성방법이며, 유리기판을 사용하므로 고온공정에서도 사용할 수 있고, 동시에 종래의 실리콘 웨이퍼를 사용할 경우 면적에 제약성을 벗어나 대면적의 표시소자를 만들 수 있으며, 제조공정 및 사용장비가 간단하여 제조수율을 높이고, 제조원가를 다운 시킬 수 있으며, 아울러 평면위에서 상부전극인 Au 도포층을 패터닝하므로 쇼트의 위험성과 표면 균일성이 떨어지는 문제점을 해결할 수 있는 기술이다.

Description

전계방출소자의 캐소드 어레이 형성방법

본 발명은 전계방출소자(field emission display; 이하 FED라 칭함)의 캐소드 어레이(Cathode Array) 형성방법에 관한 것으로서, 특히 종래의 엠.아이.엠(MIM : Metal Insulator Metal) 구조의 캐소드 영역을 미세패턴 구현을 위해 평판 패널에서 패턴할 수 있도록 한 전계방출소자의 캐소드 어레이 형성방법에 관한 것이다.

일반적으로 박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

또한 FED는 LCD에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 캐소드와, 상기 캐소드의 양측에 정렬되어 있는 게이트와 상기 게이트와 일정간격 이격되어 있는 애노드로 구성되어 각각이 CRT의 캐소드, 케이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500∼10㎸ 정도의 전압이 인가되어 케소드의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

그러나 상기와 같은 원뿔형 캐소드를 구비하는 초기의 FED는 방출된 전자들중의 일부가 게이트로 유도되어 게이트 전류가 흘러 전자의 제어가 어렵고, 캐소드와 애노드의 사이에서 전자와 충돌하여 형성된 양이온이 캐소드와 충돌하여 소자가 파괴되므로, 이를 방지하기 위하여 소자의 내부를 고진공 상태로 유지하여야하며, 날카로운 원뿔형 캐소드의 균일한 제작이 어려운 등의 문제점이 있다.

종래의 MIM 구조의 캐소드 어레이를 형성하기 위한 공정을 살펴보면 다음과 같다.

먼저, 실리콘 웨이퍼 기판 상부에 절연막으로 실리콘 산화막(SiO₂)을 형성하고, 상기 절연막 상부에 Al 금속을 스퍼터링하여 Al 금속층을 형성한다.

그 후 상기 Al 금속층을 소정길이의 피치와 폭으로 패터닝한 후, 양극 산화법을 이용하여 상기 Al 금속층의 노출된 상부면의 일정깊이를 산화시켜 절연물질로 만든다.

그 후 전체구조 상부에 Au 금속을 스퍼터링하여 소정두께만큼 증착시키고, 전면에 노출된 Au 금속의 상층부를 일정 피치와 폭으로 패터닝하여 캐소드 영역을 갖는 MIM 구조의 캐소드 어레이를 형성한다.

한편, 상기 캐소드 영역에서 방출 사이트(Emitting Site)를 향상시키고 안정화시키기 위해 절연 표면을 플라즈마 처리를 한다.

상기와 같은 종래의 MIM 구조의 캐소드 어레이를 형성방법에 있어서, 형성되는 캐소드 영역의 면적은 대략 0.3×0.3 mm²이므로 상부전극을 형성하기 위한 미세 패터닝 형성시 기판위의 요철부위 즉, 캐소드 영역의 돌출이 상층 금속을 패터닝하는 과정에서 단락(short)되고, 또한 두께의 균일성(uniformity)이 떨어지게 되어 소자의 동작특성 및 신뢰성을 저하시키게 되는 문제점이 있다.

따라서 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 종래의 실리콘 기판대신 유리기판을 사용하여 대면적의 표시소자 제조가 가능하도록 하고, 상층부 구조물을 평탄화시킴으로 상부 전극 증착(Top electode deposition)시 쇼트의 위험을 줄이고, 표면 두께의 균일성 문제를 해소시켜 미세패턴 구현시 해상력을 높일 수 있는 전계방출소자의 캐소드 어레이 형성방법을 제공함에 있다.

도 1 내지 도 7 은 본 발명의 방법에 따른 전계방출소자의 캐소드 어레이 형성공정단계를 도시한 도면

〈도면의 주요 부분에 대한 부호의 설명〉

11 : 유리기판 13 : 절연막(실리콘 산화막)

15 : 감광막 패턴 17 : Al 금속층

19 : 절연막(Al₂O₃) 21 : Au 층

23 : 캐소드 영역

상기와 같은 목적을 달성하기 위한 본발명에 따른 전계방출 표시소자의 제조방법의 특징은,

유리기판상에 소정 두께의 절연막을 형성하는 단계와,

상기 절연막 상부에 감광막 패턴을 형성하는 단계와,

상기 감광막 패턴을 마스크로 하여 그 하부의 절연막을 식각하는 단계와,

상부의 감광막을 제거한 후, 전체구조 상부에 Al 금속을 스퍼터링하여 소정두께의 Al 금속층을 형성하는 단계와,

CMP 법으로 상기 증착된 Al 금속층을 평탄화시키는 단계와,

상부로 노출된 Al 금속층의 표면을 산화시켜 소정두께의 절연막을 형성하는 단계와,

상기 전체구조의 상부표면을 가스 플라즈마로 표면처리하는 단계와,

전체구조의 상부에 금(Au)을 스퍼터링하여 소정두께의 Au 층을 형성하는 단계와,

상기 Au 층을 패터닝하여 캐소드 영역을 형성하는 단계로 구성됨에 있다.

이하, 첨부 도면을 참조하여 본 발명의 전계방출소자의 캐소드 어레이 형성방법에 관하여 상세히 설명한다.

도 1 내지 도 7 은 본 발명에 따른 전계방출표시소자의 캐소드 어레이 형성공정단계를 도시한 단면도이다.

먼저, 유리(glass) 기판(11)상에 소정두께 예컨데, 1∼2㎛ 두께의 절연막(13)을 형성한다.

이때 상기 절연막(13)으로는 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 실리콘 산화막(13)을 형성한다.(도 1 참조)

다음 상기 절연막(13) 상부에 감광막을 도포한 후 사진식각공정으로 패터닝하여 감광막 패턴(15)을 형성한다. 그리고 상기 감광막 패턴(15)을 이용하여 그 하부의 절연막(13)을 건식식각으로 식각한다.(도 2 참조).

그 다음 상부의 감광막 마스크(15)를 제거하고, 전체구조 상부에 Al 금속(17)을 스퍼터링하여 도포한다.

이때 상기 Al 금속 스퍼터링시 수직방향의 방향성 증착을 유도하기 위한 콜리메이터(미도시)를 이용할 수 있으며, 상기 증착된 Al 금속층(17)의 두께는 상기 절연막(13)의 상부를 완전히 덮을 수 있도록 한다.(도 3 참조)

다음 상기 Al 금속층(17)과 절연막(13)을 화학적-기계적 연마법(Chemical Mechanical Polishing; 이하 CMP 라 칭함)으로 연마하되, 상기 절연막(13)의 상단부 바로 아래부분인 도 3 의 A - A' 선 까지 연마하여 평탄화시킨다.(도 4 참조)

다음 양극 산화법으로 상기 유리기판(11) 상층부로 노출된 Al 금속(17)을 산화시켜 소정깊이의 절연막인 알루미나(Al₂O₃)층(19)을 형성한다.

이때, 상기 Al 금속(17)을 산화시키기 위한 양극산화는 에틸렌 글리콜(ethylene glycol), 암모니아, 약 3%의 타타릭 산(tartaric acid)의 혼합용액내에서 실시하고, 상기 알루미나층(19)의 두께는 5∼6nm 가 되게 한다.(도 5 참조)

다음 가스 플라즈마로 전체 구조의 노출된 상부면을 표면처리하되, 특히 알루미나층(19)표면을 거칠게 하여 전계전자 방출을 안전화시킨다.

이때 플라즈마 형성 가스로는 He, Ar, N₂, O₂중 임의의 어느 한가스를 이용한다.(도 8 참조)

다음 전체구조의 상부에 금(Au)을 스퍼터링하여 8∼10nm 두께의 Au 층(21)을 형성한다. (도 6 참조)

도 7 은 증착된 Au 층(21)을 패터닝하여 패턴이 형성된 후의 상태를 도시한 사시도이다.

즉, 상기 Au 층(21)을 패터닝하여 Au 층(21)이 일정 간격으로 배열된 줄띠 모양의 패턴이 형성되도록 한다.

이때 상기 Au 층(21)과 그 하부의 절연막 즉, 알루미나 층(19)이 서로 겹치는 부위가 캐소드 영역(23)이 된다.

한편, 본 발명의 실시예에서는 상기 캐소드 영역(23)의 크기는 10㎛×10㎛ 이고, 유리기판(11)상에 형성되는 Al 금속층(17)의 배열간격도 동일한 크인 10㎛ 로 하였다.

이상에서 설명한 바와 같이, 본 발명에 따른 전계 방출소자의 캐소드 어레이 형성방법은, 첫째 유리기판을 사용하므로 고온공정에서도 사용할 수 있고, 동시에 종래의 실리콘 웨이퍼를 사용할 경우 면적에 제약성을 받는 데 비해, 본 발명에서는 대면적의 표시소자를 만들 수 있는 장점이 있다. 그리고 종래의 메탈-팁 형성공정에 비해 제조공정이 간단하여 제조수율이 높으며, 또한 간단한 장비를 사용하므로 제조원가도 다운 시킬 수 있는 잇점이 있다. 아울러, 평면위에서 Au 도포층을 패터닝하므로 쇼트의 위험성과 표면 균일성이 불안정한 문제점을 해결할 수 있다.

Claims (11)

1. 유리기판상에 소정 두께의 절연막을 형성하는 단계와,

   상기 절연막 상부에 감광막 패턴을 형성하는 단계와,

   상기 감광막 패턴을 마스크로 하여 그 하부의 절연막을 식각하는 단계와,

   상부의 감광막을 제거한 후, 전체구조 상부에 Al 금속을 스퍼터링하여 소정두께의 Al 금속층을 형성하는 단계와,

   CMP 법으로 상기 증착된 Al 금속층을 평탄화시키는 단계와,

   상부로 노출된 Al 금속층의 표면을 산화시켜 소정두께의 절연막을 형성하는 단계와,

   상기 전체구조의 상부표면을 가스 플라즈마로 표면처리하는 단계와,

   전체구조의 상부에 금(Au)을 스퍼터링하여 소정두께의 Au 층을 형성하는 단계와,

   상기 Au 층을 패터닝하여 캐소드 영역을 형성하는 단계로 구성되는 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
2. 제 1 항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
3. 제 1 항에 있어서, 상기 감광막 패턴을 마스크로 하부 절연막 식각시 건식식각으로 하는 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
4. 제 1 항에 있어서, 상기 Al 금속층 산화시 양극산화법을 이용하는 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
5. 제 1 항에 있어서, 상기 양극 산화법은 에틸렌 글리콜(ethylene glycol), 암모니아, 약 3%의 타타릭 산(tartaric acid)의 혼합용액내에서 실시하는 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
6. 제 1 항에 있어서, 상기 알루미나층의 두께는 5∼6mm 인 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
7. 제 1 항에 있어서, 상기 플라즈마 형성 가스로는 He, Ar, N₂, O₂중 임의의 어느 한가스를 이용하는 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
8. 제 1 항에 있어서, 상기 Au 층의 두께는 8∼10nm 인 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
9. 제 1 항에 있어서, 상기 형성된 캐소드 영역의 크기는 10㎛×10㎛ 인 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
10. 제 1 항에 있어서, 상기 절연막의 두께는 1∼2㎛ 로 하는 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.
11. 제 1 항에 있어서, 상기 절연막(13) 형성은 PECVD 법으로 하는 것을 특징으로 하는 전계방출소자의 캐소드 어레이 형성방법.