KR20000002661A - 전계방출표시소자의 형성방법 - Google Patents

Abstract

본 발명은 전계방출표시소자의 형성방법에 관한 것으로, 금속팁만이 형성된 캐소드전극 상부에 질화막을 형성하고 그 상부에 게이트절연막과 게이트금속을 형성한 다음, 이를 에치백하여 상기 질화막이 형성된 금속팁을 노출시키고 전체표면상부에 제2게이트금속을 형성한 다음, 이를 평탄화식각하여 금속팁을 노출시킨 다음 상기 질화막을 등방성 습식식각하여 서브마이크론 크기 이하의 게이트홀을 형성함으로써 소자의 특성 및 신뢰성을 향상시키고 그에 따른 소자의 대면적화를 가능하게 하는 기술이다.

Description

전계방출표시소자의 형성방법

본 발명은 전계방출표시소자의 형성방법에 관한 것으로, 특히 화학기계연마 ( Chemical Mechanical polishing, 이하에서 CMP 라 함 ) 공정과 에치백 ( etch back ) 공정을 이용하여 스핀트 ( spindt ) 방법으로 팁을 형성함으로써 서브마이크론 이하의 크기를 갖는 게이트홀을 형성할 수 있는 기술에 관한 것이다.

일반적으로, 전계방출소자 ( field emission display ; 이하 FED 라 칭함 ) 는, 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압, 예를 들어 5∼10 V 정도의 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED 는 CRT 의 고선명성과 액정표시장치 ( liquid crystal display; 이하 LCD 라 칭함 ) 의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다.

특히, FED 는 경박형의 제작이 가능할 뿐만 아니라, LCD 의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다. 즉, LCD 는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED 는 하나의 화소 그룹에 그보다 작은 다수개의 단위화소들이 형성되어 있어 한 두개의 단위화소에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다. 또한 FED 는 LCD 에 비해 구조가 간단하고, 소비전력이 작아 단가가 낮고, 휴대형 표시장치에 적합한 등의 이점이 있다.

초기의 FED 는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 에미터와, 상기 에미터의 양측에 정렬되어 있는 게이트와, 상기 게이트와 일정간격 이격되어 있는 애노드(Anode)로 구성되어, 각각 CRT 의 캐소드, 게이트 및 애노드와 대응된다.

상기의 FED는 애노드에 전압, 예를들어 500∼10 ㎸ 정도의 전압이 인가되어 에미터의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

도 1a 내지 도 1d 는 종래기술에 따른 전계방출표시소자의 형성방법을 도시한 단면도이다.

먼저, 금속팁(19)이 구비된 캐소드전극(도시안됨)이 형성된 기판(11) 상부에 게이트절연막(13)을 일정두께 형성하고, 그 상부에 게이트 금속(15)을 일정두께 형성한다.

이때, 상기 게이트금속(15)의 낮은 부분이 상기 에미터 팁(19)의 높은 부분보다 높아지도록 게이트금속(15)을 형성한다. (도 1a, 도 1b)

그 다음에, 상기 에미터 팁(19)이 노출되도록 CMP 공정을 실시하여 평탄화시킨다. (도 1c)

그리고, 상기 게이트금속(15), 에미터 팁(19) 및 게이트절연막(13)의 식각선택비 차이를 이용하여 상기 에미터 팁이 주변의 게이트절연막(13)이 등방성식각되는 형성되는 게이트 홀(17)을 형성한다. (도 1d)

상기한 바와같이 종래기술에 따른 전계방출표시소자의 형성방법은, 게이트 홀의 크기가 1 ∼ 2 ㎛ 정도의 크기로 형성되어 소자의 저전압구동을 어렵게 하는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 서브마이크론의 게이트홀이 구비된 전계방출표시소자를 형성하여 저전압으로 구동할 수 있도록 함으로써 소자의 저전압 구동을 가능하게 하는 전계방출표시소자의 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d 은 종래기술에 따른 전계방출소자의 형성방법을 도시한 단면도.

도 2a 내지 도 2i 는 본 발명의 실시예에 따른 전계방출소자의 형성방법을 도시한 단면도.

<도면의 주요부분에 대한 부호의 설명>

11,21 : 기판 13 : 게이트절연막

15 : 게이트금속 17,26 : 게이트홀

19,29 : 금속팁 23 : 캐소드전극

25 : 제1게이트절연막 27 : 희생층

31 : 질화막 33 : 제2게이트절연막

35 : 제1게이트금속 37 : 제2게이트금속

39 : 미세 게이트홀

이상의 목적을 달성하기 위해 본 발명에 따른 전계방출표시소자의 형성방법은,

캐소드 전극이 구비된 기판 상부에 제1게이트절연막을 형성하는 공정과,

상기 제1게이트절연막을 식각하여 게이트홀을 형성하는 공정과,

상기 게이트홀 내부에 금속으로 팁을 형성하는 공정과,

상기 제1게이트절연막을 제거하는 공정과,

전체표면상부에 질화막을 일정두께 형성하는 공정과,

전체표면상부에 제2게이트절연막을 형성하고 그 상부에 제1게이트금속을 형성하는 공정과,

상기 제1게이트금속을 에치백하여 상기 질화막이 구비된 팁을 노출시키는 공정과,

전체표면상부에 제2게이트금속을 형성하는 공정과,

상기 제2게이트금속과 질화막을 CMP 하여 상기 질화막 하부의 금속팁을 노출시키는 공정과,

상기 질화막을 등방성 습식식각하여 상기 팁을 노출시키는 동시에 상기 제2게이트금속으로 형성된 미세 게이트홀을 형성하는 공정을 포함하는 것을 특징으로한다.

이하, 첨부된 도면을 참고로하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2i 는 본 발명의 실시예에 따른 전계방출표시소자의 형성방법을 도시한 단면도이다.

먼저, 기판(21) 상부에 캐소드전극(23)을 형성하고 그 상부에 제1게이트절연막(25)을 형성한다. 이때, 상기 제1게이트절연막(25)은 전자빔 증착 ( E-beam evaporation ) 방법으로 형성한다. (도 2a)

그리고, 통상의 팁마스크, 즉 게이트홀을 형성할 수 있는 마스크를 이용한 식각공정으로 상기 제1게이트절연막(25)을 식각하여 게이트홀(26)을 형성한다. 이때, 상기 게이트홀(26)의 직경은 1.5 ∼ 2.0 ㎛ 정도의 크기로 한다. (도 2b)

그 다음에, 상기 제1게이트절연막(25) 상부에 방향성 경사증착방법으로 희생층(27)을 형성한다. 그리고, 수직증착방법으로 2:1 의 높은 에스펙트비 ( aspect ratio ) 을 갖는 금속팁(29)을 상기 게이트홀(26) 내부에 형성한다. 이때, 상기 금속팁(29)은 몰리브덴 ( Mo ) 이나 니오븀 ( Nb ) 과 같이 낮은 일함수를 갖는 금속으로 형성한다. (도 2c)

그리고, 상기 희생층(27)을 리프트 오프 ( lift off ) 시키고 상기 제1게이트절연막(25)을 제거한다.

그 다음에, 전체표면상부에 PECVD 를 이용하여 질화막(31)을 400 ∼ 600 Å 정도의 두께로 형성한다. (도 2d)

그리고, 전체표면상부에 제2게이트절연막(33)과 제1게이트금속(35)을 적층하여 형성한다. (도 2e)

그 다음에, 상기 제1게이트금속(35)과 제2게이트절연막(33)을 에치백하여 상기 질화막(31)을 노출시킨다. 이때, 상기 팁(29)이 형성되지않은 부분의 제1게이트금속(35)은 남아있게 되며, 상기 팁이 노출되는 부분의 제2게이트절연막(33)은 노출된다.

여기서, 상기 에치백공정은 상기 제1게이트금속(35)과 제2게이트절연막(33) 및 질화막(31)과의 식각선택비 차이를 이용하여 실시한다. (도 2f)

그리고, 전체표면상부에 제2게이트금속(37)을 형성한다.

그 다음에, 상기 제2게이트금속(37)을 CMP 하되, 상기 팁(29) 상부의 질화막(31)와 함께 CMP 하여 상기 팁(29)을 노출시킨다. 이때, 상기 제2게이트절연막(33)은 노출되지않는다. (도 2h)

그리고, 상기 제2게이트금속(37)과의 식각선택비 차이를 이용하여 상기 노출된 질화막(31)을 습식식각하여 서브마이크론 크기의 미세 게이트홀(39)을 형성한다. 이때, 상기 제2게이트금속(37)으로 형성된 게이트홀은 0.1 ∼ 0.2 ㎛ 정도의 크기로 형성된다.

여기서, 상기 습식식각공정은 등방성식각공정으로 상기 게이트절연막(25,33), 제2게이트금속(37), 질화막(31) 및 금속팁(29)과의 식각선택비 차이를 이용하여 실시하는 것이다.

그리고, 상기 습식식각은 게이트금속이나 금속팁 같은 금속과 게이트절연막과 같은 산화막의 식각비 차이가 100 이상이고, 상기 산화막과 질화막의 식각비 차이가 10 이상인 조건으로 실시한다. (도 2i)

이상에서 설명한 바와같이 본 발명에 따른 전계방출표시소자의 형성방법은, 에치백공정과 CMP 공정을 이용하여 서브마이크론 크기의 게이트홀을 형성함으로써 전계방출표시소자의 특성 및 신뢰성을 향상시키는 효과가 있다.

Claims (5)

1. 전계방출표시소자의 형성방법에 있어서,

   캐소드 전극이 구비된 기판 상부에 제1게이트절연막을 형성하는 공정과,

   상기 제1게이트절연막을 식각하여 게이트홀을 형성하는 공정과,

   상기 게이트홀 내부에 금속팁을 형성하는 공정과,

   상기 제1게이트절연막을 제거하는 공정과,

   전체표면상부에 질화막을 일정두께 형성하는 공정과,

   전체표면상부에 제2게이트절연막을 형성하고 그 상부에 제1게이트금속을 형성하는 공정과,

   상기 제1게이트금속을 에치백하여 상기 질화막이 구비된 금속팁을 노출시키는 공정과,

   전체표면상부에 제2게이트금속을 형성하는 공정과,

   상기 제2게이트금속과 질화막을 CMP 하여 상기 질화막 하부의 금속팁을 노출시키는 공정과,

   상기 질화막을 등방성 습식식각하여 상기 금속팁을 노출시키는 동시에 상기 제2게이트금속으로 형성된 미세 게이트홀을 형성하는 공정을 포함하는 전계방출표시소자의 형성방법.
2. 제 1 항에 있어서,

   상기 질화막은 400 ∼ 600 Å 정도의 두께로 형성하는 것을 특징으로하는 전계방출표시소자의 형성방법.
3. 제 1 항에 있어서,

   상기 에치백공정은 상기 제1게이트금속, 제2게이트절연막 및 질화막의 식각선택비 차이를 이용하여 실시하는 것을 특징으로하는 전계방출표시소자의 형성방법.

   이를 이용하여 실시하는 것을 특징으로 하는 전계방출표시소자의 형성방법.
4. 제 1 항에 있어서,

   상기 습식식각은 상기 게이트절연막, 제2게이트금속과 질화막 및 금속팁과의 식각선택비 차이를 이용하여 실시하는 것을 특징으로하는 전계방출표시소자의 형성방법.
5. 제 4 항에 있어서,

   상기 습식식각은 게이트금속이나 금속팁과 같은 금속과 게이트절연막과 같은 산화막의 식각비 차이가 100 이상이고, 상기 산화막과 질화막의 식각비 차이가 10 이상인 것을 특징으로 하는 전계방출표시소자의 형성방법.