JPH0684454A - 化学・機械研磨法を用いた冷陰極エミッタ先端部の周囲にセルフアライン型のゲート構造体を形成する方法 - Google Patents

化学・機械研磨法を用いた冷陰極エミッタ先端部の周囲にセルフアライン型のゲート構造体を形成する方法

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JPH0684454A
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Abstract

(57)【要約】 【目的】 本発明は、いかなるエミッタ−ゲート電圧に
ついても、より低い電子放出閾値電圧でより大きな電子
放出電流を得ることができるセルフアライン型ゲート構
造体を製造する方法を提供することを目的とする。 【構成】 本発明の方法は、電子放出エミッタ（１
３）、誘電体層（１８）、絶縁層（１４）および導電層
（１５）、そして所望により緩衝層を含むエミッタ（１
３）を取り囲むセルフアライン型のグリッド（１５）構
造を形成する方法である。本発明の方法においては、上
に積層物を有するエミッタ（１３）は化学・機械平滑化
法（ＣＭＰ法）により平滑化され、ついで絶縁層（１
４）、誘電体層（１８）および導電層（１５）をエッチ
ング等で選択的に除去しエミッタ（１３）の少なくとも
一部を露出させる。エミッタ先端部（１３）は酸化によ
って先鋭化され、また低仕事関数値の材料で被覆され
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電界放出装置に係り、
特に化学・機械平滑化法（Chemical Mechanical Planar
ization;ＣＭＰ法）を用いてエミッタの先端がセルフア
ライン（self-align）型のゲート構造体を形成する方法
に関する。
【０００２】
【従来の技術】デスクトップコンピュータのスクリーン
などによく用いられる陰極線管（ＣＲＴ）ディスプレイ
では、電子銃からの走査電子線を、電子銃から離れた位
置にあるスクリーン上の蛍光体に衝突させている。衝突
した電子は蛍光体のエネルギーレベルを上げるが、蛍光
体はその正常なエネルギーレベルに戻るとき、励起電子
のエネルギーを、ガラススクリーンを見つめる人の目に
向かってディスプレイを透過する光子（フォトン）とし
て放出する。
【０００３】軽量のポータブルスクリーンが要求される
製品においては、平面的なパネルディスプレイがますま
す重要になっている。近年そのようなスクリーンには電
界発光または液晶技術を使っているが、これについて従
来有望な技術は、スクリーン上の蛍光体を励起する冷陰
極電子放出装置のマトリックスアレイである。
【０００４】ワサ他(Wasa et al.）の米国特許第3,875,
442 号においては、透明な気密外囲器と、この外囲器内
で互いに平行に配置される二つの平面電極と、陰極発光
パネルを備えた表示パネルが開示されている。この二つ
の平面電極のうち、一つは冷陰極であり、他の一つは低
ポテンシャルのアノード、ゲートまたはグリッドであ
る。また、陰極発光パネルは透明ガラス板と、この透明
ガラス板の上に形成される透明電極、およびこの透明電
極上に被覆される蛍光体層からなる。この蛍光体層は、
例えば低エネルギー電子によっても励起可能な酸化亜鉛
などから形成される。
【０００５】スピント他（Spindt et al.)は、米国特許
第3,665,241 号および同第3,812,559 号において電界放
出陰極構造を提唱している。所望の電界放出を得るに
は、電源の正端子にゲートもしくはグリッド、また負端
子にエミッタ電極（陰極導電基板）を接続する。電源
は、電子放出電流を制御するために可変とすることがで
きる。電極間に電源を設置するときは、電界がエミッタ
先端部と低ポテンシャルアノードグリッドの間に形成さ
れ、陰極先端部から放出される電子がグリッド電極の孔
を通過していくようにする。
【０００６】低ポテンシャルアノードグリッドの孔と重
なり合う位置にある点のアレイは、それぞれ１個または
それ以上の先端部を含み、適当な電圧の印加によって互
いに別個に電子を放出する複数の領域に小分割される陰
極の生産様式に合わせて決定される。
【０００７】電界放出ディスプレイの明瞭さまたは解像
度は、エミッタ先端部の先鋭度、ゲートの配列と間隔、
先端部を取囲むグリッドの孔、画素の大きさ、陰極−ゲ
ート間および陰極−スクリーン間電圧など多数の要因に
よって決まる。これらの要因は、また相互に関係してい
る。例えば、エミッタ先端部から電子を放出させるのに
要求される電圧は、エミッタ先端部の先鋭度と陰極−ゲ
ート間隔に依存する。すでに知られている方法には、陰
極−ゲート間隔を非常に狭いものにでき、少なくともこ
れまで報告されているものよりも低いオーダーの電子放
出閾値電圧を可能にするという利点がある。すなわち、
電子放出電流は、印加されるエミッタ（陰極）−ゲート
電圧と電子放出閾値電圧の差に比例するため、この場合
いかなるエミッタ−ゲート電圧についても、より低い電
子放出閾値電圧のおかげでより大きな電子放出電流を得
ることができる。
【０００８】
【発明が解決しようとする課題】ところで、初期の電界
放出ディスプレイにおけるゲート電極エッチング用のマ
スクは、エミッタ先端部に手で整列・配置していた。し
かし、手で整列・配置すると、バラツキが生じ、適正な
電子放出パターンが得にくくなることがある。そこで、
米国特許第3,970,887 号（発明の名称「マイクロ構造の
電界放出電子源」）は、セルフアライン（自己整列）型
のエミッタ先端部を紹介している。このセルフアライン
型エミッタ先端部および同型のゲートは、バラツキが大
幅に減少し、製造コストも下げることができる。そし
て、画像の鮮明度が向上したディスプレイが得られる。
【０００９】
【課題を解決するための手段および作用】本発明の目的
は、電界放出ディスプレイにおいてエミッタ先端がセル
フアライン型であるゲート構造体の製造方法を改良する
ことである。本発明においては、多層で、かつ選択的に
エッチング可能な誘電体層に化学・機械平滑化法を適用
し、これまで文献に報告されているものよりもオーダー
の小さい電子放出閾値電圧を可能にする超微細なゲート
−エミッタ先端部間隔を実現する。先にも述べたよう
に、電子放出電流は、印加エミッタ−ゲート電圧と電子
放出閾値電圧の差に比例するため、本発明によれば、い
かなるエミッタ−ゲート電圧についても、より低い電子
放出閾値電圧のおかげでより大きな電子放出電流を得る
ことができる。
【００１０】
【実施例】図１は、冷陰極を備えた電界放出ディスプレ
イを示す。基板１１は、例えばガラス、あるいは他の適
当な材料でできている。好ましくは、シリコン単結晶が
よく、この上にドープした多結晶シリコンなどの陰極導
電層１２を蒸着・形成する。陰極導電層１２の電界放出
位置においては、マイクロカソード１３を形成する。マ
イクロカソード１３は、ピラミッド形や円錐形など電子
放出のための微小な点を有する種々の形状の隆起形にで
きる。マイクロカソード１３を囲んで、低ポテンシャル
のアノードゲート１５が設けられる。電源２０からマイ
クロカソード１３とゲート１５間に電圧が印加された場
合は、電子の流れ１７が蛍光体２１を塗布したスクリー
ン１６に向かって放出される。スクリーン１６は陽極
で、蛍光体２１側にはＩＴＯ(Indium Tin Oxide)２２が
被覆してある。電子放出先端部（マイクロカソード）１
３は、単結晶半導体からなる基板１１と一体化され、陰
極導電体として作用する。ゲート１５は、低ポテンシャ
ルアノードまたは対応するマイクロカソード１３のため
のグリッドとして作用する。誘電体層１４は導電陰極層
１２の上に蒸着される。この誘電体層１４は電界放出位
置に開口を有する。
【００１１】本発明の方法は、その初期、中間および最
終工程を示す図２ないし図７を参照すると、よりよく理
解できるであろう。
【００１２】本発明に係る電子放出先端部を製造する方
法はいくつかある。このような方法は、例えば先の米国
特許第3,970,887 号（発明の名称「マイクロ構造の電界
放出電子源」）に述べられている。
【００１３】基板１１には、好ましくは、適当な公知の
ドーピング技術により細長で互いに平行方向に延びるい
くつかのＮ型導電領域またはウエルを形成した単結晶の
Ｐ型シリコンウエハが用いられる。この場合、各Ｎ型導
電領域の幅はおよそ１０μ、また厚さ（深さ）は約３μ
である。各導電領域間の間隔は任意で、与えられた大き
さのシリコン基板について、所望の数の電界放出カソー
ドが取れるように調整する。基板へのＰ型あるいはＮ型
導電領域の形成は、拡散あるいはエピタキシャル成長
等、周知の半導体製造技術により行われる。なお、当然
のことながら、Ｐ型およびＮ型領域は、最初に使う基板
およびドーパントを適宜選択することにより、互いに逆
転させることができる。
【００１４】イオン注入されたウエルは、エミッタ先端
部を形成する場所となる。電界放出カソードのマイクロ
構造は、その下層となる半導体基板を使って製造され
る。半導体基板はＰ型とＮ型のいずれでもよく、まず電
界放出カソードを形成する位置の表面にマスクをする。
マスクの形成は、マスクした領域が半導体基板の表面に
島を形成するように行う。その後、そのマスクした島領
域の縁の下にある半導体基板の周辺領域について、選択
的にその側壁を除去する。こうすると、マスクした各島
領域の直下位置に、後に電界放出カソードをつくる基と
なる中央が盛り上がった半導体の電界放出先端部が得ら
れる。なお、この下層となる半導体基板の島周辺領域の
除去は、マスクした島領域を囲む半導体基板表面を酸化
することによって密接に制御するのが好ましい。このと
き酸化の工程は、マスクした領域の縁部の下方で酸化層
が横方向に成長し、マスクした島領域の直下にある基板
だけに非酸化先端部を残すよう充分時間をかけて行う。
酸化層は、その後少なくともマスクした島部分を直に囲
む領域において別々にエッチング除去することにより、
所望の各電界放出カソード位置において下層の半導体基
板と一体化した、中央部が盛り上がった半導体電界放出
先端部が得られる。この工程を図７に示すＳ１工程とす
る。
【００１５】ついで図７のＳ２工程に示すように、ゲー
トをつくる前に、電子を放出するエミッタ先端部１３
は、酸化工程によってより先鋭化される。シリコンウエ
ハ１１およびエミッタ先端部１３の表面は、ＳｉＯ2 の
酸化物層（図示せず）を形成するため酸化される。この
酸化物層は、次いでエミッタ先端部１３を先鋭化するた
め、エッチングされる。ここでのＳｉＯ2 層の形成およ
びエミッタ先端部１３の先鋭化には公知の技術が用いら
れる。
【００１６】図７の次の工程（Ｓ３工程）では、選択的
にエッチング可能な層１８を蒸着する。好ましい態様に
おいては、その下層の形状に合わせて蒸着される窒化物
層１８が用いられる。層１８には、続いて形成される絶
縁層１４との間で選択的にエッチングできるものであれ
ば、他の材料でも用いることができる（例えば誘電体層
１８にＳｉＯ2 、そして絶縁層１４にオキシ窒化シリコ
ンの組合せ）が、窒化物層１８は酸素の拡散に対して特
に有効なため、１０００Å程度の薄い層に適用できる。
しかし好ましいのはそれ以上の厚さの層である。このよ
うな厚い窒化物層１８を形成すると、ゲート１５とカソ
ード１３の間の距離が小さくなり、エミッタ駆動電圧
（電子放出閾値電圧）が低くなるという利点が生まれ
る。窒化物層１８は、図２に示したように、下層との間
で形状適合性がある。すなわち、この窒化物層１８は、
エミッタ先端部１３の上に、その形状に合った形を取り
ながら蒸着される。
【００１７】図７に示す次のＳ４工程においては、図２
に示すようなもう一つの絶縁層１４を蒸着する。この絶
縁層１４は好ましくはスピン−オン−ガラス（spin-on-
glass ；ＳＯＧ）や硼燐ケイ酸ガラス（ＢＰＳＧ）ある
いはポリイミドなど流動性をもつ材料で形成するのがよ
い。これらの材料は、所定の条件下で、容易にウエハの
表面を流れ、平滑化された層を形成する。
【００１８】絶縁層１４と誘電体層１８の厚さはゲート
１５と基板１１の間の間隔を決定するが、実際には形状
適合性のある誘電体層１８がゲート１５とカソード（エ
ミッタ先端部）１３の間の距離を決定し、絶縁層１４の
厚さは、エミッタ先端部１３と基板１１の間の間隔に依
存する。もし誘電体層１８を非常に厚くできる場合は、
絶縁層１４は不要になる。しかし、好ましい態様は誘電
体層１８と絶縁層１４を両方含むものである。絶縁層１
４は好ましくはエミッタ先端部１３より高い位置で蒸着
されるが、それより低い位置で蒸着することも可能であ
る。その場合は絶縁層１４を流動させる工程はなくても
よい。
【００１９】絶縁層１４は、好ましくは硼燐ケイ酸ガラ
ス（ＢＰＳＧ）を用いる。ＢＰＳＧは、ホスフィンガス
（ＰＨ3 ）のようなリン源を用いた化学蒸着（ＣＶＤ）
等により蒸着できる。このとき、ウエハの表面は、ジボ
ラン（Ｂ2 Ｈ6 ）のようなホウ素源にも曝される。ＢＰ
ＳＧを用いた絶縁層１４は、最初は実質的にエミッタ先
端部１３を被覆するが、その後流動させられる。
【００２０】一般的には、ＢＰＳＧの再流動化は、７０
０〜１１００℃で行われるが、実際には、再流動化温度
の上限は、基板および他の関連構成要素上での再流動作
用によって制御される。この再流動は、急速熱処理（ra
pid thermal processing；ＲＴＰ）によっても行うこと
ができる。
【００２１】ＢＰＳＧによる誘電体層１４は、好ましく
は約１０００℃まで加熱し、図３に示すようにエミッタ
先端部１３より低い位置で均一な高さになるよう再流動
させる。
【００２２】絶縁層１４の蒸着は、米国特許第4,732,65
8 号の発明ではＣＶＤを用いている。こうすると、ＢＰ
ＳＧのようなケイ酸ガラスは、大気下で半導体ウエハの
領域にほぼ均一な厚さで蒸着される。このような大気下
でのＣＶＤ法については、ケルンおよびシュネーブル
（W.Kern,G.L.Schnable)「ＲＣＡリヴュー」第４３巻，
第４２３〜４５７頁（１９８２年９月）を参照された
い。
【００２３】また大気下でのＣＶＤ法の変形も、上述の
ケルンの文献に記載されている。ＢＰＳＧの蒸着に当っ
ては、プラズマ増幅（Plasma-enhanced)ＣＶＤ（ＰＥＣ
ＶＤ）も用いることができる。ＰＥＣＶＤについては、
トング(J.E.Tong)、シャートンライブ(K.Schertenleib)
およびカルピオ(R.A.Carpio)「ＰＥＣＶＤ法によるＶＬ
ＳＩ用硼燐ケイ酸膜の製法と膜特性」固体技術(Solid S
tate Technology)，第１６１〜１７０頁（１９８４年１
月）が詳しい。ＢＰＳＧについては、低圧ＣＶＤ等、他
の蒸着方法も用いることができる。
【００２４】図７に示したように、ゲート１５とエミッ
タ先端部１３の間隔をさらに調整するため、絶縁性の窒
化物層１８をこの段階で蒸着することもできる（破線で
示すように、Ｓ３工程はＳ４工程の後にもう一度行うこ
ともできる）。
【００２５】他の態様においては、形状適合性のある誘
電体層１８の蒸着を、このＳ４工程の後、すなわち流動
性の絶縁層１４の蒸着・再流動を行った後に回すことも
できる。この場合は、絶縁層１４の再流動の後、エミッ
タ先端部１３を露出させ、ゲート層１５用の導電性材料
を蒸着する前に、形状適合性のある誘電体層１８を蒸着
する。
【００２６】図７に示す次の工程（Ｓ５工程）は、導電
性ゲート材料の蒸着である。ゲート１５層は、導電性の
層から形成される。このような導電性の層は、クロムや
モリブデンなどの金属で形成してもよいが、好ましいの
はドープした多結晶シリコンである。
【００２７】このＳ８工程の後には、Ｓ６工程として、
その後の化学・機械研磨（ＣＭＰ）工程の際にゲート層
１５の下層となる部分を保護するため、緩衝層（図示せ
ず）を使用することもできる。ただしこの緩衝層はあく
までも任意である。そして、形成した緩衝層はそのまま
残すこともできるし、除去してもよい。
【００２８】緩衝層として適当な材料はＳｉ3 Ｎ4 の薄
膜である。窒化物の緩衝層は、エミッタ先端部を保護す
る機能をもつ。
【００２９】ＣＭＰ法を適用する層の上に形成される緩
衝層は、実質的にはＣＭＰ法にとって妨げにはなる。そ
こで、緩衝層としてフォトレジストを用いることもでき
る。
【００３０】図７における次のＳ７工程は、化学・機械
平滑化（Chemical Mechanical Planarization;ＣＭＰ
法）である。この化学・機械平滑化は、化学・機械研磨
（Chemical Mechanical Polishing;ＣＭＰ法）とも呼ば
れる。この化学的な研磨技術を用いることにより、エミ
ッタ先端部１３より上方に位置する緩衝層および他の層
（例えばゲート層１５や誘電体層１８）が研磨される。
【００３１】一般的に、ＣＭＰにおいては、研磨材を含
むスラリー、研磨圧力および温度を調整しながら、湿ら
せた研磨表面に対して、半導体ウエハを保持・回転させ
る。アルミナやシリカを含むスラリーは、研磨剤として
用いる。また、このスラリーは、エッチング剤を含むこ
ともできる。スラリーは、７．５以上のｐＨをもつのが
好ましい。最も好ましいのはｐＨ１２である。
【００３２】このＣＭＰ法は、所望の厚さを有する表面
を形成するのに用いることができる。この場合その表面
は研磨あるいは平滑化された表面となる。ＣＭＰ法を実
施するための装置は米国特許第4,193,226 号および同第
4,811,522 号に紹介されている。また、この装置には、
ウエステック・エンジニアリング(Westech Engineerin
g）社製のモデル３７２研磨機を用いることもできる。
【００３３】ＣＭＰ法は、実質的にウエハの全表面につ
いて、高圧下で行われる。ＣＭＰ法はまず非常に速い研
磨速度で進められ、そしてピーク（ここでは誘電体１
８）の先端部が露出したら、今度は急激に研磨速度を下
げる。ＣＭＰ法の研磨速度は、平滑化しようとする表面
の硬さと研磨時に加えられる圧力に比例する。
【００３４】図５は、本発明のゲート形成法におけるＣ
ＭＰ後の中間段階を示す。ＣＭＰにより平滑化された表
面が得られ、形状適合性のある誘電体層１８が露出して
いる。図５は、誘電体層１８がゲート１５とカソード１
３の間の間隔を規定し、またゲート１５がセルフアライ
ン型となる機構を示す。
【００３５】図７において、次の工程はエミッタ先端部
１３を露出させるため、流動性の絶縁層１４に対して選
択的にエッチング可能な誘電体層１８をウエットエッチ
ングするＳ８工程である。図６Ａと６Ｂはそれぞれ、エ
ッチングによって絶縁キャビティ（空隙）が形成された
電界エミッタ装置を示す。図６Ａは、誘電体層１８が酸
化物のときの最終構造を、また図６Ｂは誘電体層が窒化
物のときの最終構造を示す。
【００３６】エミッタ先端部１３は、希望により、仕事
関数値の低い材料で被覆することができる（図７のＳ９
工程）。そのような材料としては、サーメット（Ｃｒ3
Ｓｉ＋ＳｉＯ2 ）、セシウム、ルビジウム、窒化タンタ
ル、バリウム、ケイ化クロム、炭化チタン、モリブデン
およびニオブなどがあるが、これらに限定されるもので
はない。
【００３７】エミッタ先端部のコーティングは種々の方
法で行うことができる。仕事関数値の低い材料あるいは
その先駆物質は、スパッタリング等の適当な方法でエミ
ッタ先端部１３上に蒸着される。そしてチタンやクロム
などの一部の金属は、その後の急速熱処理（ＲＴＰ）工
程の際に、エミッタ先端部１３を構成するシリコンと反
応してケイ化物を形成する。このＲＴＰ工程で未反応の
金属は、この工程後エミッタ先端部１３から除去され
る。タンタルを蒸着したとき、窒素雰囲気下でＲＴＰ工
程を施すと、蒸着したタンタルは、仕事関数値のきわめ
て低い窒化タンタルに変化する。このようにコーティン
グを施すと、エミッタ先端部は何もコーティングをしな
いシリコンの先端部より先鋭になるだけでなく、腐食に
対する耐性が強くなり、仕事関数値も低くなる。ケイ化
物は、耐火性の金属とその下層にある多結晶シリコンの
間の焼鈍反応によって形成される。
【００３８】なお、本明細書に記した態様は、説明のた
めであって、本発明を限定する意味で記したものではな
い。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
ゲート−エミッタ先端部間の間隔がごく狭くなってオー
ダーの小さい電子放出閾値電圧が可能になり、いかなる
エミッタ−ゲート電圧についても、より低い電子放出閾
値電圧により、より大きな電子放出電流を得ることがで
きる。
【図面の簡単な説明】
【図１】図１は本発明の方法により形成されるセルフア
ライン型ゲートに囲まれた電子放出エミッタ先端部（あ
るいは電界放出カソード）を示す平面パネル表示装置の
断面説明図である。
【図２】図２は形状適合性のある誘電体層およびこの上
に形成される流動性の絶縁層を備えた、本発明の方法に
より形成されるエミッタ先端部を示す断面図である。
【図３】図３は図２の状態から、さらに本発明の方法に
より流動性の絶縁層を約１０００℃の温度下で再流動さ
せた後のエミッタ先端部を示す断面図である。
【図４】図４は図３の状態から、さらに本発明の方法に
より導電性のゲート層を蒸着した後のエミッタ先端部を
示す断面図である。
【図５】図５は図４の状態から、さらに本発明の方法に
より化学・機械平滑化（ＣＭＰ法）を施した後のエミッ
タ先端部を示す断面図である。
【図６】図６（Ａ）と図６（Ｂ）はともに図５の状態か
ら、さらに本発明の方法によりエミッタ先端部を露出さ
せるため誘電体層にウエットエッチングを施した後のエ
ミッタ先端部を示す断面図であり、図６（Ａ）は誘電体
層が酸化物のものを、また図６（Ｂ）は誘電体層が窒化
物のものを示す。
【図７】図７は本発明のゲート形成方法のフロー工程図
である。
【符号の説明】
１１ 基板 １２ 陰極導電層 １３ エミッタ先端部 １４ 絶縁層 １５ ゲート層 １６ スクリーン １７ 電子の流れ １８ 誘電体層 ２０ 電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイ・ブレット・ロルフソン アメリカ合衆国、83709−7236 アイダホ 州、ボイーズ、ホリリン・ドライブ 6225 (72)発明者 タイラー・エイ・ロウリー アメリカ合衆国、83712 アイダホ州、ボ イーズ、イースト・プラトウ 2599 (72)発明者 デイビッド・エイ・キャセイ アメリカ合衆国、83703−6238 アイダホ 州、ボイーズ、アパートメント 304、ウ ィスターレーン 3374

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 電子放出エミッタ（１３）の周りにセル
    フアライン型のゲート構造体（１５）を形成する方法で
    あって、 基板（１１）上に陰極エミッタ先端部（１３）を形成す
    る工程と、 前記エミッタ先端部（１３）の上に絶縁性の層（１
    ４），（１８）と導電性の層（１５）を形成する工程
    と、 上記各積層物を有する基板（１１）に化学・機械平滑化
    を施す工程と、 前記エミッタ先端部（１３）を囲む前記絶縁性の層（１
    ４），（１８）を除去し、前記エミッタ先端部（１３）
    を露出させる工程を含む方法。
  2. 【請求項２】 カソードエミッタ（１３）の周囲にセル
    フアライン型低ポテンシャルアノード構造体（１５）を
    形成する方法であって、 基板（１１）上に少なくとも１個のエミッタ先端部（１
    ３）を有するカソード（１２）を形成する工程と、 前記カソードエミッタ（１３）上部の上に、ゲート−カ
    ソード間のスペーサ層（１８）を少なくとも一層形成す
    る工程と、 前記スペーサ層（１８）上に絶縁層（１４）を蒸着する
    工程と、 前記絶縁層（１４）を前記エミッタ先端部（１３）より
    下方の位置へ再流動させる工程と、 前記絶縁層の上に導電性のゲート層（１５）を蒸着する
    工程と、 上記各層と基板からなるウエハを平滑化し、前記スペー
    サ層（１８）を露出させる工程と、 前記カソードエミッタ（１３）先端部の周囲にあるスペ
    ーサ層（１８）を除去し、エミッタ（１３）先端部を露
    出させる工程を含む方法。
  3. 【請求項３】 電子放出カソード先端部（１３）の周囲
    にセルフアライン型ゲート構造体（１５）を形成する方
    法であって、 ウエハを処理して、エミッタ先端部（１３）を有する少
    なくとも１個のカソード（１２）を形成する工程と、 前記カソード（１２）の先端部（１３）を酸化によって
    先鋭化する工程と、 前記カソード（１２）の先端部（１３）の上に少なくと
    も１個のスペーサ層（１８）を蒸着する工程と、 前記スペーサ層（１８）の上にもう一つの層（１４）を
    形成する工程と、 導電性のゲート層（１５）を蒸着する工程と、 前記各層が形成されたウエハに化学・機械平滑化法を施
    し、前記スペーサ層（１８）を露出させる工程と、 前記エミッタ先端部（１３）の上にあるスペーサ層（１
    ８）を除去する工程と、 前記エミッタ先端部（１３）をシリコンより仕事関数値
    の低い材料で被覆する工程を含む方法。
  4. 【請求項４】 前記層（１８）は前記層（１４）に対し
    て選択的にエッチング可能な請求項１ないし３のいずれ
    か一項記載の方法。
  5. 【請求項５】 前記層（１８）はＳｉ3 Ｎ4 ，ＳｉＯ2
    およびオキシ窒化シリコンの少なくとも１種を含む請求
    項４記載の方法。
  6. 【請求項６】 前記導電性の層（１５）は多結晶シリコ
    ンを含む請求項５記載の方法。
  7. 【請求項７】 前記化学・機械平滑化法には研磨スラリ
    ーを用いる請求項１ないし３のいずれか一項記載の方
    法。
  8. 【請求項８】 前記ウエハの平滑化工程に先立って、前
    記導電性の層（１５）の上に緩衝層を蒸着する請求項７
    記載の方法。
  9. 【請求項９】 前記層（１４）は、硼燐ケイ酸ガラス
    （ＢＰＳＧ）、スピン−オン−ガラス（ＳＯＧ）、ポリ
    イミド、スピン−オン−誘電体(spin-on-dielectric)お
    よび流動性誘電体を含む流動性材料製である請求項１な
    いし３のいずれか一項記載の方法。
  10. 【請求項１０】 前記カソード先端部（１３）は表示装
    置のカソードのようなアレイ構造体に組み込まれる請求
    項１ないし３のいずれか一項記載の方法。
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