JP3097523B2 - 電界放射型素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界放射型素子
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細加工技術を
利用して微小な冷陰極電子源を作り、これを超微細な増
幅素子や集積回路、フラットディスプレイ等に応用する
真空マイクロデバイス技術が注目されている。真空マイ
クロデバイスの実用化には、低電圧で大きな電流を安定
に放射できる冷陰極電子源の開発が不可欠である。冷陰
極電子源には大きく分けて、電界集中を利用して先鋭な
エミッタ電極先端から電子を放出させる電界放射型と、
半導体中でアバランシェ等により高エネルギー電子を生
成してこれを外部に取り出す方式とがある。またエミッ
タ電極構造には、針状の先鋭な突起を基板に垂直方向に
形成する縦型エミッタと、基板面に沿って平面的に形成
する横型エミッタとがある。

【０００３】従来提案されている縦型エミッタの電界放
射型電子源の製造法として、図２４に示すように、基板
に垂直側壁をもつ凹部を形成し（ａ）、層状均一堆積法
によって犠牲膜を堆積した後エミッタ電極材料膜を堆積
し（ｂ）、基板及び犠牲膜を除去してエミッタを形成す
る（ｃ）方法がある（S. Zimmerman, Abs. 3rd Int.Vac
uum Microelectronics Conf., Monterey, 1990, 1-4参
照）。この方法では、犠牲膜により逆円錐状のエミッタ
成形型を得る為には、堆積させる犠牲膜を充分厚くする
事が必要である。しかし厚い犠牲膜を１工程で堆積する
と、成膜後の冷却時に熱ストレスによってクラックが入
りやすい。このクラックにエミッタ材料が入り込むと、
所望形状のエミッタが得られず、所望性能の電界放射型
素子を得ることができない。

【０００４】また図２４の方法は、層状均一堆積法、即
ちステップカバレージの良好な膜堆積法で犠牲膜を堆積
する。この方法によると、図２５（ａ）示すように、犠
牲膜に形成される凹部先端Ａの曲率半径が５０ｎｍ程度
と大きくなり易く、先鋭な先端を持つエミッタを作るこ
とが難しい。逆に、ステップカバレージの悪い膜堆積法
を用いると、（ａ）と同じ膜厚の犠牲膜を形成しても、
図２５（ｂ）に示すように、逆円錐状のエミッタ成形型
を得ることができない。この方法でも犠牲膜をより厚く
すれば、図２５（ｃ）に示すように逆円錐状のエミッタ
成形型が得られるが、その先端頂角が大きくなってしま
い、またクラックの発生が一層顕著になる。

【０００５】別の縦型エミッタの製造法として、図２６
に示すように、結晶基板にエッチングマスクを形成し
（ａ）、基板を異方性エッチングによりエッチングして
凹部を形成し（ｂ）、エミッタ電極材料膜を堆積し
（ｃ）、不要部を除去してエミッタを完成する（ｄ）方
法も提案されている（例えば、特開平４−６１７２９号
公報，特開平５−２２５８９５号公報等参照）。この方
法では、形成される凹部は四角錘状となり、また基板の
結晶面のなす角度によって凹部の頂角が決定される。従
って異方性エッチングにより得られる凹部をそのままエ
ミッタ成形型として用いる場合、小さい頂角のエミッタ
を得ることはできない。また四角錘状のエミッタでは安
定な放出電流特性が得られない。更に異方性エッチング
ができる基板は、（１００）面を有する単結晶シリコン
やＧａＡｓ等に限られ、エッチング法もウエットエッチ
ングになるから、設計の自由度が小さく、素子の微細化
も難しい。

【０００６】異方性エッチングを利用する別の従来法と
して、図２７に示すように、シリコン層にエッチングマ
スクを形成して異方性エッチングを行い（ａ）、その後
エッチングマスクを除去して熱酸化を行って酸化膜を形
成してその表面に小さい頂角の凹部を得て、エミッタ電
極膜を堆積する（ｂ）方法が提案されている（特開平５
−１７４７０３号公報参照）。この方法は、凹部を酸化
してエミッタ成形型とすることで、先端頂角を小さくで
きるものの、酸化前の頂角は前述のように決まっている
から、任意の頂角を得ることはできない。また、上述の
方法と同様に、四角錘状のエミッタしか得られず、使用
基板も限定されていて設計自由度が低く、素子の微細化
も難しいという難点がある。

【０００７】

【発明が解決しようとする課題】以上のように犠牲膜堆
積により縦型エミッタの成形型を得る従来法では、曲率
半径の小さい先端を得ようとすると、犠牲膜にクラック
が入り易く、高い歩留まりや信頼性を得ることができな
い。また、異方性エッチングを利用してエミッタ成形型
を得る方法では、設計の自由度が限られて、先端の曲率
半径及び頂角が小さい任意形状のエミッタを得ることが
できなず、素子の微細化も難しいという難点がある。

【０００８】この発明は、上記した点に鑑みなされたも
ので、先端の曲率及び頂角が小さいエミッタを任意の形
状にできる電界放射型素子の製造方法を提供することを
目的とする。

【０００９】

【課題を解決するための手段】この発明に係る電界放射
型素子の製造方法は、基板の表面にゲート電極となる第
１の導電膜を堆積する工程と、前記第１の導電膜が堆積
された基板上に第１の絶縁膜を堆積する工程と、前記第
１の絶縁膜に前記第１の導電膜に達する垂直またはほぼ
垂直の側壁を持つ凹部を形成する工程と、前記凹部が形
成された第１の絶縁膜上に第２の絶縁膜を堆積する工程
と、前記第２の絶縁膜をエッチングして前記凹部の側壁
にサイドスペーサを形成する工程と、前記第２の絶縁膜
からなるサイドスペーサおよび前記第１の絶縁膜をマス
クとして前記第１の導電膜を選択エッチングしてゲート
電極をパターン形成する工程と、前記凹部を覆うように
第３の絶縁膜を堆積する工程と、前記第３の絶縁膜上に
第２の導電膜を堆積してエミッタを形成する工程と、前
記第３の絶縁膜のうち少なくとも前記エミッタの先端部
周囲にある部分を選択的に除去する工程とを有すること
を特徴としている。

【００１０】この発明の方法では、エミッタの成形型を
作るに際して、垂直またはほぼ垂直な側壁を持つ凹部に
サイドスペーサを形成することで、凹部側壁に滑らかな
傾斜を与え、且つ凹部容積を小さくしている。これによ
り、比較的薄い絶縁膜で所望のエミッタ成形型を得るこ
とができる。従ってエミッタ成形型となる絶縁膜をステ
ップカバレージのよい膜堆積法で成膜しても、成膜後の
冷却時に受ける熱ストレスを小さく抑えて、クラックが
入ることを防止することができる。以上により、所望形
状のエミッタを持つ電界放射型素子を歩留まりよく製造
することができる。

【００１１】またこの発明の方法では、サイドスペーサ
により凹部開口を順テーパ状にするので、その後堆積す
る絶縁膜をステップカバレージのよくない膜堆積法によ
って形成して、先端の曲率半径及び頂角が小さい逆円錐
状のエミッタ成形型を得ることができ、したがって先端
の曲率半径及び頂角が小さい円錐状のエミッタを得るこ
とができる。

【００１２】更にこの発明によると、凹部を形成した第
１の絶縁膜とその側壁に第２の絶縁膜により形成したサ
イドスペーサをマスクとして導電膜エッチングを行って
ゲート電極をパターニングしているので、ゲート電極の
開口径を加工した凹部径よりも小さくすることができ
る。従って、光ステッパや電子ビーム描画装置等の露光
装置の限界解像度で凹部を形成した場合に、ゲート電極
の径をその限界解像度以下にすることが可能になり、ゲ
ート・エミッタ間距離が小さい微細エミッタを得ること
ができる。以上によりこの発明によると、エミッタ先端
部で大きな最大電界強度を得ることができる、また低い
ゲート・エミッタ間電圧で大きな放射電流が得られる高
性能の電界放射型素子が実現できる。

【００１３】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１及び図２は、一実施例の電界
放射型素子の製造工程である。図１（ａ）に示すよう
に、基板１０は、シリコン酸化物、ソーダライム等のガ
ラス、アルマイト等の絶縁物からなる絶縁体基板１０ａ
に１５０ｎｍのアノード電極１０ｂと４５０ｎｍの絶縁
膜１０ｃとが積層された積層基板である。具体的には、
アノード電極１０ｂは多結晶シリコン、アモルファスシ
リコン、Ｗシリサイド、Ｍｏシリサイド、Ｗ、Ｍｏ、Ｔ
ｉ、Ｔａ、Ｃｒ等であり、絶縁膜１０ｃはシリコン酸化
膜である。絶縁膜１０ｃとして、シリコン窒化膜やアル
マイト等を用いても良い。

【００１４】この基板１０上にまず、図１（ａ）に示す
ようにゲート電極となる第１の導電膜１１として、リン
やボロン等の不純物をドープした１５０ｎｍの多結晶シ
リコン膜と１００ｎｍのＷシリサイドの積層膜を堆積す
る。但しＷシリサイドは省略することができる。続いて
第１の絶縁膜１２として４００ｎｍのシリコン窒化膜を
堆積する。そしてこの第１の絶縁膜１２にｉ線ステッパ
を用いたリソグラフィとＲＩＥにより、直径約０．４５
μm の第１の導電膜１１に達する深さの垂直側壁または
ほぼ垂直側壁を持つ凹部１３を形成する。ｉ線ステッパ
と透過率８０％のハーフトーンマスクを組み合わせるこ
とにより、直径約０．２５μm の凹部１３も形成でき
た。

【００１５】次に、凹部１３が形成された基板に、図１
（ｂ）に示すように、第２の絶縁膜１４を堆積形成す
る。この第２の絶縁膜１４は、ステップカバレージの良
好な膜堆積法、具体的には減圧ＣＶＤ法により形成した
シリコン窒化膜とする。そしてこの第２の絶縁膜１４を
ＲＩＥによりエッチバックして、図１（ｃ）に示すよう
にサイドスペーサ１５を形成する。

【００１６】次に図１（ｄ）に示すように、サイドスペ
ーサ１５及び第１の絶縁膜１２をマスクとして用いて、
凹部１３に露出した第１の導電膜１１をドライエッチン
グにより選択エッチングして、ゲート電極をパターン形
成する。これによりゲート電極には、サイドスペーサ１
５により規定されて当初の凹部１３より径が絞られた開
口１３ｂが形成される。実際にゲート開口部１３ｂとし
て、直径０．０９６μm まで加工することができた。こ
の実施例ではゲート電極下の基板表面絶縁膜１０ｃをも
エッチングしている。

【００１７】なお絶縁膜１０ｃのエッチングは必ずしも
必要ではないが、この絶縁膜１０ｃまでエッチングする
には、第１の導電膜１１のエッチングと異なるエッチン
グガスが用いられる。またこのとき絶縁膜１０ｃと、第
１の絶縁膜１２及びサイドスペーサ１５とに異なる材料
を用いているため、第１の絶縁膜１２及びサイドスペー
サ１５との選択比が充分大きいエッチング条件を選ぶこ
とができる。従って第１の絶縁膜１２及びサイドスペー
サ１５をエッチングすることなく、絶縁膜１０ｃをエッ
チングすることができる。一方、絶縁膜１０ｃと、第１
の絶縁膜１２及びサイドスペーサ１５とのエッチング選
択比がほぼ１の場合、即ちこれらが同種の材料である場
合にも、第１の絶縁膜１２及びサイドスペーサ１５につ
いて予めエッチングによる後退を見込んで厚くしておけ
ば、絶縁膜１０ｃをエッチングできる。実際絶縁膜１０
ｃが９５０ｎｍ程度まで問題なく加工できた。

【００１８】次に、図２（ａ）に示すように、エミッタ
成形型となる第３の絶縁膜１６を堆積する。この実施例
では、この第３の絶縁膜１６は、ステップカバレージの
良い膜堆積法、具体的には、ＴＥＯＳ、Ｏ₃ 及びＯ₂ を
原料として、基板温度４００℃で常圧ＣＶＤ法を用いて
形成した、基板内の絶縁膜１０ｃと同じシリコン酸化膜
とする。この第３の絶縁膜１６の表面には図示のよう
に、先端が先鋭な凹部１７が形成される。次いでこの上
に、図２（ｂ）に示すように、エミッタ電極膜である第
２の導電膜１８を堆積する。具体的にはこの第２の導電
膜１８は、ＴｉＮ／Ｗの積層膜とする。

【００１９】続いて図２（ｃ）に示すように、第２の導
電膜１８を選択エッチングして、実際にエミッタ１８ａ
として機能する部分の両側にスリット開口１９を開け
る。そしてこのスリット開口１９を通して、鋳型とした
用いた第３の絶縁膜１６を、ゲート電極１１の端面及び
アノード電極１０ｂが露出するまでエッチングする。こ
れにより、エミッタ１８ａからアノード電極１０ｂまで
の間の不要物が除去されて空間ができる。このとき第１
の絶縁膜１２及びサイドスペーサ１５に対してエッチン
グ選択比の大きいエッチング法として緩衝弗酸（ＢＨ
Ｆ）溶液を用いたウェットエッチングを利用することに
より、図示のようにサイドスペーサ１５及び第２の絶縁
膜１２をエッチングすることなく、エミッタ下の第３の
絶縁膜１６及びアノード上の絶縁膜１０ｃを横方向にも
エッチングして適度に後退させることができる。

【００２０】図３は、図２（ｃ）の状態を斜視図で示し
たものである。この様にして得られた３極素子を真空封
入することにより、微小な３極真空管が得られる。以上
のようにこの実施例によると、高性能の冷陰極エミッタ
が、ゲート電極とセルフアラインされて一体に形成され
た電界放射型素子が得られる。エミッタ先端を囲むゲー
ト電極１１の開口１３ｂは、サイドスペーサ１５をマス
クとして加工されているため元の凹部１３の径に比べて
小さくなる。実際に、直径０．１μm 以下の開口１３ｂ
を加工することができた。これはゲート電極１１とエミ
ッタ１８ａの先端の間の距離を小さくしたことになるか
ら、ゲート電極１１に印加する制御電圧を低くしてしか
も、効率よく電子放出させることを可能とする。実際の
試作品では、電子放出のためのエミッタ・ゲート間しき
い値電圧が約１０Ｖで、エミッタ・ゲート間印加電圧を
１７Ｖとして、１０００個のエミッタから０．５μＡの
放射電流が測定されている。

【００２１】なお図２（ｃ）の工程の後、更に第１の絶
縁膜１２及びサイドスペーサ１５をウェットエッチング
によりエッチングすれば、図４に示すような素子構造が
得られる。また、基板内の絶縁膜１０ｃ、第１の絶縁膜
１２、サイドスペーサ１５を形成する第２の絶縁膜１
４、及びエミッタ形成型となる第３の絶縁膜１６を全て
シリコン酸化膜とすれば、図２（ｃ）のエッチング工程
でＢＨＦ溶液を用いたウェットエッチングを利用するこ
とにより、図４に示す素子構造を得ることができる。

【００２２】図５及び図６は、別の実施例の製造工程で
ある。先の図１及び図２の実施例と対応する部分には、
それらと同一符号を付して詳細な説明は省略する。この
実施例では、図５（ａ）に示すように、シリコン基板２
０ａに絶縁膜２０ｂを形成したものを出発基板２０とし
ている。この基板３０上に、先の実施例と同様に、第１
の導電膜１１及び第１の絶縁膜１２を堆積して第１の絶
縁膜１２を選択エッチングして凹部１３を形成し（図５
（ａ））、第２の絶縁膜１４を堆積して（図５
（ｂ））、エッチバックによりサイドスペーサ１５を形
成し（図５（ｃ））、ゲート電極をパターン形成する
（図５（ｄ））。この実施例においても、ゲート電極を
パターニングした後、露出した基板表面の絶縁膜２０ｃ
をエッチング除去している。

【００２３】更に第３の絶縁膜１６を堆積し（図６
（ａ））、エミッタ電極となる第２の導電膜１８を堆積
する（図６（ｂ））ことも、同様である。この後、図６
（ｃ）に示すように、シリコン基板２０ａをエッチング
除去する。そして露出した絶縁膜２０ｂ及び鋳型として
用いた第３の絶縁膜１６を図の下方からエッチングする
ことにより、図６（ｄ）に示すように、エミッタ先端及
びゲート電極端面を露出させる。このときも、絶縁膜２
０ｂ及び第３の絶縁膜１６のエッチング速度をサイドス
ペーサ１５や第１の絶縁膜１２に比べて充分速くなるよ
うに条件設定する。これにより、図示のように第３の絶
縁膜１６の端面を適度に後退させて、エミッタ先端を露
出させることができる。

【００２４】なお実際には、図６（ｂ）の工程終了後、
それ以降の処理を容易にするため、及び素子全体を保持
するために、エミッタ電極である第２の導電膜１８側に
ガラス等の絶縁支持基板を接合することが好ましい。具
体的には例えば、陽極接合を利用してガラス基板を接着
すればよい。

【００２５】図７は、この実施例の方法により得られる
ＦＥＡの斜視図である。ゲート電極１１の開口１３ｂ
が、当初の凹部１３に比べて小さく絞られて、その中心
にエミッタ電極１８の先端が露出した状態が得られる。
この様に形成されたＦＥＡを例えば、別途用意した蛍光
体付きのアノードに対向させて真空封入すれば、フラッ
トパネルディスプレイが得られる。また用いる絶縁膜材
料とエッチングの組み合わせを選択すれば、図６（ｄ）
の工程で、サイドスペーサ１５及び第１の絶縁膜１２を
第３の絶縁膜１６と同時にエッチングして、図８の素子
構造を得ることができる。

【００２６】なおここまでの実施例では、エミッタ電極
をＴｉＮ／Ｗ／Ａｌの積層構造としたが、これに限られ
るわけではなく、各種金属材料（Ａｌ，Ｃｕ，Ｗ，Ｍ
ｏ，Ａｕ，Ｐｔ，Ａｇ，Ｔｉ，Ｔａ，Ｒｅ，Ｃｒ，Ｈ
ｆ，Ｙ，Ｂｉ，Ｓｒ，Ｔｌ，Ｐｂ，Ｃａ，Ｓｎ，Ｇｅ
等）やこれらの化合物を単独であるいは積層構造として
用いることができる。またエミッタ先端部とベース部の
間に多結晶シリコン等の抵抗体層を挟んだ構造とするこ
ともできる。ゲート電極やアノード電極材料にも他の導
電材料を用いることが可能である。

【００２７】図１，図２の実施例においては、図１
（ｄ）に示すようにサイドスペーサ１５をマスクとして
ゲート電極をパターン形成する際、ゲート電極下の絶縁
膜１０ｃのエッチングも行っている。この絶縁膜１０ｃ
のエッチング工程は必須ではなく、これを省略して次の
第３の絶縁膜１６の堆積を行っても良い。その場合の構
造は、図２（ａ）に対して、図９のようになる。但しこ
の構造は、先の実施例に比べてゲート電極中心位置から
エミッタ先端が離れるので、後に説明するように特性が
若干悪くなる。同様に、図５，図６の実施例において、
ゲート電極パターニングの後、絶縁膜エッチングを行わ
ずに次の絶縁膜堆積を行ってもよく、その場合の構造は
図６（ａ）に対して、図１０のようになる。これら図９
及び図１０においては、第３の絶縁膜１６をステップカ
バレージのよくない膜堆積法例えば、減圧ＣＶＤ法やス
パッタ法等により堆積して、凹部１７の先端を先鋭にす
ることができる。

【００２８】図１１は、この発明の方法により得られる
素子の具体的な応用例であるフラットパネルディスプレ
イを示す。電子源はこの発明の方法を用いて作られたも
ので、絶縁基板４１上にＡｌまたはＣｕ等の導電膜４２
と多結晶シリコン等の抵抗体膜４３が形成され、その上
に微細エミッタ４４がゲート電極４５の開口に配列され
て構成されている。

【００２９】この電子源に対向して、石英、ガラス等の
透明基板４６にアノード電極となるＩＴＯ等の透明導電
膜４７と蛍光体膜４８を形成した対向基板が配置され
る。なお蛍光体膜４８及び透明導電膜４７は、例えば画
素に対応したパターンに分離されていてもよい。電子源
側には、放出ガスがエミッタ表面に再付着するのを防止
するため、Ｔｉ，Ａｌ，Ｍｇ等からなるゲッター材５１
が設けられている。

【００３０】電子源と対向基板とは、アノード電極とな
る透明導電膜４７とエミッタ４４の間の距離が０．１〜
５ｍｍ程度に保たれるように、接着剤を塗布したガラス
板からなるスペーサ５０を介して接合される。接着剤に
は例えば低融点ガラスが用いられる。なお、スペーサと
してガラス板等を用いることなく、エポキシ樹脂等の接
着剤中にガラスビーズ等を分散させてスペーサとするこ
ともできる。

【００３１】対向基板側には予め排気管４９が接続され
ている。そして基板接着後に、この排気管４９を利用し
てパネル内部を１０^-5〜１０^-9Torr程度まで真空排気し
た後、バーナー等で排気口を封入する。その後アノー
ド、エミッタ、ゲートの各電極配線を取り付けて、フラ
ットパネルディスプレイが完成する。

【００３２】図１２は、別のフラットパネル構成例であ
る。図１１と対応する部分には図１１と同一符号を付し
て詳細な説明は省く。この実施例では、排気管４９が電
子源側に付けられている。またスペーサ５０として、シ
リコン基板をエッチングにより加工したものを用いてい
る。

【００３３】次に、この発明の有効性を示すデータを説
明する。最初にエミッタ形状等と電界放射特性との関係
を示すデータを説明する。図１３は、用いたパラメータ
を示している。エミッタは、Ｚ軸を中心とする回転対称
のポイント型であり、エミッタのテーパ角がθ、エミッ
タの先端曲率半径がｒｅ、エミッタとゲート電極間距離
がｒａ、ゲート電極厚がｔａ、ゲート電極下の酸化膜厚
がｔｏｘである。各パラメータは、変数としない場合、
θ＝６０°、ｒｅ＝１０ｎｍ、ｒａ＝０．４μm 、ｔａ
＝０．４μm 、ｔｏｘ＝１μm とした。エミッタの高さ
は、１μm 固定である。

【００３４】図１４は、先端の曲率半径ｒｅをパラメー
タとして、テーパ角θとエミッタ先端に得られる最大電
界Ｅｍａｘの関係を示している。テーパ角θが大きくな
ればなる程、即ちエミッタの頂角が小さくなればなる
程、最大電界Ｅｍａｘが大きくなっている。また、ｒｅ
＝１５ｎｍよりも、ｒｅ＝１０ｎｍの方が３割程度、最
大電界Ｅｍａｘが大きくなる。

【００３５】図１５は、ゲート電極厚ｔａをパラメータ
として、エミッタ・ゲート電極間距離ｒａと最大電界Ｅ
ｍａｘの関係を示している。エミッタ・ゲート電極間距
離ｒａが小さい程、最大電界Ｅｍａｘが大きくなること
が分かる。ゲート電極厚ｔａが０．３μm の場合と０．
４μm の場合とでは、ほとんど有意差はない。以上の図
１４及び図１５のデータから、エミッタとしては頂角が
小さく且つ先端の鋭いウィスカー状のものが好ましいこ
とが分かる。

【００３６】図１６は、より小さい範囲でのエミッタ・
ゲート電極間距離ｒａと、最大電界Ｅｍａｘ及びエミッ
タからの放射電流Ｉｆｎとの関係である。エミッタ・ゲ
ート間電圧は、Ｖａ＝３０Ｖ及びＶａ＝４０Ｖを選び、
エミッタ材料の仕事関数は４．５ｅＶと仮定した。ｒａ
＝０．４μm のとき、Ｊｆｎ＝１．３Ａ／ｃｍ² の電流
を得るためには、Ｖａ＝４０Ｖとする必要がある。しか
し、ｒａ＝０．１８μm にすると、Ｖａ＝３０Ｖまで下
げても、同じ放出電流が得られる。同一エミッタ・ゲー
ト間電圧であれば、距離ｒａを小さくする程、放出電流
が増大することが分かる。

【００３７】図１７及び図１８は、ゲート電極とエミッ
タのｚ方向位置関係とエミッタ先端部の等電位線分布の
関係を示す。等電位線が密なところ程電界が強い。図１
７は、ゲート電極のｚ方向中心位置からエミッタ先端ま
での距離ｚgeが、ｚge＝−０．３μm の場合である。図
１８は、ｚge＝０の場合である。ｚge＝０のとき、ｚge
＝−０．３μm のときに比べてエミッタ先端周辺に強い
電界が集中していることが分かる。

【００３８】図１９は、上述のエミッタ・ゲート電極間
の位置関係、即ちｚ方向距離ｚgeをｚge＝−０．３５μ
m から０．２５μm まで変化させたときの、エミッタ先
端の最大電界強度Ｅｍａｘの変化を示している。ｚge＝
−０．１μm において、Ｅｍａｘが極大値１．１６×１
０⁷ Ｖ／ｃｍを示す。

【００３９】次にこの発明の方法により、先鋭な先端を
もつエミッタが安定に得られることを示すシミュレーシ
ョンデータを図２０〜図２３に示す。これは、垂直側壁
をもつ凹部が形成された基板に直接犠牲膜を堆積した従
来法と、第１の絶縁膜に形成した凹部に第２の絶縁膜で
サイドスペーサを形成して凹部側壁に傾斜をもたせた
後、エミッタ成形型の最終犠牲膜としての第３の絶縁膜
を形成するこの発明の実施例の方法の場合について、犠
牲膜堆積の様子をシミュレーションした結果である。各
図の左側の凹部がサイドスペーサにより傾斜が付けられ
た実施例の方法の場合であり、傾斜は直線近似としてい
る。

【００４０】シミュレーション条件は各図中に示してあ
る。凹部径は凹部上端での径である。マイグレーション
長は、分子又は分子の集合が基板上を移動する距離であ
って、ステップカバレージのよい膜ほどマイグレーショ
ン長が大きいという関係がある。各図において、凹部
径，凹部深さ及びマイグレーション長は、実施例と従来
例とで等しい。基板に垂直な方向に０．１μm 毎に膜堆
積の様子を破線で示し、先鋭な先端が得られる膜厚位置
を実線で示している。

【００４１】例えば、図２０の結果を見ると、実施例の
場合、０．３５μm 厚で良好なエミッタ成形型が得ら
れ、従来例の場合には０．４５μm 厚で初めて良好なエ
ミッタ成形型が得られることが分かる。図２１の条件で
は、実施例の場合０．４μm 厚で良好なエミッタ成形型
が得られるのに対し、従来例では０．６μm 厚で良好な
エミッタ成形型が得られる。図２２の条件ではそれほど
の有意差はない。図２３の条件では、実施例の場合０．
２μm 厚で良好なエミッタ成形型が得られるのに対し、
従来例では０．５５μm 厚で良好なエミッタ成形型が得
られる。

【００４２】図２０〜図２２は、実施例も従来例もｚge
は正であり、実施例のｚgeは従来例のそれよりも小さい
値をとっている。図２３では、従来例はｚge＝０．３μ
m に対し、実施例はｚge＝−０．１μm となっている。
つまりこのとき、図１９から明らかなように、ｚgeは最
適値をとっている。一方、最大電界強度Ｅｍａｘは、ゲ
ート電極の厚さに殆ど依存しないことは図１３で示され
ている。従って図２３の条件における実施例の方が、エ
ミッタ先端の最大電界強度Ｅｍａｘは従来例よりも大き
い。以上の図２０〜図２３のシミュレーションデータか
ら、サイドスペーサを形成するこの発明の方法により、
成膜する犠牲膜が薄くても、適切なエミッタ型が得ら
れること、凹部深さやマイグレーション長が変化して
も、エミッタ成形型の形状は大きく変化しないことが分
かる。

【００４３】

【発明の効果】以上述べたようにこの発明によれば、ゲ
ート電極膜が形成された基板に第１の絶縁膜を堆積し、
これに垂直側壁を持つ凹部を形成した後に第２の絶縁膜
によりサイドスペーサを形成して、これらサイドスペー
サと第１の絶縁膜をマスクとしてゲート電極をパターン
形成し、その後第３の絶縁膜を堆積してこれをエミッタ
成形型としてエミッタ形成を行う。従ってエミッタ成形
型の下地にサイドスペーサにより滑らかな傾斜が与えら
れるため、微小エミッタの成形型となる絶縁膜にクラッ
クが入ることを効果的に防止することができ、先端が小
さい曲率半径と頂角をもつ高性能の微小冷陰極をもつ電
界放射型素子を歩留まり良く得ることができる。またこ
の発明によると、凹部の径より小さいゲート電極開口が
得られるから、エミッタとゲート間の距離が小さく、従
ってエミッタ先端部の電界強度を高めて、大きな放射電
流を得ることができ、またより低いゲート・エミッタ間
電圧で電流放射ができる電界放射型素子が得られる。

【図面の簡単な説明】

【図１】 この発明の一実施例の電界放射型素子の製造
工程を示す。

【図２】 同実施例の製造工程を示す。

【図３】 同実施例により得られる素子の斜視図を示
す。

【図４】 他の実施例による素子の断面図を示す。

【図５】 他の実施例による電界放射型素子の製造工程
を示す。

【図６】 同実施例の製造工程を示す。

【図７】 同実施例により得られる素子の斜視図を示
す。

【図８】 他の実施例により得られる素子の断面図を示
す。

【図９】 他の実施例により得られる素子の断面図を示
す。

【図１０】 他の実施例により得られる素子の断面図を
示す。

【図１１】 フラットパネルディスプレイへの応用例を
示す。

【図１２】 フラットパネルディスプレイへの応用例を
示す。

【図１３】 この発明の有効性を説明するためのパラメ
ータを示す。

【図１４】 エミッタテーパ角と最大電界強度の関係を
示す。

【図１５】 同じくエミッタ・ゲート間距離と最大電界
強度の関係を示す。

【図１６】 同じくエミッタ・ゲート間距離と最大電界
強度の関係を示す。

【図１７】 同じくエミッタ電極位置とその先端の等電
位線分布を示す。

【図１８】 同じくエミッタ電極位置とその先端の等電
位線分布を示す。

【図１９】 同じくエミッタ電極位置と最大電界強度の
関係を示す。

【図２０】 同じくこの発明と従来法による犠牲膜堆積
の様子を示す。

【図２１】 同じくこの発明と従来法による犠牲膜堆積
の様子を示す。

【図２２】 同じくこの発明と従来法による犠牲膜堆積
の様子を示す。

【図２３】 同じくこの発明と従来法による犠牲膜堆積
の様子を示す。

【図２４】 従来のエミッタ製造法の一例を示す。

【図２５】 従来法の問題点を説明する為の図である。

【図２６】 従来のエミッタ製造法の他の例を示す。

【図２７】 従来のエミッタ製造法の他の例を示す。

【符号の説明】

１０，２０…基板、１１…第１の導電膜（ゲート電極
膜）、１２…第１の絶縁膜、１３…凹部、１４…第２の
絶縁膜、１５…サイドスペーサ、１６…第３の絶縁膜、
１７…凹部、１８…第２の導電膜（エミッタ電極膜）。

フロントページの続き (56)参考文献 特開 平５−174703（ＪＰ，Ａ) 特開 平４−71142（ＪＰ，Ａ) 特表 平５−507580（ＪＰ，Ａ) Ｓｔｅｖｅｎ Ｍ．Ｚｉｍｍｅｒｍａ ｎ ａｎｄ Ｗａｙｎｅ Ｔ．Ｂａｂｉ ｅ，“Ａ Ｆａｂｒｉｃａｔｉｏｎ Ｍ ｅｔｈｏｄ ｆｏｒ ｔｈｅ Ｉｎｔｅ ｇｒａｔｉｏｎ ｏｆ Ｖａｃｕｕｍ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅ ｖｉｃｅｓ”，ＩＥＥＥ ＴＲＡＮＳＡ ＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ，1991年８月，第38 巻，第10号，ｐ．2294−2303 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02 H01J 1/30 H01J 31/12

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 基板の表面にゲート電極となる第１の導
   電膜を堆積する工程と、 前記第１の導電膜が堆積された基板上に第１の絶縁膜を
   堆積する工程と、 前記第１の絶縁膜に前記第１の導電膜に達する垂直また
   はほぼ垂直の側壁を持つ凹部を形成する工程と、 前記凹部が形成された第１の絶縁膜上に第２の絶縁膜を
   堆積する工程と、 前記第２の絶縁膜をエッチングして前記凹部の側壁にサ
   イドスペーサを形成する工程と、 前記第２の絶縁膜からなるサイドスペーサおよび前記第
   １の絶縁膜をマスクとして前記第１の導電膜を選択エッ
   チングしてゲート電極をパターン形成する工程と、 前記凹部を覆うように第３の絶縁膜を堆積する工程と、 前記第３の絶縁膜上に第２の導電膜を堆積してエミッタ
   を形成する工程と、 前記第３の絶縁膜のうち少なくとも前記エミッタの先端
   部周囲にある部分を選択的に除去する工程とを有するこ
   とを特徴とする電界放射型素子の製造方法。