JP3097527B2 - 電界放射型素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界放射型素子
の製造方法に関する。

【０００２】

【従来の技術】近年、半導体集積回路の微細加工技術を
利用して微小な冷陰極電子源を作り、これを超微細な増
幅素子や集積回路、フラットディスプレイ等に応用する
真空マイクロデバイス技術が注目されている。真空マイ
クロデバイスの実用化には、低電圧で大きな電流を安定
に放射できる冷陰極電子源の開発が不可欠である。冷陰
極電子源には大きく分けて、電界集中を利用して先鋭な
エミッタ電極先端から電子を放出させる電界放射型と、
半導体中でアバランシェ等により高エネルギー電子を生
成してこれを外部に取り出す方式とがある。またエミッ
タ電極構造には、針状の先鋭な突起を基板に垂直方向に
形成する縦型エミッタと、基板面に沿って平面的に形成
する横型エミッタとがある。

【０００３】従来提案されている縦型エミッタの電界放
射型電子源の製造法として、図３４に示すように、基板
に垂直側壁をもつ凹部を形成し（ａ）、層状均一堆積法
によって犠牲膜を堆積した後エミッタ電極材料膜を堆積
し（ｂ）、基板及び犠牲膜を除去してエミッタを形成す
る（ｃ）方法がある（S. Zimmerman, Abs. 3rd Int.Vac
uum Microelectronics Conf., Monterey, 1990, 1-4参
照）。この方法では、犠牲膜により逆円錐状のエミッタ
成形型を得る為には、堆積させる犠牲膜を充分厚くする
事が必要である。しかし厚い犠牲膜を１工程で堆積する
と、成膜後の冷却時に熱ストレスによってクラックが入
りやすい。このクラックにエミッタ材料が入り込むと、
所望形状のエミッタが得られず、所望性能の電界放射型
素子を得ることができない。

【０００４】また図３４の方法は、層状均一堆積法、即
ちステップカバレージの良好な膜堆積法で犠牲膜を堆積
する。この方法によると、図３５（ａ）示すように、犠
牲膜に形成される凹部先端Ａの曲率半径が５０ｎｍ程度
と大きくなり、先鋭な先端を持つエミッタを作ることが
難しい。逆に、ステップカバレージの悪い膜堆積法を用
いると、（ａ）と同じ膜厚の犠牲膜を形成しても、図３
５（ｂ）に示すように、逆円錐状のエミッタ成形型を得
ることができない。この方法でも犠牲膜をより厚くすれ
ば、図３５（ｃ）に示すように逆円錐状のエミッタ成形
型が得られるが、その先端頂角が大きくなってしまい、
またクラックの発生が一層顕著になる。

【０００５】別の縦型エミッタの製造法として、図３６
に示すように、基板にエッチングマスクを形成し
（ａ）、基板を異方性エッチングによりエッチングして
凹部を形成し（ｂ）、エミッタ電極材料膜を堆積し
（ｃ）、不要部を除去してエミッタを完成する（ｄ）方
法も提案されている（例えば、特開平４−６１７２９号
公報，特開平５−２２５８９５号公報等参照）。この方
法では、形成される凹部は四角錘状となり、また基板の
結晶面のなす角度によって凹部の頂角が決定される。従
って異方性エッチングにより得られる凹部をそのままエ
ミッタ成形型として用いる場合、小さい頂角のエミッタ
を得ることはできない。また四角錘状のエミッタでは安
定な放出電流特性が得られない。更に異方性エッチング
ができる基板は、（１００）面を有する単結晶シリコン
やＧａＡｓ等に限られ、エッチング法もウエットエッチ
ングになるから、設計の自由度が小さく、素子の微細化
も難しい。

【０００６】異方性エッチングを利用する別の従来法と
して、図３７に示すように、シリコン層にエッチングマ
スクを形成して異方性エッチングを行い（ａ）、その後
エッチングマスクを除去して熱酸化を行って酸化膜を形
成してその表面に小さい頂角の凹部を得て、エミッタ電
極膜を堆積する（ｂ）方法が提案されている（特開平５
−１７４７０３号公報参照）。この方法は、凹部を酸化
してエミッタ成形型とすることで、先端頂角を小さくで
きるものの、酸化前の頂角は前述のように決まっている
から、任意の頂角を得ることはできない。また、上述の
方法と同様に、四角錘状のエミッタしか得られず、使用
基板も限定されていて設計自由度が低く、素子の微細化
も難しいという難点がある。

【０００７】

【発明が解決しようとする課題】以上のように犠牲膜堆
積により縦型エミッタの成形型を得る従来法では、曲率
半径の小さい先端を得ようとすると、犠牲膜にクラック
が入り易く、高い歩留まりや信頼性を得ることができな
い。また、異方性エッチングを利用してエミッタ成形型
を得る方法では、設計の自由度が限られて、先端の曲率
半径及び頂角が小さい任意形状のエミッタを得ることが
できなず、素子の微細化も難しいという難点がある。

【０００８】この発明は、上記した点に鑑みなされたも
ので、先端の曲率及び頂角が小さいエミッタを任意の形
状にできる電界放射型素子の製造方法を提供することを
目的としている。

【０００９】

【課題を解決するための手段】この発明にかかる電界放
射型素子の製造方法は、第１に、基板の表面に垂直又は
ほぼ垂直な側壁をもつ凹部を形成する工程と、前記凹部
の側壁の上部のみにテーパを形成する工程と、前記テー
パが形成された凹部を有する基板上に犠牲膜を堆積する
工程と、前記犠牲膜上に導電膜を堆積してエミッタを形
成する工程と、前記エミッタをその下の不要な材料をエ
ッチング除去して露出させる工程とを有することを特徴
としている。

【００１０】この発明にかかる電界放射型素子の製造方
法は、第２に、基板の表面にゲート電極となる第１の導
電膜を堆積する工程と、前記第１の導電膜が堆積された
基板上に第１の絶縁膜を堆積する工程と、前記第１の絶
縁膜に前記第１の導電膜に達する垂直又はほぼ垂直な側
壁をもつ凹部を形成する工程と、前記凹部の側壁の上部
のみにテーパを形成する工程と、前記第１の絶縁膜をマ
スクとして前記第１の導電膜を選択エッチングしてゲー
ト電極をパターン形成する工程と、前記凹部を覆うよう
に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜上
に第２の導電膜を堆積してエミッタを形成する工程と、
前記第２の絶縁膜のうち少なくとも前記エミッタの先端
部周囲にある部分を選択的にエッチング除去する工程と
を有することを特徴としている。

【００１１】この発明にかかる電界放射型素子の製造方
法は、第３に、基板の表面にゲート電極となる第１の導
電膜を堆積する工程と、前記第１の導電膜に前記基板に
達する垂直又はほぼ垂直な側壁をもつ凹部を形成する工
程と、前記凹部の側壁の上部のみにテーパを形成する工
程と、前記第１の導電膜上に絶縁膜を堆積する工程と、
前記絶縁膜上に第２の導電膜を堆積してエミッタを形成
する工程と、前記絶縁膜のうち少なくとも前記エミッタ
の先端部周囲にある部分を選択的にエッチング除去する
工程とを有することを特徴としている。

【００１２】第１の発明によると、垂直側壁をもって基
板に形成された凹部にテーパ加工を施すことにより、凹
部の少なくとも上部側壁に滑らかな傾斜が与えられる。
これにより、微小エミッタの鋳型となる犠牲膜を比較的
薄く堆積してその表面に先鋭な凹部を持つエミッタ形成
型とすることができる。従ってこの犠牲膜堆積にステッ
プカバレージの良い膜堆積法を用いた場合にもも成膜後
の冷却時に受ける熱ストレスを小さくして、クラックが
入ることを防止する事ができ、所望形状のエミッタを持
つ電界放射型素子を歩留まりよく製造することができ
る。また凹部の少なくとも上部にテーパ加工を施すこと
によって、ステップカバレージのよくない膜堆積法で犠
牲膜を堆積することもでき、先端の曲率半径及び頂角の
小さい逆錘状のエミッタ鋳型を作ることができる。これ
により、先端の曲率半径及び頂角の小さい円錐状のエミ
ッタを持つ高性能の電界放射型素子を製造することがで
きる。

【００１３】第２の発明及び第３の発明は、第１の発明
の手法をより具体的にゲート電極付きの電界放射型素子
に適用したもので、第２の発明においてはエミッタ形成
のための鋳型となる第２の絶縁膜の下地が第１の絶縁膜
により形成される。第３の発明においてはエミッタ形成
のため鋳型となる絶縁膜の下地がゲート電極となる第１
の導電膜により形成される。いずれの場合も、エミッタ
とゲートが自己整合されて、且つ先端が小さい曲率半径
と頂角をもつ高性能の微小エミッタを得ることができ
る。

【００１４】

【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の基本的な実施
例の製造工程を示している。まず図１（ａ）に示すよう
に、基板１０の表面に垂直又はほぼ垂直な側壁をもつ少
なくとも一つの凹部１１を形成する。図では一つのエミ
ッタに対応する一つの凹部１１を示しているが、多数の
エミッタを配列して電界放射エミッタアレイ（ＦＥＡ）
を形成する場合は同様の孔が多数形成される。凹部１１
の形状は、ポイント型のエミッタを作る場合は円であ
り、ウェッジ型エミッタを作る場合はストライプ状であ
る。

【００１５】基板１０は、ガラス、石英等の絶縁基板、
Ｓｉ，Ｇｅ，ＧａＡｓ等の半導体基板、Ａｌ，Ｃｕ等の
導電体基板等、如何なる材料でも良い。またこれらの積
層基板でもよい。凹部１１の加工は、通常のリソグラフ
ィ技術を利用してレジストマスクを形成し、ＲＩＥやイ
オンミリングを利用する。凹部１１の大きさは、必要と
する冷陰極エミッタの大きさに応じて設定される。例え
ば、幅が０．１〜１μm 程度であり、深さがその１／２
程度以上とする。より好ましくは、後述するように凹部
の上側側壁をテーパエッチングしたときに底部に残る垂
直側壁部の高さが、幅の約１／２以上となるようにす
る。レジストマスクを用いず、イオンミリングやレーザ
ビームを用いて直接基板１０に凹部１１を加工すること
もできる。

【００１６】次に凹部１１が開けられた基板１０にテー
パエッチングを施して、図１（ｂ）に示すように凹部１
１の少なくとも上部コーナーに一定の傾斜を与える。こ
のテーパエッチングには例えば、角部でのエッチング速
度が平坦部でのそれより充分大きくなるように条件設定
されたイオンミリングやドライエッチングを用いる。具
体的に基板１０の凹部１１が開けられている部分の材料
がシリコン酸化膜やシリコン窒化膜であれば、Ｏ₂ イオ
ンを用いたプラズマエッチングを用いる。

【００１７】このプラズマエッチングには例えば、バイ
アスＥＣＲプラズマエッチング装置を用いる。この装置
で生成されたＯ₂ プラズマイオンを、基板に高周波バイ
アスを印加して加速して基板面に入射させると、平坦部
では殆どエッチングが進行せず、入射角３０〜６０°の
範囲、例えば４５°近傍で最大のエッチング速度が得ら
れる。これにより、図１（ｂ）に示すような、傾斜角３
０〜６０°、例えば４５°のテーパが形成できる。この
とき前述のように、凹部１１の垂直側壁部の高さａが、
幅ｂの約１／２以上となるようにする。また、Ａｒガス
を用いたイオンビームエッチング（イオンミリング）に
よっても、条件を設定することにより同様のテーパ加工
が可能である。図２０は、Ａｒイオンによるイオンミリ
ングのエッチング速度がイオン入射角によりどの様に変
化するかを示したグラフである。これによれば、入射角
約５３°のときにエッチレートが最大になる。

【００１８】次に、図１（ｃ）に示すように、テーパ加
工された凹部１１をもつ基板１０に、犠牲膜１２として
シリコン酸化膜を堆積する。膜堆積法には、ステップカ
バレージのよい減圧ＣＶＤ法を用いる。この犠牲膜１２
がエミッタの形状を決める型となるもので、その膜厚を
それ程厚くすることなく、図示のように表面に鋭い先端
を持つ凹部１４が形成される。テーパの下に残る垂直側
壁の高さａを幅ｂの約１／２以上とすることにより、垂
直側壁の凹部が埋め戻されたとき、鋭い先端を有するへ
こみが垂直側壁の上端近傍に形成される。垂直側壁の高
さａが幅ｂの１／２未満の場合には、垂直側壁の高さ分
の膜堆積が生じたときも、未だ対向する垂直側壁上の堆
積膜表面が接触せず、鋭い先端が形成されない。

【００１９】次いで、図１（ｄ）に示すように、犠牲膜
１２上にＷからなるエミッタ電極膜（冷陰極材料膜）１
３を形成する。具体的にこの実施例では、エミッタ電極
膜１３としてＷ膜を用いたが、他の各種の金属材料（Ａ
ｌ，Ｃｕ，Ｍｏ，Ａｕ，Ｐｔ，Ａｇ，Ｔｉ，Ｎｉ，Ｔ
ａ，Ｒｅ，Ｃｒ，Ｚｒ，Ｈｆ，Ｙ，Ｂｉ，Ｓｒ，Ｔｌ，
Ｐｂ，Ｃａ，Ｓｎ，Ｇｅ等）やこれらの化合物からなる
導電材料を用いることができる。ただし、後に犠牲膜１
２をエッチングするので、犠牲膜１２とのエッチング選
択比が充分とれるように、犠牲膜１２との材料の組み合
わせを選ぶことが必要である。

【００２０】最後に、エミッタ先端より下の不要部分を
ウェットエッチングあるいはドライエッチングにより除
去する。例えば図１（ｅ）に示すように、基板１０及び
犠牲膜１２を全て除去して、鋭く尖ったエミッタ先端を
露出させる。こうして、先端の曲率半径が１０nm程度あ
るいはそれ以下の微細エミッタを得ることができる。

【００２１】図１の実施例において、エミッタ電極膜１
３に十分な機械的強度を付与するためには、不要部分を
エッチング除去する前に、例えば図２（ａ）に示すよう
にエミッタ電極膜１３の上に接着材１７を用いて（ある
いは陽極接合等により）支持基板１８を貼り合わせる。
またその際、図２（ｂ）に示すように、エミッタ電極膜
１３の表面を予めＳＯＧ等の平坦化膜１９により平坦化
しておくことも有効である。また図示しないが、エミッ
タ電極膜１３の表面をレジストやＳＯＧ等の平坦化膜で
覆った後、ＣＭＰで平坦に研磨したり、エッチバックで
平坦化する。

【００２２】上記実施例では、基板１０が一層の例を示
しているが、図３に示すような二層構造であってもよ
い。この場合、出発基板１０ａと積層膜１０ｂの材料を
エッチング選択比が大きくとれる組み合わせとすること
が望ましい。そうすると凹部１１をエッチング加工する
際に出発基板１０ａがエッチングストッパとなって、積
層膜１０ｂの膜厚で決まる深さの凹部１１が得られる。

【００２３】以上のようにこの実施例によると、凹部の
テーパ加工を行ってステップカバレージの良好な犠牲膜
（コンフォーマルな膜）を堆積することにより、鋭い先
端を有するエミッタ電極の鋳型を作ることができる。こ
れにより、先端の曲率半径が小さく且つ頂角も小さい優
れた縦型の冷陰極エミッタを得ることができる。ステッ
プカバレージのよい膜堆積法は、表面でのマイグレーシ
ョン長が長く、鋭い凸部や凹部はより緩やかな曲面を持
つ膜で覆われ易い。

【００２４】上の実施例において、図１（ｃ）の犠牲膜
１２の堆積工程をステップカバレージの良くない膜堆積
法、例えば減圧ＣＶＤ法やスパッタ法等により形成する
こともできる。そのとき得られる構造を図４に示す。テ
ーパを有する側壁を持つ凹部にステップカバレージのよ
くない膜堆積法で犠牲膜（ノンコンフォーマルな膜）を
堆積すると、より鋭い先端を有するエミッタ成形型を得
ることができる。この場合、水平面上の膜厚が垂直面上
の膜厚より厚くなるため、対向する垂直面上の膜面が合
う位置はより上方に移動する。

【００２５】図５はこの発明の別の実施例の製造工程を
図１に対応させて示している。図１と対応する部分には
図１と同一符号を付して詳細な説明は省く。この実施例
では図５（ａ）に示すように基板１０に凹部１１を形成
した後、テーパ加工の方法として、膜堆積と同時にスパ
ッタエッチングが進行するバイアススパッタ法を用い
て、図５（ｂ）に示すようにテーパを有する第１の犠牲
膜１２ａを堆積形成する。具体的には例えば、ＳｉＯ₂
ターゲットを用いて、ターゲットと基板に同時にＡｒガ
ス放電プラズマに対して負電圧を印加したバイアススパ
ッタを行う。このとき、膜堆積速度とエッチング速度の
角度依存性によって、平坦部ではシリコン酸化膜の堆積
が生じるが、凹部１１のコーナー部ではエッチングが速
いために膜堆積が殆ど生じない。この結果、図５（ｂ）
に示すように凹部１１の上端部にテーパ面が形成され
る。この場合膜堆積によって凹部１１の径も小さくなる
ので、リソグラフィの加工限界より小さな径の凹部を作
ることもできる。

【００２６】この後第２の犠牲膜１２ｂをステップカバ
レージの良好な膜堆積法で形成すると、図５（ｃ）示す
ように、第１の犠牲膜１２ａの表面形状を反映して鋭い
先端形状をもつ凹部１４が形成される。その後先の実施
例と同様に、エミッタ電極膜１３を堆積し（図５
（ｄ））、不要部分をエッチング除去して、先鋭な突起
をもつエミッタが得られる（図５（ｅ））。なおこの実
施例の場合も、図２〜図４で説明したと同様の変形が可
能である。

【００２７】以上では、一つのエミッタにのみ着目した
実施例を説明した。後述する方法で得られるエミッタを
複数個アレイ状に形成すれば、いわゆるＦＥＡと呼ばれ
る電子源（電子銃）となり、種々の真空デバイスに応用
できる。通常この種の電子源は、ゲート電極が組み合わ
されて用いられる。そこで以下の実施例では、ゲート電
極をエミッタと自己整合的に一体形成する場合を説明す
る。

【００２８】図６及び図７は、エミッタ形成のための鋳
型となる絶縁膜の下地に導電膜と絶縁膜の積層構造を用
いて、図１の実施例の手法を応用して、ゲート電極と共
にアノード電極をもつ３極素子に適用した実施例の製造
工程である。図６（ａ）に示すように、基板２０は、絶
縁体２０ａにアノード電極２０ｂと絶縁膜２０ｃが積層
された積層基板である。具体的に絶縁体２０ａはシリコ
ン酸化膜又はソーダライム等のガラスであり、アノード
電極２０ｂは多結晶シリコンであり、絶縁膜２０ｃはシ
リコン酸化膜である。

【００２９】この基板２０上にまず、ゲート電極となる
第１の導電膜２１として、多結晶シリコン膜とＷシリサ
イド膜の積層膜を堆積し、続いて第１の絶縁膜２２を堆
積する。但し、予め第１の導電膜２１までを積層した積
層基板を用意してもよいし、更に第１の絶縁膜２２まで
を予め積層した積層基板を用意してもよい。第１の絶縁
膜２２は鋳型の形成に必要な厚みをもつシリコン酸化膜
（ＳｉＯ₂ ）やシリコン窒化膜（Ｓｉ₃ Ｎ₄ ）である
が、以下でシリコン窒化膜として説明する。次いで第１
の絶縁膜２２に、ＲＩＥ等の異方性ドライエッチングに
より、第１の導電膜２１に達する深さの垂直又はほぼ垂
直な側壁をもつ凹部２３を形成する。

【００３０】次に、凹部２３が形成された基板に、プラ
ズマエッチングを行って、図６（ｂ）に示すように、凹
部２３の少なくとも上部コーナーにテーパを形成する。
次に図６（ｃ）に示すように、第１の絶縁膜２２をマス
クとして用いて、凹部２３に露出した第１の導電膜２１
をドライエッチングあるいはウェットエッチングにより
選択エッチングしてゲート電極をパターン形成する。こ
れによりゲート電極には、当初の凹部２３と同径の孔２
３ｂが形成される。この実施例ではゲート電極下の基板
表面絶縁膜２０ｃをもエッチングしている。

【００３１】絶縁膜２０ｃのエッチングには通常第１の
導電膜２１のエッチングと異なるエッチングガスが用い
られる。このとき絶縁膜２０ｃがＳｉＯ₂ 、第１の絶縁
膜２２がＳｉ₃ Ｎ₄ というように異なる材料の組み合わ
せを用いれば、第１の絶縁膜２２との選択比が充分大き
いエッチング条件を選ぶことができる。従って、第１の
絶縁膜２２をエッチングすることなく、絶縁膜２０ｃを
エッチングすることができる。絶縁膜２０ｃを第１の絶
縁膜２２に対して選択的にエッチングしない場合には、
図６（ａ）における第１の絶縁膜２２の初期膜厚を、絶
縁膜２０ｃのエッチング量を加味した値に設定すればよ
い。また図６（ｃ）では、ＲＩＥ等で絶縁膜２０ｃを異
方的にエッチングした様子を示しているが、絶縁膜２０
ｃをウェットエッチングにより等方的にエッチングして
もよい。

【００３２】次に、図７（ａ）に示すように、第２の絶
縁膜２４として例えばＳｉＯ 2膜を堆積する。この第２
の絶縁膜２４は先の実施例の犠牲膜１２に相当するもの
である。従って先の実施例と同様の条件で堆積すること
によって、先の実施例と同様にその表面には先端が先鋭
な凹部２５が形成され、これがエミッタ形成用の鋳型と
なる。次いでこの上に、図７（ｂ）に示すように、例え
ばＷからなるエミッタ電極膜である第２の導電膜２６を
堆積する。

【００３３】続いて図７（ｃ）に示すように、第２の導
電膜２６を選択エッチングして、実際にエミッタ２６ａ
として機能する部分の両側にスリット開口２７を開け
る。なおエミッタ２６ａは図の断面には現れない部分で
第２の導電膜２６に支持されている。そしてこのスリッ
ト開口２７を通して、鋳型とした用いた第２の絶縁膜２
４を、ゲート電極２１の端面及びアノード電極２０ｂが
露出するまでウェットエッチングによりエッチングす
る。このときＳｉＯ 2からなる絶縁膜２０ｃも一部エッ
チングされる。これにより、エミッタ２６ａからアノー
ド電極２０ｂまでの間の不要物が除去されて空間ができ
る。このときＳｉ₃ Ｎ₄ からなる第１の絶縁膜２２に対
してエッチング選択比の大きいエッチング法を用いるこ
とにより、図示のように第１の絶縁膜２２をエッチング
することなく、エミッタ下の第２の絶縁膜２４及びアノ
ード上の絶縁膜２０ｃを横方向にもエッチングして適度
に後退させることができる。

【００３４】具体的に上述のウェットエッチングには、
例えば、緩衝フッ酸（フッ化水素酸ＨＦとフッ化アンモ
ニウムＮＨ₄ Ｆとの混合液）を用いる。このときゲート
電極２１は第１の絶縁膜２２で保護されているので、パ
ーティクルに起因するエミッタ２６ａとゲート電極２１
との間の電気的ショートや電流リークを防止することが
できる。これにより、歩留まりも向上させることができ
る。

【００３５】図８は、図７（ｃ）の状態を斜視図で示し
たものである。この様にして得られた３極素子を真空封
入することにより、微小な３極真空管が得られる。図８
は、第１の絶縁膜２２を他の絶縁膜２２ｃ，２４と同じ
材料（上述の場合、ＳｉＯ₂）で形成した場合の三極管
の断面構造を示している。従って第１の絶縁膜２２も第
２の絶縁膜２４と同程度サイドエッチングされている。

【００３６】以上のようにこの実施例によると、先の実
施例で説明したと同様に高性能の冷陰極エミッタが、ゲ
ート電極とセルフアラインされて一体に形成された電子
源が得られる。エミッタ先端を囲むゲート電極２１の孔
２３ｂは、最初に形成した凹部２３により規定される。
したがって最初に形成する凹部２３の径を小さく設定す
ることにより、ゲート電極２１とエミッタ２６ａの先端
の間の距離を小さくする事ができ、ゲート電極２１に印
加する制御電圧を低くしてしかも、効率よく電子放出さ
せることを可能とする。

【００３７】上の実施例において、アノード電極２０ｂ
の他の材料として、アモルファスシリコン、Ｗシリサイ
ド、Ｍｏシリサイド、Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ｃｒ等を
用いることができる。またゲート電極となる第１の導電
膜２１としても、多結晶シリコン、アモルファスシリコ
ン、Ｗシリサイド、Ｍｏシリサイド、Ｗ、Ｍｏ、Ｔａ、
Ｔｉ、Ｃｒ等を用いることができる。更にエミッタとな
る第２の導電膜２６として、先の実施例で例示したよう
な他の材料を用いることができる。更に第２の絶縁膜２
４、及び基板内の絶縁膜２０ｃとして、シリコン窒化
膜、シリコン酸化膜とシリコン窒化膜の積層膜等を用い
ることができる。

【００３８】図１０及び図１１は、別の実施例の製造工
程である。先の図６及び図７の実施例と対応する部分に
は、それらと同一符号を付して詳細な説明は省略する。
この実施例では、図１０（ａ）に示すように、半導体３
０ａに絶縁膜３０ｂを形成したものを出発基板３０とし
ている。具体的に例えば、半導体３０ａはＳｉ、絶縁膜
３０ｂはＳｉＯ₂ とする。図６（ａ）の基板２０と比較
すると、最下層の絶縁体２０ａがない構造である。以
下、図６，７と同様の工程を行う。この基板３０上に、
先の実施例と同様に、第１の導電膜２１として例えばリ
ンをドープした多結晶シリコン膜、更に第１の絶縁膜２
２として例えばＳｉ₃ Ｎ₄ 膜を堆積して凹部２３を形成
し（図１０（ａ））、プラズマエッチングによりテーパ
加工（ファセット）を施し（図１０（ｂ））、更に第１
の絶縁膜２２をマスクとしたエッチングによりゲート電
極をパターニングし、その下の絶縁膜３０ｂも同様にパ
ターニングする（図１０（ｃ））。

【００３９】更に第２の絶縁膜２４を堆積し（図１１
（ａ））、エミッタ電極となる第２の導電膜２６として
例えばＴｉＮ膜を堆積する（図１１（ｂ））。これ以後
の工程は図６，７の実施例と異なる。図１１（ｃ）に示
すように、基板３０の半導体３０ａをエッチング除去す
る。半導体３０ａがＳｉの場合、先ず、ＨＦ＋ＨＮＯ₃
＋ＣＨ₃ ＣＯＯＨ、またはＨＦ＋ＨＮＯ₃ ＋Ｈ₂ Ｏでエ
ッチングした後、ＳｉＯ₂ との選択比が高いエチレンジ
アミン＋カテコール水溶液で除去する。

【００４０】そして露出した絶縁膜３０ｂ及び鋳型とし
て用いた第２の絶縁膜２４を図の下方からエッチングす
ることにより、図１１（ｄ）に示すように、エミッタ先
端及びゲート電極端面を露出させる。このときも、例え
ばＳｉＯ₂ からなる絶縁膜３０ｂ及び第２の絶縁膜２４
のエッチング速度をＳｉ₃ Ｎ₄ からなる第１の絶縁膜２
２のエッチング速度に比べて充分速くなるように条件設
定する。これにより、図示のように第２の絶縁膜２４の
端面を適度に後退させて、エミッタ先端を露出させるこ
とができる。ゲート電極２１は第１の絶縁膜２２で保護
されているので、パーティクルに起因するエミッタ２６
とゲート電極２１との間の電気的ショートや電流リーク
を防止することができる。これにより、歩留まりも向上
させることができる。

【００４１】図１２は、この実施例により得られるＦＥ
Ａの斜視図である。ゲート電極２１の孔２３ｂの中心に
エミッタ電極２６の先端が露出した状態が得られる。こ
の様に形成されたＦＥＡを例えば、別途用意した蛍光体
付きのアノードに対向させて真空封入すれば、フラット
パネルディスプレイが得られる。また図１１（ｄ）のエ
ッチング工程で、第１の絶縁膜２２と第２の絶縁膜２４
に対して等しいエッチング速度の条件設定を行うと、図
１３のように第１の絶縁膜２２も後退させた構造を得る
ことができる。

【００４２】図１４及び図１５は、エミッタ形成のため
の鋳型となる絶縁膜の下地にゲート電極となる導電膜を
用いて、ゲート電極と共にアノード電極をもつ３極素子
に適用した実施例の製造工程である。出発基板４０は、
図１４（ａ）に示すように、絶縁体４０ａにアノード電
極となる導電膜４０ｂと絶縁膜４０ｃを積層したもので
ある。この基板４０上に、鋳型の下地膜として用いら
れ、同時にゲート電極ともなる第１の導電膜４１を堆積
する。第１の導電膜４１は例えばリンドープ多結晶シリ
コン等の半導体膜である。そしてこれをＲＩＥ等により
エッチングして、基板に達する垂直又はほぼ垂直な側壁
をもつ凹部４２を形成する。

【００４３】次いで、図１４（ｂ）に示すように、第１
の導電膜４１にドライエッチングを施して、凹部４２の
少なくとも上部コーナーにテーパを形成する。第１の導
電膜４１として多結晶シリコンを用いた場合には例え
ば、平行平板型ＲＩＥ装置を用いて、ＲＦパワー０．１
９Ｗ／ｃｍ² 、圧力０．１８Ｔｏｒｒ、ＣＣｌ₂ Ｆ₂ 流
量５０ＳＣＣＭ、Ｃ₂ Ｈ₂ 流量１〜２０ＳＣＣＭという
条件設定したドライエッチングにより、この様なテーパ
エッチングが可能である。また他の導電性材料は、バケ
ット型イオン源及びマルチアパーチャ・グリツドを有す
るＡｒイオンミリング装置で、例えばビーム電流密度
０．５ｍＡ／ｃｍ² 、加速電圧６００Ｖ、傾斜角０°
（イオンビームが基板に垂直に入射する）の条件で、同
様のテーパエッチングができる。

【００４４】続いて第１の導電膜２１をマスクとして、
図１４（ｃ）に示すように基板４０の表面の絶縁膜４０
ｃをエッチングする。次に図１５（ａ）に示すように、
ステップカバレージの良好な膜堆積法によって鋳型とな
る絶縁膜４３を堆積する。例えば絶縁膜４３としてシリ
コン酸化膜を、基板温度４００℃とし、Ｎ₂ ＝１８ｌ／
分、Ｏ₂ ＝７．５ｌ／分、Ｏ₃ ＝１．３ｌ／分、ＴＥＯ
Ｓ＝７．９ｌ／分の条件で成膜する。その膜厚を最適に
選ぶことにより、先の各実施例と同様に、表面に先鋭な
先端をもつ凹部４４が形成される。そして図１５（ｂ）
に示すように、エミッタ電極となる第２の導電膜４５を
堆積する。

【００４５】次に図７（ｃ）と同様に、第２の導電膜４
５を選択エッチングして、図１５（ｃ）に示すようにエ
ミッタ４５ａの両側にスリット開口４６を開ける。そし
てこのスリット開口４６を通して、鋳型として用いた絶
縁膜４３及び基板４０の表面の絶縁膜４０ｃをエッチン
グして、エミッタ先端部、ゲート端面及びアノード面を
露出させる。

【００４６】この実施例によっても、図６及び図７の実
施例と同様の高性能エミッタをもつ３極素子が得られ
る。特にこの実施例の場合、鋳型の下地を導電膜４１に
より形成してこれをゲート電極として用いているから、
エミッタ先端とゲートの間隔を極めて小さいものとする
ことができる。これにより、一層低いゲート電圧で大き
な電界をエミッタ先端に与えることができる。また図６
及び図７の実施例と比較すると、図１５（ｃ）の絶縁膜
エッチング工程では、エミッタやゲートの導電膜との選
択比だけを考慮すれば良く、大きな選択比が得られる。

【００４７】なお上の実施例では、第１の導電膜４１を
一層で示したが、これを２層構造としても良い。例え
ば、リンドープ多結晶シリコン膜とタングステンシリサ
イド等の積層膜とすることができる。また、Ｃ₂ Ｈ₂ の
流量を変化させることで、あるいはイオンミリングのＡ
ｒイオンの基板への入射角を変えることで、凹部４２の
上部側壁のテーパ角と底部付近の側壁のテーパ角を変え
ることも可能である。

【００４８】図１６及び図１７は、別の実施例の製造工
程である。先の図１４及び図１５の実施例と対応する部
分には、それらと同一符号を付して詳細な説明は省略す
る。この実施例では、図１６（ａ）に示すように、導電
体５０ａに絶縁膜５０ｂを形成したものを出発基板５０
としている。この基板５０は、図１４（ａ）の基板４０
と比較して、絶縁膜４０ａがない構成である。以下、図
１４，１５と同様の工程を行う。図１６（ａ）に示すよ
うに、この基板５０上に、先の実施例と同様に、ゲート
電極となる第１の導電膜４１を堆積して凹部４２を形成
し（図１６（ａ））、プラズマエッチングにより凹部４
２にテーパを形成する（図１６（ｂ））。

【００４９】次いで第１の導電膜４１をマスクとして基
板の絶縁膜５０ｂをエッチングして凹部を形成する（図
１６（ｃ））。次に図１７（ａ）に示すように、先の実
施例と同様の条件で絶縁膜４３を堆積する。図示のよう
に絶縁膜４３の表面には下地の形状が反映されて先鋭な
凹部４４が形成される。続いてエミッタ電極となる第２
の導電膜４５を堆積し（図１７（ｂ））、その後基板の
導電体５０ａをエッチング除去する（図１７（ｃ））。

【００５０】最後に絶縁膜４３のエッチングを行い、図
１７（ｄ）に示すようにエミッタ電極を露出させる。図
ではこのとき同時に基板絶縁膜５０ｂもエッチング除去
されて、ゲート電極が露出した状態を示しているが、ゲ
ート電極を露出させることなく、エミッタ電極を露出さ
せてもよい。そのためには、絶縁膜４３と５０ｂを異種
材料として、絶縁膜４３のみをエッチングできるエッチ
ング条件を用いれば良い。以上により、図１２に示した
と同様のＦＥＡが得られる。この実施例によっても、微
細で高性能のエミッタをもち、且つそのエミッタ先端に
対して微小間隔を保ってゲート電極がセルフアラインさ
れたＦＥＡが実現できる。

【００５１】図１８は、この発明の方法により得られる
素子の具体的な応用例であるフラットパネルディスプレ
イを示す。電子源はこの発明の方法を用いて作られたも
ので、絶縁基板６１上にＡｌまたはＣｕ等の導電膜６２
と多結晶シリコン等の抵抗体膜６３が形成され、その上
に微細エミッタ６４がゲート電極６５の開口に配列され
て構成されている。

【００５２】この電子源に対向して、石英、ガラス等の
透明基板６６にアノード電極となるＩＴＯ等の透明導電
膜６７と蛍光体膜６８を形成した対向基板が配置され
る。なおゲート電極６５、導電膜６２、抵抗体膜６３、
蛍光体膜６８及び透明導電膜６７は、例えば画素に対応
したパターンに分離されていてもよい。電子源側には、
放出ガスがエミッタ表面に再付着するのを防止するた
め、Ｔｉ，Ａｌ，Ｍｇ等からなるゲッター材７１が設け
られている。

【００５３】電子源と対向基板とは、アノード電極とな
る透明導電膜６７とエミッタ６４の間の距離が０．１〜
５ｍｍ程度に保たれるように、接着剤を塗布したガラス
板からなるスペーサ７０を介して接合される。接着剤に
は例えば低融点ガラスが用いられる。なお、スペーサと
してガラス板等を用いることなく、エポキシ樹脂等の接
着剤中にガラスビーズ等を分散させてスペーサとするこ
ともできる。

【００５４】対向基板側には予め排気管６９が接続され
ている。そして基板接着後に、この排気管６９を利用し
てパネル内部を１０^-5〜１０^-9Torr程度まで真空排気し
た後、バーナー等で排気口を封入する。その後アノー
ド、エミッタ、ゲートの各電極配線を取り付けて、フラ
ットパネルディスプレイが完成する。

【００５５】図１９は、別のフラットパネル構成例であ
る。図１８と対応する部分には図１８と同一符号を付し
て詳細な説明は省く。この実施例では、排気管６９が電
子源側に付けられている。またスペーサ７０として、シ
リコン基板をエッチングにより加工したものを用いてい
る。

【００５６】次に、この発明の有効性を示すデータをい
くつか説明する。まずエミッタ形状等と電界放射特性と
の関係に関するデータを説明する。図２１は、用いたパ
ラメータを示している。エミッタは、Ｚ軸を中心とする
回転対称のポイント型であり、エミッタのテーパ角が
θ、エミッタの先端曲率半径がｒｅ、エミッタとゲート
電極間距離がｒａ、ゲート電極厚がｔａ、ゲート電極下
の酸化膜厚がｔｏｘである。各パラメータは、変数とし
ない場合、θ＝６０°、ｒｅ＝１０ｎｍ、ｒａ＝０．４
μm 、ｔａ＝０．４μm 、ｔｏｘ＝１μm とした。エミ
ッタの高さは、１μm 固定である。

【００５７】図２２は、先端の曲率半径ｒｅをパラメー
タとして、テーパ角θとエミッタ先端に得られる最大電
界Ｅｍａｘの関係を示している。テーパ角θが大きくな
ればなる程、即ちエミッタの頂角が小さくなればなる
程、最大電界Ｅｍａｘが大きくなっている。また、ｒｅ
＝１５ｎｍよりも、ｒｅ＝１０ｎｍの方が３割程度、最
大電界Ｅｍａｘが大きくなる。

【００５８】図２３は、ゲート電極厚ｔａをパラメータ
として、エミッタ・ゲート電極間距離ｒａと最大電界Ｅ
ｍａｘの関係を示している。エミッタ・ゲート電極間距
離ｒａが小さい程、最大電界Ｅｍａｘが大きくなること
が分かる。ゲート電極厚ｔａが０．３μm の場合と０．
４μm の場合とでは、ほとんど有意差はない。以上の図
２２及び図２３のデータから、エミッタとしては頂角が
小さく且つ先端の鋭いウィスカー状のものが好ましいこ
とが分かる。

【００５９】図２４は、より小さい範囲でのエミッタ・
ゲート電極間距離ｒａと、最大電界Ｅｍａｘ及びエミッ
タからの放射電流Ｊｆｎとの関係である。エミッタ・ゲ
ート間電圧は、Ｖａ＝３０Ｖ及びＶａ＝４０Ｖを選び、
エミッタ材料の仕事関数は４．５ｅＶと仮定した。ｒａ
＝０．４μm のとき、Ｊｆｎ＝１．３Ａ／ｃｍ² の電流
を得るためには、Ｖａ＝４０Ｖとする必要がある。しか
し、ｒａ＝０．１８μm にすると、Ｖａ＝３０Ｖまで下
げても、同じ放出電流が得られる。同一エミッタ・ゲー
ト間電圧であれば、距離ｒａを小さくする程、放出電流
が増大することが分かる。

【００６０】図２５及び図２６は、ゲート電極とエミッ
タのｚ方向位置関係とエミッタ先端部の等電位線分布の
関係を示す。等電位線の密なところ程電界が強い。図２
５は、ゲート電極のｚ方向中心位置からエミッタ先端ま
での距離ｚgeが、ｚge＝−０．３μm の場合である。図
２６は、ｚge＝０の場合である。

【００６１】図２７は、上述のエミッタ・ゲート電極間
の位置関係、即ちｚ方向距離ｚgeをｚge＝−０．３５μ
m から０．２５μm まで変化させたときの、エミッタ先
端の最大電界強度Ｅｍａｘの変化を示している。ｚge＝
−０．１μm において、Ｅｍａｘが極大値１．１６×１
０⁷ Ｖ／ｃｍを示す。

【００６２】以上の実施例の効果を確認するため、シミ
ュレーションを行った。図２８（ａ）は基板に形成する
凹部の形状を示す。各凹部は、１μm の深さを有する。
左の凹部は幅が０．６μm であり、中央の凹部は幅が
０．５μm であり、右の凹部は幅が０．４μm である。
アスペクト比は左から順に、１／０．６、１／０．５＝
２、１／０．４＝２．５となる。

【００６３】図２８（ｂ）は、図２８（ａ）の各凹部に
イオンミリングを行った後の形状を示す。方向によって
エッチング速度が異なるため、図示のように凹部上端角
部がエッチングされて平坦なテーパ形状となる。水平面
は一様にエッチングされ、垂直面は殆どエッチングされ
ない。テーパ部分の端部には面方位が急激に変化する屈
曲部（以下角部という）が現れる。言い換えると、テー
パ部分の曲率半径は極めて大きく（ほぼ∞）、角部の曲
律半径は極めて小さい（ほぼ０）。５分間で約０．２μ
m のエッチングを行う条件でシミュレートして、深さ約
０．４μm の上部側壁がテーパ状にエッチングされてい
る。

【００６４】図２９（ａ）は基板に形成する凹部の他の
形状を示す。各凹部は、３μm の深さを有する。左の凹
部は幅が０．６μm であり、中央の凹部は幅が０．５μ
m であり、右の凹部は幅が０．４μm である。アスペク
ト比は左から順に、３／０．６＝５、３／０．５＝６、
３／０．４＝７．５となる。図２９（ｂ）は、図２９
（ａ）の各凹部にイオンミリングを行った後の形状を示
す。１５分で約０．５μm のエッチングを行う条件でシ
ミュレートして、深さ約１．２μm の上部側壁がテーパ
状にエッチングされている。

【００６５】図３０（ａ）（ｂ）はそれぞれ図２８
（ａ）（ｂ）の基板上に厚さ約０．５μm のコンフォー
マルな膜を堆積した状態を、０．１μm 厚毎の等高線で
示す。基板全面に一様な厚さの膜が堆積していき、凹部
上端の角部は丸め込まれる。やがて凹部の左右側面上の
膜が互いに接するようになる。このとき、垂直側壁上の
膜は、一度に接するため間隙が一度に消滅し、左右から
合した膜の上端に下向きに尖った先端部が発生する。テ
ーパのない図３０（ａ）では、初めて鋭い先端部が現れ
る位置は凹部上端の高さ位置であり、膜堆積を続けるに
従い先端部は上方に移動する。先端部が上方に移動する
につれて、先端部の頂角が次第に拡がる現象（鈍角化）
が生じる。

【００６６】テーパが形成されている図３０（ｂ）の場
合、膜厚の増加と共に角部の曲率半径は次第に大きくな
り、テーパ面上の曲率半径は次第に小さくなる傾向が見
られる。但しテーパ面の幅が十分大きければ、鋭い先端
部が形成された後も、対向するテーパ面の形成する角度
以上には先端部頂角が拡がりにくく、鈍角化が抑制され
ている。厚さ０．５μm の等高線を見ると、テーパのな
い図３０（ａ）では、凹みがかなり平坦化されているの
に対し、テーパを形成した図３０（ｂ）では、対向する
テーパ面のなす角度とほぼ等しい頂角を持つ先端部を有
する鋭い凹みが残っていることが分かる。従って、テー
パ側壁を形成した場合、小さな先端部頂角が得られる膜
厚範囲が広い。また図３０（ｂ）の例は、図３０（ａ）
の例に比べて、凹部径が変化しても頂角の変化が少な
い。従って、図３０（ｂ）の方が凹部径の変化に対して
プロセスマージンが大きい。

【００６７】図３０（ｂ）において、初めて鋭い先端部
が現れる位置は、テーパ側壁と垂直側壁との境界の高さ
位置である。その後膜厚の増加と共に先端部の位置は上
昇する。鋭い先端部が出現した後、膜堆積を続けると、
図３０（ａ）では急激に先端部が鈍角化するのに対し
て、図３０（ｂ）では先端部の鋭い形状を保ち続けてい
る。従って、先端部を形成したい高さ位置よりも下にテ
ーパ面下端を配置することが好ましい。ゲート電極を一
体形成する場合には、図７（ｂ）あるいは図１１（ｂ）
に示すように、ゲート電極厚さの少なくとも上部にテー
パ面を形成することが好ましい。

【００６８】図３０（ｂ）においては、エミッタ先端の
位置は、ｚgeの負の範囲から、ｚge＝０及びｚgeが正の
範囲までをとることができる。一方、図３０（ａ）の例
では、エミッタ先端の位置は、ゲート電極厚ｔａに対し
て、ｚge＞ｔａ／２の範囲に制限される。従って、図３
０（ａ）に対して、図３０（ｂ）の方が設計の自由度が
大きい。

【００６９】図３１（ａ）（ｂ）はそれぞれ、図２９
（ａ）（ｂ）の基板に厚さ約１μm のコンフォーマルな
膜を堆積した時の様子を０．２μm 厚毎の等高線で示し
ている。全体的には図３０（ａ）（ｂ）と同様の傾向が
認められる。厚さ０．４μm 以上の等高線を見ると、テ
ーパのない図３１（ａ）では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図３１（ｂ）では、
鋭い凹みが保存されていることが分かる。図３１（ｂ）
で最初に鋭い先端部が現れる位置は、図３０（ｂ）と同
様、テーパ側壁と垂直側壁との境界の高さ位置である。
なお、側壁が基板表面に立てた法線に対し、２０度以
内、特に１０度以内の場合には、先端部の振る舞いは垂
直側壁の場合と殆ど変わらない。従って、基板法線から
２０度以内、特に１０度以内の側壁は“ほぼ垂直”の側
壁ということができる。

【００７０】図３２（ａ）（ｂ）はそれぞれ、図２８
（ａ）（ｂ）の基板に、厚さ約１μmのノンコンフォー
マルな膜を堆積した時の様子を０．１μm 厚毎の等高線
で示している。なお、ノンコンフォーマルな膜堆積の条
件として、水平面上に厚さ１μm の膜が堆積したとき、
垂直側壁上端の上には厚さ０．９μm の膜が堆積するも
のとした。厚さ１μm の等高線を見ると、テーパのない
図３２（ａ）では殆ど平坦化されているのに対し、テー
パを形成した図３２（ｂ）ではかなり鋭い凹みが残って
いることが分かる。図３２（ｂ）の場合、最初の鋭い先
端部位置は、テーパ側壁と垂直側壁の境界位置より上に
生じる。最初に形成される鋭い先端部は、極めて鋭いも
のとなっている。テーパのない図３２（ａ）では、凹部
上面より上の位置で鋭い先端部が形成される。その先端
部形状は、局所的には鋭くても、広い範囲で見るとそれ
程鋭いものとなっていない。更に膜堆積を続けると、図
３２（ａ）では急激に先端部が鈍角化するのに対し、図
３２（ｂ）では鋭い先端部形状が保たれる。図１５〜図
１８の実施例のように、テーパを形成したゲート電極層
上に犠牲膜を堆積する場合、ゲート電極の下半分に達す
るテーパ面を形成することが好ましい。

【００７１】図３３（ａ）（ｂ）はそれぞれ、図２９
（ａ）（ｂ）の基板に厚さ約２μm のノンコンフォーマ
ルな膜を堆積した状態を、０．２μm 厚毎の等高線で示
している。全体的に図３２（ａ）（ｂ）と同様の傾向が
認められる。厚さ０．４μm 以上の等高線を見ると、テ
ーパのない図３３（ａ）では、凹みがかなり平坦化され
ているのに対し、テーパを形成した図３３（ｂ）では鋭
い凹みが保存されていることが分かる。最初の鋭い先端
部が、テーパ側壁と垂直側壁の境界位置より上で生じる
ことは、図３２（ｂ）の場合と同様である。

【００７２】

【発明の効果】以上述べたようにこの発明によれば、垂
直側壁をもって基板に形成された凹部にプラズマエッチ
ング等によって滑らかな傾斜が与えることにより、微小
エミッタの鋳型となる犠牲膜を堆積したときにクラック
が入ることを効果的に防止することができ、先端が小さ
い曲率半径と頂角をもつ高性能の微小冷陰極エミッタを
もつ電界放射型素子を得ることができる。またこの発明
によると、エミッタとゲートが自己整合されて、且つ先
端が小さい曲率半径と頂角をもつ高性能のゲート電極付
きの微小冷陰極エミッタをもつ電界放射型素子を得るこ
とができる。更にまた、エミッタとゲート電極のｚ方向
の位置の自由度が大きくなり、エミッタとゲート電極の
ｚ方向位置の最適化が可能となる。

【図面の簡単な説明】

【図１】 この発明の一実施例のエミッタ製造工程を示
す。

【図２】 同実施例の変形例を示す。

【図３】 同実施例の変形例を示す。

【図４】 同実施例の変形例を示す。

【図５】 この発明の他の実施例のエミッタ製造工程を
示す。

【図６】 この発明の他の実施例の電界放射型素子の製
造工程を示す。

【図７】 同実施例の製造工程を示す。

【図８】 同実施例による電界放射型素子の構造を示
す。

【図９】 他の実施例による電界放射型素子の構造を示
す。

【図１０】 この発明の他の実施例の電界放射型素子の
製造工程を示す。

【図１１】 同実施例の製造工程を示す。

【図１２】 同実施例による電界放射型素子の構造を示
す。

【図１３】 他の実施例による電界放射型素子の構造を
示す。

【図１４】 この発明の他の実施例の電界放射型素子の
製造工程を示す。

【図１５】 同実施例の電界放射型素子の製造工程を示
す。

【図１６】 この発明の他の実施例の電界放射型素子の
製造工程を示す。

【図１７】 同実施例の製造工程を示す。

【図１８】 電界放射型素子のディスプレイへの応用例
を示す。

【図１９】 電界放射型素子のディスプレイへの応用例
を示す。

【図２０】 イオンミリングのエッチレートの入射角依
存性を示す。

【図２１】 この発明の有効性を明らかにするための条
件を示す。

【図２２】 最大電界強度と傾斜角の関係を示す。

【図２３】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。

【図２４】 同じく最大電界強度とエミッタ・ゲート間
距離の関係を示す。

【図２５】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。

【図２６】 同じくエミッタ・ゲートの位置関係と等電
位線分布を示す。

【図２７】 同じくエミッタ・ゲートの位置関係と最大
電界強度の関係を示す。

【図２８】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図２９】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３０】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３１】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３２】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３３】 この発明と従来法の膜堆積のシミュレーシ
ョン結果を示す。

【図３４】 従来例のエミッタ製造法を示す。

【図３５】 従来例による膜堆積の様子を示す。

【図３６】 従来例のエミッタ製造法を示す。

【図３７】 従来例のエミッタ製造法を示す。

【符号の説明】

１０…基板、１１…凹部、１２…犠牲膜、１３…エミッ
タ電極膜、１４…凹部、２０…基板、２１…第１の導電
膜、２２…第１の絶縁膜、２３…凹部、２４…第２の絶
縁膜、２５…凹部、２６…第２の導電膜、３０…基板。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−71142（ＪＰ，Ａ) 特表 平５−507580（ＪＰ，Ａ) Ｓｔｅｖｅｎ Ｍ．Ｚｉｍｍｅｒｍａ ｎ ａｎｄ Ｗａｙｎｅ Ｔ．Ｂａｂｉ ｅ，“Ａ Ｆａｂｒｉｃａｔｉｏｎ Ｍ ｅｔｈｏｄ ｆｏｒ ｔｈｅ Ｉｎｔｅ ｇｒａｔｉｏｎ ｏｆ Ｖａｃｕｕｍ Ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃ Ｄｅ ｖｉｃｅｓ”，ＩＥＥＥ ＴＲＡＮＳＡ ＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ，1991年８月，第38 巻，第10号，ｐ．2294−2303 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02 H01J 1/30

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 基板の表面に垂直又はほぼ垂直な側壁を
   もつ凹部を形成する工程と、 前記凹部の側壁の上部のみにテーパを形成する工程と、 前記テーパが形成された凹部を有する基板上に犠牲膜を
   堆積する工程と、 前記犠牲膜上に導電膜を堆積してエミッタを形成する工
   程と、 前記エミッタをその下の不要な材料をエッチング除去し
   て露出させる工程とを有することを特徴とする電界放射
   型素子の製造方法。
2. 【請求項２】 基板の表面にゲート電極となる第１の導
   電膜を堆積する工程と、 前記第１の導電膜が堆積された基板上に第１の絶縁膜を
   堆積する工程と、 前記第１の絶縁膜に前記第１の導電膜に達する垂直又は
   ほぼ垂直な側壁をもつ凹部を形成する工程と、 前記凹部の側壁の上部のみにテーパを形成する工程と、 前記第１の絶縁膜をマスクとして前記第１の導電膜を選
   択エッチングしてゲート電極をパターン形成する工程
   と、 前記凹部を覆うように第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に第２の導電膜を堆積してエミッタ
   を形成する工程と、 前記第２の絶縁膜のうち少なくとも前記エミッタの先端
   部周囲にある部分を選択的にエッチング除去する工程と
   を有することを特徴とする電界放射型素子の製造方法。
3. 【請求項３】 基板の表面にゲート電極となる第１の導
   電膜を堆積する工程と、 前記第１の導電膜に前記基板に達する垂直又はほぼ垂直
   な側壁をもつ凹部を形成する工程と、 前記凹部の側壁の上部のみにテーパを形成する工程と、 前記第１の導電膜上に絶縁膜を堆積する工程と、 前記絶縁膜上に第２の導電膜を堆積してエミッタを形成
   する工程と、 前記絶縁膜のうち少なくとも前記エミッタの先端部周囲
   にある部分を選択的にエッチング除去する工程とを有す
   ることを特徴とする電界放射型素子の製造方法。
4. 【請求項４】 前記テーパを形成する工程は、イオンミ
   リング又はプラズマエッチングによることを特徴とする
   請求項１乃至のいずれかに記載の電界放射型素子の製造
   方法。
5. 【請求項５】 基板の表面に垂直又はほぼ垂直な側壁を
   もつ凹部を形成する工程と、 前記凹部が形成された基板に、膜堆積とエッチングが同
   時に進行するバイアススパッタを行うことにより、前記
   凹部の側壁の上部のみにテーパを形成すると同時にテー
   パ面上を含めて第１の犠牲膜を堆積する工程と、 前記第１の犠牲膜上に第２の犠牲膜を堆積する工程と、 前記第２の犠牲膜上に導電膜を堆積してエミッタを形成
   する工程と、 前記エミッタをその下の不要な材料をエッチング除去し
   て露出させる工程とを有することを特徴とする電界放射
   型素子の製造方法。
6. 【請求項６】 前記凹部の側壁上部のテーパは、前記凹
   部の下部に残る垂直側壁部の高さが前記凹部の幅の１／
   ２以上となるように形成することを特徴とする請求項１
   乃至５のいずれかに記載の電界放射型素子の製造方法。